JP3009696B2 - Manufacturing method of semiconductor nonvolatile memory - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電気的に書き換え可能な半導体不揮発性メモ
リの製造方法に関する。Description: TECHNICAL FIELD The present invention relates to a method for manufacturing an electrically rewritable semiconductor nonvolatile memory.
半導体不揮発性メモリとしてMONOS(Metal Oxide Nit
ride Semiconductor)型メモリが知られている。このMO
NOS型メモリのメモリトランジスタをマトリクス状に配
置しメモリアレイとするときは、書き換え時の高電圧印
加による誤動作を防ぐため、アドレス用のMOS(Metal O
xide Semiconductor)トランジスタが必要となる。この
メモリトランジスタとMOSトランジスタとを有する半導
体不揮発性メモリにおける従来の製造方法を第2図を用
いて説明する。MONOS (Metal Oxide Nit)
ride semiconductor) type memories are known. This MO
When memory transistors of a NOS type memory are arranged in a matrix to form a memory array, a MOS (metal oxide) for addressing is used to prevent malfunction due to high voltage application during rewriting.
xide Semiconductor) transistors are required. A conventional manufacturing method for a semiconductor nonvolatile memory having this memory transistor and a MOS transistor will be described with reference to FIG.
第2図(a)〜(d)は従来例における半導体不揮発
性メモリの製造方法を工程順に示す断面図である。2 (a) to 2 (d) are cross-sectional views showing a method of manufacturing a conventional semiconductor nonvolatile memory in the order of steps.
まず第2図(a)に示すように、第1導電型の半導体
基板11の素子領域13の周囲の素子分離領域15に素子分離
絶縁膜17を形成する。その後全面にメモリ酸化膜19と窒
化シリコン膜21と二酸化シリコン膜23とを形成する。こ
のメモリ酸化膜19と窒化シリコン膜21と二酸化シリコン
膜23とが、メモリトランジスタのメモリゲート絶縁層29
となる。その後全面に第1のポリシリコン膜47を形成す
る。First, as shown in FIG. 2A, an element isolation insulating film 17 is formed in an element isolation region 15 around an element region 13 of a semiconductor substrate 11 of the first conductivity type. Thereafter, a memory oxide film 19, a silicon nitride film 21, and a silicon dioxide film 23 are formed on the entire surface. The memory oxide film 19, the silicon nitride film 21, and the silicon dioxide film 23 form a memory gate insulating layer 29 of a memory transistor.
Becomes Thereafter, a first polysilicon film 47 is formed on the entire surface.
次に第2図(b)に示すように、メモリゲート領域25
に感光性樹脂(図示せず)を形成し、この感光性樹脂を
エッチングのマスクとして、第1のポリシリコン膜47と
二酸化シリコン膜23と窒化シリコン膜21とメモリ酸化膜
19とをエッチングする。この結果メモリゲート領域25に
第1のポリシリコン膜47からなるメモリゲート電極35
と、メモリ酸化膜19と窒化シリコン膜21と二酸化シリコ
ン膜23とからなるメモリゲート絶縁層29とを形成する。Next, as shown in FIG.
A first polysilicon film 47, a silicon dioxide film 23, a silicon nitride film 21, and a memory oxide film are formed by using a photosensitive resin (not shown) as an etching mask.
Etch 19 with. As a result, the memory gate electrode 35 made of the first polysilicon film 47 is formed in the memory gate region 25.
Then, a memory gate insulating layer 29 including the memory oxide film 19, the silicon nitride film 21, and the silicon dioxide film 23 is formed.
次に第2図(c)に示すように、全面に酸化シリコン
膜57を形成する。この酸化シリコン膜57がMOSトランジ
スタのMOSゲート絶縁膜31となる。その後全面に第2の
ポリシリコン膜49を形成する。Next, as shown in FIG. 2C, a silicon oxide film 57 is formed on the entire surface. This silicon oxide film 57 becomes the MOS gate insulating film 31 of the MOS transistor. Thereafter, a second polysilicon film 49 is formed on the entire surface.
次に第2図(d)に示すように、MOSゲート領域27に
感光性樹脂(図示せず)を形成し、この感光性樹脂をマ
スクにして、第2のポリシリコン膜49と酸化シリコン膜
57とをエッチングする。Next, as shown in FIG. 2D, a photosensitive resin (not shown) is formed in the MOS gate region 27, and using this photosensitive resin as a mask, a second polysilicon film 49 and a silicon oxide film are formed.
Etch 57 and.
この結果MOSゲート領域27に第2のポリシリコン膜49
からなるMOSゲート電極37と、酸化シリコン膜57からな
るMOSゲート絶縁膜31とを形成する。As a result, a second polysilicon film 49 is formed in the MOS gate region 27.
A MOS gate electrode 37 made of and a MOS gate insulating film 31 made of a silicon oxide film 57 are formed.
以上の工程によりメモリゲート領域25にメモリトラン
ジスタ51、およびMOSゲート領域27にMOSトランジスタ53
を形成する。Through the above steps, the memory transistor 51 is provided in the memory gate region 25 and the MOS transistor 53 is provided in the MOS gate region 27.
To form
従来のメモリトランジスタとMOSトランジスタとが混
在する不揮発性メモリの製造方法においては、メモリト
ランジスタを形成後、MOSトランジスタを形成してい
る。すなわちそれぞれ別々のホトエッチング処理によ
り、メモリトランジスタとMOSトランジスタとを製造し
ている。このためホトマスクを用いた感光性樹脂の露光
工程におけるそれぞれのアライメント誤差を見込んで、
MOSトランジスタとメモリトランジスタとを余裕をもっ
て配置しなければならず、半導体不揮発性メモリの高集
積化の妨げとなっている。In a conventional method of manufacturing a nonvolatile memory in which a memory transistor and a MOS transistor coexist, a MOS transistor is formed after a memory transistor is formed. That is, the memory transistor and the MOS transistor are manufactured by separate photoetching processes. Therefore, in consideration of each alignment error in the photosensitive resin exposure process using a photomask,
MOS transistors and memory transistors must be arranged with a margin, which hinders high integration of semiconductor nonvolatile memories.
本発明の目的は、上記課題を解決して、半導体不揮発
性メモリの高集積化が可能な製造方法を提供することに
ある。An object of the present invention is to solve the above-mentioned problem and to provide a manufacturing method capable of highly integrating a semiconductor nonvolatile memory.
上記目的を達成するため本発明の半導体不揮発性メモ
リの製造方法は、下記に記載の手段を採用する。In order to achieve the above object, a method for manufacturing a semiconductor nonvolatile memory according to the present invention employs the following means.
本発明の半導体不揮発性メモリの製造方法は、下層膜
のメモリ酸化膜と中層膜の窒化シリコン膜と上層膜の二
酸化シリコン膜からなるメモリゲート絶縁層とメモリゲ
ート電極を有するメモリトランジスタと、MOSゲート絶
縁膜とMOSゲート電極とを有するMOSトランジスタとを、
第1導電型の半導体基板に形成した素子領域に形成する
半導体不揮発性メモリの製造方法であって、 上記半導体基板の上記素子領域の周囲の素子分離領域
に素子分離絶縁膜を形成する工程と、 上記メモリゲート絶縁層の上記上層膜として上記メモ
リ酸化膜と上記中層膜として上記窒化シリコン膜とを全
面に形成する工程と、 メモリゲート領域に上記メモリ酸化膜と上記窒化シリ
コン膜とをホトエッチングによりパターン形成する工程
と、 上記半導体基板と上記窒化シリコン膜の酸化処理を行
なうことによって、その半導体基板上に上記MOSゲート
絶縁膜と、その窒化シリコン膜上に上記メモリゲート絶
縁層の上記上層膜として上記二酸化シリコン膜とを同時
に形成する工程と、 全面にゲート材料膜を形成する工程と、 上記ゲート材料膜のホトエッチング処理を行なうこと
によりMOSゲート領域にMOSゲート電極と、メモリゲート
領域にメモリゲート電極とをパターン形成する工程と、 上記MOSゲート電極と上記メモリゲート電極との整合
する領域の上記素子領域に第2導電型からなる不純物層
を形成する工程と、 層間膜を形成し、ホトエッチング処理を行なうことに
より、その層間膜に接続穴をパターン形成し、さらに配
線を形成する工程とを有する ことを特徴とする。A method for manufacturing a semiconductor nonvolatile memory according to the present invention includes a memory transistor having a memory gate electrode and a memory gate electrode, comprising a memory oxide film as a lower film, a silicon nitride film as an intermediate film, and a silicon dioxide film as an upper film, and a MOS gate. A MOS transistor having an insulating film and a MOS gate electrode;
A method for manufacturing a semiconductor nonvolatile memory formed in an element region formed on a semiconductor substrate of a first conductivity type, comprising: forming an element isolation insulating film in an element isolation region around the element region of the semiconductor substrate; Forming the memory oxide film as the upper film of the memory gate insulating layer and the silicon nitride film as the intermediate film over the entire surface; and photo-etching the memory oxide film and the silicon nitride film in the memory gate region. Performing a patterning step and oxidizing the semiconductor substrate and the silicon nitride film to form the MOS gate insulating film on the semiconductor substrate and the memory gate insulating layer on the silicon nitride film as the upper film of the memory gate insulating layer. Simultaneously forming the silicon dioxide film; forming a gate material film over the entire surface; A step of patterning a MOS gate electrode in the MOS gate region and a memory gate electrode in the memory gate region by performing an etching process; and a step of forming a pattern in the element region in a region where the MOS gate electrode matches the memory gate electrode. Forming a two-conductivity-type impurity layer; and forming an interlayer film and performing photo-etching to pattern connection holes in the interlayer film and further form a wiring. And
以下図面を用いて本発明の実施例を説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第1図(a)〜(f)は本発明における半導体不揮発
性メモリの製造方法を工程順に示す断面図である。1A to 1F are cross-sectional views showing a method for manufacturing a semiconductor nonvolatile memory according to the present invention in the order of steps.
まず第1図(a)に示すように、導電型がP型の半導
体基板11の素子領域13上に形成した耐酸化膜(図示せ
ず)であるシリコンナイトライド膜(Si3N4)を酸化の
マスクとして酸化を行なう、いわゆる選択酸化により素
子分離領域15にシリコン酸化膜(SiO2)からなる厚さ70
0nmの素子分離絶縁膜17を形成する。その後選択酸化に
用いた素子領域13上のシリコンナイトライド膜を、リン
酸によるウェットエッチングにより除去する。その後酸
素と窒素との混合気体中で酸化処理を行ない、全面に厚
さ2nm程度のシリコン酸化膜からなるメモリ酸化膜19を
形成する。その後このメモリ酸化膜19上の全面に化学気
相成長法(以下CVD法と記す)によって、シリコンナイ
トライド膜からなる窒化シリコン膜21を膜厚12nm程度形
成する。First, as shown in FIG. 1A, a silicon nitride film (Si 3 N 4 ) which is an oxidation-resistant film (not shown) formed on an element region 13 of a P-type semiconductor substrate 11 is used. Oxidation is performed as a mask for oxidation, that is, in a so-called selective oxidation, a silicon oxide film (SiO 2 ) having a thickness of 70
A 0 nm element isolation insulating film 17 is formed. Thereafter, the silicon nitride film on the element region 13 used for the selective oxidation is removed by wet etching with phosphoric acid. Thereafter, an oxidation process is performed in a mixed gas of oxygen and nitrogen to form a memory oxide film 19 made of a silicon oxide film having a thickness of about 2 nm on the entire surface. Thereafter, a silicon nitride film 21 made of a silicon nitride film is formed to a thickness of about 12 nm on the entire surface of the memory oxide film 19 by a chemical vapor deposition method (hereinafter, referred to as a CVD method).
次に第1図(b)に示すように、全面に感光性樹脂55
を回転塗布法により形成し、所定のホトマスクを用いて
露光処理、および現像処理を行ない、メモリゲート領域
25にパターニングされた感光性樹脂55を形成する。その
後このパターニングされた感光性樹脂55をエッチングの
マスクとして、窒徴シリコン膜21とメモリ酸化膜19とを
エッチングする。この窒化シリコン膜21のエッチング
は、反応性イオンエッチング装置を用いたドライエッチ
ングで行ない、エッチングガスとしては四フッ化炭素
(CF4)と酸素との混合ガスを用いる。メモリ酸化膜19
のエッチングは、フッ酸(HF)系のエッチング液を用い
たウェットエッチングで行なう。その後エッチングのマ
スクとして用いた感光性樹脂55を除去する。Next, as shown in FIG. 1B, the photosensitive resin 55
Is formed by a spin coating method, and is subjected to an exposure process and a development process using a predetermined photomask, to thereby form a memory gate region.
A photosensitive resin 55 patterned into 25 is formed. Thereafter, using the patterned photosensitive resin 55 as an etching mask, the nitrided silicon film 21 and the memory oxide film 19 are etched. The etching of the silicon nitride film 21 is performed by dry etching using a reactive ion etching apparatus, and a mixed gas of carbon tetrafluoride (CF 4 ) and oxygen is used as an etching gas. Memory oxide film 19
Is performed by wet etching using a hydrofluoric acid (HF) -based etchant. Thereafter, the photosensitive resin 55 used as an etching mask is removed.
次に第1図(c)に示すように、酸化処理を行ないシ
リコン酸化膜からなる二酸化シリコン膜23を形成する。
この二酸化シリコン膜23の形成条件としては、酸素雰囲
気中で温度1000℃時間180分の酸化処理を行なう。この
酸化処理により素子領域13の半導体基板11上に厚さ100n
m程度の二酸化シリコン膜23と、窒化シリコン膜21上に
厚さ3nm程度の二酸化シリコン膜23とが形成される。半
導体基板11のシリコンと、窒化シリコン膜21のシリコン
ナイトライドとは酸化速度が異なるため、前述のよう
に、半導体基板11上と窒化シリコン膜21上とでは異なる
厚さの二酸化シリコン膜23が形成される。メモリゲート
領域25に形成したメモリ酸化膜19と窒化シリコン膜21と
二酸化シリコン膜23とが、メモリトランジスタのメモリ
ゲート絶縁層29となる。一方、素子領域13内の後述する
工程で形成するMOSゲート領域の二酸化シリコン膜23
が、MOSトランジスタのMOSゲート絶縁膜となる。Next, as shown in FIG. 1C, an oxidation treatment is performed to form a silicon dioxide film 23 made of a silicon oxide film.
As a condition for forming the silicon dioxide film 23, oxidation treatment is performed at a temperature of 1000 ° C. for 180 minutes in an oxygen atmosphere. Due to this oxidation treatment, a 100 n
A silicon dioxide film 23 having a thickness of about 3 m and a silicon dioxide film 23 having a thickness of about 3 nm are formed on the silicon nitride film 21. Since the oxidation rate of silicon of the semiconductor substrate 11 is different from that of silicon nitride of the silicon nitride film 21, the silicon dioxide film 23 having a different thickness is formed on the semiconductor substrate 11 and the silicon nitride film 21 as described above. Is done. The memory oxide film 19, the silicon nitride film 21, and the silicon dioxide film 23 formed in the memory gate region 25 become the memory gate insulating layer 29 of the memory transistor. On the other hand, the silicon dioxide film 23 in the MOS gate region formed in a process described later in the element region 13
Becomes the MOS gate insulating film of the MOS transistor.
次に第1図(d)に示すように、ゲート材料膜33とし
て多結晶シリコン膜を、反応ガスとしてモノシラン(Si
H4)を用いたCVD法により膜厚450nm程度形成する。ゲー
ト材料膜33としては多結晶シリコン膜以外にも、モリブ
デンやタングステンなどの高融点金属膜、あるいは高融
点金属とシリコンとの合金であるシリサイド膜、あるい
は多結晶シリコン膜とシリサイド膜もしくは多結晶シリ
コン膜と高融点金属膜との積層膜も適用可能である。Next, as shown in FIG. 1 (d), a polycrystalline silicon film is used as the gate material film 33, and monosilane (Si
A film thickness of about 450 nm is formed by a CVD method using H 4 ). As the gate material film 33, in addition to the polycrystalline silicon film, a refractory metal film such as molybdenum or tungsten, a silicide film which is an alloy of a refractory metal and silicon, or a polycrystalline silicon film and a silicide film or polycrystalline silicon A laminated film of a film and a high melting point metal film is also applicable.
次に第1図(e)に示すように、全面に感光性樹脂55
を回転塗布法により形成し、所定のホトマスクを用いて
露光処理、および現像処理を行ない、メモリゲート領域
25とMOSゲート領域27とにパターニングした感光性樹脂5
5を形成する。その後このパターニングされた感光性樹
脂55をエッチングのマスクとして、ゲート材料膜33であ
る多結晶シリコン膜を、反応性イオンエッチング装置を
用い、六フッ化イオウ(SF6)と酸素との混合気体をエ
ッチングガスとして用いてエッチングする。このエッチ
ングにより、ゲート材料膜33である多結晶シリコン膜か
らなるメモリゲート電極35とMOSゲート電極37とを同時
に形成する。その後エッチングのマスクとして用いた感
光性樹脂55を除去する。Next, as shown in FIG. 1 (e), the photosensitive resin 55
Is formed by a spin coating method, and is subjected to an exposure process and a development process using a predetermined photomask, to thereby form a memory gate region.
Photosensitive resin 5 patterned on 25 and MOS gate region 27
Form 5 Then, using the patterned photosensitive resin 55 as an etching mask, the polycrystalline silicon film as the gate material film 33 is mixed with a mixed gas of sulfur hexafluoride (SF 6 ) and oxygen using a reactive ion etching apparatus. Etching is performed using an etching gas. By this etching, a memory gate electrode 35 and a MOS gate electrode 37 made of a polycrystalline silicon film as the gate material film 33 are simultaneously formed. Thereafter, the photosensitive resin 55 used as an etching mask is removed.
次に第1図(f)に示すように、MOSゲート電極37と
メモリゲート電極35との整合した領域に半導体基板11の
導電型と逆導電型であるN型の不純物を導入して、不純
物層39を形成する。この不純物層39の形成は、イオン注
入装置を用いてリンを50keVの加速エネルギーで、3.5×
1015cm-2のイオン注入量でイオン注入することによって
形成する。素子分離絶縁膜17とメモリゲート電極35との
間の不純物層39、および素子分離絶縁膜17とMOSゲート
電極37との間の不純物層39をソース領域、ドレイン領域
とする。その後リンを添加したシリコン酸化膜からなる
層間膜41を形成し、ホトエッチングによりこの層間膜41
に接続穴43を形成し、アルミニウムとシリコンとの合金
からなる配線45を形成する。Next, as shown in FIG. 1 (f), an N-type impurity having a conductivity type opposite to the conductivity type of the semiconductor substrate 11 is introduced into a region where the MOS gate electrode 37 and the memory gate electrode 35 are aligned. The layer 39 is formed. The formation of the impurity layer 39 is performed by using an ion implantation apparatus to convert phosphorus into phosphorus at an acceleration energy of 50 keV and 3.5 ×
It is formed by ion implantation at an ion implantation dose of 10 15 cm -2 . The impurity layer 39 between the element isolation insulating film 17 and the memory gate electrode 35 and the impurity layer 39 between the element isolation insulating film 17 and the MOS gate electrode 37 are a source region and a drain region. Thereafter, an interlayer film 41 made of a silicon oxide film doped with phosphorus is formed, and this interlayer film 41 is formed by photoetching.
Then, a connection hole 43 is formed, and a wiring 45 made of an alloy of aluminum and silicon is formed.
以上の工程によって、メモリゲート領域25にメモリト
ランジスタ51と、MOSゲート領域27にMOSトランジスタ53
とを有する不揮発性メモリが得られる。Through the above steps, the memory transistor 51 is provided in the memory gate region 25 and the MOS transistor 53 is provided in the MOS gate region 27.
Is obtained.
以上の説明で明らかなように、メモリトランジスタの
メモリゲート電極と、MOSトランジスタのMOSゲート電極
とを同一のホトエッチング工程で形成する本発明の不揮
発性メモリの製造方法によれば、MOSトランジスタとメ
モリトランジスタとの間の距離は、ホトマスクのアライ
メントにおける合せ余裕を設ける必要はない。したがっ
てホトエッチングにおける極限寸法までMOSトランジス
タとメモリトランジスタとを接近して配置することが可
能となり、高集積化した半導体不揮発性メモリが得られ
る。As apparent from the above description, according to the method for manufacturing a nonvolatile memory of the present invention in which the memory gate electrode of the memory transistor and the MOS gate electrode of the MOS transistor are formed in the same photoetching step, the MOS transistor and the memory The distance between the transistor and the transistor does not need to provide a margin for alignment in photomask alignment. Therefore, it becomes possible to arrange the MOS transistor and the memory transistor close to each other to the limit dimension in the photoetching, and a highly integrated semiconductor nonvolatile memory can be obtained.
さらに本発明の不揮発性メモリの製造方法において
は、従来別工程で形成していたメモリトランジスタのメ
モリゲート絶縁層を構成する二酸化シリコン膜と、MOS
トランジスタのMOSゲート絶縁膜である二酸化シリコン
膜とを同一の酸化工程で形成している。このため不揮発
性メモリの製造工程を1工程削減できるという効果もも
つ。Further, in the method for manufacturing a nonvolatile memory according to the present invention, a silicon dioxide film forming a memory gate insulating layer of a memory transistor formed in a separate process in the past, and a MOS
A silicon dioxide film as a MOS gate insulating film of the transistor is formed in the same oxidation step. Therefore, there is also an effect that the number of manufacturing steps of the nonvolatile memory can be reduced by one.
さらに本発明の不揮発性メモリの製造方法において
は、従来別工程で形成していたメモリトランジスタのメ
モリゲート電極と、MOSトランジスタのMOSゲート電極と
を同一のホトエッチング工程で形成しているため、さら
に1工程削減できるという効果ももつ。Further, in the method for manufacturing a nonvolatile memory according to the present invention, the memory gate electrode of the memory transistor and the MOS gate electrode of the MOS transistor, which are conventionally formed in separate steps, are formed in the same photoetching step. There is also an effect that one process can be reduced.
第1図(a)〜(f)は本発明における半導体不揮発性
メモリの製造方法を工程順に示す断面図、第2図(a)
〜(d)は従来例における半導体不揮発性メモリの製造
方法を工程順に示す断面図である。 19……メモリ酸化膜、 21……窒化シリコン膜、 23……二酸化シリコン膜、 35……メモリゲート電極、 37……MOSゲート電極、 51……メモリトランジスタ、 53……MOSトランジスタ。1 (a) to 1 (f) are cross-sectional views showing a method of manufacturing a semiconductor nonvolatile memory according to the present invention in the order of steps, and FIGS.
FIGS. 7A to 7D are cross-sectional views illustrating a method of manufacturing a conventional semiconductor nonvolatile memory in the order of steps. 19: Memory oxide film, 21: Silicon nitride film, 23: Silicon dioxide film, 35: Memory gate electrode, 37: MOS gate electrode, 51: Memory transistor, 53: MOS transistor.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平3−82082(JP,A) 特開 平1−218057(JP,A) 特開 昭62−49670(JP,A) 特開 平1−155629(JP,A) 特開 平3−218074(JP,A) 特開 昭61−80851(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792 ──────────────────────────────────────────────────続 き Continuation of front page (56) References JP-A-3-82082 (JP, A) JP-A 1-218057 (JP, A) JP-A-62-49670 (JP, A) JP-A-1- 155629 (JP, A) JP-A-3-218074 (JP, A) JP-A-61-80851 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H01L 21/8247 H01L 27 / 115 H01L 29/788 H01L 29/792
Claims (1)
コン膜と上層膜の二酸化シリコン膜からなるメモリゲー
ト絶縁層とメモリゲート電極を有するメモリトランジス
タと、MOSゲート絶縁膜とMOSゲート電極とを有するMOS
トランジスタとを第1導電型の半導体基板に形成した素
子領域に形成する半導体不揮発性メモリの製造方法であ
って、 上記半導体基板の上記素子領域の周囲の素子分離領域に
素子分離絶縁膜を形成する工程と、 上記メモリゲート絶縁層の上記上層膜として上記メモリ
酸化膜と上記中層膜として上記窒化シリコン膜とを全面
に形成する工程と、 メモリゲート領域に上記メモリ酸化膜と上記窒化シリコ
ン膜とをホトエッチングによりパターン形成する工程
と、 上記半導体基板と上記窒化シリコン膜の酸化処理を行な
うことによって、その半導体基板上に上記MOSゲート絶
縁膜と、その窒化シリコン膜上に上記メモリゲート絶縁
層の上記上層膜として上記二酸化シリコン膜とを同時に
形成する工程と、 全面にゲート材料膜を形成する工程と、 上記ゲート材料膜のホトエッチング処理を行なうことに
よりMOSゲート領域にMOSゲート電極と、メモリゲート領
域にメモリゲート電極とをパターン形成する工程と、 上記MOSゲート電極と上記メモリゲート電極との整合す
る領域の上記素子領域に第2導電型からなる不純物層を
形成する工程と、 層間膜を形成し、ホトエッチング処理を行なうことによ
り、その層間膜に接続穴をパターン形成し、さらに配線
を形成する工程とを有する ことを特徴とする半導体不揮発性メモリの製造方法。1. A memory transistor having a memory gate electrode and a memory gate electrode comprising a memory oxide film as a lower film, a silicon nitride film as an intermediate film, and a silicon dioxide film as an upper film, a MOS gate insulating film and a MOS gate electrode. MOS with
A method for manufacturing a semiconductor non-volatile memory in which a transistor is formed in an element region formed on a semiconductor substrate of a first conductivity type, wherein an element isolation insulating film is formed in an element isolation region around the element region of the semiconductor substrate. Forming a memory oxide film as the upper film of the memory gate insulating layer and the silicon nitride film as the intermediate film over the entire surface; and forming the memory oxide film and the silicon nitride film in a memory gate region. Forming a pattern by photo-etching, and oxidizing the semiconductor substrate and the silicon nitride film to form the MOS gate insulating film on the semiconductor substrate and the memory gate insulating layer on the silicon nitride film. Simultaneously forming the silicon dioxide film as an upper layer film, forming a gate material film over the entire surface, Patterning a MOS gate electrode in a MOS gate region and a memory gate electrode in a memory gate region by performing a photoetching process on a gate material film; and a region where the MOS gate electrode matches the memory gate electrode. Forming an impurity layer of the second conductivity type in the element region, forming an interlayer film, and performing photoetching to pattern connection holes in the interlayer film and further form wiring And a method for manufacturing a semiconductor nonvolatile memory.
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Publication Number | Publication Date |
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JPH0427166A JPH0427166A (en) | 1992-01-30 |
JP3009696B2 true JP3009696B2 (en) | 2000-02-14 |
Family
ID=12158587
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2025172A Expired - Fee Related JP3009696B2 (en) | 1990-02-06 | 1990-02-06 | Manufacturing method of semiconductor nonvolatile memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3009696B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102449645B1 (en) | 2021-01-12 | 2022-09-30 | (주)청송퍼니처 | Public Fixtures Applicable to Movable or Fixed Furniture Shelves |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5880183B2 (en) | 2012-03-19 | 2016-03-08 | 株式会社リコー | Bearing for conveying roller, conveying apparatus using the bearing, image forming apparatus, and image processing apparatus |
-
1990
- 1990-02-06 JP JP2025172A patent/JP3009696B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102449645B1 (en) | 2021-01-12 | 2022-09-30 | (주)청송퍼니처 | Public Fixtures Applicable to Movable or Fixed Furniture Shelves |
Also Published As
Publication number | Publication date |
---|---|
JPH0427166A (en) | 1992-01-30 |
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S533 | Written request for registration of change of name |
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R350 | Written notification of registration of transfer |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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