JP3003825B2 - サージ電圧保護回路 - Google Patents
サージ電圧保護回路Info
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- JP3003825B2 JP3003825B2 JP5026366A JP2636693A JP3003825B2 JP 3003825 B2 JP3003825 B2 JP 3003825B2 JP 5026366 A JP5026366 A JP 5026366A JP 2636693 A JP2636693 A JP 2636693A JP 3003825 B2 JP3003825 B2 JP 3003825B2
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Description
【０００１】
【産業上の利用分野】本発明は静電気やサージ電圧等の
過渡的な高電圧から電気回路を保護するサージ電圧保護
回路に関する。
過渡的な高電圧から電気回路を保護するサージ電圧保護
回路に関する。
【０００２】
【従来の技術】一般に、各種ＬＳＩ等の電気回路には、
外部からの静電気やサージ電圧等の高電圧に対する保護
回路が設けられているが、例えば一般家庭で使用される
有線電話機においては人体に帯電した静電気や雷等の影
響を大きく受ける場合が多く、これに使用されるＬＳＩ
はサージダメージを受けやすいため、より効果的な保護
回路が必要となる。
外部からの静電気やサージ電圧等の高電圧に対する保護
回路が設けられているが、例えば一般家庭で使用される
有線電話機においては人体に帯電した静電気や雷等の影
響を大きく受ける場合が多く、これに使用されるＬＳＩ
はサージダメージを受けやすいため、より効果的な保護
回路が必要となる。
【０００３】図５は、従来のサージ電圧保護回路の一例
を表したもので、米国特許４，３７７，８３２号公報に
示されている。この回路は、例えば電話機の加入者線イ
ンタフェイス回路等の電気回路１２の保護を目的とする
ものである。この電気回路１２は、抵抗１４を介し、所
定の電源電圧（ＶCC）が印加される電源端子１１に接続
されている。抵抗１４の一端は、並列接続されたダイオ
ード１５及びトリガ制御型のサイリスタであるＳＣＲ
（Silicon Controlled Rectifier）１６を介して接地接
続されている。この図では、ＳＣＲ１６を等価的に２つ
のトランジスタ１７，１８で表している。この等価回路
において、トランジスタ１７のベースはトランジスタ１
８のコレクタに接続され、トランジスタ１７のエミッタ
は接地接続されている。トランジスタ１８のエミッタは
抵抗１４に接続されている。トランジスタ１７のコレク
タとトランジスタ１８のベースは相互に接続されるとと
もに、分圧抵抗１９と分圧抵抗２０との接続点に接続さ
れている。分圧抵抗２０の他端は、順方向接続されたダ
イオード２１を介し、−４８Ｖの定電圧が印加される端
子１３に接続され、分圧抵抗１９の他端は抵抗１４と電
気回路１２との間に接続されている。
を表したもので、米国特許４，３７７，８３２号公報に
示されている。この回路は、例えば電話機の加入者線イ
ンタフェイス回路等の電気回路１２の保護を目的とする
ものである。この電気回路１２は、抵抗１４を介し、所
定の電源電圧（ＶCC）が印加される電源端子１１に接続
されている。抵抗１４の一端は、並列接続されたダイオ
ード１５及びトリガ制御型のサイリスタであるＳＣＲ
（Silicon Controlled Rectifier）１６を介して接地接
続されている。この図では、ＳＣＲ１６を等価的に２つ
のトランジスタ１７，１８で表している。この等価回路
において、トランジスタ１７のベースはトランジスタ１
８のコレクタに接続され、トランジスタ１７のエミッタ
は接地接続されている。トランジスタ１８のエミッタは
抵抗１４に接続されている。トランジスタ１７のコレク
タとトランジスタ１８のベースは相互に接続されるとと
もに、分圧抵抗１９と分圧抵抗２０との接続点に接続さ
れている。分圧抵抗２０の他端は、順方向接続されたダ
イオード２１を介し、−４８Ｖの定電圧が印加される端
子１３に接続され、分圧抵抗１９の他端は抵抗１４と電
気回路１２との間に接続されている。
【０００４】以上のような構成の従来のサージ電圧保護
回路の動作を説明する。この図の電源端子１１には、通
常状態では負の電圧が印加され、ダイオード１５はカッ
トオフ状態となっているが、この電源端子１１に正のサ
ージ電圧が印加されると、サージ電流は抵抗１４及びダ
イオード１５を通って接地へとバイパスされ、電気回路
１２が保護される。
回路の動作を説明する。この図の電源端子１１には、通
常状態では負の電圧が印加され、ダイオード１５はカッ
トオフ状態となっているが、この電源端子１１に正のサ
ージ電圧が印加されると、サージ電流は抵抗１４及びダ
イオード１５を通って接地へとバイパスされ、電気回路
１２が保護される。
【０００５】一方、電源端子１１に負のサージ電圧が印
加されると、端子１３からダイオード２１及び分圧抵抗
２０を介してトランジスタ１８のベースに電流が供給さ
れてトランジスタ１８がオンするため、トランジスタ１
７にベース電流が流れ、トランジスタ１７がオンする。
これにより、トランジスタ１７，１８がともにオンで自
己保持状態となり、負のサージ電流は、接地点からトラ
ンジスタ１７，１８及び抵抗１４を介して電源端子１１
へとバイパスされ、電気回路１２が保護される。
加されると、端子１３からダイオード２１及び分圧抵抗
２０を介してトランジスタ１８のベースに電流が供給さ
れてトランジスタ１８がオンするため、トランジスタ１
７にベース電流が流れ、トランジスタ１７がオンする。
これにより、トランジスタ１７，１８がともにオンで自
己保持状態となり、負のサージ電流は、接地点からトラ
ンジスタ１７，１８及び抵抗１４を介して電源端子１１
へとバイパスされ、電気回路１２が保護される。
【０００６】
【発明が解決しようとする課題】このように、従来のサ
ージ電圧保護回路では、負のサージ電圧が印加された場
合には、ＳＣＲ１６自体がサージ電流のバイパス路とな
って、接地点からの大電流がトランジスタ１７のエミッ
タ・コレクタ接合を経由してトランジスタ１８のベース
・エミッタ接合を流れるため、このトランジスタ１８が
破壊されやすい。すなわち、内部の電気回路の保護はで
きるものの、これと同時に保護回路自体が破壊されてし
まうという問題があった。
ージ電圧保護回路では、負のサージ電圧が印加された場
合には、ＳＣＲ１６自体がサージ電流のバイパス路とな
って、接地点からの大電流がトランジスタ１７のエミッ
タ・コレクタ接合を経由してトランジスタ１８のベース
・エミッタ接合を流れるため、このトランジスタ１８が
破壊されやすい。すなわち、内部の電気回路の保護はで
きるものの、これと同時に保護回路自体が破壊されてし
まうという問題があった。
【０００７】この発明は、かかる課題を解決するために
なされたもので、高いサージ電圧に対して自らが破壊す
ることなく内部の電気回路を効果的に保護することがで
きるサージ電圧保護回路を得ることを目的とする。
なされたもので、高いサージ電圧に対して自らが破壊す
ることなく内部の電気回路を効果的に保護することがで
きるサージ電圧保護回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】本発明に係るサージ電圧
保護回路は、外部端子への印加電圧が閾値レベルに達し
たことを検出する閾値レベル検出手段と、電流バイパス
手段とは別個に設けられ、前記電流バイパス手段の導通
状態を維持する保持手段とを有し、前記閾値レベル検出
手段は、前記印加電圧が閾値レベルに達したことを検出
すると、前記電流バイパス手段を導通状態とすると共
に、前記保持手段を動作させることを特徴とするもので
ある。
保護回路は、外部端子への印加電圧が閾値レベルに達し
たことを検出する閾値レベル検出手段と、電流バイパス
手段とは別個に設けられ、前記電流バイパス手段の導通
状態を維持する保持手段とを有し、前記閾値レベル検出
手段は、前記印加電圧が閾値レベルに達したことを検出
すると、前記電流バイパス手段を導通状態とすると共
に、前記保持手段を動作させることを特徴とするもので
ある。
【０００９】請求項２記載の発明に係るサージ電圧保護
回路は、請求項１において、前記閾値レベル検出手段と
してツェナーダイオードを用い、前記保持手段としてサ
イリスタを用いたことを特徴とするものである。
回路は、請求項１において、前記閾値レベル検出手段と
してツェナーダイオードを用い、前記保持手段としてサ
イリスタを用いたことを特徴とするものである。
【００１０】
【作用】この発明に係るサージ電圧保護回路では、外部
端子への印加電圧が所定の閾値レベルを超えたときに電
流バイパス手段が導通状態となってサージ電流をバイパ
スし内部回路への流入が阻止されるとともに、外部端子
への印加電圧が所定の閾値レベル以下となった後も保持
手段により電流バイパス手段の導通状態が保持される。
端子への印加電圧が所定の閾値レベルを超えたときに電
流バイパス手段が導通状態となってサージ電流をバイパ
スし内部回路への流入が阻止されるとともに、外部端子
への印加電圧が所定の閾値レベル以下となった後も保持
手段により電流バイパス手段の導通状態が保持される。
【００１１】
【実施例】以下実施例につき本発明を詳細に説明する。
【００１２】図１は本発明の一実施例におけるサージ電
圧保護回路を表わしたものである。この図で、保護対象
となる電気回路３８は、電源端子３１，３２間に印加さ
れる電源電圧（ＶCC＝３０〜４０Ｖ）により動作するよ
うになっている。ここでは、電源端子３１がプラス端
子、電源端子３２がマイナス端子とする。これらの電源
端子間には、ダイオード３３、保持回路３５、及びトラ
ンジスタ３７が、電気回路３８と並列に接続されてい
る。ダイオード３３は電源端子３１，３２の極性に対し
て逆バイアス接続され、トランジスタ３７のコレクタ及
びエミッタはそれぞれ電源端子３１，３２に接続されて
いる。電源端子３１とトランジスタ３７のベースとの間
には、ツェナーダイオード３６が逆バイアス接続されて
いる。
圧保護回路を表わしたものである。この図で、保護対象
となる電気回路３８は、電源端子３１，３２間に印加さ
れる電源電圧（ＶCC＝３０〜４０Ｖ）により動作するよ
うになっている。ここでは、電源端子３１がプラス端
子、電源端子３２がマイナス端子とする。これらの電源
端子間には、ダイオード３３、保持回路３５、及びトラ
ンジスタ３７が、電気回路３８と並列に接続されてい
る。ダイオード３３は電源端子３１，３２の極性に対し
て逆バイアス接続され、トランジスタ３７のコレクタ及
びエミッタはそれぞれ電源端子３１，３２に接続されて
いる。電源端子３１とトランジスタ３７のベースとの間
には、ツェナーダイオード３６が逆バイアス接続されて
いる。
【００１３】保持回路３５は２つのトランジスタ４１，
４２と３つの抵抗４３，４４，４５とから構成されてい
る。トランジスタ４１のエミッタは、電源端子３１に接
続される。トランジスタ４１のベースは、抵抗４３を介
して電源端子３１に接続されるとともにトランジスタ４
２のコレクタにも接続されている。トランジスタ４１の
コレクタは、抵抗４４を介してトランジスタ４２のベー
スに接続されるとともに抵抗４５を介して電源端子３２
に接続され、さらにツェナーダイオード３６のアノード
及びトランジスタ３７のベースに接続されている。トラ
ンジスタ４２のエミッタは電源端子３２に接続されてい
る。
４２と３つの抵抗４３，４４，４５とから構成されてい
る。トランジスタ４１のエミッタは、電源端子３１に接
続される。トランジスタ４１のベースは、抵抗４３を介
して電源端子３１に接続されるとともにトランジスタ４
２のコレクタにも接続されている。トランジスタ４１の
コレクタは、抵抗４４を介してトランジスタ４２のベー
スに接続されるとともに抵抗４５を介して電源端子３２
に接続され、さらにツェナーダイオード３６のアノード
及びトランジスタ３７のベースに接続されている。トラ
ンジスタ４２のエミッタは電源端子３２に接続されてい
る。
【００１４】以上のような構成のサージ電圧保護回路の
動作を図２とともに説明する。
動作を図２とともに説明する。
【００１５】まず、電源端子３１に負のサージ電圧が印
加されると、サージ電流は電源端子３２からダイオード
３３を通って電源端子３１にバイパスされ、電気回路３
８は保護される。
加されると、サージ電流は電源端子３２からダイオード
３３を通って電源端子３１にバイパスされ、電気回路３
８は保護される。
【００１６】一方、電源端子３１に図２の破線６１で示
すような正のサージ電圧（１０〜２０ｋＶ）が印加さ
れ、ツェナーダイオード３６の両端にその降伏電圧ＶZD
を超える電圧が印加されると、ツェナーダイオード３６
が導通状態となり、電源端子３１からのサージ電流の一
部がトランジスタ３７のベースに供給される。これによ
り、トランジスタ３７がオンとなってサージ電流の大部
分がトランジスタ３７のコレクタ・エミッタ間を流れ、
電源端子３２へとバイパスされる。また、ツェナーダイ
オード３６を流れたサージ電流の一部は、抵抗４５を経
由して電源端子３２に流れるとともに、抵抗４４を経由
してトランジスタ４２のベースにも供給される。これに
より、トランジスタ４２がオンとなるため、トランジス
タ４１もオンとなり、サージ電流の一部は電源端子３１
からトランジスタ４１のエミッタ・コレクタ間及び抵抗
４５を経由して電源端子３２へと流れる。この状態は、
ツェナーダイオード３６の両端電圧が降伏電圧ＶZD以下
となってツェナーダイオード３６がカットオフ状態とな
ったのちも保持されるため、トランジスタ３７のベース
にはトランジスタ４１のコレクタから継続的に電流供給
が行われ、サージ電流のバイパス動作が続行する。
すような正のサージ電圧（１０〜２０ｋＶ）が印加さ
れ、ツェナーダイオード３６の両端にその降伏電圧ＶZD
を超える電圧が印加されると、ツェナーダイオード３６
が導通状態となり、電源端子３１からのサージ電流の一
部がトランジスタ３７のベースに供給される。これによ
り、トランジスタ３７がオンとなってサージ電流の大部
分がトランジスタ３７のコレクタ・エミッタ間を流れ、
電源端子３２へとバイパスされる。また、ツェナーダイ
オード３６を流れたサージ電流の一部は、抵抗４５を経
由して電源端子３２に流れるとともに、抵抗４４を経由
してトランジスタ４２のベースにも供給される。これに
より、トランジスタ４２がオンとなるため、トランジス
タ４１もオンとなり、サージ電流の一部は電源端子３１
からトランジスタ４１のエミッタ・コレクタ間及び抵抗
４５を経由して電源端子３２へと流れる。この状態は、
ツェナーダイオード３６の両端電圧が降伏電圧ＶZD以下
となってツェナーダイオード３６がカットオフ状態とな
ったのちも保持されるため、トランジスタ３７のベース
にはトランジスタ４１のコレクタから継続的に電流供給
が行われ、サージ電流のバイパス動作が続行する。
【００１７】仮に、保持回路３５を設けずツェナーダイ
オード３６のみによってトランジスタ３７を制御した場
合、ツェナーダイオード３６の両端電圧が降伏電圧ＶZD
以下になった後はトランジスタ３７はオフとなるため、
電源端子３１，３２間の印加電圧（すなわち電気回路３
８への印加電圧）は次の（１）式で示されるほぼ一定の
制限電圧ＶL （図２の破線６２）で推移することとな
る。
オード３６のみによってトランジスタ３７を制御した場
合、ツェナーダイオード３６の両端電圧が降伏電圧ＶZD
以下になった後はトランジスタ３７はオフとなるため、
電源端子３１，３２間の印加電圧（すなわち電気回路３
８への印加電圧）は次の（１）式で示されるほぼ一定の
制限電圧ＶL （図２の破線６２）で推移することとな
る。
【００１８】 ＶL ＝ＶZD＋ＶBE37＋α ……（１） ここに、ＶBE37はトランジスタ３７のベース・エミッタ
間電圧、αは線路インピーダンスによる降下電圧であ
る。
間電圧、αは線路インピーダンスによる降下電圧であ
る。
【００１９】このＶL の値は通常５０〜６０Ｖであり、
この程度の電圧に対しては電気回路３８は破壊しない
が、この電圧が持続することから電力消費が大きく発熱
量も多くなり、電気回路３８は熱的に破壊されるおそれ
がある。
この程度の電圧に対しては電気回路３８は破壊しない
が、この電圧が持続することから電力消費が大きく発熱
量も多くなり、電気回路３８は熱的に破壊されるおそれ
がある。
【００２０】これに対し本実施例では、保持回路３５を
設けたことにより、ツェナーダイオード３６の両端電圧
が降伏電圧ＶZD以下になった後もトランジスタ３７はオ
ン状態を維持してサージ電流をバイパスさせるため、電
気回路３８への印加電圧は、図２の実線６３に示すよう
に速やかに減少し、次の（２）式または（３）式に示す
ような電圧ＶR となる。
設けたことにより、ツェナーダイオード３６の両端電圧
が降伏電圧ＶZD以下になった後もトランジスタ３７はオ
ン状態を維持してサージ電流をバイパスさせるため、電
気回路３８への印加電圧は、図２の実線６３に示すよう
に速やかに減少し、次の（２）式または（３）式に示す
ような電圧ＶR となる。
【００２１】 ＶR ＝ＶCE41＋ＶBE42 ……（２） ＶR ＝ＶBE41＋ＶCE42 ……（３） このように、本実施例では、サージ電流の大部分はトラ
ンジスタ３７を経由してバイパスされるため、トランジ
スタ４２のベース・エミッタ間を流れる電流は従来に比
べて減少し、トランジスタ４２の破壊を回避することが
できる。
ンジスタ３７を経由してバイパスされるため、トランジ
スタ４２のベース・エミッタ間を流れる電流は従来に比
べて減少し、トランジスタ４２の破壊を回避することが
できる。
【００２２】なお、図３に示すように、保持回路３５に
代えて単一のＳＣＲ４８を用いるようにしても同様の効
果が得られることはもちろんである。但し、上記実施例
のように、トランジスタ４２のベースに抵抗４４を接続
すればトランジスタ４２のベース・エミッタ接合の保護
がより確実となり、また、トランジスタ４１，４２のコ
レクタと電源端子との間にそれぞれ抵抗４３、４５を接
続すればリークを防止することができるという効果があ
る。
代えて単一のＳＣＲ４８を用いるようにしても同様の効
果が得られることはもちろんである。但し、上記実施例
のように、トランジスタ４２のベースに抵抗４４を接続
すればトランジスタ４２のベース・エミッタ接合の保護
がより確実となり、また、トランジスタ４１，４２のコ
レクタと電源端子との間にそれぞれ抵抗４３、４５を接
続すればリークを防止することができるという効果があ
る。
【００２３】以下、これらの抵抗４３，４５の役割につ
いて説明する。
いて説明する。
【００２４】通常、トランジスタは、ベース電流が流れ
ない限りコレクタ−エミッタ間に電流（ＩCE）が流れな
い。ところが実際には素子のバラツキ等によりベース電
流ＩB がゼロでも微少なリーク電流ΔＩCEが流れること
がある。
ない限りコレクタ−エミッタ間に電流（ＩCE）が流れな
い。ところが実際には素子のバラツキ等によりベース電
流ＩB がゼロでも微少なリーク電流ΔＩCEが流れること
がある。
【００２５】例えば、トランジスタ４２にリークが生じ
て微少な電流ΔＩCE42が流れた場合、抵抗４３が無いと
図５から明らかなようにΔＩCE42はそのままトランジス
タ４１のベース電流となる（次式）。
て微少な電流ΔＩCE42が流れた場合、抵抗４３が無いと
図５から明らかなようにΔＩCE42はそのままトランジス
タ４１のベース電流となる（次式）。
【００２６】 ΔＩCE42＝ＩB41 …（４） 従って、トランジスタ４１のＩCEはトランジスタ４１の
電流増幅率ｈfe41倍だけ増幅され次の（５）式となる。
電流増幅率ｈfe41倍だけ増幅され次の（５）式となる。
【００２７】 ＩCE41＝ΔＩCE42×ｈfe41 …（５） 従って、トランジスタ４２のベース電流は次の（６）式
となる。
となる。
【００２８】 ＩB42 ＝ΔＩCE42×ｈfe41 …（６） よってΔＩCE42は結果としてトランジスタ４１を介する
ことにより次の（７）式で示す値となる。
ことにより次の（７）式で示す値となる。
【００２９】 ΔＩCE42＝ｈfe42×（ΔＩCE42×ｈfe41） …（７） 通常、ｈfeは数百の値を持つので、例えばｈfe41＝ｈ
fe42＝１００とすると、もとの微少なリーク電流ΔＩ
CE42は１００００倍に増幅され、保護回路は誤動作する
こととなる。
fe42＝１００とすると、もとの微少なリーク電流ΔＩ
CE42は１００００倍に増幅され、保護回路は誤動作する
こととなる。
【００３０】これに対して、抵抗４３、４５を設けた場
合は以下のようになる。
合は以下のようになる。
【００３１】すなわち、上記と同様にΔＩCE42が生じた
としても、ΔＩCE42は抵抗４３に流れトランジスタ４１
はＯＮしないので、ＩCE41は流れない。トランジスタ４
１がＯＮするには次の（８）式の条件が必要とされる。
としても、ΔＩCE42は抵抗４３に流れトランジスタ４１
はＯＮしないので、ＩCE41は流れない。トランジスタ４
１がＯＮするには次の（８）式の条件が必要とされる。
【００３２】 ＶBE41≒ΔＩCE42×Ｒ43 …（８） 従って抵抗４３の値Ｒ43を選ぶことにより、保護回路が
誤作動することを防ぐことができる。
誤作動することを防ぐことができる。
【００３３】抵抗４５の役割も同様である。
【００３４】以上の様な理由で、抵抗４３，４５を付け
ることにより、回路の安定化を図ることが可能となる。
ることにより、回路の安定化を図ることが可能となる。
【００３５】なお、ツェナーダイオード３６の降伏電圧
ＶZDが電気回路３８の耐圧に見合ったものでない場合に
は、図４に示すように、分圧抵抗５１，５２を用いてサ
ージ電圧印加時におけるツェナーダイオード３６の両端
印加電圧を調整するようにすればよい。
ＶZDが電気回路３８の耐圧に見合ったものでない場合に
は、図４に示すように、分圧抵抗５１，５２を用いてサ
ージ電圧印加時におけるツェナーダイオード３６の両端
印加電圧を調整するようにすればよい。
【００３６】また、本実施例の保護回路は、トランジス
タ、抵抗、ツェナーダイオード等の集積化の容易な素子
のみで構成することができるので、電気回路とのワンチ
ップ化が容易である。
タ、抵抗、ツェナーダイオード等の集積化の容易な素子
のみで構成することができるので、電気回路とのワンチ
ップ化が容易である。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
外部端子への印加電圧が所定の閾値レベルを超えたとき
に電流バイパス手段を導通状態にしてサージ電流をバイ
パスするとともに、外部端子への印加電圧が所定の閾値
レベル以下となった後も保持手段により電流バイパス手
段の導通状態を保持することとしたので、高いサージ電
圧に対しても保護回路の構成素子が破壊することなく、
しかも内部回路の保護効果が向上するという効果があ
る。
外部端子への印加電圧が所定の閾値レベルを超えたとき
に電流バイパス手段を導通状態にしてサージ電流をバイ
パスするとともに、外部端子への印加電圧が所定の閾値
レベル以下となった後も保持手段により電流バイパス手
段の導通状態を保持することとしたので、高いサージ電
圧に対しても保護回路の構成素子が破壊することなく、
しかも内部回路の保護効果が向上するという効果があ
る。
【図１】本発明の一実施例におけるサージ電圧保護回路
を示す回路図である。
を示す回路図である。
【図２】図１の回路の動作を説明するための説明図であ
る。
る。
【図３】本発明の他の実施例におけるサージ電圧保護回
路を示す回路図である。
路を示す回路図である。
【図４】本発明の他の実施例におけるサージ電圧保護回
路を示す回路図である。
路を示す回路図である。
【図５】従来のサージ電圧保護回路を示す説明図であ
る。
る。
３１，３２ 電源端子 ３５ 保持回路 ３６ ツェナーダイオード ３８ 電気回路 ３７ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−228309（ＪＰ，Ａ) 特開 昭55−27794（ＪＰ，Ａ) 実開 昭55−19436（ＪＰ，Ｕ) 実開 昭53−73855（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02H 9/04 H03K 17/00 - 17/10
Claims (3)
- 【請求項１】 外部端子から流入するサージ電流をバイ
パスする電流バイパス手段を有し外部からのサージ電圧
から内部回路を保護するためのサージ電圧保護回路にお
いて、 前記外部端子への印加電圧が閾値レベルに達したことを
検出する閾値レベル検出手段と、前記電流バイパス手段とは別個に設けられ、 前記電流バ
イパス手段の導通状態を維持する保持手段と、 を有し、 前記閾値レベル検出手段は、前記印加電圧が閾値レベル
に達したことを検出すると、前記電流バイパス手段を導
通状態とすると共に、前記保持手段を動作させること、 を特徴とするサージ電圧保護回路。 - 【請求項２】 請求項１記載のサージ電圧保護回路にお
いて、 前記閾値レベル検出手段は、ツェナーダイオードであ
り、 前記保持手段は、サイリスタであること、 を特徴とするサージ電圧保護回路。 - 【請求項３】 請求項２記載のサージ電圧保護回路にお
いて、 前記バイパス手段は、トランジスタであり、 前記ツェナーダイオードは、その一端を前記トランジス
タのベース及び前記サイリスタのゲートに接続され、前
記印加電圧に応じて当該ツェナーダイオードが降伏状態
となったときの当該一端の電圧変化により前記トランジ
スタ及び前記サイリスタの双方が導通状態とされるこ
と、 を特徴とするサージ電圧保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5026366A JP3003825B2 (ja) | 1993-02-16 | 1993-02-16 | サージ電圧保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5026366A JP3003825B2 (ja) | 1993-02-16 | 1993-02-16 | サージ電圧保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06245373A JPH06245373A (ja) | 1994-09-02 |
| JP3003825B2 true JP3003825B2 (ja) | 2000-01-31 |
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ID=12191505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP5026366A Expired - Fee Related JP3003825B2 (ja) | 1993-02-16 | 1993-02-16 | サージ電圧保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3003825B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4830838B2 (ja) | 2006-12-19 | 2011-12-07 | 株式会社デンソー | 電気電子回路 |
| CN103683258A (zh) * | 2013-11-28 | 2014-03-26 | 成都市宏山科技有限公司 | 适用于移动设备的电源接口保护电路 |
| KR102186721B1 (ko) * | 2018-07-19 | 2020-12-04 | 주식회사 루프 | 차량에서의 과전압 보호 회로 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63228309A (ja) * | 1987-03-18 | 1988-09-22 | Toshiba Corp | 半導体集積回路 |
-
1993
- 1993-02-16 JP JP5026366A patent/JP3003825B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06245373A (ja) | 1994-09-02 |
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