JP3000783B2 - 車両用発電機の励磁電流制御装置 - Google Patents
車両用発電機の励磁電流制御装置Info
- Publication number
- JP3000783B2 JP3000783B2 JP4066750A JP6675092A JP3000783B2 JP 3000783 B2 JP3000783 B2 JP 3000783B2 JP 4066750 A JP4066750 A JP 4066750A JP 6675092 A JP6675092 A JP 6675092A JP 3000783 B2 JP3000783 B2 JP 3000783B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- duty
- exciting current
- period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Control Of Eletrric Generators (AREA)
- Control Of Charge By Means Of Generators (AREA)
Description
【0001】
【産業上の利用分野】本発明は車両用発電機の励磁電流
制御装置に関し、詳しくは電気負荷の変動に対応する励
磁電流の変化を徐々に行う装置に関する。
制御装置に関し、詳しくは電気負荷の変動に対応する励
磁電流の変化を徐々に行う装置に関する。
【0002】
【従来の技術】従来の車両用発電機では、スイッチを投
入して電気負荷に給電する直後において発電電流量が不
足するのでバッテリから前記電気負荷に給電するととも
に、バッテリの放電によるその端子電圧低下を検出し、
端子電圧が所定の基準レベルになるまで発電機の励磁電
流を増加し、それにより発電機の出力電流を増加させて
電気負荷に給電している。しかしながら上記した発電制
御方式によると電気負荷投入直後におけるエンジン負荷
の急増によりエンジン回転数が急落するという不具合が
ある。以下、この問題を更に詳細に説明する。所定のア
クセル開度において電気負荷を投入するとそれへの給電
によりバッテリの端子電圧が低下して励磁電流が急増
し、エンジン負荷が急増してエンジン回転数が急激に低
下し、更にエンジンの慣性によりエンジン回転数が均衡
点を超えて落ち込む(通常、アンダーシュートと呼ばれ
る)。
入して電気負荷に給電する直後において発電電流量が不
足するのでバッテリから前記電気負荷に給電するととも
に、バッテリの放電によるその端子電圧低下を検出し、
端子電圧が所定の基準レベルになるまで発電機の励磁電
流を増加し、それにより発電機の出力電流を増加させて
電気負荷に給電している。しかしながら上記した発電制
御方式によると電気負荷投入直後におけるエンジン負荷
の急増によりエンジン回転数が急落するという不具合が
ある。以下、この問題を更に詳細に説明する。所定のア
クセル開度において電気負荷を投入するとそれへの給電
によりバッテリの端子電圧が低下して励磁電流が急増
し、エンジン負荷が急増してエンジン回転数が急激に低
下し、更にエンジンの慣性によりエンジン回転数が均衡
点を超えて落ち込む(通常、アンダーシュートと呼ばれ
る)。
【0003】このような問題を解決するために特開昭6
2ー64299は電気負荷が新たに投入された場合に、
バッテリ端子電圧の低下量にかかわらず励磁電流のデュ
ーティ比の増加を定率として、励磁電流急増によるエン
ジン回転数の急落を回避している。
2ー64299は電気負荷が新たに投入された場合に、
バッテリ端子電圧の低下量にかかわらず励磁電流のデュ
ーティ比の増加を定率として、励磁電流急増によるエン
ジン回転数の急落を回避している。
【0004】
【発明が解決しようとする課題】しかしながら発電機の
デューティ比を一律に増加させる上記公報の技術におい
ても、図9に示すようにまだ電気負荷投入直後における
エンジンへのインパクトが大きく、エンジン回転数が落
ち込み、アンダーシュートが生じてしまう。もちろん上
記一定増加率を極めて小さく設定すればエンジン回転数
の急激な低下は生じず、アンダーシュートも生じない。
しかしこのような増加率の抑圧は発電機が電気負荷に完
全に給電するに至るまでの時間が長くなり、その間のバ
ッテリからのエネルギ持ち出しが大きくなって、バッテ
リの負担増大を招くという不具合がある。
デューティ比を一律に増加させる上記公報の技術におい
ても、図9に示すようにまだ電気負荷投入直後における
エンジンへのインパクトが大きく、エンジン回転数が落
ち込み、アンダーシュートが生じてしまう。もちろん上
記一定増加率を極めて小さく設定すればエンジン回転数
の急激な低下は生じず、アンダーシュートも生じない。
しかしこのような増加率の抑圧は発電機が電気負荷に完
全に給電するに至るまでの時間が長くなり、その間のバ
ッテリからのエネルギ持ち出しが大きくなって、バッテ
リの負担増大を招くという不具合がある。
【0005】また、上記した各従来技術によれば間欠負
荷に対してエンジン回転数が同期脈動し、乗員に不快感
を与えるという問題もあり、これらのエンジン回転数の
低下や変動を考慮してアイドル回転数を設定するために
燃費の点で不利となる不具合もあった。本発明は上記問
題点に鑑みなされたものであり、バッテリの負担増大を
できるだけ回避しつつ電気負荷投入直後におけるエンジ
ン回転数低下を抑止可能な車両用発電機の励磁電流制御
装置を提供することを、その目的としている。
荷に対してエンジン回転数が同期脈動し、乗員に不快感
を与えるという問題もあり、これらのエンジン回転数の
低下や変動を考慮してアイドル回転数を設定するために
燃費の点で不利となる不具合もあった。本発明は上記問
題点に鑑みなされたものであり、バッテリの負担増大を
できるだけ回避しつつ電気負荷投入直後におけるエンジ
ン回転数低下を抑止可能な車両用発電機の励磁電流制御
装置を提供することを、その目的としている。
【0006】
【課題を解決するための手段】本発明の車両用発電機の
励磁電流制御装置は、電気負荷及びバッテリに給電する
車両用発電機の出力を前記電気負荷の変動に対応させる
とともに、前記変動時点直前の前記電気負荷の値に応じ
た励磁電流値から前記変動時点後の前記電気負荷の値に
応じた励磁電流値に前記変動時点から徐々に変化させる
よう、前記発電機の励磁電流を制御する車両用発電機の
励磁電流制御装置において、前記変動時点直後の第一期
間の励磁電流変化率を前記第一期間後の第二期間の励磁
電流変化率よりも小さく設定する励磁電流変化抑制手段
を備えることを特徴としている。
励磁電流制御装置は、電気負荷及びバッテリに給電する
車両用発電機の出力を前記電気負荷の変動に対応させる
とともに、前記変動時点直前の前記電気負荷の値に応じ
た励磁電流値から前記変動時点後の前記電気負荷の値に
応じた励磁電流値に前記変動時点から徐々に変化させる
よう、前記発電機の励磁電流を制御する車両用発電機の
励磁電流制御装置において、前記変動時点直後の第一期
間の励磁電流変化率を前記第一期間後の第二期間の励磁
電流変化率よりも小さく設定する励磁電流変化抑制手段
を備えることを特徴としている。
【0007】
【作用】励磁電流制御装置は電気負荷及びバッテリに給
電する車両用発電機の励磁電流を制御して発電機の出力
電流を電気負荷の変動に対応させる。また、励磁電流制
御装置の励磁電流変化抑制手段は変動時点直前の電気負
荷の値に応じた励磁電流値から変動時点後の電気負荷の
値に応じた励磁電流値まで、変動時点から徐々に変化さ
せる。
電する車両用発電機の励磁電流を制御して発電機の出力
電流を電気負荷の変動に対応させる。また、励磁電流制
御装置の励磁電流変化抑制手段は変動時点直前の電気負
荷の値に応じた励磁電流値から変動時点後の電気負荷の
値に応じた励磁電流値まで、変動時点から徐々に変化さ
せる。
【0008】更にこの励磁電流制御装置の励磁電流変化
抑制手段は、電気負荷変動時点直後の第一期間の励磁電
流変化率を比較的小さく設定しておき、第一期間後の第
二期間の励磁電流変化率を第一期間のそれよりも大きく
設定する。このようにすると、第一期間における不足の
負荷電流はバッテリから給電されて第一期間における励
磁電流の急増が抑制され、第一期間におけるエンジン回
転数の急減が防止され、その後の第二期間における励磁
電流増加率の増大によりバッテリの過度の消耗も回避さ
れる。
抑制手段は、電気負荷変動時点直後の第一期間の励磁電
流変化率を比較的小さく設定しておき、第一期間後の第
二期間の励磁電流変化率を第一期間のそれよりも大きく
設定する。このようにすると、第一期間における不足の
負荷電流はバッテリから給電されて第一期間における励
磁電流の急増が抑制され、第一期間におけるエンジン回
転数の急減が防止され、その後の第二期間における励磁
電流増加率の増大によりバッテリの過度の消耗も回避さ
れる。
【0009】
【発明の効果】以上説明したように本発明の車両用発電
機の励磁電流制御装置は、電気負荷変動時点直後の第一
期間の励磁電流変化率を第一期間後の第二期間の励磁電
流変化率よりも小さく設定する励磁電流変化抑制手段を
備えているので、以下の効果を奏することができる。
機の励磁電流制御装置は、電気負荷変動時点直後の第一
期間の励磁電流変化率を第一期間後の第二期間の励磁電
流変化率よりも小さく設定する励磁電流変化抑制手段を
備えているので、以下の効果を奏することができる。
【0010】まず、電気負荷変動直後の第一期間におけ
る励磁電流増加が小さいので、エンジン回転数の落ち込
みが小さく、そのアンダーシュートも小さくすることが
できる。次に、上記第一期間後の第二期間には励磁電流
増加率を増大しているがエンジン回転数は第二期間の初
期にはある程度低下しているので、それ以降のエンジン
回転数の低下は小さくそのアンダーシュート(エンジン
慣性による回転数の過度の低下)もより抑止し得る。更
に、第二期間における励磁電流増加率の増大によりバッ
テリに対する負担も軽減される。
る励磁電流増加が小さいので、エンジン回転数の落ち込
みが小さく、そのアンダーシュートも小さくすることが
できる。次に、上記第一期間後の第二期間には励磁電流
増加率を増大しているがエンジン回転数は第二期間の初
期にはある程度低下しているので、それ以降のエンジン
回転数の低下は小さくそのアンダーシュート(エンジン
慣性による回転数の過度の低下)もより抑止し得る。更
に、第二期間における励磁電流増加率の増大によりバッ
テリに対する負担も軽減される。
【0011】更に、本発明は電気負荷変動に対する即応
性を抑えているので、間欠電気負荷による頻繁かつ周期
的な変動に対して励磁電流の変化が小さくなり、その分
だけ間欠電気負荷の変動によるエンジン回転数の脈動を
抑止することができる。
性を抑えているので、間欠電気負荷による頻繁かつ周期
的な変動に対して励磁電流の変化が小さくなり、その分
だけ間欠電気負荷の変動によるエンジン回転数の脈動を
抑止することができる。
【0012】
【実施例】本発明の車両用発電機の励磁電流制御装置の
一実施例を図1を参照して以下説明する。発電機2は車
両用のエンジン(図示せず)駆動の三相全波整流器内蔵
の三相交流発電機であって、その低位出力端は接地さ
れ、高位出力端はバッテリ3の+端子に接続され、また
電気負荷スイッチ6の導通により電気負荷5に給電可能
となっている。発電機2には励磁電流制御装置1が付設
されており、励磁電流制御装置1はバッテリ3の端子電
圧を検出する入力端と、発電機2の励磁巻線20の一端
に接続される出力端とを備え、励磁巻線20の他端は発
電機2の高位出力端に接続されている。また励磁電流制
御装置1はスイッチ4を通じてバッテリ3から給電され
る電源回路19を内蔵しており、電源回路19は不図示
の電源ラインを通じて各部に所定の電源電圧を給電して
いる。
一実施例を図1を参照して以下説明する。発電機2は車
両用のエンジン(図示せず)駆動の三相全波整流器内蔵
の三相交流発電機であって、その低位出力端は接地さ
れ、高位出力端はバッテリ3の+端子に接続され、また
電気負荷スイッチ6の導通により電気負荷5に給電可能
となっている。発電機2には励磁電流制御装置1が付設
されており、励磁電流制御装置1はバッテリ3の端子電
圧を検出する入力端と、発電機2の励磁巻線20の一端
に接続される出力端とを備え、励磁巻線20の他端は発
電機2の高位出力端に接続されている。また励磁電流制
御装置1はスイッチ4を通じてバッテリ3から給電され
る電源回路19を内蔵しており、電源回路19は不図示
の電源ラインを通じて各部に所定の電源電圧を給電して
いる。
【0013】励磁電流制御装置1の構成を以下に説明す
る。励磁電流制御装置1の入力端と接地ラインとの間に
互いに直列に接続された分圧抵抗R1、R2の接続節点
に現れる分圧Vsは比較器10により基準電圧Vrと比
較され、比較器10の出力はAND回路12に入力され
る。AND回路12は比較器10の出力と後述の励磁電
流抑制回路部の出力との論理積出力をエミッタ接地のパ
ワートランジスタ11のベースに供給し、パワートラン
ジスタ11のコレクタは励磁電流制御装置1の出力端を
通じて励磁巻線20に給電される励磁電流を断続する。
ここで、上記励磁電流抑制回路部からAND回路12へ
の出力がハイレベル(1)である場合には、通常の如く
パワートランジスタ11は比較器10により開閉制御さ
れ、分圧Vsが基準電圧Vrに等しくなるようにパワー
トランジスタ11のデューティ比(以下単にデューティ
ともいう)が決定される。
る。励磁電流制御装置1の入力端と接地ラインとの間に
互いに直列に接続された分圧抵抗R1、R2の接続節点
に現れる分圧Vsは比較器10により基準電圧Vrと比
較され、比較器10の出力はAND回路12に入力され
る。AND回路12は比較器10の出力と後述の励磁電
流抑制回路部の出力との論理積出力をエミッタ接地のパ
ワートランジスタ11のベースに供給し、パワートラン
ジスタ11のコレクタは励磁電流制御装置1の出力端を
通じて励磁巻線20に給電される励磁電流を断続する。
ここで、上記励磁電流抑制回路部からAND回路12へ
の出力がハイレベル(1)である場合には、通常の如く
パワートランジスタ11は比較器10により開閉制御さ
れ、分圧Vsが基準電圧Vrに等しくなるようにパワー
トランジスタ11のデューティ比(以下単にデューティ
ともいう)が決定される。
【0014】次に、上記した励磁電流抑制回路部(本発
明でいう励磁電流変化抑制手段)Crについて説明す
る。この励磁電流抑制回路部Crは、デューティ記憶回
路13、デューティ加算ラッチ回路14、パルス幅発生
回路15、ラッチ周期切替回路16、判定回路17、基
準クロック回路18によって構成されている。
明でいう励磁電流変化抑制手段)Crについて説明す
る。この励磁電流抑制回路部Crは、デューティ記憶回
路13、デューティ加算ラッチ回路14、パルス幅発生
回路15、ラッチ周期切替回路16、判定回路17、基
準クロック回路18によって構成されている。
【0015】基準クロック回路18はデューティ記憶回
路13、パルス幅発生回路15、ラッチ周期切替回路1
6、判定回路17に所定周期のクロック信号を入力す
る。デュ−ティ記憶回路13は、AND回路12の出力
を検出することによりパワートランジスタ11のデュー
ティを入力して記憶する機能を有する。判定回路17
は、比較器10の出力とパルス幅発生回路15の出力と
を比較して判定する回路である。
路13、パルス幅発生回路15、ラッチ周期切替回路1
6、判定回路17に所定周期のクロック信号を入力す
る。デュ−ティ記憶回路13は、AND回路12の出力
を検出することによりパワートランジスタ11のデュー
ティを入力して記憶する機能を有する。判定回路17
は、比較器10の出力とパルス幅発生回路15の出力と
を比較して判定する回路である。
【0016】ラッチ周期切替回路16は、判定回路17
からの出力に基づいてパワートランジスタ11断続のた
めのクロック信号のデューティを変更するタイミングを
制御する回路である。デューティ加算ラッチ回路14
は、デュ−ティ記憶回路13の記憶するデューティを所
定のタイミングでラッチするとともに、ラッチしたデュ
ーティにラッチ周期切替回路16の指令するラッチタイ
ミング(デューティ切替えタイミング)で所定量のデュ
ーティを加算してそれをラッチする回路である。
からの出力に基づいてパワートランジスタ11断続のた
めのクロック信号のデューティを変更するタイミングを
制御する回路である。デューティ加算ラッチ回路14
は、デュ−ティ記憶回路13の記憶するデューティを所
定のタイミングでラッチするとともに、ラッチしたデュ
ーティにラッチ周期切替回路16の指令するラッチタイ
ミング(デューティ切替えタイミング)で所定量のデュ
ーティを加算してそれをラッチする回路である。
【0017】パルス幅発生回路15は、デューティ加算
ラッチ回路14の出力に基づいてそれがラッチするデュ
ーティ(ラッチデューティ)に応じたON時間を有する
パルス信号をAND回路12に出力する回路である。以
下、全体作動について更に説明する。発電機2を通常運
転していて電気負荷5が投入される直前において、パル
ス幅発生回路15はAND回路12に加算済みデューテ
ィ波形を出力しており、比較器10の出力との論理積を
とった結果、パワートランジスタ11は、実質的に比較
器10により断続制御される。比較器10の断続により
発生するAND回路12のデューティは、デュ−ティ記
憶回路13に周期的に入力され、記憶される。
ラッチ回路14の出力に基づいてそれがラッチするデュ
ーティ(ラッチデューティ)に応じたON時間を有する
パルス信号をAND回路12に出力する回路である。以
下、全体作動について更に説明する。発電機2を通常運
転していて電気負荷5が投入される直前において、パル
ス幅発生回路15はAND回路12に加算済みデューテ
ィ波形を出力しており、比較器10の出力との論理積を
とった結果、パワートランジスタ11は、実質的に比較
器10により断続制御される。比較器10の断続により
発生するAND回路12のデューティは、デュ−ティ記
憶回路13に周期的に入力され、記憶される。
【0018】判定回路17は、通常運転時はパルス幅発
生回路15の出力をタイミング信号として比較器10の
出力の断続的なローレベル(0)を検出し、次に電気負
荷5が投入されると、Vsが低下する為比較器10の出
力が常時ハイレベル(1)となり、通常運転時と同様の
タイミング信号により、前記比較器10の継続的なハイ
レベル(1)を検出して電気負荷5が投入されたことを
判定し、判定出力をラッチ周期切替回路16に出力す
る。
生回路15の出力をタイミング信号として比較器10の
出力の断続的なローレベル(0)を検出し、次に電気負
荷5が投入されると、Vsが低下する為比較器10の出
力が常時ハイレベル(1)となり、通常運転時と同様の
タイミング信号により、前記比較器10の継続的なハイ
レベル(1)を検出して電気負荷5が投入されたことを
判定し、判定出力をラッチ周期切替回路16に出力す
る。
【0019】ラッチ周期切替回路16は、判定回路17
の判定出力に基づいて上記した電気負荷投入後の比較器
10の継続的なハイレベル(1)の間、後述のラッチ周
期を指定するクロック信号(ラッチ周期切替えクロッ
ク)を出力する。デューティ記憶回路13が記憶するデ
ューティは所定のラッチタイミングでデュ−ティ加算ラ
ッチ回路14にラッチされる。デューティ加算ラッチ回
路14はラッチしたデューティに所定のデューティ加算
量αを加えて加算済みデューティを形成してそれをパル
ス幅発生回路15に出力し、パルス幅発生回路15は入
力された加算済みデューティに相当する期間だけハイレ
ベル(1)をAND回路12にハイレベル(1)を出力
し、パワートランジスタ11をオンする。なお、電気負
荷投入直前時点では、パルス幅発生回路15はAND回
路12に加算済みデューティ波形を出力しており、比較
器10の出力との論理積をとった結果、パワートランジ
スタ11は実質的に比較器10により断続制御されてい
る。
の判定出力に基づいて上記した電気負荷投入後の比較器
10の継続的なハイレベル(1)の間、後述のラッチ周
期を指定するクロック信号(ラッチ周期切替えクロッ
ク)を出力する。デューティ記憶回路13が記憶するデ
ューティは所定のラッチタイミングでデュ−ティ加算ラ
ッチ回路14にラッチされる。デューティ加算ラッチ回
路14はラッチしたデューティに所定のデューティ加算
量αを加えて加算済みデューティを形成してそれをパル
ス幅発生回路15に出力し、パルス幅発生回路15は入
力された加算済みデューティに相当する期間だけハイレ
ベル(1)をAND回路12にハイレベル(1)を出力
し、パワートランジスタ11をオンする。なお、電気負
荷投入直前時点では、パルス幅発生回路15はAND回
路12に加算済みデューティ波形を出力しており、比較
器10の出力との論理積をとった結果、パワートランジ
スタ11は実質的に比較器10により断続制御されてい
る。
【0020】この実施例では、判定回路17は電気負荷
投入時点から所定期間TD (図3参照)後の時点を決定
し、ラッチ周期切替回路16はこの期間TD においてラ
ッチ周期切替えクロックの出力を遮断し、それ以後にお
いてラッチ周期切替えクロックを出力する。このラッチ
周期切替えクロックはデューティ加算ラッチ回路14に
送られ、デューティ加算ラッチ回路14はこのラッチ周
期切替えクロックのタイミングによってラッチ及びデュ
ーティ加算量αの加算を行う。したがって、デューティ
加算ラッチ回路14におけるデューティ加算量αの加算
によるデューティ増加は上記期間TD において禁止され
る。その結果、電気負荷投入後の所定期間TD の間、デ
ューティは略電気負荷投入直前の状態に維持され、励磁
電流のデューティが一定となり、エンジン負荷は一定と
なる。
投入時点から所定期間TD (図3参照)後の時点を決定
し、ラッチ周期切替回路16はこの期間TD においてラ
ッチ周期切替えクロックの出力を遮断し、それ以後にお
いてラッチ周期切替えクロックを出力する。このラッチ
周期切替えクロックはデューティ加算ラッチ回路14に
送られ、デューティ加算ラッチ回路14はこのラッチ周
期切替えクロックのタイミングによってラッチ及びデュ
ーティ加算量αの加算を行う。したがって、デューティ
加算ラッチ回路14におけるデューティ加算量αの加算
によるデューティ増加は上記期間TD において禁止され
る。その結果、電気負荷投入後の所定期間TD の間、デ
ューティは略電気負荷投入直前の状態に維持され、励磁
電流のデューティが一定となり、エンジン負荷は一定と
なる。
【0021】上記期間TD 後、ラッチ周期切替回路16
はラッチ周期切替えクロックをデューティ加算ラッチ回
路14に出力し、デューティ加算ラッチ回路14はこの
クロックに同期してラッチを行うとともにラッチしたデ
ューティにデューティ加算量αを加算するので、ラッチ
周期切替回路16はラッチ周期切替えクロックに同期し
てデューティ加算量αづつ増大したデューティをパルス
幅発生回路15に出力し、パルス幅発生回路15は入力
されるデューティをもつ所定周期のパルス信号をAND
回路12に出力し、パワートランジスタ11をこのデュ
ーティで断続させる。
はラッチ周期切替えクロックをデューティ加算ラッチ回
路14に出力し、デューティ加算ラッチ回路14はこの
クロックに同期してラッチを行うとともにラッチしたデ
ューティにデューティ加算量αを加算するので、ラッチ
周期切替回路16はラッチ周期切替えクロックに同期し
てデューティ加算量αづつ増大したデューティをパルス
幅発生回路15に出力し、パルス幅発生回路15は入力
されるデューティをもつ所定周期のパルス信号をAND
回路12に出力し、パワートランジスタ11をこのデュ
ーティで断続させる。
【0022】以下、各部の詳細を説明する。まず、基準
クロック回路18と判定回路17とラッチ周期切替回路
16とを図2を参照して詳細に説明する。図2におい
て、18は基準クロック回路であり、所定周波数で発振
する基準発振器182と、それから出力されるクロック
を分周して形成したクロック181などを出力する縦続
接続された所定個のカウンタ183とからなる。また基
準クロック回路18は所定桁のカウンタ183の出力の
論理積出力185を出力するAND回路184を内蔵し
ている。
クロック回路18と判定回路17とラッチ周期切替回路
16とを図2を参照して詳細に説明する。図2におい
て、18は基準クロック回路であり、所定周波数で発振
する基準発振器182と、それから出力されるクロック
を分周して形成したクロック181などを出力する縦続
接続された所定個のカウンタ183とからなる。また基
準クロック回路18は所定桁のカウンタ183の出力の
論理積出力185を出力するAND回路184を内蔵し
ている。
【0023】判定回路17において、入力171として
比較器10の出力が入力され、入力172としてパルス
幅発生回路15の出力が入力され、入力173としてク
ロック181が入力され、出力174がラッチ周期切替
回路16の入力161となる。175は入力端171、
172から信号を受け取るDフリップフロップであり、
176はカウンタ、1771、1772はAND回路、
178はOR回路であり、179はNOT回路である。
比較器10の出力が入力され、入力172としてパルス
幅発生回路15の出力が入力され、入力173としてク
ロック181が入力され、出力174がラッチ周期切替
回路16の入力161となる。175は入力端171、
172から信号を受け取るDフリップフロップであり、
176はカウンタ、1771、1772はAND回路、
178はOR回路であり、179はNOT回路である。
【0024】電気負荷5投入前後におけるこの判定回路
17の各部動作を図3のタイミングチャートを参照して
説明する。通常制御状態から電気負荷5を投入すると、
比較器10の出力が常時ハイレベル(1)、入力端17
1が常時ハイレベル(1)となり、その直後におけるパ
ルス幅発生回路15の出力端の状態がNOT回路179
で反転入力している為、ハイレベル(1)となる時点
(175のCKの立下がりエッジ)でDフリップフロッ
プ175のQ出力はハイレベル(1)となる。
17の各部動作を図3のタイミングチャートを参照して
説明する。通常制御状態から電気負荷5を投入すると、
比較器10の出力が常時ハイレベル(1)、入力端17
1が常時ハイレベル(1)となり、その直後におけるパ
ルス幅発生回路15の出力端の状態がNOT回路179
で反転入力している為、ハイレベル(1)となる時点
(175のCKの立下がりエッジ)でDフリップフロッ
プ175のQ出力はハイレベル(1)となる。
【0025】このQ出力はAND回路1771に入力さ
れ、ゲートとしてのAND回路1771はこのQ出力が
ハイレベル(1)であり、NOT回路179の出力はハ
イレベル(1)であるので、クロック(ラッチ周期切替
えクロック)181をAND回路1771を通じて下位
桁のカウンタ176のCK入力端に出力し、2桁のカウ
ンタ176はクロック181を2ビットだけカウントす
る。両カウンタ176の出力が(11)となれば、AN
D回路1772はOR回路178を通じて出力174に
ハイレベル(1)を出力する。また、両カウンタ176
の出力が(11)となれば、AND回路1772のハイ
レベル(1)はNOT回路179でローレベル(0)と
なり、AND回路1771はカウンタ176にローレベ
ル(0)を出力してそれをストップさせる。一方、Dフ
リップフロップ175の反Q出力はカウンタ176のリ
セット信号と同時にOR回路178を通じて出力174
とされる。したがって、判定回路17の出力174は図
3に示す波形となり、以下、出力174がローレベル
(0)である期間をFduty固定制御状態の期間(図
3における(II)の領域)といい、その後の出力17
4のハイレベル(1)の期間を徐励制御状態の期間(図
3における(III)の領域)といい、出力174がロ
ーレベル(0)となる以前の期間を通常制御状態の期間
(図3における(I)の領域)という。
れ、ゲートとしてのAND回路1771はこのQ出力が
ハイレベル(1)であり、NOT回路179の出力はハ
イレベル(1)であるので、クロック(ラッチ周期切替
えクロック)181をAND回路1771を通じて下位
桁のカウンタ176のCK入力端に出力し、2桁のカウ
ンタ176はクロック181を2ビットだけカウントす
る。両カウンタ176の出力が(11)となれば、AN
D回路1772はOR回路178を通じて出力174に
ハイレベル(1)を出力する。また、両カウンタ176
の出力が(11)となれば、AND回路1772のハイ
レベル(1)はNOT回路179でローレベル(0)と
なり、AND回路1771はカウンタ176にローレベ
ル(0)を出力してそれをストップさせる。一方、Dフ
リップフロップ175の反Q出力はカウンタ176のリ
セット信号と同時にOR回路178を通じて出力174
とされる。したがって、判定回路17の出力174は図
3に示す波形となり、以下、出力174がローレベル
(0)である期間をFduty固定制御状態の期間(図
3における(II)の領域)といい、その後の出力17
4のハイレベル(1)の期間を徐励制御状態の期間(図
3における(III)の領域)といい、出力174がロ
ーレベル(0)となる以前の期間を通常制御状態の期間
(図3における(I)の領域)という。
【0026】ラッチ周期切替回路16は、NOT回路1
64、AND回路165、OR回路166からなり、上
記入力161とクロック181とが入力され、出力16
3を出力する。ラッチ周期切替回路16は、判定回路1
7の出力174がハイレベル(1)の場合にだけ、クロ
ック181を出力163として出力する。すなわち、F
duty固定制御状態においては、ラッチ周期切替回路
16の出力163はハイレベル(1)にクランプされ
る。
64、AND回路165、OR回路166からなり、上
記入力161とクロック181とが入力され、出力16
3を出力する。ラッチ周期切替回路16は、判定回路1
7の出力174がハイレベル(1)の場合にだけ、クロ
ック181を出力163として出力する。すなわち、F
duty固定制御状態においては、ラッチ周期切替回路
16の出力163はハイレベル(1)にクランプされ
る。
【0027】なお、この実施例では判定回路17の入力
端173及びラッチ周期切替回路16の入力端162に
同じ基準クロックを入力して両者を同期動作させる構成
としているが、もちろん入力端173と入力端162と
に異なる発振周期の基準クロックを入力してもよい。次
に、デュ−ティ記憶回路13、デュ−ティ加算ラッチ回
路14及びパルス幅発生回路15の一実施例を図4を参
照して説明する。
端173及びラッチ周期切替回路16の入力端162に
同じ基準クロックを入力して両者を同期動作させる構成
としているが、もちろん入力端173と入力端162と
に異なる発振周期の基準クロックを入力してもよい。次
に、デュ−ティ記憶回路13、デュ−ティ加算ラッチ回
路14及びパルス幅発生回路15の一実施例を図4を参
照して説明する。
【0028】デュ−ティ記憶回路13において、入力1
31はAND回路12の出力であり、入力132は基準
クロック回路18の出力186であり、入力133は基
準クロック回路18の出力185であり、デュ−ティ記
憶回路13の出力134はビット数(分解能)に応じて
出力本数が決定され、例えば5ビット(分解能;1/2
5 )の場合は5出力となる。135はAND回路で、パ
ワートランジスタ11のON時間をカウントするための
ゲートとして、AND回路12の出力がハイレベル
(1)となっている期間にだけ基準クロック回路18の
分周出力186を最下位桁のカウンタ136に送り込
み、カウンタ136はそれをカウントする。これにより
パワートランジスタ11のON時間はカウンタ136に
計数される。ここで、カウンタの数は前述の出力134
と同様、5ビットの場合少なくとも5段必要となる。な
お、本実施例では1周期内でのON時間をカウントする
回路構成としたが、2周期分あるいは4周期分のON時
間の和をカウントすることもでき、またその平均値を算
出して出力してもよい。例えばカウンタ136を1乃至
2個追設して、カウントビット数を1乃至2ビット増加
し、上位ビットを出力すればよい。なお、137はNA
ND回路であり、各カウンタ136の出力134が全て
ハイレベル(1)となった時に、AND回路135の出
力をローレベル(0)にクランプして、カウンタ136
の作動を停止させる。
31はAND回路12の出力であり、入力132は基準
クロック回路18の出力186であり、入力133は基
準クロック回路18の出力185であり、デュ−ティ記
憶回路13の出力134はビット数(分解能)に応じて
出力本数が決定され、例えば5ビット(分解能;1/2
5 )の場合は5出力となる。135はAND回路で、パ
ワートランジスタ11のON時間をカウントするための
ゲートとして、AND回路12の出力がハイレベル
(1)となっている期間にだけ基準クロック回路18の
分周出力186を最下位桁のカウンタ136に送り込
み、カウンタ136はそれをカウントする。これにより
パワートランジスタ11のON時間はカウンタ136に
計数される。ここで、カウンタの数は前述の出力134
と同様、5ビットの場合少なくとも5段必要となる。な
お、本実施例では1周期内でのON時間をカウントする
回路構成としたが、2周期分あるいは4周期分のON時
間の和をカウントすることもでき、またその平均値を算
出して出力してもよい。例えばカウンタ136を1乃至
2個追設して、カウントビット数を1乃至2ビット増加
し、上位ビットを出力すればよい。なお、137はNA
ND回路であり、各カウンタ136の出力134が全て
ハイレベル(1)となった時に、AND回路135の出
力をローレベル(0)にクランプして、カウンタ136
の作動を停止させる。
【0029】カウンタ136のリセットは基準クロック
回路18の出力185をリセット入力133としてR端
子に入力して行う。なお、出力185は所定周期(パワ
ートランジスタ11の断続周期)毎に1パルス発生する
ように所定数のカウンタ183の出力の論理積をとった
ものである。所定周期とは基準クロック回路18のAN
D回路184の出力185の周期、すなわちAND回路
184に入力される最上位桁のカウンタ183の出力周
期に等しい。
回路18の出力185をリセット入力133としてR端
子に入力して行う。なお、出力185は所定周期(パワ
ートランジスタ11の断続周期)毎に1パルス発生する
ように所定数のカウンタ183の出力の論理積をとった
ものである。所定周期とは基準クロック回路18のAN
D回路184の出力185の周期、すなわちAND回路
184に入力される最上位桁のカウンタ183の出力周
期に等しい。
【0030】次に、デューティ加算ラッチ回路14を説
明する。このデューティ加算ラッチ回路14はデューテ
ィ記憶回路13のカウンタ136の桁数だけ設けられた
フリップフロップ144と、フリップフロップ144の
出力に所定値(デューティ加算量α)を加算する加算回
路145とからなる。各フリップフロップ144のCK
端子の入力(以下、ラッチパルス(LP)入力という)
141はクロック181であり、各フリップフロップ1
44のD端子入力142はデュ−ティ記憶回路13の各
カウンタ136の各桁出力により個別に構成される。フ
リップフロップ144の出力は加算回路145でデュー
ティ加算量αを加算されて所定本数(デューティ記憶回
路13の出力本数と同数)の出力143を加算済みデュ
ーティとして出力する。出力143の本数は加算済みデ
ューティのバイナリ桁数(ビット数)に応じて変更でき
る。
明する。このデューティ加算ラッチ回路14はデューテ
ィ記憶回路13のカウンタ136の桁数だけ設けられた
フリップフロップ144と、フリップフロップ144の
出力に所定値(デューティ加算量α)を加算する加算回
路145とからなる。各フリップフロップ144のCK
端子の入力(以下、ラッチパルス(LP)入力という)
141はクロック181であり、各フリップフロップ1
44のD端子入力142はデュ−ティ記憶回路13の各
カウンタ136の各桁出力により個別に構成される。フ
リップフロップ144の出力は加算回路145でデュー
ティ加算量αを加算されて所定本数(デューティ記憶回
路13の出力本数と同数)の出力143を加算済みデュ
ーティとして出力する。出力143の本数は加算済みデ
ューティのバイナリ桁数(ビット数)に応じて変更でき
る。
【0031】このデューティ加算ラッチ回路14の動作
を説明すると、各フリップフロップ144はLP入力1
41(=クロック181)の周期でデュ−ティ記憶回路
13の出力134の各デ−タをビット毎にラッチする。
各フリップフロップ144の出力はLP入力141がハ
イレベル(1)の間、直前のラッチデ−タを保持してい
る。加算回路145は各フリップフロップ144にてラ
ッチされたデ−タすなわち直前のデューティにデューテ
ィ加算量αを加算して加算済みデューティ143として
出力する。
を説明すると、各フリップフロップ144はLP入力1
41(=クロック181)の周期でデュ−ティ記憶回路
13の出力134の各デ−タをビット毎にラッチする。
各フリップフロップ144の出力はLP入力141がハ
イレベル(1)の間、直前のラッチデ−タを保持してい
る。加算回路145は各フリップフロップ144にてラ
ッチされたデ−タすなわち直前のデューティにデューテ
ィ加算量αを加算して加算済みデューティ143として
出力する。
【0032】加算回路145の一例を図5を参照して説
明する。この加算回路145は3ビット(分解能1/2
3 =0.125)を有しており、0から100%までの
デューティを8段階に区分された加算済みデューティを
出力する。加算回路145の入力1451〜1453は
フリップフロップ144の出力142で個別に構成さ
れ、入力1453は最上位桁のフリップフロップ144
の出力が入力され、入力1452はその次の桁のフリッ
プフロップ144の出力が入力され、入力1451はそ
の次の桁のフリップフロップ144の出力が入力され
る。入力1451はNOT回路1451で反転されて最
下位桁のOR回路1458を通じて最下位桁の出力14
31となり、入力1452は下位桁側の半加算器145
5で入力1451と加算されて、その桁上げしない加算
値は次の桁のOR回路1458を通じて中間桁の出力1
432となり、入力1453は最上位桁側の半加算器1
455で下位桁側の半加算器1455のAND回路14
57からの桁上げ値と加算されて、その桁上げしない加
算値は最上位桁のOR回路1458を通じて最上位桁の
出力1433となる。半加算器1455は周知のように
EXOR回路1456及びAND回路1457からな
る。更に、最上位桁の半加算器1455のAND回路1
457から桁上げが出力される場合は各OR回路145
8を通じて3ビット出力1431、1432、1433
として(111)すなわちデューティ100%を出力す
る。このようにすれば、3ビット入力1451、145
2、1453にデューティ加算量αとして(001=デ
ューティ12.5%)だけ加算することができる。
明する。この加算回路145は3ビット(分解能1/2
3 =0.125)を有しており、0から100%までの
デューティを8段階に区分された加算済みデューティを
出力する。加算回路145の入力1451〜1453は
フリップフロップ144の出力142で個別に構成さ
れ、入力1453は最上位桁のフリップフロップ144
の出力が入力され、入力1452はその次の桁のフリッ
プフロップ144の出力が入力され、入力1451はそ
の次の桁のフリップフロップ144の出力が入力され
る。入力1451はNOT回路1451で反転されて最
下位桁のOR回路1458を通じて最下位桁の出力14
31となり、入力1452は下位桁側の半加算器145
5で入力1451と加算されて、その桁上げしない加算
値は次の桁のOR回路1458を通じて中間桁の出力1
432となり、入力1453は最上位桁側の半加算器1
455で下位桁側の半加算器1455のAND回路14
57からの桁上げ値と加算されて、その桁上げしない加
算値は最上位桁のOR回路1458を通じて最上位桁の
出力1433となる。半加算器1455は周知のように
EXOR回路1456及びAND回路1457からな
る。更に、最上位桁の半加算器1455のAND回路1
457から桁上げが出力される場合は各OR回路145
8を通じて3ビット出力1431、1432、1433
として(111)すなわちデューティ100%を出力す
る。このようにすれば、3ビット入力1451、145
2、1453にデューティ加算量αとして(001=デ
ューティ12.5%)だけ加算することができる。
【0033】なお、最上位桁の半加算器1455のAN
D回路1457がハイレベル(1)となる(最上位桁の
半加算器1455で桁上げ信号が生じる)のは加算回路
145の3ビット入力1451、1452、1453が
(111=デューティ100%)となった場合、すなわ
ちNOT回路1454の出力及び各半加算器1455の
EXOR回路1456の出力は(000)となってしま
う場合であるが、この時に最上位桁の半加算器1455
の桁上げ値により加算回路145の出力を(000)で
なく(111)とする。
D回路1457がハイレベル(1)となる(最上位桁の
半加算器1455で桁上げ信号が生じる)のは加算回路
145の3ビット入力1451、1452、1453が
(111=デューティ100%)となった場合、すなわ
ちNOT回路1454の出力及び各半加算器1455の
EXOR回路1456の出力は(000)となってしま
う場合であるが、この時に最上位桁の半加算器1455
の桁上げ値により加算回路145の出力を(000)で
なく(111)とする。
【0034】なお本実施例では加算回路145はラッチ
後に加算する構成としたが、当然ラッチ前に加算する構
成(図示せず)としてもよい。又、デュ−ティ記憶回路
13のカウンタ136にプリセット値としてデューティ
加算量αを与える構成とすれば加算回路145は不要と
なる。次にパルス幅発生回路15を説明する。
後に加算する構成としたが、当然ラッチ前に加算する構
成(図示せず)としてもよい。又、デュ−ティ記憶回路
13のカウンタ136にプリセット値としてデューティ
加算量αを与える構成とすれば加算回路145は不要と
なる。次にパルス幅発生回路15を説明する。
【0035】その入力151、152はそれぞれ基準ク
ロック回路18の出力186、186からなり、入力1
54はデュ−ティ加算ラッチ回路14の出力143から
なり、153がパルス幅発生回路15の出力として、A
ND回路12及び判定回路17に送られる。155はプ
リセット付きのカウンタ、156はAND回路、157
はNAND回路、158はNOT回路である。カウンタ
155はビット毎に個別に設けられており、デューティ
加算ラッチ回路14の出力143すなわち加算済みデュ
ーティがカウンタ155のプリセット端子に入力154
として個別にプリセット値として入力され、カウンタ1
55は入力154を基準クロック回路18の出力186
のタイミングで前記プリセット値を初期値としてカウン
トUPを開始する。NAND回路157は各カウンタ1
55の出力Qが全てハイレベル(1)となった時に、A
ND回路156の出力を“0”にクランプして、カウン
タ155の作動を停止させる。したがって、カウンタ1
54はプリセットされた加算済みデューティに相当する
バイナリ値からカウントを開始するとともに、このカウ
ント期間の間、NAND回路157はNOT回路158
を通じてAND回路12にローレベル(0)を出力し、
パワートランジスタ11はオフされる。そして、各カウ
ンタ155の出力Qが全てハイレベル(1)となれば、
カウントが停止し、カウンタ155の出力は全て1にク
ランプされているので、NAND回路157はNOT回
路158を通じてAND回路12にハイレベル(1)を
出力し、パワートランジスタ11はオンされる。その
後、基準クロック回路18からAND回路出力185が
ハイレベル(1)を出力すると、パルス幅発生回路15
の各カウンタ155は全てプリセットされ、デューティ
記憶回路13の各カウンタ136が全てリセットされ、
それ以後、電気負荷に応じた発電量(パワートランジス
タ11のデューティ)に到達するまで、AND回路出力
185の周期で前記作動を繰り返す。
ロック回路18の出力186、186からなり、入力1
54はデュ−ティ加算ラッチ回路14の出力143から
なり、153がパルス幅発生回路15の出力として、A
ND回路12及び判定回路17に送られる。155はプ
リセット付きのカウンタ、156はAND回路、157
はNAND回路、158はNOT回路である。カウンタ
155はビット毎に個別に設けられており、デューティ
加算ラッチ回路14の出力143すなわち加算済みデュ
ーティがカウンタ155のプリセット端子に入力154
として個別にプリセット値として入力され、カウンタ1
55は入力154を基準クロック回路18の出力186
のタイミングで前記プリセット値を初期値としてカウン
トUPを開始する。NAND回路157は各カウンタ1
55の出力Qが全てハイレベル(1)となった時に、A
ND回路156の出力を“0”にクランプして、カウン
タ155の作動を停止させる。したがって、カウンタ1
54はプリセットされた加算済みデューティに相当する
バイナリ値からカウントを開始するとともに、このカウ
ント期間の間、NAND回路157はNOT回路158
を通じてAND回路12にローレベル(0)を出力し、
パワートランジスタ11はオフされる。そして、各カウ
ンタ155の出力Qが全てハイレベル(1)となれば、
カウントが停止し、カウンタ155の出力は全て1にク
ランプされているので、NAND回路157はNOT回
路158を通じてAND回路12にハイレベル(1)を
出力し、パワートランジスタ11はオンされる。その
後、基準クロック回路18からAND回路出力185が
ハイレベル(1)を出力すると、パルス幅発生回路15
の各カウンタ155は全てプリセットされ、デューティ
記憶回路13の各カウンタ136が全てリセットされ、
それ以後、電気負荷に応じた発電量(パワートランジス
タ11のデューティ)に到達するまで、AND回路出力
185の周期で前記作動を繰り返す。
【0036】すなわち、パルス幅発生回路15は、入力
された加算済みデューティに相当するカウント値がカウ
ンタ155にプリセットされた時点からパワートランジ
スタ11をオフし、更にプリセット値からカウントが開
始されるカウンタ155のカウント値が最大値になった
時点でパワートランジスタ11をオンする。プリセット
がなされる周期(信号185の周期)は一定であるの
で、パワートランジスタ11のオフ期間が減少(デュー
ティが徐々に増大)されることとなる。
された加算済みデューティに相当するカウント値がカウ
ンタ155にプリセットされた時点からパワートランジ
スタ11をオフし、更にプリセット値からカウントが開
始されるカウンタ155のカウント値が最大値になった
時点でパワートランジスタ11をオンする。プリセット
がなされる周期(信号185の周期)は一定であるの
で、パワートランジスタ11のオフ期間が減少(デュー
ティが徐々に増大)されることとなる。
【0037】デュ−ティ記憶回路13で記憶したデュ−
ティにデューティ加算量αを加算して、パワートランジ
スタ11のデューティが徐々に増大すると、発電機2の
発電量が徐々に増加し、バッテリ3の電位が所定レベル
まで上昇した時点で、比較器10は反転してAND回路
12を通じてパワートランジスタ11を遮断し、比較器
10のローレベル(0)が判定回路17に入力され、通
常の励磁電流制御に戻る。なお、上記徐励制御状態は、
発電機2の発電量が電気負荷に応じた相当量に至るまで
継続するが、その継続時間はラッチ周期をTLPとし、電
気負荷投入直前のデュ−ティをD1 %、最終到達デュ−
ティをD2 %、デューティ加算量をα%とすると、TLP
×(D2 ーD1 )/αと算出される。
ティにデューティ加算量αを加算して、パワートランジ
スタ11のデューティが徐々に増大すると、発電機2の
発電量が徐々に増加し、バッテリ3の電位が所定レベル
まで上昇した時点で、比較器10は反転してAND回路
12を通じてパワートランジスタ11を遮断し、比較器
10のローレベル(0)が判定回路17に入力され、通
常の励磁電流制御に戻る。なお、上記徐励制御状態は、
発電機2の発電量が電気負荷に応じた相当量に至るまで
継続するが、その継続時間はラッチ周期をTLPとし、電
気負荷投入直前のデュ−ティをD1 %、最終到達デュ−
ティをD2 %、デューティ加算量をα%とすると、TLP
×(D2 ーD1 )/αと算出される。
【0038】本実施例によれば、電気負荷5投入から所
定期間、発電機2のデューティを固定し、その後デュー
ティを徐々に安定レベルまで徐々に増加させるので、例
えば、電気負荷が短時間だけ投入された場合や、高速の
間欠負荷である場合において、これらの電気負荷による
エンジンへの影響を軽減し、それらによりエンジン回転
数が一時的に低下したり、ハンチングしたりするのを防
止することができる。
定期間、発電機2のデューティを固定し、その後デュー
ティを徐々に安定レベルまで徐々に増加させるので、例
えば、電気負荷が短時間だけ投入された場合や、高速の
間欠負荷である場合において、これらの電気負荷による
エンジンへの影響を軽減し、それらによりエンジン回転
数が一時的に低下したり、ハンチングしたりするのを防
止することができる。
【0039】また、連続負荷にたいしても、アンダーシ
ュートの発生を抑止することができる。更に、エンジン
回転数の一時低下を防止できるので、アイドル回転数を
下げることができ、燃費向上も実現する。上記実施例で
は、電圧制御装置1内に比較器10、AND回路12、
パルス幅発生回路15、デュ−ティ加算ラッチ回路1
4、デュ−ティ記憶回路13、ラッチ周期切替回路1
6、判定回路17とを含む構成としたが、前記各回路及
び比較器の一部又は全部を電圧制御装置1の外部に配設
できることは当然である。
ュートの発生を抑止することができる。更に、エンジン
回転数の一時低下を防止できるので、アイドル回転数を
下げることができ、燃費向上も実現する。上記実施例で
は、電圧制御装置1内に比較器10、AND回路12、
パルス幅発生回路15、デュ−ティ加算ラッチ回路1
4、デュ−ティ記憶回路13、ラッチ周期切替回路1
6、判定回路17とを含む構成としたが、前記各回路及
び比較器の一部又は全部を電圧制御装置1の外部に配設
できることは当然である。
【0040】変形態様を図6により説明する。この態様
では、基準クロック回路18にカウンタ183を少なく
とも一個増設して出力181よりも長い発振周期を持っ
た出力188を取り出している。また、ラッチ周期切替
回路16のNOT回路164とOR回路166の間にA
ND回路165を追加し、このAND回路165にNO
T回路164の出力と上記出力188の論理積をとって
いる。
では、基準クロック回路18にカウンタ183を少なく
とも一個増設して出力181よりも長い発振周期を持っ
た出力188を取り出している。また、ラッチ周期切替
回路16のNOT回路164とOR回路166の間にA
ND回路165を追加し、このAND回路165にNO
T回路164の出力と上記出力188の論理積をとって
いる。
【0041】上記回路の動作を説明すると、判定回路1
7の出力174がローレベル(0)の期間、すなわち図
3に示すFduty固定制御状態の期間にだけ、ラッチ
周期切替回路16はこの最長周期188をラッチ周期す
なわちデューティ切替え周期としてデューティ加算ラッ
チ回路14に出力する。したがって、図7に示すように
このFduty固定制御状態の期間TD においてデュー
ティ増加率が低下し、それによりこの期間のエンジン回
転数の低下を抑止でき、それにより、この期間における
急速なエンジン回転数低下などに起因するその後のアン
ダーシュートを縮小して、エンジン回転数の落ち込みを
防止することができる。
7の出力174がローレベル(0)の期間、すなわち図
3に示すFduty固定制御状態の期間にだけ、ラッチ
周期切替回路16はこの最長周期188をラッチ周期す
なわちデューティ切替え周期としてデューティ加算ラッ
チ回路14に出力する。したがって、図7に示すように
このFduty固定制御状態の期間TD においてデュー
ティ増加率が低下し、それによりこの期間のエンジン回
転数の低下を抑止でき、それにより、この期間における
急速なエンジン回転数低下などに起因するその後のアン
ダーシュートを縮小して、エンジン回転数の落ち込みを
防止することができる。
【0042】なお、上記実施例ではONデューティ増加
量+αを一定としていたが、図8に示すように、デュー
ティ増加量+αから+βへ大きさを変動させたり、更に
ラッチ周期をTLPαからTLPβへ変化させたりしてもよ
い。また、ONデューティ(デューティ)増加量+α
は、デュ−ティ記憶回路13にプリセット値を与えても
増加することができる。
量+αを一定としていたが、図8に示すように、デュー
ティ増加量+αから+βへ大きさを変動させたり、更に
ラッチ周期をTLPαからTLPβへ変化させたりしてもよ
い。また、ONデューティ(デューティ)増加量+α
は、デュ−ティ記憶回路13にプリセット値を与えても
増加することができる。
【図1】本発明の励磁電流制御装置の一実施例を示すブ
ロック回路図、
ロック回路図、
【図2】図1の励磁電流抑制回路部の一部を示す回路
図、
図、
【図3】図2の回路の各部の信号波形図、
【図4】図1の励磁電流抑制回路部の残部を示す回路
図、
図、
【図5】図4の励磁電流抑制回路部の加算回路の一例を
示す回路図、
示す回路図、
【図6】図1の励磁電流抑制回路部の他の態様を示す回
路図、
路図、
【図7】図6の態様におけるパワートランジスタのデュ
ーティと電気負荷状態とエンジン回転数との関係を示す
タイミングチャート、
ーティと電気負荷状態とエンジン回転数との関係を示す
タイミングチャート、
【図8】デューティ徐増の他の態様を示すタイミングチ
ャート、
ャート、
【図9】従来の技術によるパワートランジスタのデュー
ティと電気負荷状態とエンジン回転数との関係を示すタ
イミングチャート、
ティと電気負荷状態とエンジン回転数との関係を示すタ
イミングチャート、
1は励磁電流制御装置、2は車両用発電機、3はバッテ
リ、5は電気負荷、Crは励磁電流抑制回路部(励磁電
流変化抑制手段)
リ、5は電気負荷、Crは励磁電流抑制回路部(励磁電
流変化抑制手段)
Claims (1)
- 【請求項1】電気負荷及びバッテリに給電する車両用発
電機の出力を前記電気負荷の変動に対応させるととも
に、前記変動時点直前の前記電気負荷の値に応じた励磁
電流値から前記変動時点後の前記電気負荷の値に応じた
励磁電流値に前記変動時点から徐々に変化させるよう、
前記発電機の励磁電流を制御する車両用発電機の励磁電
流制御装置において、 前記変動時点直後の第一期間の励磁電流変化率を前記第
一期間後の第二期間の励磁電流変化率よりも小さく設定
する励磁電流変化抑制手段を備えることを特徴とする車
両用発電機の励磁電流制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4066750A JP3000783B2 (ja) | 1992-03-25 | 1992-03-25 | 車両用発電機の励磁電流制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4066750A JP3000783B2 (ja) | 1992-03-25 | 1992-03-25 | 車両用発電機の励磁電流制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05276687A JPH05276687A (ja) | 1993-10-22 |
JP3000783B2 true JP3000783B2 (ja) | 2000-01-17 |
Family
ID=13324873
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4066750A Expired - Fee Related JP3000783B2 (ja) | 1992-03-25 | 1992-03-25 | 車両用発電機の励磁電流制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3000783B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20180080034A (ko) * | 2017-01-03 | 2018-07-11 | 엘지전자 주식회사 | 엔진 제어 방법 및 이를 이용한 엔진 발전 시스템 |
KR20180080035A (ko) * | 2017-01-03 | 2018-07-11 | 엘지전자 주식회사 | 엔진 제어 방법 및 이를 이용한 엔진 발전 시스템 |
-
1992
- 1992-03-25 JP JP4066750A patent/JP3000783B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05276687A (ja) | 1993-10-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5949226A (en) | DC/DC converter with reduced power consumpton and improved efficiency | |
US4403177A (en) | Brushless three phase direct current motor control circuit | |
US7528591B2 (en) | PWM control system | |
JPH03118800A (ja) | 車両用発電機の制御装置 | |
US6356128B2 (en) | Method and circuitry for supplying clock to internal circuit | |
JP3000783B2 (ja) | 車両用発電機の励磁電流制御装置 | |
JP3045353B2 (ja) | 車両用発電機の電圧制御装置 | |
JP3402475B2 (ja) | 車両用発電機の励磁電流制御装置 | |
JP2003088131A (ja) | Pwm回路およびこのpwm回路を用いたインバータ装置 | |
JPH07177678A (ja) | 車両用発電機の制御装置 | |
JP4314750B2 (ja) | 充電システムおよび車両用発電制御装置 | |
JP4061888B2 (ja) | 周波数制御回路 | |
JP4239402B2 (ja) | 車両用発電制御装置 | |
JP3294293B2 (ja) | 車両発電機の電圧制御装置 | |
JP2990874B2 (ja) | 車両発電機の電圧制御装置 | |
JPH06261466A (ja) | 車両用発電機の励磁電流制御装置 | |
JPH06311798A (ja) | 車両用発電機の励磁電流制御装置 | |
JP2869536B2 (ja) | 型彫放電加工機用電源装置および放電加工方法 | |
JPS6248292A (ja) | パルスモ−タの駆動回路 | |
JPH0365055A (ja) | 電源装置 | |
JP3130172B2 (ja) | モータ速度制御回路 | |
JPS5817351B2 (ja) | 機関点火制御装置 | |
JP2000305636A (ja) | デジタルpwmによる電力制御方法 | |
JP2897304B2 (ja) | 車両充電発電機の発電制御装置 | |
JPS63154087A (ja) | モ−タの制御装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111112 Year of fee payment: 12 |
|
LAPS | Cancellation because of no payment of annual fees |