JP3000783B2 - 車両用発電機の励磁電流制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は車両用発電機の励磁電流
制御装置に関し、詳しくは電気負荷の変動に対応する励
磁電流の変化を徐々に行う装置に関する。

【０００２】

【従来の技術】従来の車両用発電機では、スイッチを投
入して電気負荷に給電する直後において発電電流量が不
足するのでバッテリから前記電気負荷に給電するととも
に、バッテリの放電によるその端子電圧低下を検出し、
端子電圧が所定の基準レベルになるまで発電機の励磁電
流を増加し、それにより発電機の出力電流を増加させて
電気負荷に給電している。しかしながら上記した発電制
御方式によると電気負荷投入直後におけるエンジン負荷
の急増によりエンジン回転数が急落するという不具合が
ある。以下、この問題を更に詳細に説明する。所定のア
クセル開度において電気負荷を投入するとそれへの給電
によりバッテリの端子電圧が低下して励磁電流が急増
し、エンジン負荷が急増してエンジン回転数が急激に低
下し、更にエンジンの慣性によりエンジン回転数が均衡
点を超えて落ち込む（通常、アンダーシュートと呼ばれ
る）。

【０００３】このような問題を解決するために特開昭６
２ー６４２９９は電気負荷が新たに投入された場合に、
バッテリ端子電圧の低下量にかかわらず励磁電流のデュ
ーティ比の増加を定率として、励磁電流急増によるエン
ジン回転数の急落を回避している。

【０００４】

【発明が解決しようとする課題】しかしながら発電機の
デューティ比を一律に増加させる上記公報の技術におい
ても、図９に示すようにまだ電気負荷投入直後における
エンジンへのインパクトが大きく、エンジン回転数が落
ち込み、アンダーシュートが生じてしまう。もちろん上
記一定増加率を極めて小さく設定すればエンジン回転数
の急激な低下は生じず、アンダーシュートも生じない。
しかしこのような増加率の抑圧は発電機が電気負荷に完
全に給電するに至るまでの時間が長くなり、その間のバ
ッテリからのエネルギ持ち出しが大きくなって、バッテ
リの負担増大を招くという不具合がある。

【０００５】また、上記した各従来技術によれば間欠負
荷に対してエンジン回転数が同期脈動し、乗員に不快感
を与えるという問題もあり、これらのエンジン回転数の
低下や変動を考慮してアイドル回転数を設定するために
燃費の点で不利となる不具合もあった。本発明は上記問
題点に鑑みなされたものであり、バッテリの負担増大を
できるだけ回避しつつ電気負荷投入直後におけるエンジ
ン回転数低下を抑止可能な車両用発電機の励磁電流制御
装置を提供することを、その目的としている。

【０００６】

【課題を解決するための手段】本発明の車両用発電機の
励磁電流制御装置は、電気負荷及びバッテリに給電する
車両用発電機の出力を前記電気負荷の変動に対応させる
とともに、前記変動時点直前の前記電気負荷の値に応じ
た励磁電流値から前記変動時点後の前記電気負荷の値に
応じた励磁電流値に前記変動時点から徐々に変化させる
よう、前記発電機の励磁電流を制御する車両用発電機の
励磁電流制御装置において、前記変動時点直後の第一期
間の励磁電流変化率を前記第一期間後の第二期間の励磁
電流変化率よりも小さく設定する励磁電流変化抑制手段
を備えることを特徴としている。

【０００７】

【作用】励磁電流制御装置は電気負荷及びバッテリに給
電する車両用発電機の励磁電流を制御して発電機の出力
電流を電気負荷の変動に対応させる。また、励磁電流制
御装置の励磁電流変化抑制手段は変動時点直前の電気負
荷の値に応じた励磁電流値から変動時点後の電気負荷の
値に応じた励磁電流値まで、変動時点から徐々に変化さ
せる。

【０００８】更にこの励磁電流制御装置の励磁電流変化
抑制手段は、電気負荷変動時点直後の第一期間の励磁電
流変化率を比較的小さく設定しておき、第一期間後の第
二期間の励磁電流変化率を第一期間のそれよりも大きく
設定する。このようにすると、第一期間における不足の
負荷電流はバッテリから給電されて第一期間における励
磁電流の急増が抑制され、第一期間におけるエンジン回
転数の急減が防止され、その後の第二期間における励磁
電流増加率の増大によりバッテリの過度の消耗も回避さ
れる。

【０００９】

【発明の効果】以上説明したように本発明の車両用発電
機の励磁電流制御装置は、電気負荷変動時点直後の第一
期間の励磁電流変化率を第一期間後の第二期間の励磁電
流変化率よりも小さく設定する励磁電流変化抑制手段を
備えているので、以下の効果を奏することができる。

【００１０】まず、電気負荷変動直後の第一期間におけ
る励磁電流増加が小さいので、エンジン回転数の落ち込
みが小さく、そのアンダーシュートも小さくすることが
できる。次に、上記第一期間後の第二期間には励磁電流
増加率を増大しているがエンジン回転数は第二期間の初
期にはある程度低下しているので、それ以降のエンジン
回転数の低下は小さくそのアンダーシュート（エンジン
慣性による回転数の過度の低下）もより抑止し得る。更
に、第二期間における励磁電流増加率の増大によりバッ
テリに対する負担も軽減される。

【００１１】更に、本発明は電気負荷変動に対する即応
性を抑えているので、間欠電気負荷による頻繁かつ周期
的な変動に対して励磁電流の変化が小さくなり、その分
だけ間欠電気負荷の変動によるエンジン回転数の脈動を
抑止することができる。

【００１２】

【実施例】本発明の車両用発電機の励磁電流制御装置の
一実施例を図１を参照して以下説明する。発電機２は車
両用のエンジン（図示せず）駆動の三相全波整流器内蔵
の三相交流発電機であって、その低位出力端は接地さ
れ、高位出力端はバッテリ３の＋端子に接続され、また
電気負荷スイッチ６の導通により電気負荷５に給電可能
となっている。発電機２には励磁電流制御装置１が付設
されており、励磁電流制御装置１はバッテリ３の端子電
圧を検出する入力端と、発電機２の励磁巻線２０の一端
に接続される出力端とを備え、励磁巻線２０の他端は発
電機２の高位出力端に接続されている。また励磁電流制
御装置１はスイッチ４を通じてバッテリ３から給電され
る電源回路１９を内蔵しており、電源回路１９は不図示
の電源ラインを通じて各部に所定の電源電圧を給電して
いる。

【００１３】励磁電流制御装置１の構成を以下に説明す
る。励磁電流制御装置１の入力端と接地ラインとの間に
互いに直列に接続された分圧抵抗Ｒ１、Ｒ２の接続節点
に現れる分圧Ｖｓは比較器１０により基準電圧Ｖｒと比
較され、比較器１０の出力はＡＮＤ回路１２に入力され
る。ＡＮＤ回路１２は比較器１０の出力と後述の励磁電
流抑制回路部の出力との論理積出力をエミッタ接地のパ
ワートランジスタ１１のベースに供給し、パワートラン
ジスタ１１のコレクタは励磁電流制御装置１の出力端を
通じて励磁巻線２０に給電される励磁電流を断続する。
ここで、上記励磁電流抑制回路部からＡＮＤ回路１２へ
の出力がハイレベル（１）である場合には、通常の如く
パワートランジスタ１１は比較器１０により開閉制御さ
れ、分圧Ｖｓが基準電圧Ｖｒに等しくなるようにパワー
トランジスタ１１のデューティ比（以下単にデューティ
ともいう）が決定される。

【００１４】次に、上記した励磁電流抑制回路部（本発
明でいう励磁電流変化抑制手段）Ｃｒについて説明す
る。この励磁電流抑制回路部Ｃｒは、デューティ記憶回
路１３、デューティ加算ラッチ回路１４、パルス幅発生
回路１５、ラッチ周期切替回路１６、判定回路１７、基
準クロック回路１８によって構成されている。

【００１５】基準クロック回路１８はデューティ記憶回
路１３、パルス幅発生回路１５、ラッチ周期切替回路１
６、判定回路１７に所定周期のクロック信号を入力す
る。デュ−ティ記憶回路１３は、ＡＮＤ回路１２の出力
を検出することによりパワートランジスタ１１のデュー
ティを入力して記憶する機能を有する。判定回路１７
は、比較器１０の出力とパルス幅発生回路１５の出力と
を比較して判定する回路である。

【００１６】ラッチ周期切替回路１６は、判定回路１７
からの出力に基づいてパワートランジスタ１１断続のた
めのクロック信号のデューティを変更するタイミングを
制御する回路である。デューティ加算ラッチ回路１４
は、デュ−ティ記憶回路１３の記憶するデューティを所
定のタイミングでラッチするとともに、ラッチしたデュ
ーティにラッチ周期切替回路１６の指令するラッチタイ
ミング（デューティ切替えタイミング）で所定量のデュ
ーティを加算してそれをラッチする回路である。

【００１７】パルス幅発生回路１５は、デューティ加算
ラッチ回路１４の出力に基づいてそれがラッチするデュ
ーティ（ラッチデューティ）に応じたＯＮ時間を有する
パルス信号をＡＮＤ回路１２に出力する回路である。以
下、全体作動について更に説明する。発電機２を通常運
転していて電気負荷５が投入される直前において、パル
ス幅発生回路１５はＡＮＤ回路１２に加算済みデューテ
ィ波形を出力しており、比較器１０の出力との論理積を
とった結果、パワートランジスタ１１は、実質的に比較
器１０により断続制御される。比較器１０の断続により
発生するＡＮＤ回路１２のデューティは、デュ−ティ記
憶回路１３に周期的に入力され、記憶される。

【００１８】判定回路１７は、通常運転時はパルス幅発
生回路１５の出力をタイミング信号として比較器１０の
出力の断続的なローレベル（０）を検出し、次に電気負
荷５が投入されると、Ｖｓが低下する為比較器１０の出
力が常時ハイレベル（１）となり、通常運転時と同様の
タイミング信号により、前記比較器１０の継続的なハイ
レベル（１）を検出して電気負荷５が投入されたことを
判定し、判定出力をラッチ周期切替回路１６に出力す
る。

【００１９】ラッチ周期切替回路１６は、判定回路１７
の判定出力に基づいて上記した電気負荷投入後の比較器
１０の継続的なハイレベル（１）の間、後述のラッチ周
期を指定するクロック信号（ラッチ周期切替えクロッ
ク）を出力する。デューティ記憶回路１３が記憶するデ
ューティは所定のラッチタイミングでデュ−ティ加算ラ
ッチ回路１４にラッチされる。デューティ加算ラッチ回
路１４はラッチしたデューティに所定のデューティ加算
量αを加えて加算済みデューティを形成してそれをパル
ス幅発生回路１５に出力し、パルス幅発生回路１５は入
力された加算済みデューティに相当する期間だけハイレ
ベル（１）をＡＮＤ回路１２にハイレベル（１）を出力
し、パワートランジスタ１１をオンする。なお、電気負
荷投入直前時点では、パルス幅発生回路１５はＡＮＤ回
路１２に加算済みデューティ波形を出力しており、比較
器１０の出力との論理積をとった結果、パワートランジ
スタ１１は実質的に比較器１０により断続制御されてい
る。

【００２０】この実施例では、判定回路１７は電気負荷
投入時点から所定期間ＴD （図３参照）後の時点を決定
し、ラッチ周期切替回路１６はこの期間ＴD においてラ
ッチ周期切替えクロックの出力を遮断し、それ以後にお
いてラッチ周期切替えクロックを出力する。このラッチ
周期切替えクロックはデューティ加算ラッチ回路１４に
送られ、デューティ加算ラッチ回路１４はこのラッチ周
期切替えクロックのタイミングによってラッチ及びデュ
ーティ加算量αの加算を行う。したがって、デューティ
加算ラッチ回路１４におけるデューティ加算量αの加算
によるデューティ増加は上記期間ＴD において禁止され
る。その結果、電気負荷投入後の所定期間ＴD の間、デ
ューティは略電気負荷投入直前の状態に維持され、励磁
電流のデューティが一定となり、エンジン負荷は一定と
なる。

【００２１】上記期間ＴD 後、ラッチ周期切替回路１６
はラッチ周期切替えクロックをデューティ加算ラッチ回
路１４に出力し、デューティ加算ラッチ回路１４はこの
クロックに同期してラッチを行うとともにラッチしたデ
ューティにデューティ加算量αを加算するので、ラッチ
周期切替回路１６はラッチ周期切替えクロックに同期し
てデューティ加算量αづつ増大したデューティをパルス
幅発生回路１５に出力し、パルス幅発生回路１５は入力
されるデューティをもつ所定周期のパルス信号をＡＮＤ
回路１２に出力し、パワートランジスタ１１をこのデュ
ーティで断続させる。

【００２２】以下、各部の詳細を説明する。まず、基準
クロック回路１８と判定回路１７とラッチ周期切替回路
１６とを図２を参照して詳細に説明する。図２におい
て、１８は基準クロック回路であり、所定周波数で発振
する基準発振器１８２と、それから出力されるクロック
を分周して形成したクロック１８１などを出力する縦続
接続された所定個のカウンタ１８３とからなる。また基
準クロック回路１８は所定桁のカウンタ１８３の出力の
論理積出力１８５を出力するＡＮＤ回路１８４を内蔵し
ている。

【００２３】判定回路１７において、入力１７１として
比較器１０の出力が入力され、入力１７２としてパルス
幅発生回路１５の出力が入力され、入力１７３としてク
ロック１８１が入力され、出力１７４がラッチ周期切替
回路１６の入力１６１となる。１７５は入力端１７１、
１７２から信号を受け取るＤフリップフロップであり、
１７６はカウンタ、１７７１、１７７２はＡＮＤ回路、
１７８はＯＲ回路であり、１７９はＮＯＴ回路である。

【００２４】電気負荷５投入前後におけるこの判定回路
１７の各部動作を図３のタイミングチャートを参照して
説明する。通常制御状態から電気負荷５を投入すると、
比較器１０の出力が常時ハイレベル（１）、入力端１７
１が常時ハイレベル（１）となり、その直後におけるパ
ルス幅発生回路１５の出力端の状態がＮＯＴ回路１７９
で反転入力している為、ハイレベル（１）となる時点
（１７５のＣＫの立下がりエッジ）でＤフリップフロッ
プ１７５のＱ出力はハイレベル（１）となる。

【００２５】このＱ出力はＡＮＤ回路１７７１に入力さ
れ、ゲートとしてのＡＮＤ回路１７７１はこのＱ出力が
ハイレベル（１）であり、ＮＯＴ回路１７９の出力はハ
イレベル（１）であるので、クロック（ラッチ周期切替
えクロック）１８１をＡＮＤ回路１７７１を通じて下位
桁のカウンタ１７６のＣＫ入力端に出力し、２桁のカウ
ンタ１７６はクロック１８１を２ビットだけカウントす
る。両カウンタ１７６の出力が（１１）となれば、ＡＮ
Ｄ回路１７７２はＯＲ回路１７８を通じて出力１７４に
ハイレベル（１）を出力する。また、両カウンタ１７６
の出力が（１１）となれば、ＡＮＤ回路１７７２のハイ
レベル（１）はＮＯＴ回路１７９でローレベル（０）と
なり、ＡＮＤ回路１７７１はカウンタ１７６にローレベ
ル（０）を出力してそれをストップさせる。一方、Ｄフ
リップフロップ１７５の反Ｑ出力はカウンタ１７６のリ
セット信号と同時にＯＲ回路１７８を通じて出力１７４
とされる。したがって、判定回路１７の出力１７４は図
３に示す波形となり、以下、出力１７４がローレベル
（０）である期間をＦｄｕｔｙ固定制御状態の期間（図
３における（ＩＩ）の領域）といい、その後の出力１７
４のハイレベル（１）の期間を徐励制御状態の期間（図
３における（ＩＩＩ）の領域）といい、出力１７４がロ
ーレベル（０）となる以前の期間を通常制御状態の期間
（図３における（Ｉ）の領域）という。

【００２６】ラッチ周期切替回路１６は、ＮＯＴ回路１
６４、ＡＮＤ回路１６５、ＯＲ回路１６６からなり、上
記入力１６１とクロック１８１とが入力され、出力１６
３を出力する。ラッチ周期切替回路１６は、判定回路１
７の出力１７４がハイレベル（１）の場合にだけ、クロ
ック１８１を出力１６３として出力する。すなわち、Ｆ
ｄｕｔｙ固定制御状態においては、ラッチ周期切替回路
１６の出力１６３はハイレベル（１）にクランプされ
る。

【００２７】なお、この実施例では判定回路１７の入力
端１７３及びラッチ周期切替回路１６の入力端１６２に
同じ基準クロックを入力して両者を同期動作させる構成
としているが、もちろん入力端１７３と入力端１６２と
に異なる発振周期の基準クロックを入力してもよい。次
に、デュ−ティ記憶回路１３、デュ−ティ加算ラッチ回
路１４及びパルス幅発生回路１５の一実施例を図４を参
照して説明する。

【００２８】デュ−ティ記憶回路１３において、入力１
３１はＡＮＤ回路１２の出力であり、入力１３２は基準
クロック回路１８の出力１８６であり、入力１３３は基
準クロック回路１８の出力１８５であり、デュ−ティ記
憶回路１３の出力１３４はビット数（分解能）に応じて
出力本数が決定され、例えば５ビット（分解能；１／２
⁵ ）の場合は５出力となる。１３５はＡＮＤ回路で、パ
ワートランジスタ１１のＯＮ時間をカウントするための
ゲートとして、ＡＮＤ回路１２の出力がハイレベル
（１）となっている期間にだけ基準クロック回路１８の
分周出力１８６を最下位桁のカウンタ１３６に送り込
み、カウンタ１３６はそれをカウントする。これにより
パワートランジスタ１１のＯＮ時間はカウンタ１３６に
計数される。ここで、カウンタの数は前述の出力１３４
と同様、５ビットの場合少なくとも５段必要となる。な
お、本実施例では１周期内でのＯＮ時間をカウントする
回路構成としたが、２周期分あるいは４周期分のＯＮ時
間の和をカウントすることもでき、またその平均値を算
出して出力してもよい。例えばカウンタ１３６を１乃至
２個追設して、カウントビット数を１乃至２ビット増加
し、上位ビットを出力すればよい。なお、１３７はＮＡ
ＮＤ回路であり、各カウンタ１３６の出力１３４が全て
ハイレベル（１）となった時に、ＡＮＤ回路１３５の出
力をローレベル（０）にクランプして、カウンタ１３６
の作動を停止させる。

【００２９】カウンタ１３６のリセットは基準クロック
回路１８の出力１８５をリセット入力１３３としてＲ端
子に入力して行う。なお、出力１８５は所定周期（パワ
ートランジスタ１１の断続周期）毎に１パルス発生する
ように所定数のカウンタ１８３の出力の論理積をとった
ものである。所定周期とは基準クロック回路１８のＡＮ
Ｄ回路１８４の出力１８５の周期、すなわちＡＮＤ回路
１８４に入力される最上位桁のカウンタ１８３の出力周
期に等しい。

【００３０】次に、デューティ加算ラッチ回路１４を説
明する。このデューティ加算ラッチ回路１４はデューテ
ィ記憶回路１３のカウンタ１３６の桁数だけ設けられた
フリップフロップ１４４と、フリップフロップ１４４の
出力に所定値（デューティ加算量α）を加算する加算回
路１４５とからなる。各フリップフロップ１４４のＣＫ
端子の入力（以下、ラッチパルス（ＬＰ）入力という）
１４１はクロック１８１であり、各フリップフロップ１
４４のＤ端子入力１４２はデュ−ティ記憶回路１３の各
カウンタ１３６の各桁出力により個別に構成される。フ
リップフロップ１４４の出力は加算回路１４５でデュー
ティ加算量αを加算されて所定本数（デューティ記憶回
路１３の出力本数と同数）の出力１４３を加算済みデュ
ーティとして出力する。出力１４３の本数は加算済みデ
ューティのバイナリ桁数（ビット数）に応じて変更でき
る。

【００３１】このデューティ加算ラッチ回路１４の動作
を説明すると、各フリップフロップ１４４はＬＰ入力１
４１（＝クロック１８１）の周期でデュ−ティ記憶回路
１３の出力１３４の各デ−タをビット毎にラッチする。
各フリップフロップ１４４の出力はＬＰ入力１４１がハ
イレベル（１）の間、直前のラッチデ−タを保持してい
る。加算回路１４５は各フリップフロップ１４４にてラ
ッチされたデ−タすなわち直前のデューティにデューテ
ィ加算量αを加算して加算済みデューティ１４３として
出力する。

【００３２】加算回路１４５の一例を図５を参照して説
明する。この加算回路１４５は３ビット（分解能１／２
³ ＝０．１２５）を有しており、０から１００％までの
デューティを８段階に区分された加算済みデューティを
出力する。加算回路１４５の入力１４５１〜１４５３は
フリップフロップ１４４の出力１４２で個別に構成さ
れ、入力１４５３は最上位桁のフリップフロップ１４４
の出力が入力され、入力１４５２はその次の桁のフリッ
プフロップ１４４の出力が入力され、入力１４５１はそ
の次の桁のフリップフロップ１４４の出力が入力され
る。入力１４５１はＮＯＴ回路１４５１で反転されて最
下位桁のＯＲ回路１４５８を通じて最下位桁の出力１４
３１となり、入力１４５２は下位桁側の半加算器１４５
５で入力１４５１と加算されて、その桁上げしない加算
値は次の桁のＯＲ回路１４５８を通じて中間桁の出力１
４３２となり、入力１４５３は最上位桁側の半加算器１
４５５で下位桁側の半加算器１４５５のＡＮＤ回路１４
５７からの桁上げ値と加算されて、その桁上げしない加
算値は最上位桁のＯＲ回路１４５８を通じて最上位桁の
出力１４３３となる。半加算器１４５５は周知のように
ＥＸＯＲ回路１４５６及びＡＮＤ回路１４５７からな
る。更に、最上位桁の半加算器１４５５のＡＮＤ回路１
４５７から桁上げが出力される場合は各ＯＲ回路１４５
８を通じて３ビット出力１４３１、１４３２、１４３３
として（１１１）すなわちデューティ１００％を出力す
る。このようにすれば、３ビット入力１４５１、１４５
２、１４５３にデューティ加算量αとして（００１＝デ
ューティ１２．５％）だけ加算することができる。

【００３３】なお、最上位桁の半加算器１４５５のＡＮ
Ｄ回路１４５７がハイレベル（１）となる（最上位桁の
半加算器１４５５で桁上げ信号が生じる）のは加算回路
１４５の３ビット入力１４５１、１４５２、１４５３が
（１１１＝デューティ１００％）となった場合、すなわ
ちＮＯＴ回路１４５４の出力及び各半加算器１４５５の
ＥＸＯＲ回路１４５６の出力は（０００）となってしま
う場合であるが、この時に最上位桁の半加算器１４５５
の桁上げ値により加算回路１４５の出力を（０００）で
なく（１１１）とする。

【００３４】なお本実施例では加算回路１４５はラッチ
後に加算する構成としたが、当然ラッチ前に加算する構
成（図示せず）としてもよい。又、デュ−ティ記憶回路
１３のカウンタ１３６にプリセット値としてデューティ
加算量αを与える構成とすれば加算回路１４５は不要と
なる。次にパルス幅発生回路１５を説明する。

【００３５】その入力１５１、１５２はそれぞれ基準ク
ロック回路１８の出力１８６、１８６からなり、入力１
５４はデュ−ティ加算ラッチ回路１４の出力１４３から
なり、１５３がパルス幅発生回路１５の出力として、Ａ
ＮＤ回路１２及び判定回路１７に送られる。１５５はプ
リセット付きのカウンタ、１５６はＡＮＤ回路、１５７
はＮＡＮＤ回路、１５８はＮＯＴ回路である。カウンタ
１５５はビット毎に個別に設けられており、デューティ
加算ラッチ回路１４の出力１４３すなわち加算済みデュ
ーティがカウンタ１５５のプリセット端子に入力１５４
として個別にプリセット値として入力され、カウンタ１
５５は入力１５４を基準クロック回路１８の出力１８６
のタイミングで前記プリセット値を初期値としてカウン
トＵＰを開始する。ＮＡＮＤ回路１５７は各カウンタ１
５５の出力Ｑが全てハイレベル（１）となった時に、Ａ
ＮＤ回路１５６の出力を“０”にクランプして、カウン
タ１５５の作動を停止させる。したがって、カウンタ１
５４はプリセットされた加算済みデューティに相当する
バイナリ値からカウントを開始するとともに、このカウ
ント期間の間、ＮＡＮＤ回路１５７はＮＯＴ回路１５８
を通じてＡＮＤ回路１２にローレベル（０）を出力し、
パワートランジスタ１１はオフされる。そして、各カウ
ンタ１５５の出力Ｑが全てハイレベル（１）となれば、
カウントが停止し、カウンタ１５５の出力は全て１にク
ランプされているので、ＮＡＮＤ回路１５７はＮＯＴ回
路１５８を通じてＡＮＤ回路１２にハイレベル（１）を
出力し、パワートランジスタ１１はオンされる。その
後、基準クロック回路１８からＡＮＤ回路出力１８５が
ハイレベル（１）を出力すると、パルス幅発生回路１５
の各カウンタ１５５は全てプリセットされ、デューティ
記憶回路１３の各カウンタ１３６が全てリセットされ、
それ以後、電気負荷に応じた発電量（パワートランジス
タ１１のデューティ）に到達するまで、ＡＮＤ回路出力
１８５の周期で前記作動を繰り返す。

【００３６】すなわち、パルス幅発生回路１５は、入力
された加算済みデューティに相当するカウント値がカウ
ンタ１５５にプリセットされた時点からパワートランジ
スタ１１をオフし、更にプリセット値からカウントが開
始されるカウンタ１５５のカウント値が最大値になった
時点でパワートランジスタ１１をオンする。プリセット
がなされる周期（信号１８５の周期）は一定であるの
で、パワートランジスタ１１のオフ期間が減少（デュー
ティが徐々に増大）されることとなる。

【００３７】デュ−ティ記憶回路１３で記憶したデュ−
ティにデューティ加算量αを加算して、パワートランジ
スタ１１のデューティが徐々に増大すると、発電機２の
発電量が徐々に増加し、バッテリ３の電位が所定レベル
まで上昇した時点で、比較器１０は反転してＡＮＤ回路
１２を通じてパワートランジスタ１１を遮断し、比較器
１０のローレベル（０）が判定回路１７に入力され、通
常の励磁電流制御に戻る。なお、上記徐励制御状態は、
発電機２の発電量が電気負荷に応じた相当量に至るまで
継続するが、その継続時間はラッチ周期をＴ_LPとし、電
気負荷投入直前のデュ−ティをＤ₁ ％、最終到達デュ−
ティをＤ₂ ％、デューティ加算量をα％とすると、Ｔ_LP
×（Ｄ₂ ーＤ₁ ）／αと算出される。

【００３８】本実施例によれば、電気負荷５投入から所
定期間、発電機２のデューティを固定し、その後デュー
ティを徐々に安定レベルまで徐々に増加させるので、例
えば、電気負荷が短時間だけ投入された場合や、高速の
間欠負荷である場合において、これらの電気負荷による
エンジンへの影響を軽減し、それらによりエンジン回転
数が一時的に低下したり、ハンチングしたりするのを防
止することができる。

【００３９】また、連続負荷にたいしても、アンダーシ
ュートの発生を抑止することができる。更に、エンジン
回転数の一時低下を防止できるので、アイドル回転数を
下げることができ、燃費向上も実現する。上記実施例で
は、電圧制御装置１内に比較器１０、ＡＮＤ回路１２、
パルス幅発生回路１５、デュ−ティ加算ラッチ回路１
４、デュ−ティ記憶回路１３、ラッチ周期切替回路１
６、判定回路１７とを含む構成としたが、前記各回路及
び比較器の一部又は全部を電圧制御装置１の外部に配設
できることは当然である。

【００４０】変形態様を図６により説明する。この態様
では、基準クロック回路１８にカウンタ１８３を少なく
とも一個増設して出力１８１よりも長い発振周期を持っ
た出力１８８を取り出している。また、ラッチ周期切替
回路１６のＮＯＴ回路１６４とＯＲ回路１６６の間にＡ
ＮＤ回路１６５を追加し、このＡＮＤ回路１６５にＮＯ
Ｔ回路１６４の出力と上記出力１８８の論理積をとって
いる。

【００４１】上記回路の動作を説明すると、判定回路１
７の出力１７４がローレベル（０）の期間、すなわち図
３に示すＦｄｕｔｙ固定制御状態の期間にだけ、ラッチ
周期切替回路１６はこの最長周期１８８をラッチ周期す
なわちデューティ切替え周期としてデューティ加算ラッ
チ回路１４に出力する。したがって、図７に示すように
このＦｄｕｔｙ固定制御状態の期間ＴD においてデュー
ティ増加率が低下し、それによりこの期間のエンジン回
転数の低下を抑止でき、それにより、この期間における
急速なエンジン回転数低下などに起因するその後のアン
ダーシュートを縮小して、エンジン回転数の落ち込みを
防止することができる。

【００４２】なお、上記実施例ではＯＮデューティ増加
量＋αを一定としていたが、図８に示すように、デュー
ティ増加量＋αから＋βへ大きさを変動させたり、更に
ラッチ周期をＴLPαからＴLPβへ変化させたりしてもよ
い。また、ＯＮデューティ（デューティ）増加量＋α
は、デュ−ティ記憶回路１３にプリセット値を与えても
増加することができる。

【図面の簡単な説明】

【図１】本発明の励磁電流制御装置の一実施例を示すブ
ロック回路図、

【図２】図１の励磁電流抑制回路部の一部を示す回路
図、

【図３】図２の回路の各部の信号波形図、

【図４】図１の励磁電流抑制回路部の残部を示す回路
図、

【図５】図４の励磁電流抑制回路部の加算回路の一例を
示す回路図、

【図６】図１の励磁電流抑制回路部の他の態様を示す回
路図、

【図７】図６の態様におけるパワートランジスタのデュ
ーティと電気負荷状態とエンジン回転数との関係を示す
タイミングチャート、

【図８】デューティ徐増の他の態様を示すタイミングチ
ャート、

【図９】従来の技術によるパワートランジスタのデュー
ティと電気負荷状態とエンジン回転数との関係を示すタ
イミングチャート、

【符号の説明】

１は励磁電流制御装置、２は車両用発電機、３はバッテ
リ、５は電気負荷、Ｃｒは励磁電流抑制回路部（励磁電
流変化抑制手段）

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】電気負荷及びバッテリに給電する車両用発
   電機の出力を前記電気負荷の変動に対応させるととも
   に、前記変動時点直前の前記電気負荷の値に応じた励磁
   電流値から前記変動時点後の前記電気負荷の値に応じた
   励磁電流値に前記変動時点から徐々に変化させるよう、
   前記発電機の励磁電流を制御する車両用発電機の励磁電
   流制御装置において、 前記変動時点直後の第一期間の励磁電流変化率を前記第
   一期間後の第二期間の励磁電流変化率よりも小さく設定
   する励磁電流変化抑制手段を備えることを特徴とする車
   両用発電機の励磁電流制御装置。