JP3000783B2 - Excitation current control device for vehicle generator - Google Patents

Excitation current control device for vehicle generator

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JP3000783B2
JP3000783B2 JP4066750A JP6675092A JP3000783B2 JP 3000783 B2 JP3000783 B2 JP 3000783B2 JP 4066750 A JP4066750 A JP 4066750A JP 6675092 A JP6675092 A JP 6675092A JP 3000783 B2 JP3000783 B2 JP 3000783B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は車両用発電機の励磁電流
制御装置に関し、詳しくは電気負荷の変動に対応する励
磁電流の変化を徐々に行う装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an exciting current control device for a vehicle generator, and more particularly, to a device for gradually changing an exciting current corresponding to a change in an electric load.

【０００２】[0002]

【従来の技術】従来の車両用発電機では、スイッチを投
入して電気負荷に給電する直後において発電電流量が不
足するのでバッテリから前記電気負荷に給電するととも
に、バッテリの放電によるその端子電圧低下を検出し、
端子電圧が所定の基準レベルになるまで発電機の励磁電
流を増加し、それにより発電機の出力電流を増加させて
電気負荷に給電している。しかしながら上記した発電制
御方式によると電気負荷投入直後におけるエンジン負荷
の急増によりエンジン回転数が急落するという不具合が
ある。以下、この問題を更に詳細に説明する。所定のア
クセル開度において電気負荷を投入するとそれへの給電
によりバッテリの端子電圧が低下して励磁電流が急増
し、エンジン負荷が急増してエンジン回転数が急激に低
下し、更にエンジンの慣性によりエンジン回転数が均衡
点を超えて落ち込む（通常、アンダーシュートと呼ばれ
る）。2. Description of the Related Art In a conventional vehicular generator, the amount of generated current is insufficient immediately after a switch is turned on and power is supplied to an electric load. To detect
The exciting current of the generator is increased until the terminal voltage reaches a predetermined reference level, thereby increasing the output current of the generator and supplying power to the electric load. However, according to the above-described power generation control method, there is a problem that the engine speed drops rapidly due to a sudden increase in the engine load immediately after the electric load is applied. Hereinafter, this problem will be described in more detail. When an electric load is applied at a predetermined accelerator opening, the terminal voltage of the battery is reduced due to power supply thereto, the exciting current is rapidly increased, the engine load is rapidly increased, the engine speed is rapidly reduced, and furthermore, due to the inertia of the engine, The engine speed drops above the equilibrium point (usually called undershoot).

【０００３】このような問題を解決するために特開昭６
２ー６４２９９は電気負荷が新たに投入された場合に、
バッテリ端子電圧の低下量にかかわらず励磁電流のデュ
ーティ比の増加を定率として、励磁電流急増によるエン
ジン回転数の急落を回避している。[0003] To solve such a problem, Japanese Patent Laid-Open Publication No.
2-64299 indicates that when an electric load is newly input,
Irrespective of the amount of decrease in the battery terminal voltage, an increase in the duty ratio of the exciting current is used as a constant rate to prevent a sudden decrease in the engine speed due to a sudden increase in the exciting current.

【０００４】[0004]

【発明が解決しようとする課題】しかしながら発電機の
デューティ比を一律に増加させる上記公報の技術におい
ても、図９に示すようにまだ電気負荷投入直後における
エンジンへのインパクトが大きく、エンジン回転数が落
ち込み、アンダーシュートが生じてしまう。もちろん上
記一定増加率を極めて小さく設定すればエンジン回転数
の急激な低下は生じず、アンダーシュートも生じない。
しかしこのような増加率の抑圧は発電機が電気負荷に完
全に給電するに至るまでの時間が長くなり、その間のバ
ッテリからのエネルギ持ち出しが大きくなって、バッテ
リの負担増大を招くという不具合がある。However, even in the technique disclosed in the above publication in which the duty ratio of the generator is uniformly increased, the impact on the engine immediately after the electric load is applied is still large as shown in FIG. Depression and undershoot occur. Of course, if the constant rate of increase is set to a very small value, no sharp decrease in engine speed will occur and no undershoot will occur.
However, such suppression of the increase rate increases the time required for the generator to completely supply power to the electric load, increases the energy taken out of the battery during that time, and causes an increase in the load on the battery. .

【０００５】また、上記した各従来技術によれば間欠負
荷に対してエンジン回転数が同期脈動し、乗員に不快感
を与えるという問題もあり、これらのエンジン回転数の
低下や変動を考慮してアイドル回転数を設定するために
燃費の点で不利となる不具合もあった。本発明は上記問
題点に鑑みなされたものであり、バッテリの負担増大を
できるだけ回避しつつ電気負荷投入直後におけるエンジ
ン回転数低下を抑止可能な車両用発電機の励磁電流制御
装置を提供することを、その目的としている。Further, according to each of the above-mentioned prior arts, there is a problem that the engine speed pulsates synchronously with respect to the intermittent load, which causes discomfort to the occupant. There is also a disadvantage that setting the idle speed is disadvantageous in terms of fuel efficiency. The present invention has been made in view of the above problems, and an object of the present invention is to provide an exciting current control device for a vehicle generator that can suppress a decrease in engine speed immediately after an electric load is applied while avoiding an increase in battery load as much as possible. , Its purpose.

【０００６】[0006]

【課題を解決するための手段】本発明の車両用発電機の
励磁電流制御装置は、電気負荷及びバッテリに給電する
車両用発電機の出力を前記電気負荷の変動に対応させる
とともに、前記変動時点直前の前記電気負荷の値に応じ
た励磁電流値から前記変動時点後の前記電気負荷の値に
応じた励磁電流値に前記変動時点から徐々に変化させる
よう、前記発電機の励磁電流を制御する車両用発電機の
励磁電流制御装置において、前記変動時点直後の第一期
間の励磁電流変化率を前記第一期間後の第二期間の励磁
電流変化率よりも小さく設定する励磁電流変化抑制手段
を備えることを特徴としている。According to the present invention, there is provided an exciting current control apparatus for a vehicular generator, wherein the output of the vehicular generator for supplying power to an electric load and a battery is adapted to the fluctuation of the electric load. The exciting current of the generator is controlled so as to gradually change from an exciting current value corresponding to the value of the electric load immediately before to an exciting current value corresponding to the value of the electric load after the changing time from the changing time. In the exciting current control device for the vehicle generator, the exciting current change suppressing means for setting the exciting current change rate in the first period immediately after the fluctuation point to be smaller than the exciting current change rate in the second period after the first period is provided. It is characterized by having.

【０００７】[0007]

【作用】励磁電流制御装置は電気負荷及びバッテリに給
電する車両用発電機の励磁電流を制御して発電機の出力
電流を電気負荷の変動に対応させる。また、励磁電流制
御装置の励磁電流変化抑制手段は変動時点直前の電気負
荷の値に応じた励磁電流値から変動時点後の電気負荷の
値に応じた励磁電流値まで、変動時点から徐々に変化さ
せる。The exciting current control device controls the exciting current of the vehicular generator that supplies power to the electric load and the battery so that the output current of the generator corresponds to the fluctuation of the electric load. The exciting current change suppressing means of the exciting current control device gradually changes from the exciting time to the exciting current value corresponding to the value of the electric load after the time of the change from the exciting current value corresponding to the value of the electric load immediately before the time of the change. Let it.

【０００８】更にこの励磁電流制御装置の励磁電流変化
抑制手段は、電気負荷変動時点直後の第一期間の励磁電
流変化率を比較的小さく設定しておき、第一期間後の第
二期間の励磁電流変化率を第一期間のそれよりも大きく
設定する。このようにすると、第一期間における不足の
負荷電流はバッテリから給電されて第一期間における励
磁電流の急増が抑制され、第一期間におけるエンジン回
転数の急減が防止され、その後の第二期間における励磁
電流増加率の増大によりバッテリの過度の消耗も回避さ
れる。Further, the exciting current change suppressing means of the exciting current control device sets the exciting current change rate in the first period immediately after the electric load change time to be relatively small, and sets the exciting current change rate in the second period after the first period. The current change rate is set to be larger than that in the first period. In this way, the insufficient load current in the first period is supplied from the battery, and a sudden increase in the exciting current in the first period is suppressed, and a sudden decrease in the engine speed in the first period is prevented. Excessive consumption of the battery is also avoided by increasing the exciting current increasing rate.

【０００９】[0009]

【発明の効果】以上説明したように本発明の車両用発電
機の励磁電流制御装置は、電気負荷変動時点直後の第一
期間の励磁電流変化率を第一期間後の第二期間の励磁電
流変化率よりも小さく設定する励磁電流変化抑制手段を
備えているので、以下の効果を奏することができる。As described above, the exciting current control apparatus for a vehicle generator according to the present invention uses the exciting current change rate in the first period immediately after the electric load change time as the exciting current in the second period after the first period. Since the exciting current change suppressing means for setting the change rate smaller than the change rate is provided, the following effects can be obtained.

【００１０】まず、電気負荷変動直後の第一期間におけ
る励磁電流増加が小さいので、エンジン回転数の落ち込
みが小さく、そのアンダーシュートも小さくすることが
できる。次に、上記第一期間後の第二期間には励磁電流
増加率を増大しているがエンジン回転数は第二期間の初
期にはある程度低下しているので、それ以降のエンジン
回転数の低下は小さくそのアンダーシュート（エンジン
慣性による回転数の過度の低下）もより抑止し得る。更
に、第二期間における励磁電流増加率の増大によりバッ
テリに対する負担も軽減される。First, since the increase in the exciting current in the first period immediately after the change in the electric load is small, the fall of the engine speed is small and the undershoot can be reduced. Next, in the second period after the first period, the exciting current increase rate is increasing, but since the engine speed has decreased to some extent at the beginning of the second period, the engine speed thereafter decreases. And the undershoot (excessive decrease in the rotational speed due to engine inertia) can be further suppressed. Further, the load on the battery is reduced due to the increase in the exciting current increase rate in the second period.

【００１１】更に、本発明は電気負荷変動に対する即応
性を抑えているので、間欠電気負荷による頻繁かつ周期
的な変動に対して励磁電流の変化が小さくなり、その分
だけ間欠電気負荷の変動によるエンジン回転数の脈動を
抑止することができる。Further, since the present invention suppresses the responsiveness to the electric load fluctuation, the change in the exciting current is reduced with respect to the frequent and periodic fluctuation due to the intermittent electric load, and the change in the intermittent electric load is correspondingly reduced. Pulsation of the engine speed can be suppressed.

【００１２】[0012]

【実施例】本発明の車両用発電機の励磁電流制御装置の
一実施例を図１を参照して以下説明する。発電機２は車
両用のエンジン（図示せず）駆動の三相全波整流器内蔵
の三相交流発電機であって、その低位出力端は接地さ
れ、高位出力端はバッテリ３の＋端子に接続され、また
電気負荷スイッチ６の導通により電気負荷５に給電可能
となっている。発電機２には励磁電流制御装置１が付設
されており、励磁電流制御装置１はバッテリ３の端子電
圧を検出する入力端と、発電機２の励磁巻線２０の一端
に接続される出力端とを備え、励磁巻線２０の他端は発
電機２の高位出力端に接続されている。また励磁電流制
御装置１はスイッチ４を通じてバッテリ３から給電され
る電源回路１９を内蔵しており、電源回路１９は不図示
の電源ラインを通じて各部に所定の電源電圧を給電して
いる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of an exciting current control device for a vehicle generator according to the present invention will be described below with reference to FIG. The generator 2 is a three-phase AC generator with a built-in three-phase full-wave rectifier driven by a vehicle engine (not shown). The lower output terminal is grounded, and the higher output terminal is connected to the + terminal of the battery 3. In addition, the electric load 5 can be supplied by the conduction of the electric load switch 6. The generator 2 is provided with an excitation current controller 1. The excitation current controller 1 has an input terminal for detecting a terminal voltage of the battery 3 and an output terminal connected to one end of an excitation winding 20 of the generator 2. And the other end of the exciting winding 20 is connected to the higher output end of the generator 2. The excitation current control device 1 has a built-in power supply circuit 19 that is supplied with power from the battery 3 through the switch 4, and the power supply circuit 19 supplies a predetermined power supply voltage to each unit through a power supply line (not shown).

【００１３】励磁電流制御装置１の構成を以下に説明す
る。励磁電流制御装置１の入力端と接地ラインとの間に
互いに直列に接続された分圧抵抗Ｒ１、Ｒ２の接続節点
に現れる分圧Ｖｓは比較器１０により基準電圧Ｖｒと比
較され、比較器１０の出力はＡＮＤ回路１２に入力され
る。ＡＮＤ回路１２は比較器１０の出力と後述の励磁電
流抑制回路部の出力との論理積出力をエミッタ接地のパ
ワートランジスタ１１のベースに供給し、パワートラン
ジスタ１１のコレクタは励磁電流制御装置１の出力端を
通じて励磁巻線２０に給電される励磁電流を断続する。
ここで、上記励磁電流抑制回路部からＡＮＤ回路１２へ
の出力がハイレベル（１）である場合には、通常の如く
パワートランジスタ１１は比較器１０により開閉制御さ
れ、分圧Ｖｓが基準電圧Ｖｒに等しくなるようにパワー
トランジスタ１１のデューティ比（以下単にデューティ
ともいう）が決定される。The configuration of the exciting current control device 1 will be described below. The divided voltage Vs appearing at the connection node of the voltage dividing resistors R1 and R2 connected in series between the input terminal of the exciting current control device 1 and the ground line is compared by the comparator 10 with the reference voltage Vr. Is input to the AND circuit 12. The AND circuit 12 supplies a logical product output of an output of the comparator 10 and an output of an exciting current suppressing circuit section to be described later to a base of the power transistor 11 whose emitter is grounded, and a collector of the power transistor 11 is an output of the exciting current control device 1. The excitation current supplied to the excitation winding 20 through the end is interrupted.
Here, when the output from the excitation current suppression circuit to the AND circuit 12 is at a high level (1), the power transistor 11 is normally opened and closed by the comparator 10 and the divided voltage Vs is changed to the reference voltage Vr. The duty ratio of the power transistor 11 (hereinafter simply referred to as duty) is determined so as to be equal to

【００１４】次に、上記した励磁電流抑制回路部（本発
明でいう励磁電流変化抑制手段）Ｃｒについて説明す
る。この励磁電流抑制回路部Ｃｒは、デューティ記憶回
路１３、デューティ加算ラッチ回路１４、パルス幅発生
回路１５、ラッチ周期切替回路１６、判定回路１７、基
準クロック回路１８によって構成されている。Next, the above-described exciting current suppressing circuit portion (exciting current change suppressing means in the present invention) Cr will be described. The excitation current suppression circuit Cr includes a duty storage circuit 13, a duty addition latch circuit 14, a pulse width generation circuit 15, a latch cycle switching circuit 16, a determination circuit 17, and a reference clock circuit 18.

【００１５】基準クロック回路１８はデューティ記憶回
路１３、パルス幅発生回路１５、ラッチ周期切替回路１
６、判定回路１７に所定周期のクロック信号を入力す
る。デュ−ティ記憶回路１３は、ＡＮＤ回路１２の出力
を検出することによりパワートランジスタ１１のデュー
ティを入力して記憶する機能を有する。判定回路１７
は、比較器１０の出力とパルス幅発生回路１５の出力と
を比較して判定する回路である。The reference clock circuit 18 includes a duty storage circuit 13, a pulse width generation circuit 15, and a latch cycle switching circuit 1.
6. A clock signal having a predetermined period is input to the determination circuit 17. The duty storage circuit 13 has a function of inputting and storing the duty of the power transistor 11 by detecting the output of the AND circuit 12. Judgment circuit 17
Is a circuit for comparing and judging the output of the comparator 10 with the output of the pulse width generation circuit 15.

【００１６】ラッチ周期切替回路１６は、判定回路１７
からの出力に基づいてパワートランジスタ１１断続のた
めのクロック信号のデューティを変更するタイミングを
制御する回路である。デューティ加算ラッチ回路１４
は、デュ−ティ記憶回路１３の記憶するデューティを所
定のタイミングでラッチするとともに、ラッチしたデュ
ーティにラッチ周期切替回路１６の指令するラッチタイ
ミング（デューティ切替えタイミング）で所定量のデュ
ーティを加算してそれをラッチする回路である。The latch cycle switching circuit 16 includes a judgment circuit 17
Is a circuit for controlling the timing of changing the duty of the clock signal for turning on and off the power transistor 11 based on the output from the CPU. Duty addition latch circuit 14
Latches the duty stored in the duty storage circuit 13 at a predetermined timing, and adds a predetermined amount of duty at the latch timing (duty switching timing) commanded by the latch cycle switching circuit 16 to the latched duty. Is a circuit for latching.

【００１７】パルス幅発生回路１５は、デューティ加算
ラッチ回路１４の出力に基づいてそれがラッチするデュ
ーティ（ラッチデューティ）に応じたＯＮ時間を有する
パルス信号をＡＮＤ回路１２に出力する回路である。以
下、全体作動について更に説明する。発電機２を通常運
転していて電気負荷５が投入される直前において、パル
ス幅発生回路１５はＡＮＤ回路１２に加算済みデューテ
ィ波形を出力しており、比較器１０の出力との論理積を
とった結果、パワートランジスタ１１は、実質的に比較
器１０により断続制御される。比較器１０の断続により
発生するＡＮＤ回路１２のデューティは、デュ−ティ記
憶回路１３に周期的に入力され、記憶される。The pulse width generation circuit 15 outputs a pulse signal having an ON time corresponding to the duty (latch duty) latched by the duty addition latch circuit 14 to the AND circuit 12 based on the output of the duty addition latch circuit 14. Hereinafter, the overall operation will be further described. Immediately before the electric load 5 is turned on during the normal operation of the generator 2, the pulse width generation circuit 15 outputs the added duty waveform to the AND circuit 12, and takes the logical product with the output of the comparator 10. As a result, the power transistor 11 is substantially intermittently controlled by the comparator 10. The duty of the AND circuit 12 generated by the intermittent operation of the comparator 10 is periodically input to the duty storage circuit 13 and stored.

【００１８】判定回路１７は、通常運転時はパルス幅発
生回路１５の出力をタイミング信号として比較器１０の
出力の断続的なローレベル（０）を検出し、次に電気負
荷５が投入されると、Ｖｓが低下する為比較器１０の出
力が常時ハイレベル（１）となり、通常運転時と同様の
タイミング信号により、前記比較器１０の継続的なハイ
レベル（１）を検出して電気負荷５が投入されたことを
判定し、判定出力をラッチ周期切替回路１６に出力す
る。The determination circuit 17 detects an intermittent low level (0) of the output of the comparator 10 using the output of the pulse width generation circuit 15 as a timing signal during normal operation, and then turns on the electric load 5. And the output of the comparator 10 is always at the high level (1) due to the decrease in Vs, and the continuous high level (1) of the comparator 10 is detected by the same timing signal as in the normal operation, and the electric load is detected. 5 is input, and a determination output is output to the latch cycle switching circuit 16.

【００１９】ラッチ周期切替回路１６は、判定回路１７
の判定出力に基づいて上記した電気負荷投入後の比較器
１０の継続的なハイレベル（１）の間、後述のラッチ周
期を指定するクロック信号（ラッチ周期切替えクロッ
ク）を出力する。デューティ記憶回路１３が記憶するデ
ューティは所定のラッチタイミングでデュ−ティ加算ラ
ッチ回路１４にラッチされる。デューティ加算ラッチ回
路１４はラッチしたデューティに所定のデューティ加算
量αを加えて加算済みデューティを形成してそれをパル
ス幅発生回路１５に出力し、パルス幅発生回路１５は入
力された加算済みデューティに相当する期間だけハイレ
ベル（１）をＡＮＤ回路１２にハイレベル（１）を出力
し、パワートランジスタ１１をオンする。なお、電気負
荷投入直前時点では、パルス幅発生回路１５はＡＮＤ回
路１２に加算済みデューティ波形を出力しており、比較
器１０の出力との論理積をとった結果、パワートランジ
スタ１１は実質的に比較器１０により断続制御されてい
る。The latch cycle switching circuit 16 includes a judgment circuit 17
During the continuous high level (1) of the comparator 10 after the application of the electric load, a clock signal (latch cycle switching clock) for specifying a latch cycle, which will be described later, is output based on the determination output. The duty stored in the duty storage circuit 13 is latched by the duty addition latch circuit 14 at a predetermined latch timing. The duty addition latch circuit 14 adds a predetermined duty addition amount α to the latched duty to form an added duty, and outputs the added duty to the pulse width generation circuit 15, and the pulse width generation circuit 15 The high level (1) is output to the AND circuit 12 for a corresponding period, and the power transistor 11 is turned on. Immediately before the application of the electric load, the pulse width generation circuit 15 outputs the added duty waveform to the AND circuit 12, and as a result of taking the logical product with the output of the comparator 10, the power transistor 11 is substantially turned on. It is intermittently controlled by the comparator 10.

【００２０】この実施例では、判定回路１７は電気負荷
投入時点から所定期間ＴD （図３参照）後の時点を決定
し、ラッチ周期切替回路１６はこの期間ＴD においてラ
ッチ周期切替えクロックの出力を遮断し、それ以後にお
いてラッチ周期切替えクロックを出力する。このラッチ
周期切替えクロックはデューティ加算ラッチ回路１４に
送られ、デューティ加算ラッチ回路１４はこのラッチ周
期切替えクロックのタイミングによってラッチ及びデュ
ーティ加算量αの加算を行う。したがって、デューティ
加算ラッチ回路１４におけるデューティ加算量αの加算
によるデューティ増加は上記期間ＴD において禁止され
る。その結果、電気負荷投入後の所定期間ＴD の間、デ
ューティは略電気負荷投入直前の状態に維持され、励磁
電流のデューティが一定となり、エンジン負荷は一定と
なる。In this embodiment, the determination circuit 17 determines a point in time after a predetermined period TD (see FIG. 3) from the point in time when the electric load is applied, and the latch cycle switching circuit 16 cuts off the output of the latch cycle switching clock in this period TD. Thereafter, a latch cycle switching clock is output. The latch cycle switching clock is sent to the duty addition latch circuit 14, and the duty addition latch circuit 14 latches and adds the duty addition amount α at the timing of the latch cycle switching clock. Therefore, an increase in duty due to the addition of the duty addition amount α in the duty addition latch circuit 14 is prohibited in the period TD. As a result, during a predetermined period TD after the application of the electric load, the duty is maintained substantially immediately before the application of the electric load, the duty of the exciting current becomes constant, and the engine load becomes constant.

【００２１】上記期間ＴD 後、ラッチ周期切替回路１６
はラッチ周期切替えクロックをデューティ加算ラッチ回
路１４に出力し、デューティ加算ラッチ回路１４はこの
クロックに同期してラッチを行うとともにラッチしたデ
ューティにデューティ加算量αを加算するので、ラッチ
周期切替回路１６はラッチ周期切替えクロックに同期し
てデューティ加算量αづつ増大したデューティをパルス
幅発生回路１５に出力し、パルス幅発生回路１５は入力
されるデューティをもつ所定周期のパルス信号をＡＮＤ
回路１２に出力し、パワートランジスタ１１をこのデュ
ーティで断続させる。After the period TD, the latch cycle switching circuit 16
Outputs a latch cycle switching clock to the duty addition latch circuit 14, and the duty addition latch circuit 14 latches in synchronization with this clock and adds the duty addition amount α to the latched duty. In synchronization with the latch cycle switching clock, the duty which is increased by the duty addition amount α is output to the pulse width generation circuit 15, and the pulse width generation circuit 15 ANDs a pulse signal of a predetermined cycle having the input duty.
The output is output to the circuit 12, and the power transistor 11 is turned on and off at this duty.

【００２２】以下、各部の詳細を説明する。まず、基準
クロック回路１８と判定回路１７とラッチ周期切替回路
１６とを図２を参照して詳細に説明する。図２におい
て、１８は基準クロック回路であり、所定周波数で発振
する基準発振器１８２と、それから出力されるクロック
を分周して形成したクロック１８１などを出力する縦続
接続された所定個のカウンタ１８３とからなる。また基
準クロック回路１８は所定桁のカウンタ１８３の出力の
論理積出力１８５を出力するＡＮＤ回路１８４を内蔵し
ている。The details of each unit will be described below. First, the reference clock circuit 18, the determination circuit 17, and the latch cycle switching circuit 16 will be described in detail with reference to FIG. In FIG. 2, reference numeral 18 denotes a reference clock circuit, which includes a reference oscillator 182 oscillating at a predetermined frequency, and a cascade-connected predetermined number of counters 183 for outputting a clock 181 formed by dividing a clock output from the reference oscillator. Consists of The reference clock circuit 18 has an AND circuit 184 for outputting a logical product output 185 of the output of the counter 183 of a predetermined digit.

【００２３】判定回路１７において、入力１７１として
比較器１０の出力が入力され、入力１７２としてパルス
幅発生回路１５の出力が入力され、入力１７３としてク
ロック１８１が入力され、出力１７４がラッチ周期切替
回路１６の入力１６１となる。１７５は入力端１７１、
１７２から信号を受け取るＤフリップフロップであり、
１７６はカウンタ、１７７１、１７７２はＡＮＤ回路、
１７８はＯＲ回路であり、１７９はＮＯＴ回路である。In the judgment circuit 17, the output of the comparator 10 is input as an input 171, the output of the pulse width generation circuit 15 is input as an input 172, the clock 181 is input as an input 173, and the output 174 is a latch cycle switching circuit. There are 16 inputs 161. 175 is an input terminal 171,
172 is a D flip-flop that receives a signal from
176 is a counter, 1771 and 1772 are AND circuits,
178 is an OR circuit, and 179 is a NOT circuit.

【００２４】電気負荷５投入前後におけるこの判定回路
１７の各部動作を図３のタイミングチャートを参照して
説明する。通常制御状態から電気負荷５を投入すると、
比較器１０の出力が常時ハイレベル（１）、入力端１７
１が常時ハイレベル（１）となり、その直後におけるパ
ルス幅発生回路１５の出力端の状態がＮＯＴ回路１７９
で反転入力している為、ハイレベル（１）となる時点
（１７５のＣＫの立下がりエッジ）でＤフリップフロッ
プ１７５のＱ出力はハイレベル（１）となる。The operation of each part of the determination circuit 17 before and after the application of the electric load 5 will be described with reference to the timing chart of FIG. When the electric load 5 is turned on from the normal control state,
The output of the comparator 10 is always high level (1), and the input terminal 17
1 is always at the high level (1), and the state of the output terminal of the pulse width generating circuit 15 immediately after that is the NOT circuit 179.
, The Q output of the D flip-flop 175 becomes high level (1) at the time when it becomes high level (1) (falling edge of CK of 175).

【００２５】このＱ出力はＡＮＤ回路１７７１に入力さ
れ、ゲートとしてのＡＮＤ回路１７７１はこのＱ出力が
ハイレベル（１）であり、ＮＯＴ回路１７９の出力はハ
イレベル（１）であるので、クロック（ラッチ周期切替
えクロック）１８１をＡＮＤ回路１７７１を通じて下位
桁のカウンタ１７６のＣＫ入力端に出力し、２桁のカウ
ンタ１７６はクロック１８１を２ビットだけカウントす
る。両カウンタ１７６の出力が（１１）となれば、ＡＮ
Ｄ回路１７７２はＯＲ回路１７８を通じて出力１７４に
ハイレベル（１）を出力する。また、両カウンタ１７６
の出力が（１１）となれば、ＡＮＤ回路１７７２のハイ
レベル（１）はＮＯＴ回路１７９でローレベル（０）と
なり、ＡＮＤ回路１７７１はカウンタ１７６にローレベ
ル（０）を出力してそれをストップさせる。一方、Ｄフ
リップフロップ１７５の反Ｑ出力はカウンタ１７６のリ
セット信号と同時にＯＲ回路１７８を通じて出力１７４
とされる。したがって、判定回路１７の出力１７４は図
３に示す波形となり、以下、出力１７４がローレベル
（０）である期間をＦｄｕｔｙ固定制御状態の期間（図
３における（ＩＩ）の領域）といい、その後の出力１７
４のハイレベル（１）の期間を徐励制御状態の期間（図
３における（ＩＩＩ）の領域）といい、出力１７４がロ
ーレベル（０）となる以前の期間を通常制御状態の期間
（図３における（Ｉ）の領域）という。The Q output is input to an AND circuit 1771. Since the Q output of the AND circuit 1771 as a gate is at high level (1) and the output of the NOT circuit 179 is at high level (1), the clock ( Latch cycle switching clock) 181 is output to the CK input terminal of lower-order counter 176 through AND circuit 1771, and 2-digit counter 176 counts clock 181 by 2 bits. If the outputs of both counters 176 become (11), AN
The D circuit 1772 outputs a high level (1) to the output 174 through the OR circuit 178. In addition, both counters 176
Becomes (11), the high level (1) of the AND circuit 1772 becomes the low level (0) by the NOT circuit 179, and the AND circuit 1771 outputs the low level (0) to the counter 176 and stops it. Let it. On the other hand, the anti-Q output of the D flip-flop 175 is output through the OR circuit 178 at the same time as the reset signal of the counter 176.
It is said. Therefore, the output 174 of the determination circuit 17 has the waveform shown in FIG. 3. Hereinafter, a period in which the output 174 is at the low level (0) is referred to as a period of the Fduty fixed control state (region (II) in FIG. 3). Output 17
4 is referred to as a period of the gradual excitation control state (region (III) in FIG. 3), and a period before the output 174 becomes the low level (0) is a period of the normal control state (see FIG. 3). 3 area (I)).

【００２６】ラッチ周期切替回路１６は、ＮＯＴ回路１
６４、ＡＮＤ回路１６５、ＯＲ回路１６６からなり、上
記入力１６１とクロック１８１とが入力され、出力１６
３を出力する。ラッチ周期切替回路１６は、判定回路１
７の出力１７４がハイレベル（１）の場合にだけ、クロ
ック１８１を出力１６３として出力する。すなわち、Ｆ
ｄｕｔｙ固定制御状態においては、ラッチ周期切替回路
１６の出力１６３はハイレベル（１）にクランプされ
る。The latch cycle switching circuit 16 includes the NOT circuit 1
64, an AND circuit 165, and an OR circuit 166. The input 161 and the clock 181 are input, and the output 16
3 is output. The latch cycle switching circuit 16 includes the determination circuit 1
The clock 181 is output as the output 163 only when the output 174 of No. 7 is at the high level (1). That is, F
In the duty fixed control state, the output 163 of the latch cycle switching circuit 16 is clamped to a high level (1).

【００２７】なお、この実施例では判定回路１７の入力
端１７３及びラッチ周期切替回路１６の入力端１６２に
同じ基準クロックを入力して両者を同期動作させる構成
としているが、もちろん入力端１７３と入力端１６２と
に異なる発振周期の基準クロックを入力してもよい。次
に、デュ−ティ記憶回路１３、デュ−ティ加算ラッチ回
路１４及びパルス幅発生回路１５の一実施例を図４を参
照して説明する。In this embodiment, the same reference clock is input to the input terminal 173 of the judgment circuit 17 and the input terminal 162 of the latch cycle switching circuit 16 to synchronize them. A reference clock having a different oscillation cycle may be input to the terminal 162. Next, an embodiment of the duty storage circuit 13, the duty addition latch circuit 14, and the pulse width generation circuit 15 will be described with reference to FIG.

【００２８】デュ−ティ記憶回路１３において、入力１
３１はＡＮＤ回路１２の出力であり、入力１３２は基準
クロック回路１８の出力１８６であり、入力１３３は基
準クロック回路１８の出力１８５であり、デュ−ティ記
憶回路１３の出力１３４はビット数（分解能）に応じて
出力本数が決定され、例えば５ビット（分解能；１／２
5 ）の場合は５出力となる。１３５はＡＮＤ回路で、パ
ワートランジスタ１１のＯＮ時間をカウントするための
ゲートとして、ＡＮＤ回路１２の出力がハイレベル
（１）となっている期間にだけ基準クロック回路１８の
分周出力１８６を最下位桁のカウンタ１３６に送り込
み、カウンタ１３６はそれをカウントする。これにより
パワートランジスタ１１のＯＮ時間はカウンタ１３６に
計数される。ここで、カウンタの数は前述の出力１３４
と同様、５ビットの場合少なくとも５段必要となる。な
お、本実施例では１周期内でのＯＮ時間をカウントする
回路構成としたが、２周期分あるいは４周期分のＯＮ時
間の和をカウントすることもでき、またその平均値を算
出して出力してもよい。例えばカウンタ１３６を１乃至
２個追設して、カウントビット数を１乃至２ビット増加
し、上位ビットを出力すればよい。なお、１３７はＮＡ
ＮＤ回路であり、各カウンタ１３６の出力１３４が全て
ハイレベル（１）となった時に、ＡＮＤ回路１３５の出
力をローレベル（０）にクランプして、カウンタ１３６
の作動を停止させる。In the duty storage circuit 13, the input 1
31 is an output of the AND circuit 12, an input 132 is an output 186 of the reference clock circuit 18, an input 133 is an output 185 of the reference clock circuit 18, and an output 134 of the duty storage circuit 13 is a bit number (resolution). ), The number of outputs is determined, for example, 5 bits (resolution: 1/2)
In case of 5 ), there are 5 outputs. Reference numeral 135 denotes an AND circuit, which serves as a gate for counting the ON time of the power transistor 11 and lowers the frequency-divided output 186 of the reference clock circuit 18 only during a period when the output of the AND circuit 12 is at a high level (1). The value is sent to the digit counter 136, and the counter 136 counts it. Thus, the ON time of the power transistor 11 is counted by the counter 136. Here, the number of counters is the output 134 described above.
As in the case of 5 bits, at least 5 stages are required for 5 bits. In this embodiment, the ON time in one cycle is counted. However, the sum of the ON time in two cycles or four cycles can be counted, and the average value is calculated and output. May be. For example, one or two counters 136 may be added, the number of count bits may be increased by one or two bits, and the upper bits may be output. 137 is NA
When the outputs 134 of the counters 136 all become high level (1), the output of the AND circuit 135 is clamped to low level (0) and the counter 136 is turned on.
Stop the operation of.

【００２９】カウンタ１３６のリセットは基準クロック
回路１８の出力１８５をリセット入力１３３としてＲ端
子に入力して行う。なお、出力１８５は所定周期（パワ
ートランジスタ１１の断続周期）毎に１パルス発生する
ように所定数のカウンタ１８３の出力の論理積をとった
ものである。所定周期とは基準クロック回路１８のＡＮ
Ｄ回路１８４の出力１８５の周期、すなわちＡＮＤ回路
１８４に入力される最上位桁のカウンタ１８３の出力周
期に等しい。The reset of the counter 136 is performed by inputting the output 185 of the reference clock circuit 18 to the R terminal as a reset input 133. The output 185 is obtained by calculating the logical product of the outputs of a predetermined number of counters 183 so that one pulse is generated every predetermined period (intermittent period of the power transistor 11). The predetermined period is the AN of the reference clock circuit 18.
It is equal to the cycle of the output 185 of the D circuit 184, that is, the output cycle of the most significant digit counter 183 input to the AND circuit 184.

【００３０】次に、デューティ加算ラッチ回路１４を説
明する。このデューティ加算ラッチ回路１４はデューテ
ィ記憶回路１３のカウンタ１３６の桁数だけ設けられた
フリップフロップ１４４と、フリップフロップ１４４の
出力に所定値（デューティ加算量α）を加算する加算回
路１４５とからなる。各フリップフロップ１４４のＣＫ
端子の入力（以下、ラッチパルス（ＬＰ）入力という）
１４１はクロック１８１であり、各フリップフロップ１
４４のＤ端子入力１４２はデュ−ティ記憶回路１３の各
カウンタ１３６の各桁出力により個別に構成される。フ
リップフロップ１４４の出力は加算回路１４５でデュー
ティ加算量αを加算されて所定本数（デューティ記憶回
路１３の出力本数と同数）の出力１４３を加算済みデュ
ーティとして出力する。出力１４３の本数は加算済みデ
ューティのバイナリ桁数（ビット数）に応じて変更でき
る。Next, the duty addition latch circuit 14 will be described. The duty addition latch circuit 14 includes a flip-flop 144 provided by the number of digits of the counter 136 of the duty storage circuit 13, and an addition circuit 145 for adding a predetermined value (duty addition amount α) to the output of the flip-flop 144. CK of each flip-flop 144
Terminal input (hereinafter referred to as latch pulse (LP) input)
141 is a clock 181 and each flip-flop 1
The D terminal input 142 of 44 is individually constituted by each digit output of each counter 136 of the duty storage circuit 13. The output of the flip-flop 144 is added with the duty addition amount α by the adding circuit 145, and outputs a predetermined number (the same number as the number of outputs of the duty storage circuit 13) of the outputs 143 as added duty. The number of outputs 143 can be changed according to the binary digit number (bit number) of the added duty.

【００３１】このデューティ加算ラッチ回路１４の動作
を説明すると、各フリップフロップ１４４はＬＰ入力１
４１（＝クロック１８１）の周期でデュ−ティ記憶回路
１３の出力１３４の各デ−タをビット毎にラッチする。
各フリップフロップ１４４の出力はＬＰ入力１４１がハ
イレベル（１）の間、直前のラッチデ−タを保持してい
る。加算回路１４５は各フリップフロップ１４４にてラ
ッチされたデ−タすなわち直前のデューティにデューテ
ィ加算量αを加算して加算済みデューティ１４３として
出力する。The operation of the duty addition latch circuit 14 will be described.
Each data of the output 134 of the duty storage circuit 13 is latched for each bit at a period of 41 (= clock 181).
The output of each flip-flop 144 holds the immediately preceding latch data while the LP input 141 is at the high level (1). The addition circuit 145 adds the duty addition amount α to the data latched by each flip-flop 144, that is, the immediately preceding duty, and outputs the added duty 143.

【００３２】加算回路１４５の一例を図５を参照して説
明する。この加算回路１４５は３ビット（分解能１／２
3 ＝０．１２５）を有しており、０から１００％までの
デューティを８段階に区分された加算済みデューティを
出力する。加算回路１４５の入力１４５１〜１４５３は
フリップフロップ１４４の出力１４２で個別に構成さ
れ、入力１４５３は最上位桁のフリップフロップ１４４
の出力が入力され、入力１４５２はその次の桁のフリッ
プフロップ１４４の出力が入力され、入力１４５１はそ
の次の桁のフリップフロップ１４４の出力が入力され
る。入力１４５１はＮＯＴ回路１４５１で反転されて最
下位桁のＯＲ回路１４５８を通じて最下位桁の出力１４
３１となり、入力１４５２は下位桁側の半加算器１４５
５で入力１４５１と加算されて、その桁上げしない加算
値は次の桁のＯＲ回路１４５８を通じて中間桁の出力１
４３２となり、入力１４５３は最上位桁側の半加算器１
４５５で下位桁側の半加算器１４５５のＡＮＤ回路１４
５７からの桁上げ値と加算されて、その桁上げしない加
算値は最上位桁のＯＲ回路１４５８を通じて最上位桁の
出力１４３３となる。半加算器１４５５は周知のように
ＥＸＯＲ回路１４５６及びＡＮＤ回路１４５７からな
る。更に、最上位桁の半加算器１４５５のＡＮＤ回路１
４５７から桁上げが出力される場合は各ＯＲ回路１４５
８を通じて３ビット出力１４３１、１４３２、１４３３
として（１１１）すなわちデューティ１００％を出力す
る。このようにすれば、３ビット入力１４５１、１４５
２、１４５３にデューティ加算量αとして（００１＝デ
ューティ１２．５％）だけ加算することができる。An example of the adding circuit 145 will be described with reference to FIG. The addition circuit 145 has 3 bits (resolution 1/2).
3 = 0.125), and outputs an added duty in which the duty from 0 to 100% is divided into eight stages. The inputs 1451 to 1453 of the adder circuit 145 are individually constituted by the output 142 of the flip-flop 144, and the input 1453 is the flip-flop 144 of the most significant digit.
, The input 1452 receives the output of the flip-flop 144 of the next digit, and the input 1451 receives the output of the flip-flop 144 of the next digit. The input 1451 is inverted by the NOT circuit 1451 and output from the least significant digit through the least significant OR circuit 1458.
31 and the input 1452 is the lower half-adder 145
5 is added to the input 1451, and the added value without carry is output through the OR circuit 1458 of the next digit to the output 1 of the intermediate digit.
432, and the input 1453 is the half-adder 1 of the most significant digit.
455: AND circuit 14 of lower half-adder 1455
The added value which is added to the carry value from 57 and is not carried is output to the most significant digit output 1433 through the most significant digit OR circuit 1458. The half adder 1455 includes an EXOR circuit 1456 and an AND circuit 1457, as is well known. Further, the AND circuit 1 of the most significant half adder 1455
If a carry is output from 457, each OR circuit 145
8 through 3 bit outputs 1431, 1432, 1433
(111), that is, a duty of 100% is output. By doing so, 3-bit inputs 1451, 145
2, 1453 as the duty addition amount α (001 = duty 12.5%).

【００３３】なお、最上位桁の半加算器１４５５のＡＮ
Ｄ回路１４５７がハイレベル（１）となる（最上位桁の
半加算器１４５５で桁上げ信号が生じる）のは加算回路
１４５の３ビット入力１４５１、１４５２、１４５３が
（１１１＝デューティ１００％）となった場合、すなわ
ちＮＯＴ回路１４５４の出力及び各半加算器１４５５の
ＥＸＯＲ回路１４５６の出力は（０００）となってしま
う場合であるが、この時に最上位桁の半加算器１４５５
の桁上げ値により加算回路１４５の出力を（０００）で
なく（１１１）とする。It should be noted that the most significant digit half adder 1455
The D circuit 1457 becomes high level (1) (a carry signal is generated by the half-adder 1455 of the highest digit) when the 3-bit inputs 1451, 1452, and 1453 of the adder circuit 145 are (111 = 100% duty). In this case, the output of the NOT circuit 1454 and the output of the EXOR circuit 1456 of each half adder 1455 become (000).
The output of the adder circuit 145 is set to (111) instead of (000) by the carry value of.

【００３４】なお本実施例では加算回路１４５はラッチ
後に加算する構成としたが、当然ラッチ前に加算する構
成（図示せず）としてもよい。又、デュ−ティ記憶回路
１３のカウンタ１３６にプリセット値としてデューティ
加算量αを与える構成とすれば加算回路１４５は不要と
なる。次にパルス幅発生回路１５を説明する。In the present embodiment, the adding circuit 145 is configured to perform addition after latching, but may be configured to add before latching (not shown). If the duty addition amount α is given as a preset value to the counter 136 of the duty storage circuit 13, the addition circuit 145 becomes unnecessary. Next, the pulse width generation circuit 15 will be described.

【００３５】その入力１５１、１５２はそれぞれ基準ク
ロック回路１８の出力１８６、１８６からなり、入力１
５４はデュ−ティ加算ラッチ回路１４の出力１４３から
なり、１５３がパルス幅発生回路１５の出力として、Ａ
ＮＤ回路１２及び判定回路１７に送られる。１５５はプ
リセット付きのカウンタ、１５６はＡＮＤ回路、１５７
はＮＡＮＤ回路、１５８はＮＯＴ回路である。カウンタ
１５５はビット毎に個別に設けられており、デューティ
加算ラッチ回路１４の出力１４３すなわち加算済みデュ
ーティがカウンタ１５５のプリセット端子に入力１５４
として個別にプリセット値として入力され、カウンタ１
５５は入力１５４を基準クロック回路１８の出力１８６
のタイミングで前記プリセット値を初期値としてカウン
トＵＰを開始する。ＮＡＮＤ回路１５７は各カウンタ１
５５の出力Ｑが全てハイレベル（１）となった時に、Ａ
ＮＤ回路１５６の出力を“０”にクランプして、カウン
タ１５５の作動を停止させる。したがって、カウンタ１
５４はプリセットされた加算済みデューティに相当する
バイナリ値からカウントを開始するとともに、このカウ
ント期間の間、ＮＡＮＤ回路１５７はＮＯＴ回路１５８
を通じてＡＮＤ回路１２にローレベル（０）を出力し、
パワートランジスタ１１はオフされる。そして、各カウ
ンタ１５５の出力Ｑが全てハイレベル（１）となれば、
カウントが停止し、カウンタ１５５の出力は全て１にク
ランプされているので、ＮＡＮＤ回路１５７はＮＯＴ回
路１５８を通じてＡＮＤ回路１２にハイレベル（１）を
出力し、パワートランジスタ１１はオンされる。その
後、基準クロック回路１８からＡＮＤ回路出力１８５が
ハイレベル（１）を出力すると、パルス幅発生回路１５
の各カウンタ１５５は全てプリセットされ、デューティ
記憶回路１３の各カウンタ１３６が全てリセットされ、
それ以後、電気負荷に応じた発電量（パワートランジス
タ１１のデューティ）に到達するまで、ＡＮＤ回路出力
１８５の周期で前記作動を繰り返す。The inputs 151 and 152 comprise the outputs 186 and 186 of the reference clock circuit 18, respectively.
Numeral 54 denotes an output 143 of the duty addition latch circuit 14, and 153 denotes an output of the pulse width generation circuit 15 and A
The signal is sent to the ND circuit 12 and the determination circuit 17. 155 is a counter with preset, 156 is an AND circuit, 157
Is a NAND circuit, and 158 is a NOT circuit. The counter 155 is provided individually for each bit, and the output 143 of the duty addition latch circuit 14, that is, the added duty is input to the preset terminal of the counter 155.
Is individually input as a preset value, and the counter 1
55 designates an input 154 as an output 186 of the reference clock circuit 18.
At the timing, the count UP is started with the preset value as an initial value. The NAND circuit 157 is connected to each counter 1
When all the outputs Q of 55 are at high level (1), A
The output of the ND circuit 156 is clamped to "0" to stop the operation of the counter 155. Therefore, counter 1
Numeral 54 starts counting from a binary value corresponding to the preset added duty, and during this counting period, the NAND circuit 157 operates as the NOT circuit 158.
Outputs a low level (0) to the AND circuit 12 through
The power transistor 11 is turned off. Then, if all the outputs Q of the respective counters 155 become high level (1),
Since the counting is stopped and the outputs of the counter 155 are all clamped to 1, the NAND circuit 157 outputs a high level (1) to the AND circuit 12 through the NOT circuit 158, and the power transistor 11 is turned on. Thereafter, when the AND circuit output 185 outputs a high level (1) from the reference clock circuit 18, the pulse width generation circuit 15
Are preset, all the counters 136 of the duty storage circuit 13 are reset,
Thereafter, the above operation is repeated at the cycle of the AND circuit output 185 until the amount of power generation (duty of the power transistor 11) corresponding to the electric load is reached.

【００３６】すなわち、パルス幅発生回路１５は、入力
された加算済みデューティに相当するカウント値がカウ
ンタ１５５にプリセットされた時点からパワートランジ
スタ１１をオフし、更にプリセット値からカウントが開
始されるカウンタ１５５のカウント値が最大値になった
時点でパワートランジスタ１１をオンする。プリセット
がなされる周期（信号１８５の周期）は一定であるの
で、パワートランジスタ１１のオフ期間が減少（デュー
ティが徐々に増大）されることとなる。That is, the pulse width generation circuit 15 turns off the power transistor 11 when the count value corresponding to the inputted duty is preset in the counter 155, and further starts counting from the preset value. When the count value reaches the maximum value, the power transistor 11 is turned on. Since the preset period (the period of the signal 185) is constant, the off period of the power transistor 11 is reduced (the duty is gradually increased).

【００３７】デュ−ティ記憶回路１３で記憶したデュ−
ティにデューティ加算量αを加算して、パワートランジ
スタ１１のデューティが徐々に増大すると、発電機２の
発電量が徐々に増加し、バッテリ３の電位が所定レベル
まで上昇した時点で、比較器１０は反転してＡＮＤ回路
１２を通じてパワートランジスタ１１を遮断し、比較器
１０のローレベル（０）が判定回路１７に入力され、通
常の励磁電流制御に戻る。なお、上記徐励制御状態は、
発電機２の発電量が電気負荷に応じた相当量に至るまで
継続するが、その継続時間はラッチ周期をＴLPとし、電
気負荷投入直前のデュ−ティをＤ1 ％、最終到達デュ−
ティをＤ2 ％、デューティ加算量をα％とすると、ＴLP
×（Ｄ2 ーＤ1 ）／αと算出される。The duty stored in the duty storage circuit 13
When the duty of the power transistor 11 is gradually increased by adding the duty addition amount α to the power, the power generation amount of the generator 2 gradually increases, and when the potential of the battery 3 rises to a predetermined level, the comparator 10 Is inverted to shut off the power transistor 11 through the AND circuit 12, and the low level (0) of the comparator 10 is input to the determination circuit 17 to return to the normal excitation current control. The gradual excitation control state is as follows.
While power generation of the generator 2 is continued until a substantial amount corresponding to the electric load, its duration is a latch period and T LP, the electrical load is turned on just before the du - tee the D 1%, ultimate du -
Assuming that the tee is D 2 % and the duty addition amount is α%, T LP
× (D 2 −D 1 ) / α.

【００３８】本実施例によれば、電気負荷５投入から所
定期間、発電機２のデューティを固定し、その後デュー
ティを徐々に安定レベルまで徐々に増加させるので、例
えば、電気負荷が短時間だけ投入された場合や、高速の
間欠負荷である場合において、これらの電気負荷による
エンジンへの影響を軽減し、それらによりエンジン回転
数が一時的に低下したり、ハンチングしたりするのを防
止することができる。According to the present embodiment, the duty of the generator 2 is fixed for a predetermined period from the input of the electric load 5, and thereafter the duty is gradually increased to a stable level. In this case, the influence of these electric loads on the engine can be reduced in the event of a high-speed intermittent load, thereby preventing the engine speed from temporarily lowering or hunting. it can.

【００３９】また、連続負荷にたいしても、アンダーシ
ュートの発生を抑止することができる。更に、エンジン
回転数の一時低下を防止できるので、アイドル回転数を
下げることができ、燃費向上も実現する。上記実施例で
は、電圧制御装置１内に比較器１０、ＡＮＤ回路１２、
パルス幅発生回路１５、デュ−ティ加算ラッチ回路１
４、デュ−ティ記憶回路１３、ラッチ周期切替回路１
６、判定回路１７とを含む構成としたが、前記各回路及
び比較器の一部又は全部を電圧制御装置１の外部に配設
できることは当然である。In addition, the occurrence of undershoot can be suppressed even for a continuous load. Furthermore, since a temporary decrease in the engine speed can be prevented, the idle speed can be reduced and the fuel efficiency can be improved. In the above embodiment, the comparator 10, the AND circuit 12,
Pulse width generation circuit 15, duty addition latch circuit 1
4. Duty storage circuit 13, latch cycle switching circuit 1
6. The configuration including the determination circuit 17 has been described. However, it is obvious that a part or all of the circuits and the comparator can be provided outside the voltage control device 1.

【００４０】変形態様を図６により説明する。この態様
では、基準クロック回路１８にカウンタ１８３を少なく
とも一個増設して出力１８１よりも長い発振周期を持っ
た出力１８８を取り出している。また、ラッチ周期切替
回路１６のＮＯＴ回路１６４とＯＲ回路１６６の間にＡ
ＮＤ回路１６５を追加し、このＡＮＤ回路１６５にＮＯ
Ｔ回路１６４の出力と上記出力１８８の論理積をとって
いる。A modification will be described with reference to FIG. In this embodiment, at least one counter 183 is added to the reference clock circuit 18 to extract an output 188 having an oscillation cycle longer than the output 181. In addition, A between the NOT circuit 164 and the OR circuit 166 of the latch cycle switching circuit 16
An ND circuit 165 is added, and NO is added to this AND circuit 165.
The logical product of the output of the T circuit 164 and the output 188 is taken.

【００４１】上記回路の動作を説明すると、判定回路１
７の出力１７４がローレベル（０）の期間、すなわち図
３に示すＦｄｕｔｙ固定制御状態の期間にだけ、ラッチ
周期切替回路１６はこの最長周期１８８をラッチ周期す
なわちデューティ切替え周期としてデューティ加算ラッ
チ回路１４に出力する。したがって、図７に示すように
このＦｄｕｔｙ固定制御状態の期間ＴD においてデュー
ティ増加率が低下し、それによりこの期間のエンジン回
転数の低下を抑止でき、それにより、この期間における
急速なエンジン回転数低下などに起因するその後のアン
ダーシュートを縮小して、エンジン回転数の落ち込みを
防止することができる。The operation of the above circuit will be described.
7, the latch cycle switching circuit 16 sets the longest cycle 188 as the latch cycle, that is, the duty switching cycle, and sets the duty addition latch circuit 14 during the period when the output 174 is low level (0), that is, during the Fduty fixed control state shown in FIG. Output to Therefore, as shown in FIG. 7, the duty increase rate is reduced in the period TD of the fixed Fduty control state, whereby a decrease in the engine speed during this period can be suppressed. Subsequent undershoots caused by such factors can be reduced, and a drop in engine speed can be prevented.

【００４２】なお、上記実施例ではＯＮデューティ増加
量＋αを一定としていたが、図８に示すように、デュー
ティ増加量＋αから＋βへ大きさを変動させたり、更に
ラッチ周期をＴLPαからＴLPβへ変化させたりしてもよ
い。また、ＯＮデューティ（デューティ）増加量＋α
は、デュ−ティ記憶回路１３にプリセット値を与えても
増加することができる。In the above embodiment, the ON duty increase amount + α is fixed, but as shown in FIG. 8, the duty increase amount is changed from + α to + β, and the latch period is further changed from TLPα to TLPβ. Or you may be. Also, ON duty (duty) increase amount + α
Can be increased even if a preset value is given to the duty storage circuit 13.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の励磁電流制御装置の一実施例を示すブ
ロック回路図、FIG. 1 is a block circuit diagram showing an embodiment of an exciting current control device according to the present invention;

【図２】図１の励磁電流抑制回路部の一部を示す回路
図、FIG. 2 is a circuit diagram showing a part of an exciting current suppressing circuit unit in FIG. 1;

【図３】図２の回路の各部の信号波形図、FIG. 3 is a signal waveform diagram of each part of the circuit of FIG. 2;

【図４】図１の励磁電流抑制回路部の残部を示す回路
図、FIG. 4 is a circuit diagram showing the rest of the exciting current suppressing circuit unit of FIG. 1;

【図５】図４の励磁電流抑制回路部の加算回路の一例を
示す回路図、FIG. 5 is a circuit diagram showing an example of an adding circuit of the exciting current suppressing circuit unit of FIG. 4;

【図６】図１の励磁電流抑制回路部の他の態様を示す回
路図、FIG. 6 is a circuit diagram showing another embodiment of the exciting current suppressing circuit unit of FIG. 1;

【図７】図６の態様におけるパワートランジスタのデュ
ーティと電気負荷状態とエンジン回転数との関係を示す
タイミングチャート、FIG. 7 is a timing chart showing a relationship between a duty of a power transistor, an electric load state, and an engine speed in the embodiment of FIG. 6;

【図８】デューティ徐増の他の態様を示すタイミングチ
ャート、FIG. 8 is a timing chart showing another aspect of the duty gradual increase,

【図９】従来の技術によるパワートランジスタのデュー
ティと電気負荷状態とエンジン回転数との関係を示すタ
イミングチャート、FIG. 9 is a timing chart showing a relationship between a duty of a power transistor, an electric load state, and an engine speed according to a conventional technique;

【符号の説明】[Explanation of symbols]

１は励磁電流制御装置、２は車両用発電機、３はバッテ
リ、５は電気負荷、Ｃｒは励磁電流抑制回路部（励磁電
流変化抑制手段）1 is an excitation current control device, 2 is a generator for a vehicle, 3 is a battery, 5 is an electric load, and Cr is an excitation current suppression circuit (excitation current change suppression means).

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】電気負荷及びバッテリに給電する車両用発
電機の出力を前記電気負荷の変動に対応させるととも
に、前記変動時点直前の前記電気負荷の値に応じた励磁
電流値から前記変動時点後の前記電気負荷の値に応じた
励磁電流値に前記変動時点から徐々に変化させるよう、
前記発電機の励磁電流を制御する車両用発電機の励磁電
流制御装置において、 前記変動時点直後の第一期間の励磁電流変化率を前記第
一期間後の第二期間の励磁電流変化率よりも小さく設定
する励磁電流変化抑制手段を備えることを特徴とする車
両用発電機の励磁電流制御装置。An output of a vehicular generator that supplies power to an electric load and a battery is made to correspond to a change in the electric load, and an exciting current value corresponding to a value of the electric load immediately before the change point is changed to a value after the change point. To gradually change the exciting current value according to the value of the electric load from the time of the change,
An exciting current control device for a vehicle generator that controls an exciting current of the generator, wherein an exciting current change rate in a first period immediately after the fluctuation point is greater than an exciting current change rate in a second period after the first period. An exciting current control device for a vehicle generator, comprising: an exciting current change suppressing unit that is set to a small value.
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