JP3402475B2 - 車両用発電機の励磁電流制御装置 - Google Patents
車両用発電機の励磁電流制御装置Info
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Description
【0001】
【産業上の利用分野】本発明は車両用発電機の励磁電流
制御装置に関する。
制御装置に関する。
【0002】
【従来の技術】従来の車両用発電機では、トルクが細い
エンジン低回転時に大きな電気負荷を投入した場合に発
電機の発電量が急増してエンジン負荷が過大となり、エ
ンジンストールが発生するという問題があり、この対策
のために特開昭63−206126号公報は、エンジン
低回転時に発電電流の増加率を一定の目標レベル以下に
制限することを開示している。
エンジン低回転時に大きな電気負荷を投入した場合に発
電機の発電量が急増してエンジン負荷が過大となり、エ
ンジンストールが発生するという問題があり、この対策
のために特開昭63−206126号公報は、エンジン
低回転時に発電電流の増加率を一定の目標レベル以下に
制限することを開示している。
【0003】
【発明が解決しようとする課題】しかしながら上記した
公報の技術では、エンジン低回転域における発電電流の
増加率を一定の目標レベル以下とするため、安全率を見
込んでこの目標レベルを比較的小さく設定する場合には
エンジンストール発生は充分抑制できるものの、バッテ
リからの持ち出し電流が大きくなり、バッテリ電圧が低
下するという不具合が生じる。一方、目標レベルを比較
的大きく設定する場合にはバッテリへの負担を軽減でき
るものの、エンジンストールが発生しやすくなる。
公報の技術では、エンジン低回転域における発電電流の
増加率を一定の目標レベル以下とするため、安全率を見
込んでこの目標レベルを比較的小さく設定する場合には
エンジンストール発生は充分抑制できるものの、バッテ
リからの持ち出し電流が大きくなり、バッテリ電圧が低
下するという不具合が生じる。一方、目標レベルを比較
的大きく設定する場合にはバッテリへの負担を軽減でき
るものの、エンジンストールが発生しやすくなる。
【0004】また他の問題として、エンジン温度が高い
場合には与えられた目標レベルでエンジンストールが生
じない場合でも、エンジン温度が低い場合にはエンジン
ストールが生じる場合があり、この低エンジン温度に対
する安全率を見込んで目標レベルを低く設定すると、上
記と同様にバッテリからの持ち出し電流が大きくなり、
バッテリ電圧が低下するという不具合が生じる。
場合には与えられた目標レベルでエンジンストールが生
じない場合でも、エンジン温度が低い場合にはエンジン
ストールが生じる場合があり、この低エンジン温度に対
する安全率を見込んで目標レベルを低く設定すると、上
記と同様にバッテリからの持ち出し電流が大きくなり、
バッテリ電圧が低下するという不具合が生じる。
【0005】本発明は上記問題点に鑑みなされたもので
あり、バッテリの電圧低下をできるだけ回避しつつエン
ジンストールを良好に抑止可能な車両用発電機の励磁電
流制御装置を提供することを、その目的としている。
あり、バッテリの電圧低下をできるだけ回避しつつエン
ジンストールを良好に抑止可能な車両用発電機の励磁電
流制御装置を提供することを、その目的としている。
【0006】
【課題を解決するための手段】第1発明の車両用発電機
の励磁電流制御装置は、バッテリ電位を所定値と比較す
る比較手段と、エンジン回転数を検出するエンジン回転
数検出手段と、エンジン低回転域において発電電流の増
加率を目標レベル以下に規制する発電電流増加率規制手
段と、前記比較手段から出力される比較結果及び前記発
電電流増加率規制手段から出力される信号に基づいて車
両用発電機の励磁電流を断続制御するスイッチング手段
とを備え、前記発電電流増加率規制手段は、エンジン低
回転域において前記目標レベルをエンジン回転数に正の
相関をもつ関数値とするものであることを特徴としてい
る。
の励磁電流制御装置は、バッテリ電位を所定値と比較す
る比較手段と、エンジン回転数を検出するエンジン回転
数検出手段と、エンジン低回転域において発電電流の増
加率を目標レベル以下に規制する発電電流増加率規制手
段と、前記比較手段から出力される比較結果及び前記発
電電流増加率規制手段から出力される信号に基づいて車
両用発電機の励磁電流を断続制御するスイッチング手段
とを備え、前記発電電流増加率規制手段は、エンジン低
回転域において前記目標レベルをエンジン回転数に正の
相関をもつ関数値とするものであることを特徴としてい
る。
【0007】第2発明の車両用発電機の励磁電流制御装
置は、バッテリ電位を所定値と比較する比較手段と、エ
ンジン回転数を検出するエンジン回転数検出手段と、エ
ンジン低回転域において発電電流の増加率を目標レベル
以下に規制する発電電流増加率規制手段と、前記比較手
段から出力される比較結果及び前記発電電流増加率規制
手段から出力される信号に基づいて車両用発電機の励磁
電流を断続制御するスイッチング手段とを備え、エンジ
ン温度を検出するエンジン温度検出手段を備えるととも
に、前記発電電流増加率規制手段は、エンジン低回転域
において前記目標レベルをエンジン温度に正の相関をも
つ関数値とするものであることを特徴としている。
置は、バッテリ電位を所定値と比較する比較手段と、エ
ンジン回転数を検出するエンジン回転数検出手段と、エ
ンジン低回転域において発電電流の増加率を目標レベル
以下に規制する発電電流増加率規制手段と、前記比較手
段から出力される比較結果及び前記発電電流増加率規制
手段から出力される信号に基づいて車両用発電機の励磁
電流を断続制御するスイッチング手段とを備え、エンジ
ン温度を検出するエンジン温度検出手段を備えるととも
に、前記発電電流増加率規制手段は、エンジン低回転域
において前記目標レベルをエンジン温度に正の相関をも
つ関数値とするものであることを特徴としている。
【0008】
【作用及び発明の効果】第1、第2発明において、比較
手段はバッテリ電位を所定値と比較した比較結果を出力
し、発電電流増加率規制手段はエンジン低回転域におい
て発電電流の増加率を目標レベル以下に規制する信号を
出力する。これら比較結果及び信号に基づいてスイッチ
ング手段が励磁電流を断続制御して発電電流を制御す
る。
手段はバッテリ電位を所定値と比較した比較結果を出力
し、発電電流増加率規制手段はエンジン低回転域におい
て発電電流の増加率を目標レベル以下に規制する信号を
出力する。これら比較結果及び信号に基づいてスイッチ
ング手段が励磁電流を断続制御して発電電流を制御す
る。
【0009】特に、第1発明の発電電流増加率規制手段
はエンジン低回転域において前記目標レベルをエンジン
回転数に正の相関をもつ関数値とし、また第2発明の発
電電流増加率規制手段はエンジン低回転域において前記
目標レベルをエンジン温度に正の相関をもつ関数値とす
る。エンジンのトルクはエンジン低回転域において、エ
ンジン回転数及びエンジン温度の両方に対して正の相関
をもつので、目標レベルをエンジン回転数又はエンジン
温度に対して正の相関をもつ関数値とすれば、エンジン
低回転域の低回転側において目標レベルを低く設定して
エンジンストール発生を防止した場合でも、発生トルク
が増大するエンジン低回転域の高回転側において目標レ
ベルは高く設定でき、発電電流を増大してバッテリの負
担を軽減することができる。
はエンジン低回転域において前記目標レベルをエンジン
回転数に正の相関をもつ関数値とし、また第2発明の発
電電流増加率規制手段はエンジン低回転域において前記
目標レベルをエンジン温度に正の相関をもつ関数値とす
る。エンジンのトルクはエンジン低回転域において、エ
ンジン回転数及びエンジン温度の両方に対して正の相関
をもつので、目標レベルをエンジン回転数又はエンジン
温度に対して正の相関をもつ関数値とすれば、エンジン
低回転域の低回転側において目標レベルを低く設定して
エンジンストール発生を防止した場合でも、発生トルク
が増大するエンジン低回転域の高回転側において目標レ
ベルは高く設定でき、発電電流を増大してバッテリの負
担を軽減することができる。
【0010】
【実施例】本発明の車両用発電機の励磁電流制御装置の
一実施例を図1を参照して以下説明する。発電機2は車
両用のエンジン(図示せず)駆動の三相全波整流器22
内蔵の三相交流発電機であって、その低位出力端は接地
され、高位出力端はバッテリ3の+端子に接続され、ま
た電気負荷スイッチ6の導通により電気負荷5に給電可
能となっている。発電機2には励磁電流制御装置1が付
設されており、励磁電流制御装置1はバッテリ3の端子
電圧を検出する入力端と、発電機2の励磁巻線20の一
端に接続される出力端とを備え、励磁巻線20の他端は
発電機2の高位出力端に接続されている。また励磁電流
制御装置1はスイッチ4を通じてバッテリ3から給電さ
れる電源回路19を内蔵しており、電源回路19は不図
示の電源ラインを通じて各部に所定の電源電圧を給電し
ている。
一実施例を図1を参照して以下説明する。発電機2は車
両用のエンジン(図示せず)駆動の三相全波整流器22
内蔵の三相交流発電機であって、その低位出力端は接地
され、高位出力端はバッテリ3の+端子に接続され、ま
た電気負荷スイッチ6の導通により電気負荷5に給電可
能となっている。発電機2には励磁電流制御装置1が付
設されており、励磁電流制御装置1はバッテリ3の端子
電圧を検出する入力端と、発電機2の励磁巻線20の一
端に接続される出力端とを備え、励磁巻線20の他端は
発電機2の高位出力端に接続されている。また励磁電流
制御装置1はスイッチ4を通じてバッテリ3から給電さ
れる電源回路19を内蔵しており、電源回路19は不図
示の電源ラインを通じて各部に所定の電源電圧を給電し
ている。
【0011】励磁電流制御装置1の構成を以下に説明す
る。励磁電流制御装置1の入力端と接地ラインとの間に
互いに直列に接続された分圧抵抗R1、R2の接続節点
に現れる分圧Vsは比較器(本発明でいう比較手段)1
0により基準電圧Vrと比較され、比較器10の出力は
AND回路12に入力される。AND回路12は比較器
10の出力と後述のパルス発生回路15の出力との論理
積出力をエミッタ接地のパワートランジスタ(本発明で
いうスイッチング手段)11のベースに供給し、パワー
トランジスタ17のコレクタは励磁電流制御装置1の出
力端を通じて励磁巻線20に給電される励磁電流を断続
する。ここで、上記パルス発生回路15からAND回路
12への出力がハイレベル(1)である場合には、通常
の如くパワートランジスタ17は比較器10により開閉
制御され、分圧Vsが基準電圧Vrに等しくなるように
パワートランジスタ17のデューティ比(以下単にデュ
ーティともいう)が決定される。
る。励磁電流制御装置1の入力端と接地ラインとの間に
互いに直列に接続された分圧抵抗R1、R2の接続節点
に現れる分圧Vsは比較器(本発明でいう比較手段)1
0により基準電圧Vrと比較され、比較器10の出力は
AND回路12に入力される。AND回路12は比較器
10の出力と後述のパルス発生回路15の出力との論理
積出力をエミッタ接地のパワートランジスタ(本発明で
いうスイッチング手段)11のベースに供給し、パワー
トランジスタ17のコレクタは励磁電流制御装置1の出
力端を通じて励磁巻線20に給電される励磁電流を断続
する。ここで、上記パルス発生回路15からAND回路
12への出力がハイレベル(1)である場合には、通常
の如くパワートランジスタ17は比較器10により開閉
制御され、分圧Vsが基準電圧Vrに等しくなるように
パワートランジスタ17のデューティ比(以下単にデュ
ーティともいう)が決定される。
【0012】また、励磁電流制御装置1は、デューティ
記憶加算回路11、パルス発生回路15、エンジン回転
数検出回路(本発明でいうエンジン回転数検出手段)1
6、基準クロック回路18を内蔵しており、デューティ
記憶加算回路11及びパルス発生回路15は本発明でい
う発電電流増加率規制手段を構成している。エンジン回
転数検出回路16は、発電機2の三相電機子コイルの所
定相のコイルから入力される単相交流電圧をパルス電圧
に変換するシュミットトリガ回路(図示せず)と、この
パルス電圧を分周する分周回路(図示せず)を内蔵して
おり、この分周パルス電圧(エンジン回転数信号)Sb
としてデューティ記憶加算回路11に出力する。
記憶加算回路11、パルス発生回路15、エンジン回転
数検出回路(本発明でいうエンジン回転数検出手段)1
6、基準クロック回路18を内蔵しており、デューティ
記憶加算回路11及びパルス発生回路15は本発明でい
う発電電流増加率規制手段を構成している。エンジン回
転数検出回路16は、発電機2の三相電機子コイルの所
定相のコイルから入力される単相交流電圧をパルス電圧
に変換するシュミットトリガ回路(図示せず)と、この
パルス電圧を分周する分周回路(図示せず)を内蔵して
おり、この分周パルス電圧(エンジン回転数信号)Sb
としてデューティ記憶加算回路11に出力する。
【0013】基準クロック回路18はデューティ記憶加
算回路11、パルス幅発生回路15に所定周期のクロッ
ク信号を入力する回路である。デュ−ティ記憶加算回路
11は、AND回路12の出力を検出することによりパ
ワートランジスタ17のデューティを入力して記憶し、
記憶するデューティを分周パルス電圧(エンジン回転数
信号)Sbのエッジタイミングでラッチするとともに、
ラッチしたデューティに所定量のデューティを加算し、
加算したデューティをパルス発生回路15に出力する回
路である。
算回路11、パルス幅発生回路15に所定周期のクロッ
ク信号を入力する回路である。デュ−ティ記憶加算回路
11は、AND回路12の出力を検出することによりパ
ワートランジスタ17のデューティを入力して記憶し、
記憶するデューティを分周パルス電圧(エンジン回転数
信号)Sbのエッジタイミングでラッチするとともに、
ラッチしたデューティに所定量のデューティを加算し、
加算したデューティをパルス発生回路15に出力する回
路である。
【0014】パルス幅発生回路15は、デューティ記憶
加算回路11の出力に基づいてそれがラッチするデュー
ティに応じたON時間を有するパルス信号をAND回路
12に出力する回路である。以下、全体作動について更
に説明する。 (電気負荷投入前)発電機2を通常運転していて電気負
荷5が投入される前において、パルス発生回路15はA
ND回路12に加算済みデューティ波形を出力してお
り、比較器10の出力との論理積をとった結果、パワー
トランジスタ17は、実質的に比較器10により断続制
御される。すなわち、デューティ記憶加算回路11はA
ND回路12の出力デューティαoに所定量Δαを加算
してこれをパルス発生回路15を通じてAND回路12
に出力するが、パルス発生回路15の出力デューティは
比較器10の出力デューティαoより所定量Δαだけ大
きいため、AND回路12のデューティは比較器10の
出力デューティαoに等しくなる。 (電気負荷投入後)電気負荷5を投入すると、バッテリ
3の電圧が低下し、比較器10の出力は最初、持続して
ハイレベルとなり、その結果、AND回路12はデュー
ティ記憶加算回路11の記憶デューティαoより所定量
Δαだけ大きなデューティαo+Δαを出力し、デュー
ティ記憶加算回路11はデューティαo+Δαを記憶
し、そして、エンジン回転数検出回路16の分周パルス
電圧Sbのエッジタイミングでこのデューティαo+Δ
αにΔαを加算してパルス発生回路15に出力し、パル
ス発生回路15はデューティαo+2Δαのパルス電圧
をAND回路12を通じて出力し、これを繰り返すこと
により、デューティ記憶加算回路11の記憶デューティ
及びAND回路12の出力デューティはエンジン回転数
に比例する加算周期(増加率)で増大する。
加算回路11の出力に基づいてそれがラッチするデュー
ティに応じたON時間を有するパルス信号をAND回路
12に出力する回路である。以下、全体作動について更
に説明する。 (電気負荷投入前)発電機2を通常運転していて電気負
荷5が投入される前において、パルス発生回路15はA
ND回路12に加算済みデューティ波形を出力してお
り、比較器10の出力との論理積をとった結果、パワー
トランジスタ17は、実質的に比較器10により断続制
御される。すなわち、デューティ記憶加算回路11はA
ND回路12の出力デューティαoに所定量Δαを加算
してこれをパルス発生回路15を通じてAND回路12
に出力するが、パルス発生回路15の出力デューティは
比較器10の出力デューティαoより所定量Δαだけ大
きいため、AND回路12のデューティは比較器10の
出力デューティαoに等しくなる。 (電気負荷投入後)電気負荷5を投入すると、バッテリ
3の電圧が低下し、比較器10の出力は最初、持続して
ハイレベルとなり、その結果、AND回路12はデュー
ティ記憶加算回路11の記憶デューティαoより所定量
Δαだけ大きなデューティαo+Δαを出力し、デュー
ティ記憶加算回路11はデューティαo+Δαを記憶
し、そして、エンジン回転数検出回路16の分周パルス
電圧Sbのエッジタイミングでこのデューティαo+Δ
αにΔαを加算してパルス発生回路15に出力し、パル
ス発生回路15はデューティαo+2Δαのパルス電圧
をAND回路12を通じて出力し、これを繰り返すこと
により、デューティ記憶加算回路11の記憶デューティ
及びAND回路12の出力デューティはエンジン回転数
に比例する加算周期(増加率)で増大する。
【0015】その後、AND回路12の出力デューティ
増大による発電機2の発電電流増大分が電気負荷5の消
費電流分に等しくなれば、このデューティに等しい一定
デューティのパルス電圧を比較器10が出力し、デュー
ティ記憶加算回路11の記憶デューティはこの一定デュ
ーティを記憶し、パワートランジスタはこの一定デュー
ティで断続駆動される。
増大による発電機2の発電電流増大分が電気負荷5の消
費電流分に等しくなれば、このデューティに等しい一定
デューティのパルス電圧を比較器10が出力し、デュー
ティ記憶加算回路11の記憶デューティはこの一定デュ
ーティを記憶し、パワートランジスタはこの一定デュー
ティで断続駆動される。
【0016】ここで重要なことは、バッテリ電位低下時
(電気負荷投入時)の電流増加率がエンジン回転数に正
の相関(この実施例では正比例)関係をもつことであ
る。但し、この正の相関(この実施例では正比例)関係
は連続的でもよく段階的でもよい。このようにすれば、
エンジントルクが小さくエンジンストールが生じ易いエ
ンジン低回転域の低回転側においてエンジン負荷トルク
の急増を防止してエンジンのそれへの対応を容易とし、
また、エンジントルクが大きく多少のエンジン負荷の増
大ではエンジンストールが生じにくいエンジン低回転域
の高回転側において発電電流の増加率を高めてバッテリ
の負担を軽減することができる。当然、エンジンの中、
高回転域では発電電流の増加率は更に一層、増大し、バ
ッテリの負担は殆ど無視できるようになる。
(電気負荷投入時)の電流増加率がエンジン回転数に正
の相関(この実施例では正比例)関係をもつことであ
る。但し、この正の相関(この実施例では正比例)関係
は連続的でもよく段階的でもよい。このようにすれば、
エンジントルクが小さくエンジンストールが生じ易いエ
ンジン低回転域の低回転側においてエンジン負荷トルク
の急増を防止してエンジンのそれへの対応を容易とし、
また、エンジントルクが大きく多少のエンジン負荷の増
大ではエンジンストールが生じにくいエンジン低回転域
の高回転側において発電電流の増加率を高めてバッテリ
の負担を軽減することができる。当然、エンジンの中、
高回転域では発電電流の増加率は更に一層、増大し、バ
ッテリの負担は殆ど無視できるようになる。
【0017】例えば、エンジン回転数検出回路16の分
周パルス電圧Sbの周波数はエンジン回転数800rp
mにおいて25Hzとされる。ここで、Δαを0.03
とすれば、AND回路12の出力デューティは1/25
秒毎に0.03だけ増大し、デューティ0から1まで
1.3秒かかる。また、500rpmでは約15.6H
zであるので、デューティ0から1まで約2.1秒かか
る。
周パルス電圧Sbの周波数はエンジン回転数800rp
mにおいて25Hzとされる。ここで、Δαを0.03
とすれば、AND回路12の出力デューティは1/25
秒毎に0.03だけ増大し、デューティ0から1まで
1.3秒かかる。また、500rpmでは約15.6H
zであるので、デューティ0から1まで約2.1秒かか
る。
【0018】次に、デューティ記憶加算回路11及びパ
ルス発生回路15の詳細を図2を参照して説明する。こ
のデューティ記憶加算回路11は、デューティ記憶回路
13、デューティ加算ラッチ回路14からなり、デュー
ティ記憶回路13が記憶するデューティは所定のラッチ
タイミングでデュ−ティ加算ラッチ回路14にラッチさ
れる。デューティ加算ラッチ回路14はラッチしたデュ
ーティに所定のデューティ加算量αを加えて加算済みデ
ューティを形成してそれをパルス幅発生回路15に出力
する。
ルス発生回路15の詳細を図2を参照して説明する。こ
のデューティ記憶加算回路11は、デューティ記憶回路
13、デューティ加算ラッチ回路14からなり、デュー
ティ記憶回路13が記憶するデューティは所定のラッチ
タイミングでデュ−ティ加算ラッチ回路14にラッチさ
れる。デューティ加算ラッチ回路14はラッチしたデュ
ーティに所定のデューティ加算量αを加えて加算済みデ
ューティを形成してそれをパルス幅発生回路15に出力
する。
【0019】デュ−ティ記憶回路13において、入力1
31はAND回路12の出力であり、入力132は基準
クロック回路18のクロック出力CL1であり、入力1
33は基準クロック回路18のクロック出力CL2であ
り、クロック出力CL1は計時用のクロック出力であ
り、クロック出力CL2はパルス発生回路15のパルス
周期に等しい周期となっている。デュ−ティ記憶回路1
3の出力134はビット数(分解能)に応じて出力本数
が決定され、例えば5ビット(分解能;1/25)の場
合は5出力となる。135はAND回路で、パワートラ
ンジスタ17のON時間をカウントするためのゲートと
して、AND回路12の出力がハイレベル(1)となっ
ている期間にだけ基準クロック回路18のクロック出力
CL1を最下位桁のカウンタ136に送り込み、カウン
タ136はそれをカウントする。これによりパワートラ
ンジスタ17のON時間はカウンタ136に計数され
る。ここで、カウンタの数は前述の出力134と同様、
5ビットの場合少なくとも5段必要となる。なお、本実
施例では1周期内でのON時間をカウントする回路構成
としたが、2周期分あるいは4周期分のON時間の和を
カウントすることもでき、またその平均値を算出して出
力してもよい。例えばカウンタ136を1乃至2個追設
して、カウントビット数を1乃至2ビット増加し、上位
ビットを出力すればよい。なお、137はNAND回路
であり、各カウンタ136の出力134が全てハイレベ
ル(1)となった時に、AND回路135の出力をロー
レベル(0)にクランプして、カウンタ136の作動を
停止させる。
31はAND回路12の出力であり、入力132は基準
クロック回路18のクロック出力CL1であり、入力1
33は基準クロック回路18のクロック出力CL2であ
り、クロック出力CL1は計時用のクロック出力であ
り、クロック出力CL2はパルス発生回路15のパルス
周期に等しい周期となっている。デュ−ティ記憶回路1
3の出力134はビット数(分解能)に応じて出力本数
が決定され、例えば5ビット(分解能;1/25)の場
合は5出力となる。135はAND回路で、パワートラ
ンジスタ17のON時間をカウントするためのゲートと
して、AND回路12の出力がハイレベル(1)となっ
ている期間にだけ基準クロック回路18のクロック出力
CL1を最下位桁のカウンタ136に送り込み、カウン
タ136はそれをカウントする。これによりパワートラ
ンジスタ17のON時間はカウンタ136に計数され
る。ここで、カウンタの数は前述の出力134と同様、
5ビットの場合少なくとも5段必要となる。なお、本実
施例では1周期内でのON時間をカウントする回路構成
としたが、2周期分あるいは4周期分のON時間の和を
カウントすることもでき、またその平均値を算出して出
力してもよい。例えばカウンタ136を1乃至2個追設
して、カウントビット数を1乃至2ビット増加し、上位
ビットを出力すればよい。なお、137はNAND回路
であり、各カウンタ136の出力134が全てハイレベ
ル(1)となった時に、AND回路135の出力をロー
レベル(0)にクランプして、カウンタ136の作動を
停止させる。
【0020】カウンタ136のリセットは基準クロック
回路18のクロック出力CL2をリセット入力133と
してR端子に入力して行う。なお、クロック出力CL2
は所定周期(パワートランジスタ17の断続周期)毎に
1パルス発生するようにしたものである。次に、デュー
ティ加算ラッチ回路14を説明する。
回路18のクロック出力CL2をリセット入力133と
してR端子に入力して行う。なお、クロック出力CL2
は所定周期(パワートランジスタ17の断続周期)毎に
1パルス発生するようにしたものである。次に、デュー
ティ加算ラッチ回路14を説明する。
【0021】このデューティ加算ラッチ回路14はデュ
ーティ記憶回路13のカウンタ136の桁数だけ設けら
れたフリップフロップ144と、フリップフロップ14
4の出力に所定値(デューティ加算量Δα)を加算する
加算回路145とからなる。各フリップフロップ144
のCK端子の入力(以下、ラッチパルス(LP)入力と
いう)141はエンジン回転数検出回路16から入力さ
れる分周パルス電圧Sbであり、各フリップフロップ1
44のD端子入力142はデュ−ティ記憶回路13の各
カウンタ136の各桁出力により個別に構成される。フ
リップフロップ144の出力は加算回路145でデュー
ティ加算量Δαを加算されて所定本数(デューティ記憶
回路13の出力本数と同数)の出力143を加算済みデ
ューティとして出力する。出力143の本数は加算済み
デューティのバイナリ桁数(ビット数)に応じて変更で
きる。
ーティ記憶回路13のカウンタ136の桁数だけ設けら
れたフリップフロップ144と、フリップフロップ14
4の出力に所定値(デューティ加算量Δα)を加算する
加算回路145とからなる。各フリップフロップ144
のCK端子の入力(以下、ラッチパルス(LP)入力と
いう)141はエンジン回転数検出回路16から入力さ
れる分周パルス電圧Sbであり、各フリップフロップ1
44のD端子入力142はデュ−ティ記憶回路13の各
カウンタ136の各桁出力により個別に構成される。フ
リップフロップ144の出力は加算回路145でデュー
ティ加算量Δαを加算されて所定本数(デューティ記憶
回路13の出力本数と同数)の出力143を加算済みデ
ューティとして出力する。出力143の本数は加算済み
デューティのバイナリ桁数(ビット数)に応じて変更で
きる。
【0022】このデューティ加算ラッチ回路14の動作
を説明すると、各フリップフロップ144は入力141
(Sb)の周期でデュ−ティ記憶回路13の出力134
の各デ−タをビット毎にラッチする。各フリップフロッ
プ144の出力は入力141(Sb)がハイレベル
(1)の間、直前のラッチデ−タを保持している。加算
回路145は各フリップフロップ144にてラッチされ
たデ−タすなわち直前のデューティにデューティ加算量
Δαを加算して加算済みデューティ143として出力す
る。
を説明すると、各フリップフロップ144は入力141
(Sb)の周期でデュ−ティ記憶回路13の出力134
の各デ−タをビット毎にラッチする。各フリップフロッ
プ144の出力は入力141(Sb)がハイレベル
(1)の間、直前のラッチデ−タを保持している。加算
回路145は各フリップフロップ144にてラッチされ
たデ−タすなわち直前のデューティにデューティ加算量
Δαを加算して加算済みデューティ143として出力す
る。
【0023】加算回路145の一例を図3を参照して説
明する。この加算回路145は3ビット(分解能1/2
3 =0.125)を有しており、0から100%までの
デューティを8段階に区分された加算済みデューティを
出力する。加算回路145の入力1451〜1453は
フリップフロップ144の出力で個別に構成され、入力
1453は最上位桁のフリップフロップ144の出力が
入力され、入力1452はその次の桁のフリップフロッ
プ144の出力が入力され、入力1451はその次の桁
のフリップフロップ144の出力が入力される。入力1
451はNOT回路1451で反転されて最下位桁のO
R回路1458を通じて最下位桁の出力1431とな
り、入力1452は下位桁側の半加算器1455で入力
1451と加算されて、その桁上げしない加算値は次の
桁のOR回路1458を通じて中間桁の出力1432と
なり、入力1453は最上位桁側の半加算器1455で
下位桁側の半加算器1455のAND回路1457から
の桁上げ値と加算されて、その桁上げしない加算値は最
上位桁のOR回路1458を通じて最上位桁の出力14
33となる。半加算器1455は周知のようにEXOR
回路1456及びAND回路1457からなる。更に、
最上位桁の半加算器1455のAND回路1457から
桁上げが出力される場合は各OR回路1458を通じて
3ビット出力1431、1432、1433として(1
11)すなわちデューティ100%を出力する。このよ
うにすれば、3ビット入力1451、1452、145
3にデューティ加算量Δαとして(001=デューティ
12.5%)だけ加算することができる。
明する。この加算回路145は3ビット(分解能1/2
3 =0.125)を有しており、0から100%までの
デューティを8段階に区分された加算済みデューティを
出力する。加算回路145の入力1451〜1453は
フリップフロップ144の出力で個別に構成され、入力
1453は最上位桁のフリップフロップ144の出力が
入力され、入力1452はその次の桁のフリップフロッ
プ144の出力が入力され、入力1451はその次の桁
のフリップフロップ144の出力が入力される。入力1
451はNOT回路1451で反転されて最下位桁のO
R回路1458を通じて最下位桁の出力1431とな
り、入力1452は下位桁側の半加算器1455で入力
1451と加算されて、その桁上げしない加算値は次の
桁のOR回路1458を通じて中間桁の出力1432と
なり、入力1453は最上位桁側の半加算器1455で
下位桁側の半加算器1455のAND回路1457から
の桁上げ値と加算されて、その桁上げしない加算値は最
上位桁のOR回路1458を通じて最上位桁の出力14
33となる。半加算器1455は周知のようにEXOR
回路1456及びAND回路1457からなる。更に、
最上位桁の半加算器1455のAND回路1457から
桁上げが出力される場合は各OR回路1458を通じて
3ビット出力1431、1432、1433として(1
11)すなわちデューティ100%を出力する。このよ
うにすれば、3ビット入力1451、1452、145
3にデューティ加算量Δαとして(001=デューティ
12.5%)だけ加算することができる。
【0024】なお、最上位桁の半加算器1455のAN
D回路1457がハイレベル(1)となる(最上位桁の
半加算器1455で桁上げ信号が生じる)のは加算回路
145の3ビット入力1451、1452、1453が
(111=デューティ100%)となった場合、すなわ
ちNOT回路1454の出力及び各半加算器1455の
EXOR回路1456の出力は(000)となってしま
う場合であるが、この時に最上位桁の半加算器1455
の桁上げ値により加算回路145の出力を(000)で
なく(111)とする。
D回路1457がハイレベル(1)となる(最上位桁の
半加算器1455で桁上げ信号が生じる)のは加算回路
145の3ビット入力1451、1452、1453が
(111=デューティ100%)となった場合、すなわ
ちNOT回路1454の出力及び各半加算器1455の
EXOR回路1456の出力は(000)となってしま
う場合であるが、この時に最上位桁の半加算器1455
の桁上げ値により加算回路145の出力を(000)で
なく(111)とする。
【0025】なお本実施例では加算回路145はラッチ
後に加算する構成としたが、当然ラッチ前に加算する構
成(図示せず)としてもよい。又、デュ−ティ記憶回路
13のカウンタ136にプリセット値としてデューティ
加算量Δαを与える構成とすれば加算回路145は不要
となる。次にパルス幅発生回路15を説明する。
後に加算する構成としたが、当然ラッチ前に加算する構
成(図示せず)としてもよい。又、デュ−ティ記憶回路
13のカウンタ136にプリセット値としてデューティ
加算量Δαを与える構成とすれば加算回路145は不要
となる。次にパルス幅発生回路15を説明する。
【0026】その入力151、152はそれぞれ基準ク
ロック回路18のクロック出力CL1、CL2からな
り、入力154はデュ−ティ加算ラッチ回路14の出力
143からなり、153がパルス幅発生回路15の出力
として、AND回路12に送られる。155はプリセッ
ト付きのカウンタ、156はAND回路、157はNA
ND回路、158はNOT回路である。カウンタ155
はビット毎に個別に設けられており、デューティ加算ラ
ッチ回路14の出力143すなわち加算済みデューティ
がカウンタ155のプリセット端子に入力154として
個別にプリセット値として入力され、カウンタ155は
入力154を基準クロック回路18の出力CL1のタイ
ミングで前記プリセット値を初期値としてカウントUP
を開始する。NAND回路157は各カウンタ155の
出力Qが全てハイレベル(1)となった時に、AND回
路156の出力を“0”にクランプして、カウンタ15
5の作動を停止させる。したがって、カウンタ154は
プリセットされた加算済みデューティに相当するバイナ
リ値からカウントを開始するとともに、このカウント期
間の間、NAND回路157はNOT回路158を通じ
てAND回路12にローレベル(0)を出力し、パワー
トランジスタ17はオフされる。そして、各カウンタ1
55の出力Qが全てハイレベル(1)となれば、カウン
トが停止し、カウンタ155の出力は全て1にクランプ
されているので、NAND回路157はNOT回路15
8を通じてAND回路12にハイレベル(1)を出力
し、パワートランジスタ17はオンされる。その後、基
準クロック回路18からクロック出力CL2がハイレベ
ル(1)を出力すると、パルス幅発生回路15の各カウ
ンタ155は全てプリセットされ、デューティ記憶回路
13の各カウンタ136もまた全てリセットされる。そ
れ以後、電気負荷に応じた発電量に到達するまでクロッ
ク出力CL2の周期で前記作動を繰り返す。
ロック回路18のクロック出力CL1、CL2からな
り、入力154はデュ−ティ加算ラッチ回路14の出力
143からなり、153がパルス幅発生回路15の出力
として、AND回路12に送られる。155はプリセッ
ト付きのカウンタ、156はAND回路、157はNA
ND回路、158はNOT回路である。カウンタ155
はビット毎に個別に設けられており、デューティ加算ラ
ッチ回路14の出力143すなわち加算済みデューティ
がカウンタ155のプリセット端子に入力154として
個別にプリセット値として入力され、カウンタ155は
入力154を基準クロック回路18の出力CL1のタイ
ミングで前記プリセット値を初期値としてカウントUP
を開始する。NAND回路157は各カウンタ155の
出力Qが全てハイレベル(1)となった時に、AND回
路156の出力を“0”にクランプして、カウンタ15
5の作動を停止させる。したがって、カウンタ154は
プリセットされた加算済みデューティに相当するバイナ
リ値からカウントを開始するとともに、このカウント期
間の間、NAND回路157はNOT回路158を通じ
てAND回路12にローレベル(0)を出力し、パワー
トランジスタ17はオフされる。そして、各カウンタ1
55の出力Qが全てハイレベル(1)となれば、カウン
トが停止し、カウンタ155の出力は全て1にクランプ
されているので、NAND回路157はNOT回路15
8を通じてAND回路12にハイレベル(1)を出力
し、パワートランジスタ17はオンされる。その後、基
準クロック回路18からクロック出力CL2がハイレベ
ル(1)を出力すると、パルス幅発生回路15の各カウ
ンタ155は全てプリセットされ、デューティ記憶回路
13の各カウンタ136もまた全てリセットされる。そ
れ以後、電気負荷に応じた発電量に到達するまでクロッ
ク出力CL2の周期で前記作動を繰り返す。
【0027】すなわち、パルス幅発生回路15は、入力
された加算済みデューティに相当するカウント値がカウ
ンタ155にプリセットされた時点からパワートランジ
スタ17をオフし、更にプリセット値からカウントが開
始されるカウンタ155のカウント値が最大値になった
時点でパワートランジスタ17をオンする。プリセット
がなされる周期(クロック出力CL2の周期)は一定で
あるので、パワートランジスタ17のオフ期間が減少
(デューティが徐々に増大)されることとなる。
された加算済みデューティに相当するカウント値がカウ
ンタ155にプリセットされた時点からパワートランジ
スタ17をオフし、更にプリセット値からカウントが開
始されるカウンタ155のカウント値が最大値になった
時点でパワートランジスタ17をオンする。プリセット
がなされる周期(クロック出力CL2の周期)は一定で
あるので、パワートランジスタ17のオフ期間が減少
(デューティが徐々に増大)されることとなる。
【0028】上記実施例では、分周パルス電圧Sbはエ
ンジン回転数に比例するとしたが、その他、エンジン回
転数の指数関数に比例させることもできる。 (実施例2)本発明の他の実施例を図4に基づいて説明
する。この実施例は、図1のエンジン回転数検出回路1
6をシュミットトリガ回路31及びF/V変換回路32
に置換し、更にエンジン温度検出回路33、掛算器3
4、V/F変換回路35を付加したものである。
ンジン回転数に比例するとしたが、その他、エンジン回
転数の指数関数に比例させることもできる。 (実施例2)本発明の他の実施例を図4に基づいて説明
する。この実施例は、図1のエンジン回転数検出回路1
6をシュミットトリガ回路31及びF/V変換回路32
に置換し、更にエンジン温度検出回路33、掛算器3
4、V/F変換回路35を付加したものである。
【0029】以下、上記変更回路部分の作動を説明す
る。シュミットトリガ回路31はエンジン回転数に比例
する周波数のパルス電圧を出力し、F/V変換回路32
はこのパルス電圧の周波数に比例するアナログ電圧V1
を出力する。一方、エンジン温度検出回路33は例え
ば、エンジン冷却水温を検出するサーミスタ及びその増
幅回路からなり、エンジン冷却水温に比例するアナログ
電圧V2を出力する。これらアナログ電圧V1、V2は
掛算器34で掛算され、その積出力電圧はマルチバイブ
レータ形式のV/F変換回路35に入力される。V/F
変換回路35は入力されるアナログ電圧V1×V2に比
例する周波数のパルス電圧をデューティ記憶加算回路1
1に出力する。
る。シュミットトリガ回路31はエンジン回転数に比例
する周波数のパルス電圧を出力し、F/V変換回路32
はこのパルス電圧の周波数に比例するアナログ電圧V1
を出力する。一方、エンジン温度検出回路33は例え
ば、エンジン冷却水温を検出するサーミスタ及びその増
幅回路からなり、エンジン冷却水温に比例するアナログ
電圧V2を出力する。これらアナログ電圧V1、V2は
掛算器34で掛算され、その積出力電圧はマルチバイブ
レータ形式のV/F変換回路35に入力される。V/F
変換回路35は入力されるアナログ電圧V1×V2に比
例する周波数のパルス電圧をデューティ記憶加算回路1
1に出力する。
【0030】したがって、この実施例では、デューティ
記憶加算回路11のデューティ増加周期はアナログ電圧
V1×V2すなわちエンジン回転数とエンジン冷却水温
とに比例することになる。尚、エンジン温度検出回路3
3はエンジン冷却水温を検出するものに限らず、励磁電
流制御装置内に設けて該装置の温度を検出する等、エン
ジンの温度を間接的に検出するものでもよい。
記憶加算回路11のデューティ増加周期はアナログ電圧
V1×V2すなわちエンジン回転数とエンジン冷却水温
とに比例することになる。尚、エンジン温度検出回路3
3はエンジン冷却水温を検出するものに限らず、励磁電
流制御装置内に設けて該装置の温度を検出する等、エン
ジンの温度を間接的に検出するものでもよい。
【0031】このようにすれば、エンジンが冷たくその
発生トルクが小さい場合には、デューティ増加率を小さ
くして発電電流の急激な増大を抑え、それによりエンジ
ンストールを防止し、更にエンジンが暖まりその発生ト
ルクが大きくなったらデューティ増加率を大きくしてバ
ッテリ3の負担を軽減し、バッテリ3の電圧低下及び寿
命劣化を抑止することができる。
発生トルクが小さい場合には、デューティ増加率を小さ
くして発電電流の急激な増大を抑え、それによりエンジ
ンストールを防止し、更にエンジンが暖まりその発生ト
ルクが大きくなったらデューティ増加率を大きくしてバ
ッテリ3の負担を軽減し、バッテリ3の電圧低下及び寿
命劣化を抑止することができる。
【図1】本発明の励磁電流制御装置の一実施例を示すブ
ロック回路図、
ロック回路図、
【図2】図1のデューティ記憶加算回路を示す回路図、
【図3】図2の回路の一部を示す回路図、
【図4】他の実施例の励磁電流制御装置を示すブロック
回路図、
回路図、
1…励磁電流制御装置、2…発電機、3…バッテリ、1
6…エンジン回転数検出回路(エンジン回転数検出手
段)、10…比較回路(比較手段)、11…デューティ
記憶加算回路(発電電流増加率規制手段)、15…パル
ス発生回路(発電電流増加率規制手段)、17…パワー
トランジスタ(スイッチング手段)
6…エンジン回転数検出回路(エンジン回転数検出手
段)、10…比較回路(比較手段)、11…デューティ
記憶加算回路(発電電流増加率規制手段)、15…パル
ス発生回路(発電電流増加率規制手段)、17…パワー
トランジスタ(スイッチング手段)
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭62−110445(JP,A)
特開 昭62−23400(JP,A)
特開 昭56−3539(JP,A)
特開 平5−227675(JP,A)
特開 昭63−206126(JP,A)
特開 平5−316667(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H02J 7/16
H02P 9/00 - 9/04
Claims (2)
- 【請求項1】バッテリ電位を所定値と比較する比較手段
と、 エンジン回転数を検出するエンジン回転数検出手段と、 エンジン低回転域において発電電流の増加率を目標レベ
ル以下に規制する発電電流増加率規制手段と、 前記比較手段から出力される比較結果及び前記発電電流
増加率規制手段から出力される信号に基づいて車両用発
電機の励磁電流を断続制御するスイッチング手段と、 を備え、 前記発電電流増加率規制手段は、エンジン低回転域にお
いて前記目標レベルをエンジン回転数に正の相関をもつ
関数値とするものであることを特徴とする車両用発電機
の励磁電流制御装置。 - 【請求項2】 バッテリ電位を所定値と比較する比較手段
と、 エンジン回転数を検出するエンジン回転数検出手段と、 エンジン低回転域において発電電流の増加率を目標レベ
ル以下に規制する発電電流増加率規制手段と、 前記比較手段から出力される比較結果及び前記発電電流
増加率規制手段から出力される信号に基づいて車両用発
電機の励磁電流を断続制御するスイッチング手段と、 を備え、 エンジン温度を検出するエンジン温度検出手段を備える
とともに、前記発電電流増加率規制手段は、エンジン低
回転域において前記目標レベルをエンジン温度に正の相
関をもつ関数値とするものであることを特徴とする車両
用発電機の励磁電流制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23972592A JP3402475B2 (ja) | 1992-09-08 | 1992-09-08 | 車両用発電機の励磁電流制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23972592A JP3402475B2 (ja) | 1992-09-08 | 1992-09-08 | 車両用発電機の励磁電流制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0690532A JPH0690532A (ja) | 1994-03-29 |
JP3402475B2 true JP3402475B2 (ja) | 2003-05-06 |
Family
ID=17049000
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23972592A Expired - Fee Related JP3402475B2 (ja) | 1992-09-08 | 1992-09-08 | 車両用発電機の励磁電流制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3402475B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1112752C (zh) * | 1998-11-18 | 2003-06-25 | 三菱电机株式会社 | 车辆交流发电机的控制装置 |
JP3997987B2 (ja) | 2003-12-25 | 2007-10-24 | 株式会社デンソー | 発電制御システム |
JP2006129680A (ja) * | 2004-11-01 | 2006-05-18 | Yamaha Motor Co Ltd | 発電機の制御装置、発電機の制御方法及び自動二輪車 |
JP4670720B2 (ja) * | 2006-04-21 | 2011-04-13 | 株式会社デンソー | 車両用発電制御装置 |
JP7195713B2 (ja) * | 2020-02-17 | 2022-12-26 | ダイハツ工業株式会社 | 車両用制御装置 |
-
1992
- 1992-09-08 JP JP23972592A patent/JP3402475B2/ja not_active Expired - Fee Related
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---|---|
JPH0690532A (ja) | 1994-03-29 |
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