JP2999172B2 - 自己整合された局所的相互接続及びコンタクトを行うための製造方法 - Google Patents

自己整合された局所的相互接続及びコンタクトを行うための製造方法

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JP2999172B2
JP2999172B2 JP10092062A JP9206298A JP2999172B2 JP 2999172 B2 JP2999172 B2 JP 2999172B2 JP 10092062 A JP10092062 A JP 10092062A JP 9206298 A JP9206298 A JP 9206298A JP 2999172 B2 JP2999172 B2 JP 2999172B2
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体の製造方法
に関し、より詳細には、自己整合された局所的相互接続
(local interconnection)及びコンタクト(SALIC)技術
に関するものである。この技術は、局所的相互接続プロ
セスと、自己整合された、ボーダーレスコンタクト(bor
derless contacts)プロセスとを一体化するものであ
る。
【0002】
【従来の技術】集積回路(IC)における素子の集積度が
増加するにつれて、金属酸化物半導体(MOS)トラン
ジスタの素子におけるソース/ドレイン領域の抵抗も同
時に増加する。ソース/ドレイン領域の抵抗は、MOS
トランジスタのチャネルの抵抗とほとんど同じであるか
ら、金属層とMOSトランジスタとの間の浅い接合を一
体化させるように、ソース/ドレイン領域のシート抵抗
を減少させるための自己整合されたサリサイド(SAL
ICIDE)プロセスが用いられる。サリサイドプロセ
スは、最近では、超大規模集積(VLSI)素子の製造
プロセスに適用されている。
【0003】さらに、集積回路の密度を増加させるため
の要求と素子のサイズを減少させる要求とが必要となっ
た際に、ディープサブミクロンプロセスの素子におい
て、N+/P+ポリデュアルゲート(poly dual
gate)のようなデュアルゲートが用いられる。よ
り良い特性を得るために、素子のドープされたポリゲー
ト層を被覆するために、タングステンシリサイド(WS
X)層が用いられる。同時に、タングステンシリサイ
ド層とポリゲート層とを形成することによって、ポリシ
リサイドゲートが形成される。
【0004】図1から図4までは、従来の自己整合され
たシリサイドの製造プロセスを示している。まず第1
に、図1を参照すると、シリコンの基板10が存在す
る。このシリコンの基板10は、浅いトレンチ絶縁領域
11とゲート酸化膜12aとポリゲート層13aとを有
している。浅いトレンチ絶縁領域11は、複数の工程に
よって形成される。第1に、基板10中に、浅いトレン
チが形成される。次いで、浅いトレンチは、例えば、二
酸化珪素で満たされる。最後に、異方性ドライエッチン
グ法により、浅いトレンチ絶縁領域11が形成される。
結果として、全ての、2つの浅いトレンチ絶縁領域11
の間には、それぞれ、1つのトランジスタ素子のための
活性領域9が形成される。
【0005】さらに、ゲート酸化膜12aが、例えば、
二酸化珪素によって形成される。ポリゲート膜13a
は、例えば、減圧化学気相法によって形成される。ポリ
ゲート膜13aの厚さは、約2000オングストローム
から3500オングストロームの間である。
【0006】図2を参照すると、ポリゲート膜13a
は、タングステンシリサイド層14aによって覆われて
いる。タングステンシリサイド層14aは、減圧化学気
相堆積(LPCVD)プロセスによって形成可能であ
る。ここで、反応は、例えば六フッ化タングステン(W
6)とシランとの混合ガスによって、約300℃から
400℃の温度において行われる。タングステンシリサ
イド層14aの厚さは、約400オングストロームから
800オングストロームの間である。次いで、窒化珪素
層15aが、タングステンシリサイド層14a上に堆積
されることによって形成される。窒化珪素層15aを形
成する方法は、例えば、減圧CVD法である。
【0007】次いで、図3を参照するとゲート電極1
3’の構造が、従来と同じフォトリソグラフィー法とエ
ッチング法とによって、基板10上に形成される。前記
の方法によって、ゲート酸化膜12aとポリゲート層1
3aとタングステンシリサイド層14aと窒化珪素層1
5aとが形成される。ゲート電極13’は、ゲート酸化
膜12bとポリゲート層13bとタングステンシリサイ
ド層14bと窒化珪素15bとを含む。
【0008】図4を参照して、ゲート電極13’の側壁
の周りには、スペーサ16が形成される。次いで、自己
整合されたシリサイド17が、基板10の表面部分に形
成される。自己整合されたシリサイド17は、第1に、
シリコン10上にスパッタリングによりチタン層を形成
することにより形成可能である。次いで、チタン層と基
板10の露出部との界面において、例えば、急速加熱酸
化法のような方法により、シリサイド17が形成され
る。
【0009】一方、半導体素子の集積度が増加した時
に、チップの表面には、素子の内側で相互接続を行うた
めの十分な領域を形成することができなくなってきた。
素子の内部において相互接続を行うための要求の増加に
追い付くために、特に、複雑なIC製品、例えば、マイ
クロプロセッサーにおいて、最近では、2以上の金属層
の相互接続が、集積回路に設けられるようになってい
る。マイクロプロセッサー用の素子においては、素子の
相互接続のために、4又は5の金属層でさえも設けられ
る。
【0010】図5から図8までを参照して、素子中の局
所領域に局所的に相互接続する従来の製造プロセスを示
す。図5を参照すると、基板20が示されており、この
基板20は、メモリセルの範囲を形成する浅いトレンチ
絶縁領域21を有している。さらに、基板20は、ゲー
ト酸化膜22とゲート酸化膜22上に形成された第1の
ゲート電極23及び第2のゲート電極24と、第1のゲ
ート電極23及び第2のゲート電極24の側壁の周りに
形成されたスペーサ25と、によって覆われている。第
1のゲート電極23と第2のゲート電極24とは、例え
ば、不純物がドープされたポリシリコンで形成される。
スペーサ25は、例えば、二酸化珪素で形成されてい
る。
【0011】次に、図6を参照すると、自己整合された
シリサイドを形成するプロセス(サリサイド:SALI
CIDE)が行われている。サリサイドプロセスを行う
前に、ゲート酸化膜22のうち露出された部分が除去さ
れる。このプロセスには、例えば、第1に、第1のゲー
ト電極23と第2のゲート電極24とゲート酸化膜22
との上に金属層が堆積される工程が含まれる。金属層
は、例えば、DCマグネトロンスパッタリングによって
堆積されるチタン層である。金属層の厚さは、好ましく
は、約200オングストロームから1000オングスト
ロームの間である。次いで、チタン層が、第1のゲート
電極23と第2のゲート電極24と基板20の露出され
た部分との表面で反応し、高温においてシリサイド26
を生成する。このシリサイドは、例えば、チタンシリサ
イド(TiSi2)である。
【0012】図7を参照して、窒化チタン層27aが、
反応性スパッタリングによって基板20上に堆積され、
第1のゲート電極23と第2のゲート電極24とスペー
サ25とを覆う。反応性スパッタリング堆積法では、金
属ターゲットとしてチタンを用いる。衝撃によりスパッ
タされたイオンは、アルゴンと窒素とによって満たされ
た雰囲気中でプラズマ状態の窒素と反応して、窒化チタ
ン(TiN)を生成する。次いで、フォトレジスト層2
8が、基板20上に形成される。ここで、フォトレジス
ト層28が、基板20の一部を覆うように形成される。
例えば、図7においては、第1のゲート電極23の表面
上と第2のゲート電極24の半分の表面上に位置する窒
化チタン層27aの一部が露出されている。
【0013】図8を参照すると、フォトレジスト層28
によって覆われていない露出された窒化チタン27a
は、エッチングにより取り除かれ、これにより、残りの
窒化チタン層27bが形成される。次いで、後続の製造
プロセスにおいて、フォトレジスト層28を取り除くこ
とによって、局所的な相互接続のための前半のプロセス
が行われる。素子を完成させるための後半のプロセス
は、当業者によれば、簡単に実施可能である。
【0014】しかしながら、ロジック(LOGIC)技
術において、自己整合されたボーダーレスコンタクト
(self−aligned, borderless
contacts)と局所的な相互接続(LI)とを
同時に提供するのは困難である。ロジック(LOGI
C)技術においては、ロジック(LOGIC)の自己整
合チタンシリサイド(SALICIDE)プロセスモデ
ュールとN+/P+ポリデュアルゲートプロセスモジュ
ールとを両立させる必要がある。従来の製造プロセスに
おいては、ロジック(logic)サリサイド基礎プロ
セスとN+/P+ポリの基礎プロセスとの中に、サリサ
イドプロセスとLIとを一体化するのは困難であった。
【0015】
【発明が解決しようとする課題】従って、本発明の目的
は、自己整合されたボーダーレスコンタクトと局所的な
相互接続とを一体化したプロセスを用いて、半導体素子
を製造する方法を提供することである。
【0016】さらに本発明のもう一つの目的は、ロジッ
ク(LOGIC)自己整合チタンシリサイド(SALI
CIDE)プロセスモデュールとN+/P+ポリデュア
ルゲートプロセスモジュールとを両立させる方法を提供
することである。すなわち、本発明は、自己整合された
ボーダーレスコンタクトと局所的相互接続(LI)とを
同時に形成するロジック(logic)技術のための、
自己整合された局所的相互接続及びコンタクト(SAL
IC)の方法を提供することである。
【0017】
【課題を解決するための手段】本発明の前述の目的及び
他の目的は、自己整合されたボーダーレスコンタクト及
び局所的相互接続を行うための製造方法である。この製
造方法は、複数の浅いトレンチ絶縁層を有する基板を形
成する工程を含み、この浅いトレンチ絶縁層は、少なく
とも、局所的相互接続領域と活性領域との境界を形成す
るために用いられる。
【0018】次に、第1のゲート電極と第2のゲート電
極とが、それぞれ、局所的相互接続領域と活性領域との
上に形成される。第1のゲート電極と第2のゲート電極
とは、それぞれ、ゲート酸化膜とゲート酸化膜上のポリ
シリコン層とシリサイド層と第1の絶縁層とを有してい
る。
【0019】次に、第1のゲート電極と第2のゲート電
極とをマスクとして用いて、イオン注入法により、基板
中に複数のソース/ドレイン領域が形成される。第1の
スペーサが第1のゲート電極の周りに、第2のスペーサ
が第2のゲート電極の周りに形成される。次いで、第1
のゲート電極の一部と第1のスペーサの一部とがエッチ
ングにより除去され、第1のゲート電極のシリサイド層
の一部を露出させる。次いで、ゲート酸化膜のうち露出
された部分が取り除かれる。
【0020】次に、自己整合されたシリサイド層が、ソ
ース/ドレイン領域の露出された表面上に形成される。
次いで、第2の絶縁層(isolation layer)が形成され、
この第2の絶縁層の上に誘電体層(dielectric layer)が
形成される。第2の絶縁膜と誘電体層とは、局所的相互
接続領域上に第1の開口を有しており、かつ、活性領域
の上に第2の開口を有している。第1の開口は、第1の
ゲート電極と、シリサイド層と、第1のスペーサと、第
1の電極の周りのソース/ドレイン領域の表面上の自己
整合されたシリサイド層との一部を露出させるために用
いられる。第2の開口は、第2のゲート電極と、第2の
スぺーサと、第2の電極の周りのソース/ドレイン領域
の表面上の自己整合されたシリサイド層とを露出するた
めに用いられる。
【0021】上述の方法によって、半導体素子の自己整
合されたボーダーレスコンタクト及び局所的相互接続
が、一体化されたプロセスによって製造される。この方
法は、ロジック(LOGIC)の自己整合されたチタン
シリサイド(SALICIDE)プロセスモデュールと
N+/P+ポリ・デュアルゲートプロセスモジュールと
を両立させるものである。すなわち、本発明は、自己整
合されたボーダーレスコンタクトと局所的相互接続(L
I)とを同時に形成するための、ロジック(logi
c)技術用の、自己整合された局所的相互接続及びコン
タクト(SALIC)方法を提供するものである。
【0022】
【発明の実施の形態】本発明は、添付図面を参照し、以
下の好ましい実施の形態についての詳細な説明により、
さらに完全に理解することができる。
【0023】図1から図4までは、自己整合されたシリ
サイドの製造において用いられる従来の手順によるプロ
セス工程から選択された各工程を説明するための断面図
である。図5から図8までは、局所的相互接続の製造に
おいて用いられる従来の手順によるプロセス工程のうち
から選択された各工程を説明するための断面図である。
【0024】図9から図16までは、本発明の好ましい
実施の形態として示した手順によるプロセス工程のうち
から選択された各工程を説明するための断面図である。
【0025】本発明は、半導体素子において、自己整合
されたボーダーレスコンタクトと局所的相互接続とを、
一体化されたプロセスによって製造するための新規な方
法を提供するものである。この新規な方法は、ロジック
(LOGIC)の自己整合されたチタンシリサイド(S
ALICIDE)プロセスモジュールとN+/P+ポリ
デュアルゲートプロセスモデュールとを両立可能とする
ものである。すなわち、本発明は、ロジック(logi
c)技術のための自己整合された局所的相互接続及びコ
ンタクト(SALIC)方法を提供するものである。前
記のロジック(logic)技術は、自己整合されたボ
ーダーレスコンタクトと局所的相互接続(LI)とを同
時に形成する技術である。
【0026】図9から図16までは、本発明の好ましい
実施の形態として示した一連のプロセス工程中から選択
された断面図を示している。その中には、自己整合され
た局所的相互接続及びコンタクト(SALIC)技術が
導入されている。図9を参照すると、基板30と、基板
中に形成された浅いトレンチ絶縁領域31とが示されて
いる。浅いトレンチ絶縁領域31は、例えば、酸化珪素
(SiO2)で埋められている。半導体素子の活性領域
と局所的相互接続領域とが、浅いトレンチ領域31の
間、例えば図9に示されるように、活性領域9’と局所
的相互接続領域9”との間に形成されている。次いで、
ゲート酸化膜32と、例えば N+/P+ポリデュアル
ゲート層33のようなポリシリコン層と、例えばTiS
2層34のようなシリサイド層と、例えば窒化珪素層
35のような絶縁層とが基板30上に順次形成される。
【0027】図10を参照して、 N+/P+ポリデュ
アルゲート層33とTiSi2層34と窒化珪素層35
との積層構造が、ゲート電極を形成するための従来と同
じフォトリソグラフィ工程とエッチング工程とによって
形成される。例えば、上記のゲート電極は、局所的相互
接続領域9”上の第1のゲート電極3a及び活性領域
9’上の第2のゲート電極である。第1のゲート電極3
aは、N+/P+デュアルゲート層33aとTiSi2
層34aと窒化珪素層35aとである。第2のゲート電
極3bは、 N+/P+デュアルゲート層33bとTi
Si2層34bと窒化珪素層35bとである。第1のゲ
ート電極3aと第2のゲート電極3bとは、それぞれ、
同一の素子の中の異なる領域に、局所的相互接続を形成
するためのゲート構造と自己整合されたシリサイドのた
めのゲート構造とを同時に形成するためのゲート電極で
あるとみなされる。
【0028】図11を参照すると、ソース/ドレイン領
域36は、イオン注入により第1のゲート電極3aと第
2のゲート電極3bとの真下の領域の近傍における基板
中に形成される。次いで、ゲート電極の側壁の周りに、
スペーサが形成される。図11に示されるように、第1
のゲート電極3aの周りには、第1のスペーサ37a・
37bが、第2のゲート電極3bの周りには、第2のス
ペーサ37c・37dが、それぞれ、形成される。スペ
ーサ37a・37b及びスペーサ37c・37dは、例
えば窒化珪素によって形成される。
【0029】図12を参照すると、フォトレジスト層3
8aが、基板30の上に形成される。フォトレジスト層
38aは、第1の開口39を有しており、この第1の開
口は、窒化珪素層35aの表面のうちの約半分の部分と
スペーサ37aとゲート酸化膜32の一部とを露出す
る。開口39は、局所的相互接続領域9”の一部を露出
させ、かつ、素子中での局所的相互接続の形成プロセス
をうまく実行するために用いられる。
【0030】次に、露出された窒化珪素層35aとこの
窒化珪素層35aの近傍の露出されたスペーサ37aの
水平部分とが、例えば、ゲート酸化膜層32をエッチン
グ停止層として用いるとともに、TiSi2層34aを
エッチング終了ポイントとして用いることにより、異方
性エッチングによって取り除かれる。図13に示される
ように、窒化珪素35cとスペーサ層37eとが、前述
のエッチングプロセスによって形成される。次いで、フ
ォトレジスト層38aが除去される。ゲート酸化膜層3
2のうち露出された部分が、ゲート酸化膜層32aを形
成するために、例えばウェットエッチング法によって除
去される。
【0031】次に図14を参照すると、ソース/ドレイ
ン領域の表面に形成されたシリサイド42a,42b及
び42cを形成するために、自己整合されたシリサイド
を形成するための従来の方法が用いられる。シリサイド
42a・42b・42cは、例えば、TiSi2によっ
て形成される。次いで、例えば、第2の絶縁膜が、基板
30上に堆積される。例えば、基板30上に窒化珪素層
44が形成される。窒化珪素層44は、後続のプロセス
において用いられるプラズマによって引き起こされるダ
メージから素子を保護するためのバリア層として用いら
れる。
【0032】次いで、基板30上に、層間誘電体(IL
D)層43が、窒化珪素層44を覆うように形成され
る。次いで、フォトレジスト層38bが、ILD層43
の上に形成される。フォトレジスト層38bは、第2の
開口40と第3の開口41とを有している。第2の開口
40と第3の開口41とは、それぞれ、活性領域上と局
所的相互接続領域上とに設けられている。
【0033】図15を参照して、基板30上を覆う全体
のILD層43は、窒化珪素層44をエッチング停止層
として用い、露出されたILD層43をエッチングによ
り取り除くことで、ILD層43aに変化する。ILD
層43aは、開口40aと開口41aとを有している。
開口40aは、窒化珪素層35cの一部と、TiSi2
層34aの一部と、スペーサ37eと、シリサイド42
aの一部と、を露出する。従って、開口41aは、ボー
ダーレスコンタクト領域41’を露出する。ボーダーレ
スコンタクト領域41’は、浅いトレンチ絶縁領域31
の一部と、窒化珪素層35bの一部と、シリサイド42
bの一部とを有している。次いで、フォトレジスト層3
8bが除去される。
【0034】上記の説明によれば、開口40aは、局所
的相互接続を形成するために用いられ、開口41aは、
自己整合され、かつ、ボーダーレスコンタクトのために
用いられる。
【0035】図16を参照して、バリア/接着剤層45
が、基板30の上に堆積される。露出された部分、すな
わち、開口40a中の窒化珪素層35cと、TiSi2
層34aと、スペーサ層37eと、シリサイド42a層
の露出された部分と、開口41a中の浅いトレンチ絶縁
領域31と窒化珪素層35bとシリサイド42bとがバ
リア/接着剤層45で覆われる。開口40aと開口41
aとの側壁もまた、バリア/接着剤層45で覆われる。
バリア/接着剤層45は、例えばチタンと窒化チタンと
で形成される。
【0036】次いで、バリア/接着剤層45を覆うため
に、被覆用タングステン層46が、ILD層43aの開
口40aと開口41aとを埋めるように基板30上に形
成される。被覆用タングステン層46は、例えば、化学
気相堆積によって形成される。化学的機械的研磨(CM
P)が、バリア/接着剤層45とタングステン層46と
ILD層43aとを平坦化するために行われる。合金
層、例えばAl−Cu層47が、素子中において、多層
の相互接続を形成するために、基板30上、すなわちI
LD層43aとタングステン層46との上に形成され
る。後続の素子製造工程は、従来と同じ方法で行うこと
ができる。
【0037】上述の好ましい実施の形態によれば、本発
明は、新規な方法、すなわち、自己整合されたボーダー
レスコンタクト及び局所的な相互接続を一体化されたプ
ロセスにより行うような、半導体素子を製造する方法を
提供するものである。
【0038】本発明のプロセスを用いることにより、い
くつかの好ましい利点が生じる。例えば、本発明の方法
は、ロジック(LOGIC)自己整合チタンシリサイド
(SALICIDE)プロセスモデュールとN+/P+
ポリデュアルゲートプロセスモデュールとを両立可能と
するものであるから、これらのプロセスモデュールは、
ロジック(logic)テクノロジーのための自己整合
された局所的相互接続及びコンタクト(SALIC)法
と自己整合されたボーダーレスコンタクトと局所的相互
接続(LI)とを同時に形成する方法である。従って、
本発明の方法は、製造時間の浪費を減少させ、かつ、製
造効率をも促進させるものでもある。
【0039】本発明については、好ましい実施の形態を
例示的に説明してきた。しかしながら、本発明の範囲
は、開示された実施の形態に限定されるものではない。
反対に、本発明は、様々な変形と類似の装置とを含むも
のである。従って、クレームの範囲は、そのような全て
の変形と類似の装置とを包含するように、最も広い解釈
と一致するものである。
【図面の簡単な説明】
【図1】 自己整合されたシリサイドの製造において用
いられる従来の手順によるプロセス工程のうち選択され
た工程を説明するための断面図である。
【図2】 自己整合されたシリサイドの製造において用
いられる従来の手順によるプロセス工程のうち選択され
た工程を説明するための断面図である。
【図3】 自己整合されたシリサイドの製造において用
いられる従来の手順によるプロセス工程のうち選択され
た工程を説明するための断面図である。
【図4】 自己整合されたシリサイドの製造において用
いられる従来の手順によるプロセス工程のうち選択され
た工程を説明するための断面図である。
【図5】 局所的相互接続の製造において用いられる従
来の手順によるプロセス工程のうち選択された工程を説
明するための断面図である。
【図6】 局所的相互接続の製造において用いられる従
来の手順によるプロセス工程のうち選択された工程を説
明するための断面図である。
【図7】 局所的相互接続の製造において用いられる従
来の手順によるプロセス工程のうち選択された工程を説
明するための断面図である。
【図8】 局所的相互接続の製造において用いられる従
来の手順によるプロセス工程のうち選択された工程を説
明するための断面図である。
【図9】 本発明の好ましい実施の形態として示した手
順によるプロセス工程のうち選択された工程を説明する
ための断面図である。
【図10】 本発明の好ましい実施の形態として示した
手順によるプロセス工程のうち選択された工程を説明す
るための断面図である。
【図11】 本発明の好ましい実施の形態として示した
手順によるプロセス工程のうち選択された工程を説明す
るための断面図である。
【図12】 本発明の好ましい実施の形態として示した
手順によるプロセス工程のうち選択された工程を説明す
るための断面図である。
【図13】 本発明の好ましい実施の形態として示した
手順によるプロセス工程のうち選択された工程を説明す
るための断面図である。
【図14】 本発明の好ましい実施の形態として示した
手順によるプロセス工程のうち選択された工程を説明す
るための断面図である。
【図15】 本発明の好ましい実施の形態として示した
手順によるプロセス工程のうち選択された工程を説明す
るための断面図である。
【図16】 本発明の好ましい実施の形態として示した
手順によるプロセス工程のうち選択された工程を説明す
るための断面図である。
【符号の説明】
3a 第1のゲート電極 3b 第2のゲート電極 30 基板 31 浅いトレンチ絶縁領域 9’ 活性領域 9” 局所的相互接続領域 32 ゲート酸化膜層 33 N+/P+ポリデュアルゲート層 34 TiSi2層 35 窒化珪素層 36 ソース/ドレイン層 37a、37b 第1のスペーサ層 37c、37d 第2のスペーサ層 38a フォトレジスト 39 開口 42 シリサイド 43 ILD層 44 窒化珪素層 45 バリア/接着剤層 46 タングステン層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 21/28 301 H01L 21/768 H01L 21/822 H01L 27/04

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項1】 少なくとも局所的相互接続領域と活性領
    域とを形成するために用いられる複数の浅いトレンチ絶
    縁層を有する基板を形成し、 前記局所的相互接続領域と前記活性領域との上に、それ
    ぞれ第1のゲート電極と第2のゲート電極とが形成さ
    れ、前記第1のゲート電極と前記第2のゲート電極と
    は、それぞれ、ゲート酸化膜と該ゲート酸化膜上のポリ
    シリコン層とシリサイド層と第1の絶縁層とを有してお
    り、 前記第1のゲート電極と前記第2のゲート電極とをマス
    クとして用いて、イオン注入により前記基板中に複数の
    ソース/ドレイン領域を形成し、 前記第1のゲート電極と前記第2のゲート電極との周り
    に、それぞれ、第1のスペーサと第2のスペーサとを形
    成し、 前記第1のゲート電極のシリサイド層の一部を露出する
    ために、前記第1のゲート電極の一部と前記第1のスペ
    ーサの一部とをエッチングし、 前記ゲート酸化膜の露出された部分を除去し、 前記ソース/ドレイン領域の表面上に、自己整合された
    シリサイドを形成し、 次いで、第2の絶縁層を形成し、該第2の絶縁層上の誘
    電体層を形成し、 前記第2の絶縁層と前記誘電体層とは、局所的相互接続
    領域の上に第1の開口を有するとともに、活性領域の上
    に第2の開口を有しており、 前記第1の開口は、前記第1のゲート電極と、前記シリ
    サイド層と、前記第1のスペーサと、前記第1の電極の
    周りのソース/ドレイン領域の表面上の自己整合された
    シリサイドとの各一部を露出するために用いられ、か
    つ、 前記第2の開口は、第2のゲート電極と、前記第2のス
    ペーサと、前記第2の電極の周りのソース/ドレイン領
    域の表面上に自己整合されたシリサイドとの各一部を露
    出するために用いられ、それによって、 自己整合されたボーダーレスコンタクトと局所的相互接
    続とが、前記基板上に形成されることを特徴とした自己
    整合されたボーダーレスコンタクト及び局所的相互接続
    を行うための製造方法。
  2. 【請求項2】 さらに、前記第1の開口と前記第2の開
    口の側壁と底部との上には、バリア/接着剤層が形成さ
    れ、次いで、 前記第1の開口と第2の開口を埋めるために、前記基板
    上にプラグ層が形成されることを特徴とする請求項1に
    記載の自己整合されたボーダーレスコンタクト及び局所
    的相互接続を行うための製造方法。
  3. 【請求項3】 前記バリア/接着剤層は、Ti/TiN
    層であることを特徴とする請求項2に記載の自己整合さ
    れたボーダーレスコンタクト及び局所的相互接続を行う
    ための製造方法。
  4. 【請求項4】 前記Ti/TiN層は、蒸着により形成
    されることを特徴とする請求項3に記載の自己整合され
    たボーダーレスコンタクト及び局所的相互接続を行うた
    めの製造方法。
  5. 【請求項5】 前記プラグ層は、タングステンであるこ
    とを特徴とする請求項4に記載の自己整合されたボーダ
    ーレスコンタクト及び局所的相互接続を行うための製造
    方法。
  6. 【請求項6】 前記シリサイド層は、TiSi2である
    ことを特徴とする請求項1に記載の自己整合されたボー
    ダーレスコンタクト及び局所的相互接続を行うための製
    造方法。
  7. 【請求項7】 前記シリサイド層は、蒸着により形成さ
    れることを特徴とする請求項6に記載の自己整合された
    ボーダーレスコンタクト及び局所的相互接続を行うため
    の製造方法。
  8. 【請求項8】 前記第1の絶縁層と前記第2の絶縁層と
    は、二酸化珪素であることを特徴とする請求項1に記載
    の自己整合されたボーダーレスコンタクト及び局所的相
    互接続を行うための製造方法。
  9. 【請求項9】 前記第1のスペーサと前記第2のスペー
    サとは、窒化珪素であることを特徴とする請求項1に記
    載の自己整合されたボーダーレスコンタクト及び局所的
    相互接続を行うための製造方法。
  10. 【請求項10】 前記ゲート酸化膜は、ウェットエッチ
    ング法により除去されることを特徴とする請求項1に記
    載の自己整合されたボーダーレスコンタクト及び局所的
    相互接続を行うための製造方法。
  11. 【請求項11】 前記自己整合されたシリサイドの形成
    工程は、前記基板上に金属層を形成し、 自己整合されたシリサイドを生成するために、前記金属
    層が所定の温度において前記ソース/ドレイン領域の露
    出された表面と反応することにより形成されることを特
    徴とする請求項1に記載の自己整合されたボーダーレス
    コンタクト及び局所的相互接続を行うための製造方法。
  12. 【請求項12】 複数の浅いトレンチ絶縁領域を有する
    基板が形成され、前記浅いトレンチ絶縁層は、少なくと
    も、局所的相互接続領域及び活性領域を形成するために
    用いられ、 第1のゲート電極と第2のゲート電極とを、局所的相互
    接続領域と活性領域との上に、それぞれ形成し、 前記第1のゲート電極と前記第2のゲート電極とは、そ
    れぞれ、ゲート酸化膜と該ゲート酸化膜の上のポリシリ
    コン層とシリサイド層と第1の絶縁層とを有しており、 前記第1のゲート電極と前記第2のゲート電極とをマス
    クとした用いたイオン注入によって、前記基板中に複数
    のソース/ドレイン領域を形成し、 前記第1のゲート電極と前記第2のゲート電極との周り
    に、それぞれ第1のスペーサと第2のスペーサとを形成
    し、 前記第1のゲート電極のシリサイド層の一部を露出する
    ために、前記第1のゲート電極の一部と前記第1のスぺ
    ーサの一部とをエッチングし、 前記ゲート酸化膜の一部を除去し、 前記ソース/ドレイン領域の表面上に自己整合されたシ
    リサイド層を形成し、 第2の絶縁層と該第2の絶縁層上の誘電体層とを形成
    し、前記第2の絶縁層と前記誘電体層とは、局所的相互
    接続領域の上に第1の開口を有するとともに、活性領域
    の上に第2の開口を有しており、前記第1の開口は、前
    記第1のゲート電極の一部とシリサイド層と第1のズペ
    ーサと第1の電極の周りの前記ソース/ドレイン領域の
    表面上の自己整合されたシリサイド層とを露出するため
    に用いられ、かつ、 前記第2の開口は、前記第2のゲート電極の一部と第2
    スペーサと第2の電極の周りの前記ソース/ドレイン領
    域の表面上の自己整合されたシリサイド層とを露出する
    ために用いられ、 前記第1の開口と前記第2の開口との側壁上及び底部上
    にバリア/接着剤層を形成し、次いで、 前記第1の開口と前記第2の開口とを埋めるために、前
    記基板の上にプラグ層を形成することを特徴とする自己
    整合されたボーダーレスコンタクト及び局所的相互接続
    を行うための製造方法。
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