JP2783115B2 - ＢｉＣＭＯＳ論理回路 - Google Patents
ＢｉＣＭＯＳ論理回路Info
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- JP2783115B2 JP2783115B2 JP5062656A JP6265693A JP2783115B2 JP 2783115 B2 JP2783115 B2 JP 2783115B2 JP 5062656 A JP5062656 A JP 5062656A JP 6265693 A JP6265693 A JP 6265693A JP 2783115 B2 JP2783115 B2 JP 2783115B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- output terminal
- terminal
- logic circuit
- channel mos
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ論理回路とバ
イポーラトランジスタとを組み合わせたＢｉＣＭＯＳ論
理回路に関し、特に出力の立ち下がり特性を高速化した
ＢｉＣＭＯＳ論理回路に関する。
イポーラトランジスタとを組み合わせたＢｉＣＭＯＳ論
理回路に関し、特に出力の立ち下がり特性を高速化した
ＢｉＣＭＯＳ論理回路に関する。
【０００２】
【従来の技術】図４は、従来のＢｉＣＭＯＳ論理回路の
回路図である。ＢｉＣＭＯＳインバータは、ＣＭＯＳイ
ンバータを構成する入力側トランジスタ対とバイポーラ
トランジスタを含む出力側トランジスタ対とを有する
が、図４に示されるように、入力側トランジスタ対は、
ｐチャネルＭＯＳトランジスタＭ１とｎチャネルＭＯＳ
トランジスタＭ２とから構成され、出力側トランジスタ
対は、ｎｐｎ型バイポーラトランジスタＱ１とｎチャネ
ルＭＯＳトランジスタＭ３とから構成される。
回路図である。ＢｉＣＭＯＳインバータは、ＣＭＯＳイ
ンバータを構成する入力側トランジスタ対とバイポーラ
トランジスタを含む出力側トランジスタ対とを有する
が、図４に示されるように、入力側トランジスタ対は、
ｐチャネルＭＯＳトランジスタＭ１とｎチャネルＭＯＳ
トランジスタＭ２とから構成され、出力側トランジスタ
対は、ｎｐｎ型バイポーラトランジスタＱ１とｎチャネ
ルＭＯＳトランジスタＭ３とから構成される。
【０００３】この回路の入力端子ＩＮに入力データＤin
として“１”（ハイレベル信号）が入力されると、トラ
ンジスタＭ１がオフし、トランジスタＭ２、Ｍ３がオン
する。トランジスタＭ１がオフし、トランジスタＭ２が
オンしたことによりトランジスタＭ１、Ｍ２のドレイン
の接続された節点Ｎ１がローレベルとなってバイポーラ
トランジスタＱ１はオフする。トランジスタＱ１がオフ
し、トランジスタＭ３がオンしたことにより出力端子Ｏ
ＵＴの出力状態ははローレベルとなる（出力データＤou
t ＝“０”）。このとき出力端子ＯＵＴに接続された負
荷容量Ｃ１に充電されていた電荷はトランジスタＭ３を
介してグランドへ引き抜かれる。
として“１”（ハイレベル信号）が入力されると、トラ
ンジスタＭ１がオフし、トランジスタＭ２、Ｍ３がオン
する。トランジスタＭ１がオフし、トランジスタＭ２が
オンしたことによりトランジスタＭ１、Ｍ２のドレイン
の接続された節点Ｎ１がローレベルとなってバイポーラ
トランジスタＱ１はオフする。トランジスタＱ１がオフ
し、トランジスタＭ３がオンしたことにより出力端子Ｏ
ＵＴの出力状態ははローレベルとなる（出力データＤou
t ＝“０”）。このとき出力端子ＯＵＴに接続された負
荷容量Ｃ１に充電されていた電荷はトランジスタＭ３を
介してグランドへ引き抜かれる。
【０００４】入力端子ＩＮに入力されるデータＤinが
“０”（ローレベル信号）に変わると、トランジスタＭ
１がオンし、トランジスタＭ２、Ｍ３がオフする。トラ
ンジスタＭ１がオンし、トランジスタＭ２がオフしたこ
とにより、節点Ｎ１がハイレベルとなってバイポーラト
ランジスタＱ１がオンし、出力端子ＯＵＴに接続された
負荷容量Ｃ１をハイレベルに充電する。
“０”（ローレベル信号）に変わると、トランジスタＭ
１がオンし、トランジスタＭ２、Ｍ３がオフする。トラ
ンジスタＭ１がオンし、トランジスタＭ２がオフしたこ
とにより、節点Ｎ１がハイレベルとなってバイポーラト
ランジスタＱ１がオンし、出力端子ＯＵＴに接続された
負荷容量Ｃ１をハイレベルに充電する。
【０００５】上記のＢｉＣＭＯＳインバータは、ＣＭＯ
Ｓインバータと異なり出力の立ち上がり時には電流供給
能力の高いバイポーラトランジスタで負荷容量を充電す
るため、高速動作が可能であるが、しかし、出力の立ち
下がり時には立ち上がり時程の高速性は得られない。そ
こで、従来より立ち下がり時の特性を改善するための提
案がいくつかなされてきた。図５は、特開昭６２−４２
６１６号公報において提案されたＢｉＣＭＯＳ論理回路
の回路図である。
Ｓインバータと異なり出力の立ち上がり時には電流供給
能力の高いバイポーラトランジスタで負荷容量を充電す
るため、高速動作が可能であるが、しかし、出力の立ち
下がり時には立ち上がり時程の高速性は得られない。そ
こで、従来より立ち下がり時の特性を改善するための提
案がいくつかなされてきた。図５は、特開昭６２−４２
６１６号公報において提案されたＢｉＣＭＯＳ論理回路
の回路図である。
【０００６】この回路は、図４に示された標準的なＢｉ
ＣＭＯＳインバータに、ゲートが入力端子ＩＮに接続さ
れ、トランジスタＱ１のベース−エミッタ間をシャント
するｎチャネルＭＯＳトランジスタＭ６を付加したもの
である。この回路では、入力データＤinが“０”から
“１”へと変化すると、トランジスタＱ１がオフ、トラ
ンジスタＭ３がオンへと切り替わるが、このときトラン
ジスタＭ６がオンしてトランジスタＱ１のベース−エミ
ッタ間をシャントしてこのトランジスタのターンオフ動
作を速める。これによりこのインバータの立ち下がり速
度の改善が図られる。このときの各部の電圧、電流のシ
ミュレーション結果を図６に示す。同図では、図５の矢
印方向の電流を正としている。
ＣＭＯＳインバータに、ゲートが入力端子ＩＮに接続さ
れ、トランジスタＱ１のベース−エミッタ間をシャント
するｎチャネルＭＯＳトランジスタＭ６を付加したもの
である。この回路では、入力データＤinが“０”から
“１”へと変化すると、トランジスタＱ１がオフ、トラ
ンジスタＭ３がオンへと切り替わるが、このときトラン
ジスタＭ６がオンしてトランジスタＱ１のベース−エミ
ッタ間をシャントしてこのトランジスタのターンオフ動
作を速める。これによりこのインバータの立ち下がり速
度の改善が図られる。このときの各部の電圧、電流のシ
ミュレーション結果を図６に示す。同図では、図５の矢
印方向の電流を正としている。
【０００７】
【発明が解決しようとする課題】図５に記載されたＢｉ
ＣＭＯＳ論理回路の改善例では、付加されたｎチャネル
ＭＯＳトランジスタが有効に働いていないために、十分
な高速化は達成されていなかった。それは、入力がロー
からハイへと変化したとき、トランジスタＭ６は直ちに
オン状態となるもののそのときにはまだソース−ドレイ
ン間の電位差が小さくこのトランジスタには殆ど電流が
流れないからである。このトランジスタに電流の流れる
のはこのトランジスタのソース−ドレイン間の電位差の
ある程度拡がった後、即ち出力端子ＯＵＴの電位がある
程度低下した後である。
ＣＭＯＳ論理回路の改善例では、付加されたｎチャネル
ＭＯＳトランジスタが有効に働いていないために、十分
な高速化は達成されていなかった。それは、入力がロー
からハイへと変化したとき、トランジスタＭ６は直ちに
オン状態となるもののそのときにはまだソース−ドレイ
ン間の電位差が小さくこのトランジスタには殆ど電流が
流れないからである。このトランジスタに電流の流れる
のはこのトランジスタのソース−ドレイン間の電位差の
ある程度拡がった後、即ち出力端子ＯＵＴの電位がある
程度低下した後である。
【０００８】図６に示されるように、シミュレーション
結果によれば、トランジスタＭ６に流れる電流Ｉ３は、
トランジスタＭ２の電流Ｉ２によって節点Ｎ１の電荷が
引き抜かれ、トランジスタＱ１を流れる電流Ｉ０がピー
クを越えた後にピークを迎える。そのため、上記従来例
では、出力のハイからローへの遷移が遅れるほか、この
遷移時にトランジスタＱ１に流れる電流、即ち貫通電流
が大きくなる欠点があった。よって、本発明の目的とす
るところは、ＢｉＣＭＯＳ論理回路の出力立ち下がり速
度を速めるとともに出力のハイからローへの遷移時にお
ける消費電流を削減することである。
結果によれば、トランジスタＭ６に流れる電流Ｉ３は、
トランジスタＭ２の電流Ｉ２によって節点Ｎ１の電荷が
引き抜かれ、トランジスタＱ１を流れる電流Ｉ０がピー
クを越えた後にピークを迎える。そのため、上記従来例
では、出力のハイからローへの遷移が遅れるほか、この
遷移時にトランジスタＱ１に流れる電流、即ち貫通電流
が大きくなる欠点があった。よって、本発明の目的とす
るところは、ＢｉＣＭＯＳ論理回路の出力立ち下がり速
度を速めるとともに出力のハイからローへの遷移時にお
ける消費電流を削減することである。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、電源およびグランド間に直列接続
されるとともに入力端子（ＩＮ）および中間出力端子
（Ｎ１）を備えるｐチャネルＭＯＳトランジスタ（Ｍ
１）およびｎチャネルＭＯＳトランジスタ（Ｍ２）から
なる入力段トランジスタ対と、前記入力段トランジスタ
対によって制御されるとともに前記電源およびグランド
間に直列接続され、さらに出力端子（ＯＵＴ）を備える
トランジスタ対であって、前記電源側のトランジスタ
が、ベースが前記中間出力端子に接続されたｎｐｎ型バ
イポーラトランジスタ（Ｑ１）である出力側トランジス
タ対と、前記中間出力端子およびグランド間に直列接続
されたトランジスタ対であって、前記中間出力端子側の
トランジスタ（Ｑ２、Ｍ５）の制御端子が前記出力端子
に接続され、他方のトランジスタ（Ｍ４）の制御端子が
前記入力端子に接続されている制御トランジスタ対と、
を具備するＢｉＣＭＯＳ論理回路が提供される。
め、本発明によれば、電源およびグランド間に直列接続
されるとともに入力端子（ＩＮ）および中間出力端子
（Ｎ１）を備えるｐチャネルＭＯＳトランジスタ（Ｍ
１）およびｎチャネルＭＯＳトランジスタ（Ｍ２）から
なる入力段トランジスタ対と、前記入力段トランジスタ
対によって制御されるとともに前記電源およびグランド
間に直列接続され、さらに出力端子（ＯＵＴ）を備える
トランジスタ対であって、前記電源側のトランジスタ
が、ベースが前記中間出力端子に接続されたｎｐｎ型バ
イポーラトランジスタ（Ｑ１）である出力側トランジス
タ対と、前記中間出力端子およびグランド間に直列接続
されたトランジスタ対であって、前記中間出力端子側の
トランジスタ（Ｑ２、Ｍ５）の制御端子が前記出力端子
に接続され、他方のトランジスタ（Ｍ４）の制御端子が
前記入力端子に接続されている制御トランジスタ対と、
を具備するＢｉＣＭＯＳ論理回路が提供される。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示す回路
図である。本実施例の回路では、ｐチャネルＭＯＳトラ
ンジスタＭ１とｎチャネルＭＯＳトランジスタＭ２とか
らなる入力側トランジスタ対と、ｎｐｎ型バイポーラト
ランジスタＱ１およびｎチャネルＭＯＳトランジスタＭ
３からなる出力側トランジスタ対との外に、ｎｐｎ型バ
イポーラトランジスタＱ２およびｎチャネルＭＯＳトラ
ンジスタＭ４からなる制御トランジスタ対が備えられて
いる。
て説明する。図１は、本発明の第１の実施例を示す回路
図である。本実施例の回路では、ｐチャネルＭＯＳトラ
ンジスタＭ１とｎチャネルＭＯＳトランジスタＭ２とか
らなる入力側トランジスタ対と、ｎｐｎ型バイポーラト
ランジスタＱ１およびｎチャネルＭＯＳトランジスタＭ
３からなる出力側トランジスタ対との外に、ｎｐｎ型バ
イポーラトランジスタＱ２およびｎチャネルＭＯＳトラ
ンジスタＭ４からなる制御トランジスタ対が備えられて
いる。
【００１１】次に、本実施例回路の動作について説明す
る。この回路の入力端子ＩＮに入力データＤinとして
“１”（ハイレベル信号）が入力されると、トランジス
タＭ１がオフし、トランジスタＭ２、Ｍ３、Ｍ４がオン
する。トランジスタＭ１がオフし、トランジスタＭ２が
オンしたことにより節点Ｎ１がローレベルとなってバイ
ポーラトランジスタＱ１はオフする。トランジスタＱ１
がオフし、トランジスタＭ３がオンしたことにより出力
端子ＯＵＴの出力状態はローレベルとなる（出力データ
Ｄout ＝“０”）。このとき、出力端子ＯＵＴに接続さ
れた負荷容量Ｃ１に充電されていた電荷はトランジスタ
Ｍ３を介してグランドへ引き抜かれる。出力端子ＯＵＴ
の出力状態がローレベルとなったことにより、トランジ
スタＱ２がオフするため、オン状態のトランジスタＭ４
には電流は流れない。
る。この回路の入力端子ＩＮに入力データＤinとして
“１”（ハイレベル信号）が入力されると、トランジス
タＭ１がオフし、トランジスタＭ２、Ｍ３、Ｍ４がオン
する。トランジスタＭ１がオフし、トランジスタＭ２が
オンしたことにより節点Ｎ１がローレベルとなってバイ
ポーラトランジスタＱ１はオフする。トランジスタＱ１
がオフし、トランジスタＭ３がオンしたことにより出力
端子ＯＵＴの出力状態はローレベルとなる（出力データ
Ｄout ＝“０”）。このとき、出力端子ＯＵＴに接続さ
れた負荷容量Ｃ１に充電されていた電荷はトランジスタ
Ｍ３を介してグランドへ引き抜かれる。出力端子ＯＵＴ
の出力状態がローレベルとなったことにより、トランジ
スタＱ２がオフするため、オン状態のトランジスタＭ４
には電流は流れない。
【００１２】入力端子ＩＮに入力されるデータＤinが
“０”（ローレベル信号）に変わると、トランジスタＭ
１がオンし、トランジスタＭ２、Ｍ３、Ｍ４がオフす
る。トランジスタＭ１がオンし、トランジスタＭ２がオ
フしたことにより、節点Ｎ１がハイレベルとなってバイ
ポーラトランジスタＱ１がオンし、出力端子ＯＵＴに接
続された負荷容量Ｃ１をハイレベルに充電する。出力端
子ＯＵＴがハイレベルとなったことによりトランジスタ
Ｑ２はオンするがトランジスタＭ４がオフしているため
トランジスタＱ２には電流は流れない。
“０”（ローレベル信号）に変わると、トランジスタＭ
１がオンし、トランジスタＭ２、Ｍ３、Ｍ４がオフす
る。トランジスタＭ１がオンし、トランジスタＭ２がオ
フしたことにより、節点Ｎ１がハイレベルとなってバイ
ポーラトランジスタＱ１がオンし、出力端子ＯＵＴに接
続された負荷容量Ｃ１をハイレベルに充電する。出力端
子ＯＵＴがハイレベルとなったことによりトランジスタ
Ｑ２はオンするがトランジスタＭ４がオフしているため
トランジスタＱ２には電流は流れない。
【００１３】この状態で入力端子ＩＮに入力されるデー
タＤinが“０”に変化すると、先に説明したようにトラ
ンジスタＭ１がオフし、トランジスタＭ２、Ｍ３、Ｍ４
がオンする。トランジスタＭ４がオンするとこのとき既
にトランジスタＱ２はオン状態にあるため制御トランジ
スタ対による電流パスが完成し、節点Ｎ１の電荷を急速
に引き抜く。そのため、バイポーラトランジスタＱ１の
オンからオフへの遷移時間が短縮されるとともにこの遷
移時にこのトランジスタを流れる電流が減少する。
タＤinが“０”に変化すると、先に説明したようにトラ
ンジスタＭ１がオフし、トランジスタＭ２、Ｍ３、Ｍ４
がオンする。トランジスタＭ４がオンするとこのとき既
にトランジスタＱ２はオン状態にあるため制御トランジ
スタ対による電流パスが完成し、節点Ｎ１の電荷を急速
に引き抜く。そのため、バイポーラトランジスタＱ１の
オンからオフへの遷移時間が短縮されるとともにこの遷
移時にこのトランジスタを流れる電流が減少する。
【００１４】図２は、入力データが時刻ｔ１から時刻ｔ
２にかけて“０”から“１”へと変化したときの各部の
電圧、電流の変化状況を示すシミュレーション結果であ
る。同図に示されるように、トランジスタＭ４を流れる
電流Ｉ３がいち早く立ち上がるため、バイポーラトラン
ジスタＱ１を流れる電流Ｉ０が減少し、トランジスタＭ
３を流れる電流Ｉ１も減少している。しかも電流Ｉ０、
Ｉ１がピーク値をとる時期が早くなり、電流が０となる
時期も早まる。すなわち、本実施例によれば、出力の立
ち下がり速度が速められるとともに貫通電流が削減され
消費電力が節約される。
２にかけて“０”から“１”へと変化したときの各部の
電圧、電流の変化状況を示すシミュレーション結果であ
る。同図に示されるように、トランジスタＭ４を流れる
電流Ｉ３がいち早く立ち上がるため、バイポーラトラン
ジスタＱ１を流れる電流Ｉ０が減少し、トランジスタＭ
３を流れる電流Ｉ１も減少している。しかも電流Ｉ０、
Ｉ１がピーク値をとる時期が早くなり、電流が０となる
時期も早まる。すなわち、本実施例によれば、出力の立
ち下がり速度が速められるとともに貫通電流が削減され
消費電力が節約される。
【００１５】図３は、本発明の第２の実施例を示す回路
図である。この実施例の、図１に示された先の実施例と
相違する点は、制御トランジスタ対の節点Ｎ１側のトラ
ンジスタがバイポーラトランジスタからｎチャネルＭＯ
ＳトランジスタＭ５に代えられた点であって、それ以外
の点では変わるところはなく、また回路動作も先の実施
例の場合と同様である。
図である。この実施例の、図１に示された先の実施例と
相違する点は、制御トランジスタ対の節点Ｎ１側のトラ
ンジスタがバイポーラトランジスタからｎチャネルＭＯ
ＳトランジスタＭ５に代えられた点であって、それ以外
の点では変わるところはなく、また回路動作も先の実施
例の場合と同様である。
【００１６】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、本発
明の範囲内において各種変更が可能である。例えば、制
御トランジスタ対のグランド側トランジスタをバイポー
ラトランジスタに代えることができる。
本発明はこれら実施例に限定されるものではなく、本発
明の範囲内において各種変更が可能である。例えば、制
御トランジスタ対のグランド側トランジスタをバイポー
ラトランジスタに代えることができる。
【００１７】
【発明の効果】以上説明したように、本発明のＢｉＣＭ
ＯＳ論理回路は、入力側ＣＭＯＳインバータの出力端子
（中間出力端子）とグランドとの間に、制御電極が出力
端子に接続されたトランジスタと、制御電極が入力端子
に接続されたトランジスタとから構成される制御トラン
ジスタ対を接続したものであるので、本発明によれば、
出力のハイからローへ変化する遷移時に、電源と出力端
子との間に接続されたバイポーラトランジスタのベース
に蓄積されたキャリアをグランドへ急速に引き抜くこと
ができる。したがって、本発明によれば、出力の立ち下
がり時の速度を速めることができるとともに貫通電流を
削減して消費電流を少なくすることができる。
ＯＳ論理回路は、入力側ＣＭＯＳインバータの出力端子
（中間出力端子）とグランドとの間に、制御電極が出力
端子に接続されたトランジスタと、制御電極が入力端子
に接続されたトランジスタとから構成される制御トラン
ジスタ対を接続したものであるので、本発明によれば、
出力のハイからローへ変化する遷移時に、電源と出力端
子との間に接続されたバイポーラトランジスタのベース
に蓄積されたキャリアをグランドへ急速に引き抜くこと
ができる。したがって、本発明によれば、出力の立ち下
がり時の速度を速めることができるとともに貫通電流を
削減して消費電流を少なくすることができる。
【図１】本発明の第１の実施例を示す回路図。
【図２】本発明の第１の実施例のシミュレーションによ
る動作波形図。
る動作波形図。
【図３】本発明の第２の実施例を示す回路図。
【図４】従来例のＢｉＣＭＯＳ論理回路を示す回路図。
【図５】従来例のＢｉＣＭＯＳ論理回路の改善例を示す
回路図。
回路図。
【図６】図５のＢｉＣＭＯＳ論理回路のシミュレーショ
ンによる動作波形図。
ンによる動作波形図。
Ｄin 入力データ Ｄout 出力データ ＩＮ 入力端子 Ｉ０、Ｉ１、Ｉ２、Ｉ３ 動作電流（矢印の向きが正） Ｍ１ ｐチャネルＭＯＳトランジスタ Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６ ｎチャネルＭＯＳトラ
ンジスタ Ｎ１ 節点 ＯＵＴ 出力端子 Ｑ１、Ｑ２ ｎｐｎ型バイポーラトランジスタ
ンジスタ Ｎ１ 節点 ＯＵＴ 出力端子 Ｑ１、Ｑ２ ｎｐｎ型バイポーラトランジスタ
Claims (3)
- 【請求項１】 電源およびグランド間に直列接続される
とともに入力端子および中間出力端子を備えるｐチャネ
ルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジ
スタからなる入力段トランジスタ対と、ベースが前記中間接続端子に、コレクタが電源に、エミ
ッタが出力端子に接続されたｎｐｎ型バイポーラトラン
ジスタと、ゲートが入力端子に、ドレインが前記出力端
子に、ソースがグランドに接続されたｎチャネルＭＯＳ
トランジスタとからなる 出力側トランジスタ対と、 前記中間出力端子およびグランド間に直列接続されたト
ランジスタ対であって、前記中間出力端子側のトランジ
スタの制御端子が前記出力端子に接続され、他方のトラ
ンジスタの制御端子が前記入力端子に接続されている制
御トランジスタ対と、 を具備するＢｉＣＭＯＳ論理回路。 - 【請求項２】 前記制御トランジスタ対の前記中間出力
端子側トランジスタが、ｎｐｎ型バイポーラトランジス
タである請求項１記載のＢｉＣＭＯＳ論理回路。 - 【請求項３】 前記制御トランジスタ対のグランド側ト
ランジスタが、ｎチャネルＭＯＳトランジスタである請
求項１記載のＢｉＣＭＯＳ論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5062656A JP2783115B2 (ja) | 1993-02-26 | 1993-02-26 | ＢｉＣＭＯＳ論理回路 |
| US08/201,985 US5434515A (en) | 1993-02-26 | 1994-02-25 | Logic circuit in which improvement is made about a transition speed and current consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5062656A JP2783115B2 (ja) | 1993-02-26 | 1993-02-26 | ＢｉＣＭＯＳ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06318863A JPH06318863A (ja) | 1994-11-15 |
| JP2783115B2 true JP2783115B2 (ja) | 1998-08-06 |
Family
ID=13206579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5062656A Expired - Lifetime JP2783115B2 (ja) | 1993-02-26 | 1993-02-26 | ＢｉＣＭＯＳ論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5434515A (ja) |
| JP (1) | JP2783115B2 (ja) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4425516A (en) * | 1981-05-01 | 1984-01-10 | Zytrex Corporation | Buffer circuit and integrated semiconductor circuit structure formed of bipolar and CMOS transistor elements |
| JPS6242614A (ja) * | 1985-08-20 | 1987-02-24 | Fujitsu Ltd | 複合トランジスタ形インバ−タ |
| US4794280A (en) * | 1988-02-16 | 1988-12-27 | Texas Instruments Incorporated | Darlington bicmos driver circuit |
| JP2550138B2 (ja) * | 1988-03-18 | 1996-11-06 | 株式会社日立製作所 | バイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置 |
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