JP2994115B2 - ノイズシェーパ回路 - Google Patents
ノイズシェーパ回路Info
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Description
【０００１】
【産業上の利用分野】本発明はノイズシェーパ回路に関
し、特に、オーバサンプリング型のＤ／Ａ変換回路に適
用されるノイズシェーパ回路に関する。
し、特に、オーバサンプリング型のＤ／Ａ変換回路に適
用されるノイズシェーパ回路に関する。
【０００２】
【従来の技術】従来の、この種のノイズシェーパ回路の
一例が図３に示される。図３の従来のノイズシェーパ回
路は、入力信号１１１とディザ信号１１２とを重畳する
加算回路４２と、加算回路４２の出力を入力とするノイ
ズシェーパ４３とを備えて構成されている。従来、ΔΣ
変調方式などにおけるノイズシェーパ回路においては、
ノイズシェーパ４３からの出力信号１１３のＳ／Ｎ比を
変動させる大きな要因としては、雑音成分の信号帯域内
に対する集中という現象がある。この信号帯域内に対す
る雑音成分の集中は、入力信号レベルと入力信号周波数
等により決まる特定周波数において生じる。また、ノイ
ズシェーパ４３の回路構成によっては、ノイズシェーパ
４３に使用されるレジスタの初期値によって、或る特定
周波数の信号が発生することがある。この対策として
は、ノイズシェーパ４３の入力段において、入力信号１
１１に重畳されるディザ信号１１２として、信号周波数
帯域外における周波数の一定な矩形波を使用することが
行われている。このようなディザ信号を重畳することに
より、雑音成分が分散されて信号帯域内の雑音レベルが
低下し、信号帯域内におけるＳ／Ｎ比が改善される。
一例が図３に示される。図３の従来のノイズシェーパ回
路は、入力信号１１１とディザ信号１１２とを重畳する
加算回路４２と、加算回路４２の出力を入力とするノイ
ズシェーパ４３とを備えて構成されている。従来、ΔΣ
変調方式などにおけるノイズシェーパ回路においては、
ノイズシェーパ４３からの出力信号１１３のＳ／Ｎ比を
変動させる大きな要因としては、雑音成分の信号帯域内
に対する集中という現象がある。この信号帯域内に対す
る雑音成分の集中は、入力信号レベルと入力信号周波数
等により決まる特定周波数において生じる。また、ノイ
ズシェーパ４３の回路構成によっては、ノイズシェーパ
４３に使用されるレジスタの初期値によって、或る特定
周波数の信号が発生することがある。この対策として
は、ノイズシェーパ４３の入力段において、入力信号１
１１に重畳されるディザ信号１１２として、信号周波数
帯域外における周波数の一定な矩形波を使用することが
行われている。このようなディザ信号を重畳することに
より、雑音成分が分散されて信号帯域内の雑音レベルが
低下し、信号帯域内におけるＳ／Ｎ比が改善される。
【０００３】
【発明が解決しようとする課題】上述した従来のノイズ
シェーパ回路においては、入力信号に対して重畳される
ディザ信号は、その周波数が一定に保持されている矩形
波であるために、入力信号の周波数によっては、ディザ
信号の効果が低減し、出力信号におけるＳ／Ｎ比の改善
が見られないという欠点があり、また、ディザ信号を重
畳することにより、ノイズシェーパの出力の信号帯域外
に大きなレベルのディザ信号が出力されるという欠点が
ある。
シェーパ回路においては、入力信号に対して重畳される
ディザ信号は、その周波数が一定に保持されている矩形
波であるために、入力信号の周波数によっては、ディザ
信号の効果が低減し、出力信号におけるＳ／Ｎ比の改善
が見られないという欠点があり、また、ディザ信号を重
畳することにより、ノイズシェーパの出力の信号帯域外
に大きなレベルのディザ信号が出力されるという欠点が
ある。
【０００４】
【課題を解決するための手段】第１の発明のノイズシェ
ーパ回路は、オーバサンプリング方式のＤ／Ａ変換回路
に使用されるノイズシェーパ回路において、ディザ信号
として、パルス幅が疑似ランダムな矩形波を微分して形
成される信号を発生して出力するディザ信号発生回路部
と、所定の入力信号に前記ディザ信号発生回路部より出
力されるディザ信号を加算して出力するディザ信号重畳
用加算回路と被減数入力端に前記ディザ信号重畳用加算
回路の出力を入力し減数入力端に遅延回路の出力を入力
した第１の減算器と前記第１の減算器の出力に第１のア
キュムレータの出力を加算する第１の加算器と被減数入
力端に前記第１の加算器の出力を入力し減数端に前記遅
延回路の出力を入力した第２の減算器と前記第２の減算
器の出力に第２のアキュムレータの出力を加算する第２
の加算器と前記第２の加算器の出力を入力して所定の変
換信号を出力信号として出力するとともに前記遅延回路
の入力端へも出力するデジタルコンパレータとを有し、
前記第１の加算器の出力端が前記第１のアキュムレータ
の入力端に接続され、前記第２の加算器の出力端が前記
第２のアキュムレータの入力端に接続されたノイズシェ
ーパ部と、を備えて構成される。
ーパ回路は、オーバサンプリング方式のＤ／Ａ変換回路
に使用されるノイズシェーパ回路において、ディザ信号
として、パルス幅が疑似ランダムな矩形波を微分して形
成される信号を発生して出力するディザ信号発生回路部
と、所定の入力信号に前記ディザ信号発生回路部より出
力されるディザ信号を加算して出力するディザ信号重畳
用加算回路と被減数入力端に前記ディザ信号重畳用加算
回路の出力を入力し減数入力端に遅延回路の出力を入力
した第１の減算器と前記第１の減算器の出力に第１のア
キュムレータの出力を加算する第１の加算器と被減数入
力端に前記第１の加算器の出力を入力し減数端に前記遅
延回路の出力を入力した第２の減算器と前記第２の減算
器の出力に第２のアキュムレータの出力を加算する第２
の加算器と前記第２の加算器の出力を入力して所定の変
換信号を出力信号として出力するとともに前記遅延回路
の入力端へも出力するデジタルコンパレータとを有し、
前記第１の加算器の出力端が前記第１のアキュムレータ
の入力端に接続され、前記第２の加算器の出力端が前記
第２のアキュムレータの入力端に接続されたノイズシェ
ーパ部と、を備えて構成される。
【０００５】また、第２の発明のノイズシェーパ回路
は、オーバサンプリング方式のＤ／Ａ変換回路に使用さ
れるノイズシェーパ回路において、ディザ信号として、
パルス幅が疑似ランダムな矩形波を微分して形成される
信号を発生して出力するディザ信号発生回路部と、被減
数入力端に所定の入力信号を入力し減数入力端に遅延回
路の出力を入力した第１の減算器と前記第１の減算器の
出力に第１のアキュムレータの出力を加算する第１の加
算器と前記第１の加算器の出力に前記ディザ信号発生回
路部より出力されるディザ信号を加算して出力するディ
ザ信号重畳用加算回路と前記ディザ信号重畳用加算回路
の出力を被減数入力端に入力し減数端に前記遅延回路の
出力を入力した第２の減算器と前記第２の減算器の出力
に第２のアキュムレータの出力を加算する第２の加算器
と前記第２の加算器の出力を入力して所定の変換信号を
出力信号として出力するとともに前記遅延回路の入力端
へも出力するデジタルコンパレータとを有し、前記第１
の加算器の出力端が前記第１のアキュムレータの入力端
に接続され、前記第２の加算器の出力端が前記第２のア
キュムレータの入力端に接続されたノイズシェーパ部
と、を備えて構成される。
は、オーバサンプリング方式のＤ／Ａ変換回路に使用さ
れるノイズシェーパ回路において、ディザ信号として、
パルス幅が疑似ランダムな矩形波を微分して形成される
信号を発生して出力するディザ信号発生回路部と、被減
数入力端に所定の入力信号を入力し減数入力端に遅延回
路の出力を入力した第１の減算器と前記第１の減算器の
出力に第１のアキュムレータの出力を加算する第１の加
算器と前記第１の加算器の出力に前記ディザ信号発生回
路部より出力されるディザ信号を加算して出力するディ
ザ信号重畳用加算回路と前記ディザ信号重畳用加算回路
の出力を被減数入力端に入力し減数端に前記遅延回路の
出力を入力した第２の減算器と前記第２の減算器の出力
に第２のアキュムレータの出力を加算する第２の加算器
と前記第２の加算器の出力を入力して所定の変換信号を
出力信号として出力するとともに前記遅延回路の入力端
へも出力するデジタルコンパレータとを有し、前記第１
の加算器の出力端が前記第１のアキュムレータの入力端
に接続され、前記第２の加算器の出力端が前記第２のア
キュムレータの入力端に接続されたノイズシェーパ部
と、を備えて構成される。
【０００６】
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、減算
器２および５、加算器３および６、アキュムレータ４お
よび７、デジタルコンパレータ８、および遅延回路９に
より形成されるノイズシェーパ１と、加算回路１０と、
データラッチ１３〜１５、およびＥＸＮＯＲ回路１６を
含むポリノミナルカウンタ１２、ならびに遅延回路１
８、ＥＸＯＲ回路１９およびＮＯＲ回路２０を含む微分
回路／２進エンコーダ１７により形成されるディザ発生
回路１１とを備えて構成される。
ク図である。図１に示されるように、本実施例は、減算
器２および５、加算器３および６、アキュムレータ４お
よび７、デジタルコンパレータ８、および遅延回路９に
より形成されるノイズシェーパ１と、加算回路１０と、
データラッチ１３〜１５、およびＥＸＮＯＲ回路１６を
含むポリノミナルカウンタ１２、ならびに遅延回路１
８、ＥＸＯＲ回路１９およびＮＯＲ回路２０を含む微分
回路／２進エンコーダ１７により形成されるディザ発生
回路１１とを備えて構成される。
【０００９】図１において、ディザ発生回路１１におけ
るポリノミナルカウンタ１２は、４〜８ビット程度のシ
フトレジスタにより形成されるデータラッチ１３〜１５
と、ＥＸＮＯＲ回路１６により構成されており、このシ
フトレジスタの何れかより１ビットが出力されて、微分
回路／２進エンコーダ１７に入力される。なお、微分回
路／２進エンコーダ１７と、ポリノミナルカウンタ１２
のクロックは、ノイズシェーパ１の動作クロック（入力
データレート）と同一周波数のクロックが用いられる。
微分回路／２進エンコーダ１７から出力される２進信号
の大きさは、入力信号の最大振幅レベルの１／４から１
／８程度に設定される。
るポリノミナルカウンタ１２は、４〜８ビット程度のシ
フトレジスタにより形成されるデータラッチ１３〜１５
と、ＥＸＮＯＲ回路１６により構成されており、このシ
フトレジスタの何れかより１ビットが出力されて、微分
回路／２進エンコーダ１７に入力される。なお、微分回
路／２進エンコーダ１７と、ポリノミナルカウンタ１２
のクロックは、ノイズシェーパ１の動作クロック（入力
データレート）と同一周波数のクロックが用いられる。
微分回路／２進エンコーダ１７から出力される２進信号
の大きさは、入力信号の最大振幅レベルの１／４から１
／８程度に設定される。
【００１０】加算回路１０においては、入力信号１０１
と、ディザ発生回路１１より出力されるディザ信号１０
２が加算される。このディザ信号１０２は、パルス幅が
疑似ランダムな矩形波を微分することにより生成された
信号であり、パルス幅が疑似ランダムであるために、周
波数成分としては様々の信号が含まれている。従って、
その周波数スペクトラムが広く拡散されているために、
一定周波数の矩形波をディザ信号として用いる場合のよ
うに、入力信号１０１の周波数如何によってはディザ信
号の効果が低減され、Ｓ／Ｎ比の改善効果が劣化すると
いう前述の欠点が解決される。
と、ディザ発生回路１１より出力されるディザ信号１０
２が加算される。このディザ信号１０２は、パルス幅が
疑似ランダムな矩形波を微分することにより生成された
信号であり、パルス幅が疑似ランダムであるために、周
波数成分としては様々の信号が含まれている。従って、
その周波数スペクトラムが広く拡散されているために、
一定周波数の矩形波をディザ信号として用いる場合のよ
うに、入力信号１０１の周波数如何によってはディザ信
号の効果が低減され、Ｓ／Ｎ比の改善効果が劣化すると
いう前述の欠点が解決される。
【００１１】この場合におけるシミュレーション結果
が、図４（ａ）および（ｂ）に示される。図４（ａ）
は、入力信号の周波数を可変として、周波数が一定の矩
形波を微分したディザ信号を入力信号に重畳した場合の
出力Ｓ／Ｎ特性であり、また、図４（ｂ）は、同じく入
力信号の周波数を可変として、本発明によるパルス幅が
疑似ランダムな矩形波を微分したディザ信号を入力信号
に重畳した場合の出力Ｓ／Ｎ特性である。このシミュレ
ーション結果より明らかなように、本発明においては、
入力信号１０１の周波数を変化させた場合のＳ／Ｎ比の
変動が、従来例に比較して少なくなることが分る（入力
レベル−６０〜−８ｄＢ付近において１０ｄＢ程度の改
善が見られる）。
が、図４（ａ）および（ｂ）に示される。図４（ａ）
は、入力信号の周波数を可変として、周波数が一定の矩
形波を微分したディザ信号を入力信号に重畳した場合の
出力Ｓ／Ｎ特性であり、また、図４（ｂ）は、同じく入
力信号の周波数を可変として、本発明によるパルス幅が
疑似ランダムな矩形波を微分したディザ信号を入力信号
に重畳した場合の出力Ｓ／Ｎ特性である。このシミュレ
ーション結果より明らかなように、本発明においては、
入力信号１０１の周波数を変化させた場合のＳ／Ｎ比の
変動が、従来例に比較して少なくなることが分る（入力
レベル−６０〜−８ｄＢ付近において１０ｄＢ程度の改
善が見られる）。
【００１２】また、微分回路／２進エンコーダ１７にお
ける微分回路のクロックを、ノイズシェーパ１における
動作クロックと同一周波数（入力信号１０１のレート）
にしているため、入力信号１０１とディザ信号１０２が
加算器１０において加算された大きな振幅の信号が、ノ
イズシェーパ１に入力される期間は１サンプリング期間
だけとなり、次のサンプリング期間においては、ディザ
信号１０２のレベルが零または逆符号のレベルとなるた
め、ディザ信号１０２と入力信号１０１が加算された大
きな振幅の信号が連続して入力されることはなく、ディ
ザ信号１０２の重畳によるダイナミックレンジにおける
減少が生じない。そして、更に、ディザ信号１０２とし
て、パルス幅が疑似ランダムな矩形波を微分した信号を
加えるため、ノイズシェーパ１の出力１０５に大きなレ
ベルのディザ信号が重畳されて出力されることがない。
ける微分回路のクロックを、ノイズシェーパ１における
動作クロックと同一周波数（入力信号１０１のレート）
にしているため、入力信号１０１とディザ信号１０２が
加算器１０において加算された大きな振幅の信号が、ノ
イズシェーパ１に入力される期間は１サンプリング期間
だけとなり、次のサンプリング期間においては、ディザ
信号１０２のレベルが零または逆符号のレベルとなるた
め、ディザ信号１０２と入力信号１０１が加算された大
きな振幅の信号が連続して入力されることはなく、ディ
ザ信号１０２の重畳によるダイナミックレンジにおける
減少が生じない。そして、更に、ディザ信号１０２とし
て、パルス幅が疑似ランダムな矩形波を微分した信号を
加えるため、ノイズシェーパ１の出力１０５に大きなレ
ベルのディザ信号が重畳されて出力されることがない。
【００１３】図２は、本発明の第２の実施例を示すブロ
ック図である。図２に示されるように、本実施例は、減
算器２２および２６、加算器２３、２５および２７、ア
キュムレータ２４および２８、デジタルコンパレータ２
９、および遅延回路３０により形成されるノイズシェー
パ２１と、データラッチ３３〜３６、およびＥＸＮＯＲ
回路３７を含むポリノミナルカウンタ３２、ならびに遅
延回路３９、ＥＸＯＲ回路４０およびＮＯＲ回路４１を
含む微分回路／２進エンコーダ３８により形成されるデ
ィザ発生回路３１とを備えて構成される。
ック図である。図２に示されるように、本実施例は、減
算器２２および２６、加算器２３、２５および２７、ア
キュムレータ２４および２８、デジタルコンパレータ２
９、および遅延回路３０により形成されるノイズシェー
パ２１と、データラッチ３３〜３６、およびＥＸＮＯＲ
回路３７を含むポリノミナルカウンタ３２、ならびに遅
延回路３９、ＥＸＯＲ回路４０およびＮＯＲ回路４１を
含む微分回路／２進エンコーダ３８により形成されるデ
ィザ発生回路３１とを備えて構成される。
【００１４】本実施例においては、ノイズシェーパ２１
として、マルチステージのΔΣ変調方式の回路が使用さ
れており、このために、ディザ発生回路３１より出力さ
れるディザ信号１０７の重畳箇所としては、幾つかの方
法が考えられる。前述の第１の実施例においては、入力
信号１０１に対して、ディザ信号１０２が直接に重畳さ
れているが、本実施例の場合においては、ノイズシェー
パ２１に含まれる最初のステージの出力信号に重畳され
ている。このようにすることにより、ディザ信号１０７
は、ノイズシェーパ２１の出力１１０において、微分さ
れた形で現われるため、帯域内に分布しているディザ信
号１０７が微分されることにより減少する結果となり、
入力信号がない時のディザ信号１０７による雑音レベル
が低減されるとともに、第１の実施例の場合と同様な効
果を得ることができる。
として、マルチステージのΔΣ変調方式の回路が使用さ
れており、このために、ディザ発生回路３１より出力さ
れるディザ信号１０７の重畳箇所としては、幾つかの方
法が考えられる。前述の第１の実施例においては、入力
信号１０１に対して、ディザ信号１０２が直接に重畳さ
れているが、本実施例の場合においては、ノイズシェー
パ２１に含まれる最初のステージの出力信号に重畳され
ている。このようにすることにより、ディザ信号１０７
は、ノイズシェーパ２１の出力１１０において、微分さ
れた形で現われるため、帯域内に分布しているディザ信
号１０７が微分されることにより減少する結果となり、
入力信号がない時のディザ信号１０７による雑音レベル
が低減されるとともに、第１の実施例の場合と同様な効
果を得ることができる。
【００１５】また、本実施例の場合には、ノイズシェー
パ２１の最初のステージの出力にディザ信号１０７が重
畳されるように、当該ノイズシェーパ２１が構成されて
いるが、最初のステージの出力にではなく、２番目のス
テージの出力にディザ信号１０７が重畳されるようにノ
イズシェーパ２１を構成しても、同様の効果が得られる
ことは明らかである。
パ２１の最初のステージの出力にディザ信号１０７が重
畳されるように、当該ノイズシェーパ２１が構成されて
いるが、最初のステージの出力にではなく、２番目のス
テージの出力にディザ信号１０７が重畳されるようにノ
イズシェーパ２１を構成しても、同様の効果が得られる
ことは明らかである。
【００１６】なお、ディザ発生回路３１を形成するポリ
ノミナルカウンタ３２ならびに微分回路／２進エンコー
ダ３８の動作については、前述の第１の実施例の場合と
全く同様である。
ノミナルカウンタ３２ならびに微分回路／２進エンコー
ダ３８の動作については、前述の第１の実施例の場合と
全く同様である。
【００１７】
【発明の効果】以上説明したように、本発明は、パルス
幅が疑似ランダムな矩形波を微分した信号をディザ信号
として生成する手段を備え、当該ディザ信号を入力信号
に重畳することにより、出力におけるＳ／Ｎ特性を改善
することができるとともに、ノイズシェーパの出力段に
現われるディザ信号レベルを抑制することができるとい
う効果がある。
幅が疑似ランダムな矩形波を微分した信号をディザ信号
として生成する手段を備え、当該ディザ信号を入力信号
に重畳することにより、出力におけるＳ／Ｎ特性を改善
することができるとともに、ノイズシェーパの出力段に
現われるディザ信号レベルを抑制することができるとい
う効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】従来例を示すブロック図である。
【図４】本発明および従来例のシミュレーション結果に
よるＳ／Ｎ特性図である。
よるＳ／Ｎ特性図である。
１、２１、４３ ノイズシェーパ ２、５、２２、２６ 減算器 ３、６、１０、２３、２５、２７、４２ 加算器 ４、７、２４、２８ アキュムレータ ８、２９ デジタルコンパレータ ９、１８、３０、３９ 遅延回路 １１、３１ ディザ発生回路 １２、３２ ポリノミナルカウンタ １３〜１５、３３〜３６ データラッチ １６、３７ ＥＸＮＯＲ回路 １７、３８ 微分回路／２進エンコーダ １９、４０ ＥＸＯＲ回路 ２０、４１ ＮＯＲ回路
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 3/00 - 3/04 H03M 7/32 - 7/38
Claims (2)
- 【請求項１】 オーバサンプリング方式のＤ／Ａ変換回
路に使用されるノイズシェーパ回路において、 ディザ信号として、パルス幅が疑似ランダムな矩形波を
微分して形成される信号を発生して出力するディザ信号
発生回路部と、 所定の入力信号に前記ディザ信号発生回路部より出力さ
れるディザ信号を加算して出力するディザ信号重畳用加
算回路と被減数入力端に前記ディザ信号重畳用加算回路
の出力を入力し減数入力端に遅延回路の出力を入力した
第１の減算器と前記第１の減算器の出力に第１のアキュ
ムレータの出力を加算する第１の加算器と被減数入力端
に前記第１の加算器の出力を入力し減数端に前記遅延回
路の出力を入力した第２の減算器と前記第２の減算器の
出力に第２のアキュムレータの出力を加算する第２の加
算器と前記第２の加算器の出力を入力して所定の変換信
号を出力信号として出力するとともに前記遅延回路の入
力端へも出力するデジタルコンパレータとを有し、前記
第１の加算器の出力端が前記第１のアキュムレータの入
力端に接続され、前記第２の加算器の出力端が前記第２
のアキュムレータの入力端に接続されたノイズシェーパ
部と、 を備えることを特徴とするノイズシェーパ回路。 - 【請求項２】 オーバサンプリング方式のＤ／Ａ変換回
路に使用されるノイズシェーパ回路において、 ディザ信号として、パルス幅が疑似ランダムな矩形波を
微分して形成される信号を発生して出力するディザ信号
発生回路部と、 被減数入力端に所定の入力信号を入力し減数入力端に遅
延回路の出力を入力した第１の減算器と前記第１の減算
器の出力に第１のアキュムレータの出力を加算する第１
の加算器と前記第１の加算器の出力に前記ディザ信号発
生回路部より出力されるディザ信号を加算して出力する
ディザ信号重畳用加算回路と前記ディザ信号重畳用加算
回路の出力を被減数入力端に入力し減数端に前記遅延回
路の出力を入力した第２の減算器と前記第２の減算器の
出力に第２のアキュムレータの出力を加算する第２の加
算器と前記第２の加算器の出力を入力して所定の変換信
号を出力信号として出力するとともに前記遅延回路の入
力端へも出力するデジタルコ ンパレータとを有し、前記
第１の加算器の出力端が前記第１のアキュムレータの入
力端に接続され、前記第２の加算器の出力端が前記第２
のアキュムレータの入力端に接続されたノイズシェーパ
部と、 を備えることを特徴とするノイズシェーパ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260194A JP2994115B2 (ja) | 1991-10-08 | 1991-10-08 | ノイズシェーパ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260194A JP2994115B2 (ja) | 1991-10-08 | 1991-10-08 | ノイズシェーパ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102851A JPH05102851A (ja) | 1993-04-23 |
| JP2994115B2 true JP2994115B2 (ja) | 1999-12-27 |
Family
ID=17344640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3260194A Expired - Lifetime JP2994115B2 (ja) | 1991-10-08 | 1991-10-08 | ノイズシェーパ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2994115B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0785602A (ja) * | 1993-09-16 | 1995-03-31 | Canon Inc | 情報再生装置 |
| EP0792024B1 (en) * | 1996-02-23 | 2002-09-18 | STMicroelectronics S.r.l. | Introduction of a whitener signal in a sigma delta modulator in the/a conversion of digital audio signals |
| JP2002076898A (ja) | 2000-08-25 | 2002-03-15 | Nippon Precision Circuits Inc | ノイズシェーパ |
-
1991
- 1991-10-08 JP JP3260194A patent/JP2994115B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05102851A (ja) | 1993-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991005 |