JP2994115B2 - ノイズシェーパ回路 - Google Patents
ノイズシェーパ回路Info
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- JP2994115B2 JP2994115B2 JP3260194A JP26019491A JP2994115B2 JP 2994115 B2 JP2994115 B2 JP 2994115B2 JP 3260194 A JP3260194 A JP 3260194A JP 26019491 A JP26019491 A JP 26019491A JP 2994115 B2 JP2994115 B2 JP 2994115B2
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Description
【0001】
【産業上の利用分野】本発明はノイズシェーパ回路に関
し、特に、オーバサンプリング型のD/A変換回路に適
用されるノイズシェーパ回路に関する。
し、特に、オーバサンプリング型のD/A変換回路に適
用されるノイズシェーパ回路に関する。
【0002】
【従来の技術】従来の、この種のノイズシェーパ回路の
一例が図3に示される。図3の従来のノイズシェーパ回
路は、入力信号111とディザ信号112とを重畳する
加算回路42と、加算回路42の出力を入力とするノイ
ズシェーパ43とを備えて構成されている。従来、ΔΣ
変調方式などにおけるノイズシェーパ回路においては、
ノイズシェーパ43からの出力信号113のS/N比を
変動させる大きな要因としては、雑音成分の信号帯域内
に対する集中という現象がある。この信号帯域内に対す
る雑音成分の集中は、入力信号レベルと入力信号周波数
等により決まる特定周波数において生じる。また、ノイ
ズシェーパ43の回路構成によっては、ノイズシェーパ
43に使用されるレジスタの初期値によって、或る特定
周波数の信号が発生することがある。この対策として
は、ノイズシェーパ43の入力段において、入力信号1
11に重畳されるディザ信号112として、信号周波数
帯域外における周波数の一定な矩形波を使用することが
行われている。このようなディザ信号を重畳することに
より、雑音成分が分散されて信号帯域内の雑音レベルが
低下し、信号帯域内におけるS/N比が改善される。
一例が図3に示される。図3の従来のノイズシェーパ回
路は、入力信号111とディザ信号112とを重畳する
加算回路42と、加算回路42の出力を入力とするノイ
ズシェーパ43とを備えて構成されている。従来、ΔΣ
変調方式などにおけるノイズシェーパ回路においては、
ノイズシェーパ43からの出力信号113のS/N比を
変動させる大きな要因としては、雑音成分の信号帯域内
に対する集中という現象がある。この信号帯域内に対す
る雑音成分の集中は、入力信号レベルと入力信号周波数
等により決まる特定周波数において生じる。また、ノイ
ズシェーパ43の回路構成によっては、ノイズシェーパ
43に使用されるレジスタの初期値によって、或る特定
周波数の信号が発生することがある。この対策として
は、ノイズシェーパ43の入力段において、入力信号1
11に重畳されるディザ信号112として、信号周波数
帯域外における周波数の一定な矩形波を使用することが
行われている。このようなディザ信号を重畳することに
より、雑音成分が分散されて信号帯域内の雑音レベルが
低下し、信号帯域内におけるS/N比が改善される。
【0003】
【発明が解決しようとする課題】上述した従来のノイズ
シェーパ回路においては、入力信号に対して重畳される
ディザ信号は、その周波数が一定に保持されている矩形
波であるために、入力信号の周波数によっては、ディザ
信号の効果が低減し、出力信号におけるS/N比の改善
が見られないという欠点があり、また、ディザ信号を重
畳することにより、ノイズシェーパの出力の信号帯域外
に大きなレベルのディザ信号が出力されるという欠点が
ある。
シェーパ回路においては、入力信号に対して重畳される
ディザ信号は、その周波数が一定に保持されている矩形
波であるために、入力信号の周波数によっては、ディザ
信号の効果が低減し、出力信号におけるS/N比の改善
が見られないという欠点があり、また、ディザ信号を重
畳することにより、ノイズシェーパの出力の信号帯域外
に大きなレベルのディザ信号が出力されるという欠点が
ある。
【0004】
【課題を解決するための手段】第1の発明のノイズシェ
ーパ回路は、オーバサンプリング方式のD/A変換回路
に使用されるノイズシェーパ回路において、ディザ信号
として、パルス幅が疑似ランダムな矩形波を微分して形
成される信号を発生して出力するディザ信号発生回路部
と、所定の入力信号に前記ディザ信号発生回路部より出
力されるディザ信号を加算して出力するディザ信号重畳
用加算回路と被減数入力端に前記ディザ信号重畳用加算
回路の出力を入力し減数入力端に遅延回路の出力を入力
した第1の減算器と前記第1の減算器の出力に第1のア
キュムレータの出力を加算する第1の加算器と被減数入
力端に前記第1の加算器の出力を入力し減数端に前記遅
延回路の出力を入力した第2の減算器と前記第2の減算
器の出力に第2のアキュムレータの出力を加算する第2
の加算器と前記第2の加算器の出力を入力して所定の変
換信号を出力信号として出力するとともに前記遅延回路
の入力端へも出力するデジタルコンパレータとを有し、
前記第1の加算器の出力端が前記第1のアキュムレータ
の入力端に接続され、前記第2の加算器の出力端が前記
第2のアキュムレータの入力端に接続されたノイズシェ
ーパ部と、を備えて構成される。
ーパ回路は、オーバサンプリング方式のD/A変換回路
に使用されるノイズシェーパ回路において、ディザ信号
として、パルス幅が疑似ランダムな矩形波を微分して形
成される信号を発生して出力するディザ信号発生回路部
と、所定の入力信号に前記ディザ信号発生回路部より出
力されるディザ信号を加算して出力するディザ信号重畳
用加算回路と被減数入力端に前記ディザ信号重畳用加算
回路の出力を入力し減数入力端に遅延回路の出力を入力
した第1の減算器と前記第1の減算器の出力に第1のア
キュムレータの出力を加算する第1の加算器と被減数入
力端に前記第1の加算器の出力を入力し減数端に前記遅
延回路の出力を入力した第2の減算器と前記第2の減算
器の出力に第2のアキュムレータの出力を加算する第2
の加算器と前記第2の加算器の出力を入力して所定の変
換信号を出力信号として出力するとともに前記遅延回路
の入力端へも出力するデジタルコンパレータとを有し、
前記第1の加算器の出力端が前記第1のアキュムレータ
の入力端に接続され、前記第2の加算器の出力端が前記
第2のアキュムレータの入力端に接続されたノイズシェ
ーパ部と、を備えて構成される。
【0005】また、第2の発明のノイズシェーパ回路
は、オーバサンプリング方式のD/A変換回路に使用さ
れるノイズシェーパ回路において、ディザ信号として、
パルス幅が疑似ランダムな矩形波を微分して形成される
信号を発生して出力するディザ信号発生回路部と、被減
数入力端に所定の入力信号を入力し減数入力端に遅延回
路の出力を入力した第1の減算器と前記第1の減算器の
出力に第1のアキュムレータの出力を加算する第1の加
算器と前記第1の加算器の出力に前記ディザ信号発生回
路部より出力されるディザ信号を加算して出力するディ
ザ信号重畳用加算回路と前記ディザ信号重畳用加算回路
の出力を被減数入力端に入力し減数端に前記遅延回路の
出力を入力した第2の減算器と前記第2の減算器の出力
に第2のアキュムレータの出力を加算する第2の加算器
と前記第2の加算器の出力を入力して所定の変換信号を
出力信号として出力するとともに前記遅延回路の入力端
へも出力するデジタルコンパレータとを有し、前記第1
の加算器の出力端が前記第1のアキュムレータの入力端
に接続され、前記第2の加算器の出力端が前記第2のア
キュムレータの入力端に接続されたノイズシェーパ部
と、を備えて構成される。
は、オーバサンプリング方式のD/A変換回路に使用さ
れるノイズシェーパ回路において、ディザ信号として、
パルス幅が疑似ランダムな矩形波を微分して形成される
信号を発生して出力するディザ信号発生回路部と、被減
数入力端に所定の入力信号を入力し減数入力端に遅延回
路の出力を入力した第1の減算器と前記第1の減算器の
出力に第1のアキュムレータの出力を加算する第1の加
算器と前記第1の加算器の出力に前記ディザ信号発生回
路部より出力されるディザ信号を加算して出力するディ
ザ信号重畳用加算回路と前記ディザ信号重畳用加算回路
の出力を被減数入力端に入力し減数端に前記遅延回路の
出力を入力した第2の減算器と前記第2の減算器の出力
に第2のアキュムレータの出力を加算する第2の加算器
と前記第2の加算器の出力を入力して所定の変換信号を
出力信号として出力するとともに前記遅延回路の入力端
へも出力するデジタルコンパレータとを有し、前記第1
の加算器の出力端が前記第1のアキュムレータの入力端
に接続され、前記第2の加算器の出力端が前記第2のア
キュムレータの入力端に接続されたノイズシェーパ部
と、を備えて構成される。
【0006】
【0007】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0008】図1は本発明の第1の実施例を示すブロッ
ク図である。図1に示されるように、本実施例は、減算
器2および5、加算器3および6、アキュムレータ4お
よび7、デジタルコンパレータ8、および遅延回路9に
より形成されるノイズシェーパ1と、加算回路10と、
データラッチ13〜15、およびEXNOR回路16を
含むポリノミナルカウンタ12、ならびに遅延回路1
8、EXOR回路19およびNOR回路20を含む微分
回路/2進エンコーダ17により形成されるディザ発生
回路11とを備えて構成される。
ク図である。図1に示されるように、本実施例は、減算
器2および5、加算器3および6、アキュムレータ4お
よび7、デジタルコンパレータ8、および遅延回路9に
より形成されるノイズシェーパ1と、加算回路10と、
データラッチ13〜15、およびEXNOR回路16を
含むポリノミナルカウンタ12、ならびに遅延回路1
8、EXOR回路19およびNOR回路20を含む微分
回路/2進エンコーダ17により形成されるディザ発生
回路11とを備えて構成される。
【0009】図1において、ディザ発生回路11におけ
るポリノミナルカウンタ12は、4〜8ビット程度のシ
フトレジスタにより形成されるデータラッチ13〜15
と、EXNOR回路16により構成されており、このシ
フトレジスタの何れかより1ビットが出力されて、微分
回路/2進エンコーダ17に入力される。なお、微分回
路/2進エンコーダ17と、ポリノミナルカウンタ12
のクロックは、ノイズシェーパ1の動作クロック(入力
データレート)と同一周波数のクロックが用いられる。
微分回路/2進エンコーダ17から出力される2進信号
の大きさは、入力信号の最大振幅レベルの1/4から1
/8程度に設定される。
るポリノミナルカウンタ12は、4〜8ビット程度のシ
フトレジスタにより形成されるデータラッチ13〜15
と、EXNOR回路16により構成されており、このシ
フトレジスタの何れかより1ビットが出力されて、微分
回路/2進エンコーダ17に入力される。なお、微分回
路/2進エンコーダ17と、ポリノミナルカウンタ12
のクロックは、ノイズシェーパ1の動作クロック(入力
データレート)と同一周波数のクロックが用いられる。
微分回路/2進エンコーダ17から出力される2進信号
の大きさは、入力信号の最大振幅レベルの1/4から1
/8程度に設定される。
【0010】加算回路10においては、入力信号101
と、ディザ発生回路11より出力されるディザ信号10
2が加算される。このディザ信号102は、パルス幅が
疑似ランダムな矩形波を微分することにより生成された
信号であり、パルス幅が疑似ランダムであるために、周
波数成分としては様々の信号が含まれている。従って、
その周波数スペクトラムが広く拡散されているために、
一定周波数の矩形波をディザ信号として用いる場合のよ
うに、入力信号101の周波数如何によってはディザ信
号の効果が低減され、S/N比の改善効果が劣化すると
いう前述の欠点が解決される。
と、ディザ発生回路11より出力されるディザ信号10
2が加算される。このディザ信号102は、パルス幅が
疑似ランダムな矩形波を微分することにより生成された
信号であり、パルス幅が疑似ランダムであるために、周
波数成分としては様々の信号が含まれている。従って、
その周波数スペクトラムが広く拡散されているために、
一定周波数の矩形波をディザ信号として用いる場合のよ
うに、入力信号101の周波数如何によってはディザ信
号の効果が低減され、S/N比の改善効果が劣化すると
いう前述の欠点が解決される。
【0011】この場合におけるシミュレーション結果
が、図4(a)および(b)に示される。図4(a)
は、入力信号の周波数を可変として、周波数が一定の矩
形波を微分したディザ信号を入力信号に重畳した場合の
出力S/N特性であり、また、図4(b)は、同じく入
力信号の周波数を可変として、本発明によるパルス幅が
疑似ランダムな矩形波を微分したディザ信号を入力信号
に重畳した場合の出力S/N特性である。このシミュレ
ーション結果より明らかなように、本発明においては、
入力信号101の周波数を変化させた場合のS/N比の
変動が、従来例に比較して少なくなることが分る(入力
レベル−60〜−8dB付近において10dB程度の改
善が見られる)。
が、図4(a)および(b)に示される。図4(a)
は、入力信号の周波数を可変として、周波数が一定の矩
形波を微分したディザ信号を入力信号に重畳した場合の
出力S/N特性であり、また、図4(b)は、同じく入
力信号の周波数を可変として、本発明によるパルス幅が
疑似ランダムな矩形波を微分したディザ信号を入力信号
に重畳した場合の出力S/N特性である。このシミュレ
ーション結果より明らかなように、本発明においては、
入力信号101の周波数を変化させた場合のS/N比の
変動が、従来例に比較して少なくなることが分る(入力
レベル−60〜−8dB付近において10dB程度の改
善が見られる)。
【0012】また、微分回路/2進エンコーダ17にお
ける微分回路のクロックを、ノイズシェーパ1における
動作クロックと同一周波数(入力信号101のレート)
にしているため、入力信号101とディザ信号102が
加算器10において加算された大きな振幅の信号が、ノ
イズシェーパ1に入力される期間は1サンプリング期間
だけとなり、次のサンプリング期間においては、ディザ
信号102のレベルが零または逆符号のレベルとなるた
め、ディザ信号102と入力信号101が加算された大
きな振幅の信号が連続して入力されることはなく、ディ
ザ信号102の重畳によるダイナミックレンジにおける
減少が生じない。そして、更に、ディザ信号102とし
て、パルス幅が疑似ランダムな矩形波を微分した信号を
加えるため、ノイズシェーパ1の出力105に大きなレ
ベルのディザ信号が重畳されて出力されることがない。
ける微分回路のクロックを、ノイズシェーパ1における
動作クロックと同一周波数(入力信号101のレート)
にしているため、入力信号101とディザ信号102が
加算器10において加算された大きな振幅の信号が、ノ
イズシェーパ1に入力される期間は1サンプリング期間
だけとなり、次のサンプリング期間においては、ディザ
信号102のレベルが零または逆符号のレベルとなるた
め、ディザ信号102と入力信号101が加算された大
きな振幅の信号が連続して入力されることはなく、ディ
ザ信号102の重畳によるダイナミックレンジにおける
減少が生じない。そして、更に、ディザ信号102とし
て、パルス幅が疑似ランダムな矩形波を微分した信号を
加えるため、ノイズシェーパ1の出力105に大きなレ
ベルのディザ信号が重畳されて出力されることがない。
【0013】図2は、本発明の第2の実施例を示すブロ
ック図である。図2に示されるように、本実施例は、減
算器22および26、加算器23、25および27、ア
キュムレータ24および28、デジタルコンパレータ2
9、および遅延回路30により形成されるノイズシェー
パ21と、データラッチ33〜36、およびEXNOR
回路37を含むポリノミナルカウンタ32、ならびに遅
延回路39、EXOR回路40およびNOR回路41を
含む微分回路/2進エンコーダ38により形成されるデ
ィザ発生回路31とを備えて構成される。
ック図である。図2に示されるように、本実施例は、減
算器22および26、加算器23、25および27、ア
キュムレータ24および28、デジタルコンパレータ2
9、および遅延回路30により形成されるノイズシェー
パ21と、データラッチ33〜36、およびEXNOR
回路37を含むポリノミナルカウンタ32、ならびに遅
延回路39、EXOR回路40およびNOR回路41を
含む微分回路/2進エンコーダ38により形成されるデ
ィザ発生回路31とを備えて構成される。
【0014】本実施例においては、ノイズシェーパ21
として、マルチステージのΔΣ変調方式の回路が使用さ
れており、このために、ディザ発生回路31より出力さ
れるディザ信号107の重畳箇所としては、幾つかの方
法が考えられる。前述の第1の実施例においては、入力
信号101に対して、ディザ信号102が直接に重畳さ
れているが、本実施例の場合においては、ノイズシェー
パ21に含まれる最初のステージの出力信号に重畳され
ている。このようにすることにより、ディザ信号107
は、ノイズシェーパ21の出力110において、微分さ
れた形で現われるため、帯域内に分布しているディザ信
号107が微分されることにより減少する結果となり、
入力信号がない時のディザ信号107による雑音レベル
が低減されるとともに、第1の実施例の場合と同様な効
果を得ることができる。
として、マルチステージのΔΣ変調方式の回路が使用さ
れており、このために、ディザ発生回路31より出力さ
れるディザ信号107の重畳箇所としては、幾つかの方
法が考えられる。前述の第1の実施例においては、入力
信号101に対して、ディザ信号102が直接に重畳さ
れているが、本実施例の場合においては、ノイズシェー
パ21に含まれる最初のステージの出力信号に重畳され
ている。このようにすることにより、ディザ信号107
は、ノイズシェーパ21の出力110において、微分さ
れた形で現われるため、帯域内に分布しているディザ信
号107が微分されることにより減少する結果となり、
入力信号がない時のディザ信号107による雑音レベル
が低減されるとともに、第1の実施例の場合と同様な効
果を得ることができる。
【0015】また、本実施例の場合には、ノイズシェー
パ21の最初のステージの出力にディザ信号107が重
畳されるように、当該ノイズシェーパ21が構成されて
いるが、最初のステージの出力にではなく、2番目のス
テージの出力にディザ信号107が重畳されるようにノ
イズシェーパ21を構成しても、同様の効果が得られる
ことは明らかである。
パ21の最初のステージの出力にディザ信号107が重
畳されるように、当該ノイズシェーパ21が構成されて
いるが、最初のステージの出力にではなく、2番目のス
テージの出力にディザ信号107が重畳されるようにノ
イズシェーパ21を構成しても、同様の効果が得られる
ことは明らかである。
【0016】なお、ディザ発生回路31を形成するポリ
ノミナルカウンタ32ならびに微分回路/2進エンコー
ダ38の動作については、前述の第1の実施例の場合と
全く同様である。
ノミナルカウンタ32ならびに微分回路/2進エンコー
ダ38の動作については、前述の第1の実施例の場合と
全く同様である。
【0017】
【発明の効果】以上説明したように、本発明は、パルス
幅が疑似ランダムな矩形波を微分した信号をディザ信号
として生成する手段を備え、当該ディザ信号を入力信号
に重畳することにより、出力におけるS/N特性を改善
することができるとともに、ノイズシェーパの出力段に
現われるディザ信号レベルを抑制することができるとい
う効果がある。
幅が疑似ランダムな矩形波を微分した信号をディザ信号
として生成する手段を備え、当該ディザ信号を入力信号
に重畳することにより、出力におけるS/N特性を改善
することができるとともに、ノイズシェーパの出力段に
現われるディザ信号レベルを抑制することができるとい
う効果がある。
【図1】本発明の第1の実施例を示すブロック図であ
る。
る。
【図2】本発明の第2の実施例を示すブロック図であ
る。
る。
【図3】従来例を示すブロック図である。
【図4】本発明および従来例のシミュレーション結果に
よるS/N特性図である。
よるS/N特性図である。
1、21、43 ノイズシェーパ 2、5、22、26 減算器 3、6、10、23、25、27、42 加算器 4、7、24、28 アキュムレータ 8、29 デジタルコンパレータ 9、18、30、39 遅延回路 11、31 ディザ発生回路 12、32 ポリノミナルカウンタ 13〜15、33〜36 データラッチ 16、37 EXNOR回路 17、38 微分回路/2進エンコーダ 19、40 EXOR回路 20、41 NOR回路
フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H03M 3/00 - 3/04 H03M 7/32 - 7/38
Claims (2)
- 【請求項1】 オーバサンプリング方式のD/A変換回
路に使用されるノイズシェーパ回路において、 ディザ信号として、パルス幅が疑似ランダムな矩形波を
微分して形成される信号を発生して出力するディザ信号
発生回路部と、 所定の入力信号に前記ディザ信号発生回路部より出力さ
れるディザ信号を加算して出力するディザ信号重畳用加
算回路と被減数入力端に前記ディザ信号重畳用加算回路
の出力を入力し減数入力端に遅延回路の出力を入力した
第1の減算器と前記第1の減算器の出力に第1のアキュ
ムレータの出力を加算する第1の加算器と被減数入力端
に前記第1の加算器の出力を入力し減数端に前記遅延回
路の出力を入力した第2の減算器と前記第2の減算器の
出力に第2のアキュムレータの出力を加算する第2の加
算器と前記第2の加算器の出力を入力して所定の変換信
号を出力信号として出力するとともに前記遅延回路の入
力端へも出力するデジタルコンパレータとを有し、前記
第1の加算器の出力端が前記第1のアキュムレータの入
力端に接続され、前記第2の加算器の出力端が前記第2
のアキュムレータの入力端に接続されたノイズシェーパ
部と、 を備えることを特徴とするノイズシェーパ回路。 - 【請求項2】 オーバサンプリング方式のD/A変換回
路に使用されるノイズシェーパ回路において、 ディザ信号として、パルス幅が疑似ランダムな矩形波を
微分して形成される信号を発生して出力するディザ信号
発生回路部と、 被減数入力端に所定の入力信号を入力し減数入力端に遅
延回路の出力を入力した第1の減算器と前記第1の減算
器の出力に第1のアキュムレータの出力を加算する第1
の加算器と前記第1の加算器の出力に前記ディザ信号発
生回路部より出力されるディザ信号を加算して出力する
ディザ信号重畳用加算回路と前記ディザ信号重畳用加算
回路の出力を被減数入力端に入力し減数端に前記遅延回
路の出力を入力した第2の減算器と前記第2の減算器の
出力に第2のアキュムレータの出力を加算する第2の加
算器と前記第2の加算器の出力を入力して所定の変換信
号を出力信号として出力するとともに前記遅延回路の入
力端へも出力するデジタルコ ンパレータとを有し、前記
第1の加算器の出力端が前記第1のアキュムレータの入
力端に接続され、前記第2の加算器の出力端が前記第2
のアキュムレータの入力端に接続されたノイズシェーパ
部と、 を備えることを特徴とするノイズシェーパ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3260194A JP2994115B2 (ja) | 1991-10-08 | 1991-10-08 | ノイズシェーパ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3260194A JP2994115B2 (ja) | 1991-10-08 | 1991-10-08 | ノイズシェーパ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05102851A JPH05102851A (ja) | 1993-04-23 |
JP2994115B2 true JP2994115B2 (ja) | 1999-12-27 |
Family
ID=17344640
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3260194A Expired - Lifetime JP2994115B2 (ja) | 1991-10-08 | 1991-10-08 | ノイズシェーパ回路 |
Country Status (1)
Country | Link |
---|---|
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0785602A (ja) * | 1993-09-16 | 1995-03-31 | Canon Inc | 情報再生装置 |
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JP2002076898A (ja) | 2000-08-25 | 2002-03-15 | Nippon Precision Circuits Inc | ノイズシェーパ |
-
1991
- 1991-10-08 JP JP3260194A patent/JP2994115B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JPH05102851A (ja) | 1993-04-23 |
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