JP2989938B2 - ディジタルシグナルプロセッサ - Google Patents
ディジタルシグナルプロセッサInfo
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- JP2989938B2 JP2989938B2 JP3182040A JP18204091A JP2989938B2 JP 2989938 B2 JP2989938 B2 JP 2989938B2 JP 3182040 A JP3182040 A JP 3182040A JP 18204091 A JP18204091 A JP 18204091A JP 2989938 B2 JP2989938 B2 JP 2989938B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04S—STEREOPHONIC SYSTEMS
- H04S1/00—Two-channel systems
- H04S1/007—Two-channel systems in which the audio signals are in digital form
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- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、音声信号の右チャネル
データ（以下、Ｒｃｈデータという。）および左チャネ
ルデータ（以下、Ｌｃｈデータという。）を入力し処理
を行うディジタルシグナルプロセッサに利用され、特
に、音声信号のＬｃｈデータとＲｃｈデータの同時処理
を実行するようにしたディジタルシグナルプロセッサに
関する。
データ（以下、Ｒｃｈデータという。）および左チャネ
ルデータ（以下、Ｌｃｈデータという。）を入力し処理
を行うディジタルシグナルプロセッサに利用され、特
に、音声信号のＬｃｈデータとＲｃｈデータの同時処理
を実行するようにしたディジタルシグナルプロセッサに
関する。
【０００２】
【従来の技術】従来のディジタルシグナルプロセッサ
は、図３に示すように、入力データＤＩおよび出力デー
タＤＯの入出力を行う入出力回路（ＳＩＯ）１０と、内
部データを格納するデータメモリ部１と、入力データＤ
Ｉのディジタルフィルタリング処理等を行う演算回路２
と、データ遅延用の外部メモリ５を制御するデータ遅延
制御回路４と、データ入出力回路（ＳＩＯ）１０と、デ
ータメモリ部１、演算回路２およびデータ遅延制御部４
の制御を行うマイクロプログラム制御部３とを備え、デ
ータ入出力回路１０内に入力データおよび出力データを
制御信号により出力する変換回路（ＳＲ）１１と、入力
データＤＩを保持する入力ラッチ回路（ＳＩ）１２と、
出力データＤＯを保持する出力ラッチ回路（ＳＯ）１３
と、エッジ検出回路（ＥＤ）１４とを含んでいる。
は、図３に示すように、入力データＤＩおよび出力デー
タＤＯの入出力を行う入出力回路（ＳＩＯ）１０と、内
部データを格納するデータメモリ部１と、入力データＤ
Ｉのディジタルフィルタリング処理等を行う演算回路２
と、データ遅延用の外部メモリ５を制御するデータ遅延
制御回路４と、データ入出力回路（ＳＩＯ）１０と、デ
ータメモリ部１、演算回路２およびデータ遅延制御部４
の制御を行うマイクロプログラム制御部３とを備え、デ
ータ入出力回路１０内に入力データおよび出力データを
制御信号により出力する変換回路（ＳＲ）１１と、入力
データＤＩを保持する入力ラッチ回路（ＳＩ）１２と、
出力データＤＯを保持する出力ラッチ回路（ＳＯ）１３
と、エッジ検出回路（ＥＤ）１４とを含んでいる。
【０００３】次に、本従来例の動作について図４に示す
タイミングチャートを参照して説明する。データ入出力
回路１０に入力された入力データＤＩは変換回路１１に
よって変換される。このときのクロックは制御信号ＢＣ
ＬＫから供給される。信号ＬＲＣＫは入出力データのＬ
ｃｈデータかＲｃｈデータを示す信号であり、制御信号
ＬＲＣＫが「Ｌ」レベルのときはＬｃｈデータ、「Ｈ」
レベルのときはＲｃｈデータであることを示している。
制御信号ＬＲＣＫはエッジ検出回路１４によりエッジ検
出され、このエッジタイミングで変換回路１１の入力デ
ータＤＩは入力ラッチ回路１２にラッチされる。入力ラ
ッチ回路１２にラッチされた入力データＤＩの信号処理
は制御信号ＬＲＣＫの立ち上がりより開始され、演算回
路２によるディジタルフィルタリング処理やデータ遅延
制御回路４を介して、外部メモリ５とのデータのやりと
りによるディジタル遅延処理をＬｃｈデータおよびＲｃ
ｈデータの順にそれぞれに対して実行する。処理結果は
内部バス２０を介して出力ラッチ回路１３にラッチされ
る。
タイミングチャートを参照して説明する。データ入出力
回路１０に入力された入力データＤＩは変換回路１１に
よって変換される。このときのクロックは制御信号ＢＣ
ＬＫから供給される。信号ＬＲＣＫは入出力データのＬ
ｃｈデータかＲｃｈデータを示す信号であり、制御信号
ＬＲＣＫが「Ｌ」レベルのときはＬｃｈデータ、「Ｈ」
レベルのときはＲｃｈデータであることを示している。
制御信号ＬＲＣＫはエッジ検出回路１４によりエッジ検
出され、このエッジタイミングで変換回路１１の入力デ
ータＤＩは入力ラッチ回路１２にラッチされる。入力ラ
ッチ回路１２にラッチされた入力データＤＩの信号処理
は制御信号ＬＲＣＫの立ち上がりより開始され、演算回
路２によるディジタルフィルタリング処理やデータ遅延
制御回路４を介して、外部メモリ５とのデータのやりと
りによるディジタル遅延処理をＬｃｈデータおよびＲｃ
ｈデータの順にそれぞれに対して実行する。処理結果は
内部バス２０を介して出力ラッチ回路１３にラッチされ
る。
【０００４】以上の信号処理は次の制御信号ＬＲＣＫの
立ち上がりまでに行われる。さらに制御信号ＬＲＣＫの
エッジ検出回路１４からのエッジ信号Ｅのタイミングで
出力ラッチ回路１３のデータは変換回路１１へロードさ
れ、変換回路１１へロードされたデータは出力データＤ
Ｏとして出力される。
立ち上がりまでに行われる。さらに制御信号ＬＲＣＫの
エッジ検出回路１４からのエッジ信号Ｅのタイミングで
出力ラッチ回路１３のデータは変換回路１１へロードさ
れ、変換回路１１へロードされたデータは出力データＤ
Ｏとして出力される。
【０００５】以上の処理により、反射音および反響音等
の効果を得ることができる。
の効果を得ることができる。
【０００６】
【発明が解決しようとする課題】この従来のディジタル
シグナルプロセッサでは、Ｌｃｈデータ処理が完了して
からＲｃｈデータ処理を行うが、Ｌｃｈデータ処理完了
時に入力ラッチ回路１２に新しいＲｃｈデータがラッチ
されている保障がない。
シグナルプロセッサでは、Ｌｃｈデータ処理が完了して
からＲｃｈデータ処理を行うが、Ｌｃｈデータ処理完了
時に入力ラッチ回路１２に新しいＲｃｈデータがラッチ
されている保障がない。
【０００７】このため、入力ラッチ回路１２にＲｃｈデ
ータがラッチされる信号ＬＲＣＫの立ち下がりまでＲｃ
ｈデータ処理開始を待つ必要が生じる。また逆にＬｃｈ
データ処理が長く信号ＬＲＣＫの立ち下がりまでに完了
しない場合には、出力ラッチ回路１３にＬｃｈデータが
保持されている間に信号ＬＲＣＫの変化点がこないの
で、出力データＤＯにはＬｃｈデータが出力されなくな
る。このためＬｃｈデータおよびＲｃｈデータの信号処
理時間は信号ＬＲＣＫの半クロック以上にできない制限
が生じる欠点があった。
ータがラッチされる信号ＬＲＣＫの立ち下がりまでＲｃ
ｈデータ処理開始を待つ必要が生じる。また逆にＬｃｈ
データ処理が長く信号ＬＲＣＫの立ち下がりまでに完了
しない場合には、出力ラッチ回路１３にＬｃｈデータが
保持されている間に信号ＬＲＣＫの変化点がこないの
で、出力データＤＯにはＬｃｈデータが出力されなくな
る。このためＬｃｈデータおよびＲｃｈデータの信号処
理時間は信号ＬＲＣＫの半クロック以上にできない制限
が生じる欠点があった。
【０００８】本発明の目的は、前記の欠点を除去するこ
とにより、信号処理時間が入出力データにより制限され
ることのないディジタルシグナルプロセッサを提供する
ことにある。
とにより、信号処理時間が入出力データにより制限され
ることのないディジタルシグナルプロセッサを提供する
ことにある。
【０００９】
【課題を解決するための手段】本発明は、変換回路と、
第一入力ラッチ回路と、第二入力ラッチ回路と、第三入
力ラッチ回路と、エッジ検出回路と、内部バスと、処理
手段とを備えるディジタルシグナルプロセッサであっ
て、変換回路は、交互に入力される第一および第二チャ
ネルデータを制御信号の立ち上がり時および立ち下がり
時のタイミングで出力し、第一ラッチ回路は、制御信号
の立ち下がり時または立ち上がり時に変換回路の出力す
る第一チャネルデータをラッチして内部バスに供給し、
第二ラッチ回路は、制御信号の立ち上がり時または立ち
下がり時に変換回路の出力する第二チャネルデータをラ
ッチして第三入力ラッチ回路に供給し、第三ラッチ回路
は、制御信号の立ち下がり時または立ち上がり時に第二
ラッチ回路の供給する第二チャネルデータをラッチして
内部バスに供給し、エッジ検出回路は、入力される制御
信号の立ち上がりおよび立ち下がりを検出して第一ない
し第三ラッチ回路にそのエッジ検知信号を出力し、処理
手段は、内部バスに供給される第一および第二チャネル
データのデータ処理を行うことを特徴とする。
第一入力ラッチ回路と、第二入力ラッチ回路と、第三入
力ラッチ回路と、エッジ検出回路と、内部バスと、処理
手段とを備えるディジタルシグナルプロセッサであっ
て、変換回路は、交互に入力される第一および第二チャ
ネルデータを制御信号の立ち上がり時および立ち下がり
時のタイミングで出力し、第一ラッチ回路は、制御信号
の立ち下がり時または立ち上がり時に変換回路の出力す
る第一チャネルデータをラッチして内部バスに供給し、
第二ラッチ回路は、制御信号の立ち上がり時または立ち
下がり時に変換回路の出力する第二チャネルデータをラ
ッチして第三入力ラッチ回路に供給し、第三ラッチ回路
は、制御信号の立ち下がり時または立ち上がり時に第二
ラッチ回路の供給する第二チャネルデータをラッチして
内部バスに供給し、エッジ検出回路は、入力される制御
信号の立ち上がりおよび立ち下がりを検出して第一ない
し第三ラッチ回路にそのエッジ検知信号を出力し、処理
手段は、内部バスに供給される第一および第二チャネル
データのデータ処理を行うことを特徴とする。
【００１０】なお、第一ないし第三ラッチ回路のラッチ
制御を制御信号の立ち上がりと立ち下がりとが反対のも
のとしてもよい。
制御を制御信号の立ち上がりと立ち下がりとが反対のも
のとしてもよい。
【００１１】
【作用】データ入出力回路は、入力データをＲｃｈデー
タとＬｃｈデータとに分けてそれぞれラッチし、内部バ
スへの出力は、制御信号の立ち下りエッジに合わせて同
一タイミングで行われるようにする。出力データも同様
にＲｃｈデータとＬｃｈデータに分けてそれぞれラッチ
し制御クロック信号に従って、切り換えて出力する。
タとＬｃｈデータとに分けてそれぞれラッチし、内部バ
スへの出力は、制御信号の立ち下りエッジに合わせて同
一タイミングで行われるようにする。出力データも同様
にＲｃｈデータとＬｃｈデータに分けてそれぞれラッチ
し制御クロック信号に従って、切り換えて出力する。
【００１２】従って、プロセッサの処理手段では、入力
データのＲｃｈデータとＬｃｈデータとを同時処理する
ことができ、信号処理時間を入出力データとは無関係と
することができる。
データのＲｃｈデータとＬｃｈデータとを同時処理する
ことができ、信号処理時間を入出力データとは無関係と
することができる。
【００１３】なお、入力データのＲｃｈデータとＬｃｈ
データとを同一タイミングで内部バスに出力すること
は、いずれか一方のチャネルデータを制御信号の立ち上
りエッジでラッチし、このラッチされたデータと他方の
チャネルデータとを制御信号の立ち下りエッジでラッチ
することで行うことができる。
データとを同一タイミングで内部バスに出力すること
は、いずれか一方のチャネルデータを制御信号の立ち上
りエッジでラッチし、このラッチされたデータと他方の
チャネルデータとを制御信号の立ち下りエッジでラッチ
することで行うことができる。
【００１４】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明の一実施例を示すブロック構
成図である。
成図である。
【００１６】本実施例は、内部データを格納するデータ
メモリ部１と、入力データのディジタルフィルタリング
処理等を行う演算回路２と、データ遅延用の外部メモリ
５の制御を行うことによってディジタル遅延処理を行う
データ遅延制御回路４と、データ入出力回路（ＳＩＯ）
１０ａと、データ入出力回路１０ａ、データメモリ部
１、演算回路２、およびデータ遅延制御回路４の動作を
制御するマイクロプログラム制御回路３と、内部バス２
０とを備えたディジタルプロセッサ３０ａにおいて、本
発明の特徴とするところの、データ入出力回路１０ａ
は、入力データＤＩおよび出力データＤＯの入出力を制
御する変換回路（ＳＲ）１１と、Ｒｃｈ入力データを保
持するＲｃｈ専用入力ラッチ回路（ＳＩＲ）１２ａと、
Ｌｃｈ入力データを保持する二つのＬｃｈ専用入力ラッ
チ回路（ＳＩＲ１、ＳＩＲ２）１２ｂおよび１２ｃと、
Ｌｃｈ出力データを保持するＬｃｈ専用出力ラッチ回路
（ＳＯＬ）１３ｂと、Ｒｃｈ出力データを保持するＲｃ
ｈ専用ラッチ回路（ＳＯＲ）１３ａと、出力データＤＯ
のＬｃｈデータかＲｃｈデータかの選択を行う出力デー
タ切換回路としてのマルチプレクサ（ＭＵＸ）１５と、
タイミング発生回路としての、制御信号ＬＲＣＫのエッ
ジ検出を行うエッジ検出回路（ＥＤ）１４と、立ち上が
りエッジ検出を行う立ち上がりエッジ検出回路（ＲＥ
Ｄ）１４ａと、立ち下がりエッジ検出を行う立ち下がり
エッジ検出回路（ＦＥＤ）１４ｂとを含んでいる。
メモリ部１と、入力データのディジタルフィルタリング
処理等を行う演算回路２と、データ遅延用の外部メモリ
５の制御を行うことによってディジタル遅延処理を行う
データ遅延制御回路４と、データ入出力回路（ＳＩＯ）
１０ａと、データ入出力回路１０ａ、データメモリ部
１、演算回路２、およびデータ遅延制御回路４の動作を
制御するマイクロプログラム制御回路３と、内部バス２
０とを備えたディジタルプロセッサ３０ａにおいて、本
発明の特徴とするところの、データ入出力回路１０ａ
は、入力データＤＩおよび出力データＤＯの入出力を制
御する変換回路（ＳＲ）１１と、Ｒｃｈ入力データを保
持するＲｃｈ専用入力ラッチ回路（ＳＩＲ）１２ａと、
Ｌｃｈ入力データを保持する二つのＬｃｈ専用入力ラッ
チ回路（ＳＩＲ１、ＳＩＲ２）１２ｂおよび１２ｃと、
Ｌｃｈ出力データを保持するＬｃｈ専用出力ラッチ回路
（ＳＯＬ）１３ｂと、Ｒｃｈ出力データを保持するＲｃ
ｈ専用ラッチ回路（ＳＯＲ）１３ａと、出力データＤＯ
のＬｃｈデータかＲｃｈデータかの選択を行う出力デー
タ切換回路としてのマルチプレクサ（ＭＵＸ）１５と、
タイミング発生回路としての、制御信号ＬＲＣＫのエッ
ジ検出を行うエッジ検出回路（ＥＤ）１４と、立ち上が
りエッジ検出を行う立ち上がりエッジ検出回路（ＲＥ
Ｄ）１４ａと、立ち下がりエッジ検出を行う立ち下がり
エッジ検出回路（ＦＥＤ）１４ｂとを含んでいる。
【００１７】次に本実施例の動作について図２に示すタ
イミングチャートを参照して説明する。
イミングチャートを参照して説明する。
【００１８】データ入出力回路１０ａに入力された入力
データＤＩは、変換回路１１で制御信号ＢＣＬＫにより
変換される。変換された入力データＤＩは制御信号ＬＲ
ＣＫの立ち上がりエッジ検出回路１４ａより検出される
立ち上がりエッジ信号ＲＥによりＬｃｈデータをＬｃｈ
専用入力ラッチ回路１２ｂにラッチされ、次に立ち下が
りエッジ検出回路１４ｂより検出された立ち下がりエッ
ジ信号ＦＥによりＬｃｈ専用入力ラッチ回路１２ｂのデ
ータはＬｃｈ専用ラッチ回路１２ｃへラッチされ、同様
に変換されたＲｃｈ入力データはＲｃｈ専用入力ラッチ
回路１２ａにラッチされる。
データＤＩは、変換回路１１で制御信号ＢＣＬＫにより
変換される。変換された入力データＤＩは制御信号ＬＲ
ＣＫの立ち上がりエッジ検出回路１４ａより検出される
立ち上がりエッジ信号ＲＥによりＬｃｈデータをＬｃｈ
専用入力ラッチ回路１２ｂにラッチされ、次に立ち下が
りエッジ検出回路１４ｂより検出された立ち下がりエッ
ジ信号ＦＥによりＬｃｈ専用入力ラッチ回路１２ｂのデ
ータはＬｃｈ専用ラッチ回路１２ｃへラッチされ、同様
に変換されたＲｃｈ入力データはＲｃｈ専用入力ラッチ
回路１２ａにラッチされる。
【００１９】この内容は図２に示すタイミングチャート
通りである。よって、このデータの信号処理はＬｃｈ専
用入力ラッチ回路１２ｃとＲｃｈ専用入力ラッチ回路１
２ａとにデータがそろった時点、つまり制御信号ＬＲＣ
Ｋの立ち下がりより開始され、Ｌｃｈデータ、およびＲ
ｃｈデータを演算回路２やデータ遅延制御回路４等によ
って同時に処理することが可能である。よってＬｃｈデ
ータおよびＲｃｈデータを待つ必要がなくなる。
通りである。よって、このデータの信号処理はＬｃｈ専
用入力ラッチ回路１２ｃとＲｃｈ専用入力ラッチ回路１
２ａとにデータがそろった時点、つまり制御信号ＬＲＣ
Ｋの立ち下がりより開始され、Ｌｃｈデータ、およびＲ
ｃｈデータを演算回路２やデータ遅延制御回路４等によ
って同時に処理することが可能である。よってＬｃｈデ
ータおよびＲｃｈデータを待つ必要がなくなる。
【００２０】また出力に関しては、ＬｃｈデータはＬｃ
ｈデータ専用出力ラッチ回路１３ｂに、Ｒｃｈデータは
Ｒｃｈ専用出力ラッチ回路１３ａにラッチされたデータ
をマルチプレクサ１５によって、制御信号ＬＲＣＫが
「Ｌ」レベルのときＬｃｈデータを、「Ｈ」レベルのと
きＲｃｈデータを選択し、エッジ検出回路１４からの信
号ＬＲＣＫのエッジ信号Ｅにより変換回路１１にロード
される。変換回路１１にロードされたデータは出力デー
タＤＯとして出力される。つまりＬｃｈデータとＲｃｈ
データとを同時処理することで、信号処理時間に制限が
なくなる。
ｈデータ専用出力ラッチ回路１３ｂに、Ｒｃｈデータは
Ｒｃｈ専用出力ラッチ回路１３ａにラッチされたデータ
をマルチプレクサ１５によって、制御信号ＬＲＣＫが
「Ｌ」レベルのときＬｃｈデータを、「Ｈ」レベルのと
きＲｃｈデータを選択し、エッジ検出回路１４からの信
号ＬＲＣＫのエッジ信号Ｅにより変換回路１１にロード
される。変換回路１１にロードされたデータは出力デー
タＤＯとして出力される。つまりＬｃｈデータとＲｃｈ
データとを同時処理することで、信号処理時間に制限が
なくなる。
【００２１】なお、本実施例は、ＬｃｈデータがＲｃｈ
データよりも先に入力される場合であるが、Ｒｃｈデー
タがＬｃｈデータよりも先に入力される場合には、図１
において、Ｒｃｈ専用入力ラッチ回路１２ａをＬｃｈ専
用入力ラッチ回路に代え、Ｌｃｈ専用入力ラッチ回路１
２ｂおよび１２ｃをＲｃｈ専用入力ラッチに代えること
で同様に実施することができる。
データよりも先に入力される場合であるが、Ｒｃｈデー
タがＬｃｈデータよりも先に入力される場合には、図１
において、Ｒｃｈ専用入力ラッチ回路１２ａをＬｃｈ専
用入力ラッチ回路に代え、Ｌｃｈ専用入力ラッチ回路１
２ｂおよび１２ｃをＲｃｈ専用入力ラッチに代えること
で同様に実施することができる。
【００２２】
【発明の効果】以上説明したように、本発明は、入力さ
れるＲｃｈデータとＬｃｈデータとを同一タイミングで
内部バスに出力することにより、ＬｃｈデータおよびＲ
ｃｈデータの同時処理を可能にしたので、信号処理時間
は入出力データにより制限を受けない効果がある。
れるＲｃｈデータとＬｃｈデータとを同一タイミングで
内部バスに出力することにより、ＬｃｈデータおよびＲ
ｃｈデータの同時処理を可能にしたので、信号処理時間
は入出力データにより制限を受けない効果がある。
【図１】本発明の一実施例を示すブロック構成図。
【図２】その動作を示すタイミングチャート。
【図３】従来例を示すブロック構成図。
【図４】その動作を示すタイミングチャート。
１ データメモリ部 ２ 演算回路 ３ マイクロプログラム制御部 ４ データ遅延制御回路 ５ 外部メモリ １０、１０ａ データ入出力回路（ＳＩＯ） １１ 変換回路（ＳＲ） １２ 入力ラッチ回路（ＳＩ） １２ａ Ｒｃｈ専用入力ラッチ回路（ＳＩＲ） １２ｂ Ｌｃｈ専用入力ラッチ回路（ＳＩＲ１） １２ｃ Ｌｃｈ専用入力ラッチ回路（ＳＩＲ２） １３ 出力ラッチ回路（ＳＯ） １３ａ Ｒｃｈ専用出力ラッチ回路（ＳＯＲ） １３ｂ Ｌｃｈ専用出力ラッチ回路（ＳＯＬ） １４ エッジ検出回路（ＥＤ） １５ マルチプレクサ（ＭＵＸ） ２０ 内部バス ３０、３０ａ ディジタルシグナルプロセッサ ＢＣＬＫ、ＬＲＣＫ 制御信号 ＤＩ 入力データ ＤＯ 出力データ Ｅ エッジ信号 ＦＥ 立ち下りエッジ信号 ＲＥ 立ち上りエッジ信号
Claims (2)
- 【請求項１】 変換回路（１１）と、第一入力ラッチ回
路（１２ａ）と、第二入力ラッチ回路（１２ｂ）と、第
三入力ラッチ回路（１２ｃ）と、エッジ検出回路（１
４、１４ａ、１４ｂ）と、内部バス（２０）と、処理手
段（１〜４）とを備えるディジタルシグナルプロセッサ
であって、 変換回路は、交互に入力される第一および第二チャネル
データを制御信号の立ち上がり時および立ち下がり時の
タイミングで出力し、 第一ラッチ回路は、制御信号の立ち下がり時または立ち
上がり時に変換回路の出力する第一チャネルデータをラ
ッチして内部バスに供給し、 第二ラッチ回路は、制御信号の立ち上がり時または立ち
下がり時に変換回路の出力する第二チャネルデータをラ
ッチして第三入力ラッチ回路に供給し、 第三ラッチ回路は、制御信号の立ち下がり時または立ち
上がり時に第二ラッチ回路の供給する第二チャネルデー
タをラッチして内部バスに供給し、 エッジ検出回路は、入力される制御信号の立ち上がりお
よび立ち下がりを検出して第一ないし第三ラッチ回路に
そのエッジ検知信号を出力し、 処理手段は、内部バスに供給される第一および第二チャ
ネルデータのデータ処理を行う ディジタルシグナルプロセッサ。 - 【請求項２】 変換回路（１１）と、第一入力ラッチ回
路（１２ａ）と、第二入力ラッチ回路（１２ｂ）と、第
三入力ラッチ回路（１２ｃ）と、エッジ検出回路（１
４、１４ａ、１４ｂ）と、内部バス（２０）と、処理手
段（１〜４）とを備えるディジタルシグナルプロセッサ
であって、 変換回路は、交互に入力される第一および第二チャネル
データを制御信号の立ち上がり時および立ち下がり時の
タイミングで出力し、 第一ラッチ回路は、制御信号の立ち上がり時に変換回路
の出力する第一チャネルデータをラッチして内部バスに
供給し、 第二ラッチ回路は、制御信号の立ち下がり時に変換回路
の出力する第二チャネルデータをラッチして第三入力ラ
ッチ回路に供給し、 第三ラッチ回路は、制御信号の立ち上がり時に第二ラッ
チ回路の供給する第二チャネルデータをラッチして内部
バスに供給し、 エッジ検出回路は、入力される制御信号の立ち上がりお
よび立ち下がりを検出して第一ないし第三ラッチ回路に
そのエッジ検知信号を出力し、 処理手段は、内部バスに供給される第一および第二チャ
ネルデータのデータ処理を行う ディジタルシグナルプロセッサ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182040A JP2989938B2 (ja) | 1991-06-25 | 1991-06-25 | ディジタルシグナルプロセッサ |
| KR1019920010879A KR970004088B1 (ko) | 1991-06-25 | 1992-06-23 | 디지탈 신호 처리기 |
| US07/904,515 US5333199A (en) | 1991-06-25 | 1992-06-25 | Digital signal processor for simultaneously processing left and right signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182040A JP2989938B2 (ja) | 1991-06-25 | 1991-06-25 | ディジタルシグナルプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH052479A JPH052479A (ja) | 1993-01-08 |
| JP2989938B2 true JP2989938B2 (ja) | 1999-12-13 |
Family
ID=16111291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3182040A Expired - Fee Related JP2989938B2 (ja) | 1991-06-25 | 1991-06-25 | ディジタルシグナルプロセッサ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5333199A (ja) |
| JP (1) | JP2989938B2 (ja) |
| KR (1) | KR970004088B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19625455A1 (de) * | 1996-06-26 | 1998-01-02 | Nokia Deutschland Gmbh | Vorrichtung und Verfahren zur Spracherkennung |
| US6178476B1 (en) * | 1997-01-06 | 2001-01-23 | Texas Instruments Incorporated | Data communication interface including an integrated data processor and serial memory device |
| JP2001350497A (ja) * | 2000-06-08 | 2001-12-21 | Teac Corp | 信号処理回路 |
| JP4416572B2 (ja) * | 2004-05-27 | 2010-02-17 | 富士通株式会社 | 信号処理回路 |
| KR20210151525A (ko) * | 2020-06-05 | 2021-12-14 | 삼성전자주식회사 | 생체정보 추정 장치 및 방법 |
-
1991
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