JP4416572B2 - 信号処理回路 - Google Patents
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Description
上記構成によれば、各基本回路にて第1及び第2の選択回路により後段及び前段に接続された基本回路にいずれの信号を出力するかを適宜選択することで、回路動作を変更可能にし、その選択に応じて異なる信号処理を1つの回路で実現することができるようになる。
基本回路10は、1つの排他的論理和回路(以下、EOR回路と称す。)11と、2つの選択回路(以下、セレクタと称す。)12、13とを有する。セレクタ12、13は、2つの入力の中から一方を選択的に出力する2−1セレクタである。
図1(B)において、15は処理部であり、図1(A)に示したEOR回路11に相当する。処理部15は、入力される第1及び第2の入力IN1、IN2に所定の信号処理を施し出力する。
本実施形態による信号処理回路は、図1(A)及び図1(B)を参照して説明した基本回路10を複数用い、それらを直列に接続して構成する。
また、信号処理回路20は、シフトレジスタとしての各基本回路10−iのフリップフロップFFiを用いたシフト操作方向(FF1→FFm)とは逆方向に基本回路10−iを直列に接続して構成される。言い換えれば、信号処理回路20の入力側からみて、EOR回路11を通過させるレジスタの順番を逆にして構成される。これにより、従来、一般的に設けられていたフリップフロップFFmからフリップフロップFF1へのフィードバック信号が必要なくなり、レジスタ長(段数)に依存しない回路動作が可能になる。例えば、スクランブラ、CRC生成器など機能が同一であっても、基本回路数以下の任意の段数に対応して異なる種類の回路動作を実現することができる。
まず、本実施形態による信号処理回路を用いたスクランブラ、CRC生成器について図3〜図5を参照して説明する。なお、スクランブラ及びCRC生成器については、レジスタ長が5である場合を一例として説明するが、本発明はこれに限定されずレジスタ長は任意である。
次に、本実施形態による信号処理回路を用いた畳み込み符号化器について図6〜図8を参照して説明する。なお、以下の説明では、符号化率が1/2の畳み込み符号化器を一例として説明する。
図8は、本実施形態による信号処理回路を用いた畳み込み符号化器の構成を示す回路図である。図8において、81、82は信号処理回路であり、図2に示した信号処理回路20と同様に構成されるのでその構成についての説明は省略する。信号処理回路81、82は、入力信号INPUTがともに入力され、出力信号OUTPUT1、OUTPUT2をそれぞれ出力する。
なお、上述したように信号処理回路81、82にて、対応するフリップフロップFFiには初期値として同じ値を入力する。
次に、本実施形態による信号処理回路を用いた線形帰還シフトレジスタ回路について図9〜図11を参照して説明する。なお、以下の説明では、レジスタ長が18の線形帰還シフトレジスタ回路を一例として説明する。
第1の回路101は、複数のフリップフロップFF1〜FF18が直列に接続されている。EOR回路103は、フリップフロップFF18及びその他のフリップフロップ(本実施形態においてはFF11)の出力信号のEOR演算を行い、演算結果をフリップフロップFF1にフィードバックして入力する。EOR回路104は、フリップフロップFF3、FF12、FF14の出力信号のEOR演算を行い、演算結果を出力する。
図11は、本実施形態による信号処理回路を用いた線形帰還シフトレジスタ回路の構成を示す回路図である。図11において、111、112、113、114は信号処理回路であり、m=18とした場合の図2に示した信号処理回路20と同様に構成されるのでその構成についての説明は省略する。
次に、本実施形態による信号処理回路を適用したnビット一括処理回路について図12〜図14を参照して説明する。
図12において、121はフリップフロップ(FF)部であり、122〜124は、第1〜第nの演算回路部である。ここで、FF部121は、図2に示した信号処理回路20の基本回路10におけるフリップフロップFF1〜FFmのみで構成される。また、演算回路部122〜124は、図2に示した信号処理回路20の基本回路10におけるフリップフロップFF1〜FFmを除くEOR回路11、セレクタ12、13と、EOR回路21と、セレクタ22とで構成される。
図14において、141はFF部、142〜145は第1〜第5の演算回路部である。なお、FF部141及び第1〜第5の演算回路部142〜145は、上述したように演算回路部間でフリップフロップを介さずにデータが直接供給される点が異なるだけで上述した信号処理回路20と同様であるので説明を省略する。
本発明の諸態様を付記として以下に示す。
上記基本回路は、第1の入力信号及び第2の入力信号に信号処理を施す演算回路と、
上記第1の入力信号又は上記演算回路の出力信号を選択的に出力する第1の選択回路と、
上記第2の入力信号又は上記演算回路の出力信号を選択的に出力する第2の選択回路とをそれぞれ有することを特徴とする信号処理回路。
(付記2)上記演算回路は、論理演算回路であることを特徴とする付記1記載の信号処理回路。
(付記3)上記論理演算回路は、排他的論理和演算回路であることを特徴とする付記2記載の信号処理回路。
(付記4)上記第1の選択回路の出力信号は、上記第1の入力信号として上記信号処理回路の入力からみて後段に接続された上記基本回路に供給し、
上記第2の選択回路の出力信号は、上記第2の入力信号として上記信号処理回路の入力側からみて前段に接続された基本回路に供給することを特徴とする付記1記載の信号処理回路。
(付記5)上記基本回路は、データを保持する保持回路をさらに有し、上記第2の入力信号は当該保持回路の出力信号であることを特徴とする付記1記載の信号処理回路。
(付記6)上記保持回路によるシフト操作方向とは逆方向に上記基本回路を直列接続したことを特徴とする付記5記載の信号処理回路。
(付記7)上記第1及び第2の選択回路での選択に応じて、複数種類のスクランブラの動作が可能であることを特徴とする付記5記載の信号処理回路。
(付記8)上記直列に接続された基本回路の数以下の任意のレジスタ長に対応するスクランブラの動作が可能であることを特徴とする付記7記載の信号処理回路。
(付記9)上記第1及び第2の選択回路での選択に応じて、複数種類のCRC生成器の動作が可能であることを特徴とする付記5記載の信号処理回路。
(付記10)上記直列に接続された基本回路の数以下の任意のレジスタ長に対応するCRC生成器の動作が可能であることを特徴とする付記9記載の信号処理回路。
(付記11)同一の外部入力信号を入力するとともに、対応する上記保持回路の初期値に同一値を設定した付記5記載の信号処理回路を2つ設け、任意の畳み込み符号化器の動作が可能であることを特徴とする信号処理回路。
(付記12)対応する上記保持回路の値を同期させた2つの付記5記載の信号処理回路からなる1組の信号処理回路群を2組設け、任意の線形帰還シフトレジスタ回路の動作が可能であることを特徴とする信号処理回路。
(付記13)各組の上記信号処理回路群の一方の信号処理回路におけるシフト操作方向の最後段の保持回路の出力信号が入力される第1の排他的論理和演算回路と、
他方の信号処理回路における任意の保持回路の出力信号の排他的論理和信号が入力される第1の排他的論理和演算回路とをさらに備えることを特徴とする付記12記載の信号処理回路。
(付記14)n個(nは2以上の自然数)の付記1記載の信号処理回路を並列接続し、nビットの一括処理動作が可能であることを特徴とする信号処理回路。
(付記15)直列に接続された複数の基本回路を備え、
上記基本回路は、第1の入力信号及び第2の入力信号が入力され、当該入力信号の排他的論理和演算を行う排他的論理和演算回路と、
上記第1の入力信号及び上記排他的論理和演算回路の出力信号が入力され、選択的に一方の信号を出力する第1のセレクタと、
上記第2の入力信号及び上記排他的論理和演算回路の出力信号が入力され、選択的に一方の信号を出力する第2のセレクタとをそれぞれ有することを特徴とする信号処理回路。
(付記16)上記基本回路は、上記第2の入力信号を出力するフリップフロップをさらに有することを特徴とする付記15記載の信号処理回路。
(付記17)上記第1のセレクタの出力信号が、上記第1の入力信号として上記信号処理回路の入力からみて後段に接続された上記基本回路に供給され、
上記第2のセレクタの出力信号が、上記第2の入力信号として上記信号処理回路の入力側からみて前段に接続された基本回路に供給されることを特徴とする付記15記載の信号処理回路。
11、21 排他的論理和(EOR)回路
12、13 セレクタ(2−1セレクタ)
14 フリップフロップ
15 処理部
16、17 選択部
20 信号処理回路
22 セレクタ(3−1セレクタ)
Claims (9)
- 直列に接続された複数の基本回路を備え、
上記基本回路は、第1の入力信号及び第2の入力信号に信号処理を施す演算回路と、
上記第1の入力信号又は上記演算回路の出力信号を選択的に出力する第1の選択回路と、
上記第2の入力信号又は上記演算回路の出力信号を選択的に出力する第2の選択回路とをそれぞれ有し、
上記第1の選択回路の出力信号は、上記第1の入力信号として信号処理回路の入力側からみて後段に接続された上記基本回路に供給し、
上記第2の選択回路の出力信号は、上記第2の入力信号として上記信号処理回路の入力側からみて前段に接続された基本回路に供給することを特徴とする信号処理回路。 - 上記基本回路は、データを保持する保持回路をさらに有し、上記第2の入力信号は当該保持回路の出力信号であることを特徴とする請求項1記載の信号処理回路。
- 上記保持回路によるシフト操作方向とは逆方向に上記基本回路を直列接続したことを特徴とする請求項2記載の信号処理回路。
- 上記第1及び第2の選択回路での選択に応じて、複数種類のスクランブラの動作が可能であることを特徴とする請求項2又は3記載の信号処理回路。
- 上記第1及び第2の選択回路での選択に応じて、複数種類のCRC生成器の動作が可能であることを特徴とする請求項2又は3記載の信号処理回路。
- 同一の外部入力信号を入力するとともに、対応する上記保持回路の初期値に同一値を設定した請求項2又は3記載の信号処理回路を2つ設け、任意の畳み込み符号化器の動作が可能であることを特徴とする信号処理回路。
- 対応する上記保持回路の値を同期させた2つの請求項2又は3記載の信号処理回路からなる1組の信号処理回路群を2組設け、任意の線形帰還シフトレジスタ回路の動作が可能であることを特徴とする信号処理回路。
- n個(nは2以上の自然数)の請求項1記載の信号処理回路を並列接続し、nビットの一括処理動作が可能であることを特徴とする信号処理回路。
- 直列に接続された複数の基本回路を備え、
上記基本回路は、第1の入力信号及び第2の入力信号が入力され、当該入力信号の排他的論理和演算を行う排他的論理和演算回路と、
上記第1の入力信号及び上記排他的論理和演算回路の出力信号が入力され、選択的に一方の信号を出力する第1のセレクタと、
上記第2の入力信号及び上記排他的論理和演算回路の出力信号が入力され、選択的に一方の信号を出力する第2のセレクタとをそれぞれ有し、
上記第1のセレクタの出力信号は、上記第1の入力信号として信号処理回路の入力側からみて後段に接続された上記基本回路に供給し、
上記第2のセレクタの出力信号は、上記第2の入力信号として上記信号処理回路の入力側からみて前段に接続された基本回路に供給することを特徴とする信号処理回路。
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