JP3135567B2 - Ｎｒｚ２進入力信号評価回路および方法 - Google Patents
Ｎｒｚ２進入力信号評価回路および方法Info
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- JP3135567B2 JP3135567B2 JP03506838A JP50683891A JP3135567B2 JP 3135567 B2 JP3135567 B2 JP 3135567B2 JP 03506838 A JP03506838 A JP 03506838A JP 50683891 A JP50683891 A JP 50683891A JP 3135567 B2 JP3135567 B2 JP 3135567B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M5/00—Conversion of the form of the representation of individual digits
- H03M5/02—Conversion to or from representation by pulses
- H03M5/04—Conversion to or from representation by pulses the pulses having two levels
- H03M5/14—Code representation, e.g. transition, for a given bit cell depending on the information in one or more adjacent bit cells, e.g. delay modulation code, double density code
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Description
【発明の詳細な説明】 本発明は、請求項１の上位概念に記載のNRZ2進入力信
号の評価回路および請求項４の上位概念の記載のNRZ2進
入力信号の方法に関する。
号の評価回路および請求項４の上位概念の記載のNRZ2進
入力信号の方法に関する。
この種方法は例えばCDディスク又はDAT−オーディオ
レコーダにおいて信号の記録の場合使用される。デジタ
ル信号の記録のため例えばCD,R−DAT,DVS,DVTにてデジ
タル信号の記録のためNRZI−信号を記録することが慣用
である。NRZI−信号においてはロジック“1"がレベル状
態遷移により表示される。それにより、伝送される情報
は信号極性に無関係である。これはNRZI記録の本来の利
点である。上記の記録方法では所謂m/n変調が使用され
る。その場合、各々のｍビットデータ語には１つ又は複
数のｎビットコード語が対応づけられる。その際ｎ＞ｍ
である。CDの場合８ビットデータ語には14ビット語が対
応づけられる。コード化された信号の合成の際ランレン
グス−及びDC−条件の維持のため２つのコード語間にな
お夫々３つの付加ビットが挿入され、その結果８データ
ビットに対してコード化信号中に夫々17ビットが割当て
対応づけられる。
レコーダにおいて信号の記録の場合使用される。デジタ
ル信号の記録のため例えばCD,R−DAT,DVS,DVTにてデジ
タル信号の記録のためNRZI−信号を記録することが慣用
である。NRZI−信号においてはロジック“1"がレベル状
態遷移により表示される。それにより、伝送される情報
は信号極性に無関係である。これはNRZI記録の本来の利
点である。上記の記録方法では所謂m/n変調が使用され
る。その場合、各々のｍビットデータ語には１つ又は複
数のｎビットコード語が対応づけられる。その際ｎ＞ｍ
である。CDの場合８ビットデータ語には14ビット語が対
応づけられる。コード化された信号の合成の際ランレン
グス−及びDC−条件の維持のため２つのコード語間にな
お夫々３つの付加ビットが挿入され、その結果８データ
ビットに対してコード化信号中に夫々17ビットが割当て
対応づけられる。
テーブルにより設定されたm/nコードはエラー伝播が
回避されるという利点を有する。この利点はCDにおいて
保持される（NRZI信号が記録されるものの）。それとい
うのは個々のコード語間に付加的ビットが設けられてい
るからである。上述のその他の記録方法では8/10変調
が、コード語間に付加的ビットなしで使用される。コー
ド語間で付加ビットが挿入されない場合、NRZI変換によ
ってはもはやエラー伝播の免れられない信号が生ぜしめ
られる。再生される信号中で、NRZIで記録されたコード
語の最終のビットが障害を受けている場合、コード語の
戻り変換の際、後続のコード後の最初のビットも反転さ
れる。従って、8/10復調の場合、走査される信号中での
１つの誤ったビットにより、復調された信号中に２つの
誤ったバイトが生じる。当該エラー伝播は8/10変調の場
合、すべてのビットエラーのほぼ10％になる。この理由
により、m/n変調はNRZI変換なしで適用されるべきであ
る（コード語間の付加ビットが使用されない限り）。
回避されるという利点を有する。この利点はCDにおいて
保持される（NRZI信号が記録されるものの）。それとい
うのは個々のコード語間に付加的ビットが設けられてい
るからである。上述のその他の記録方法では8/10変調
が、コード語間に付加的ビットなしで使用される。コー
ド語間で付加ビットが挿入されない場合、NRZI変換によ
ってはもはやエラー伝播の免れられない信号が生ぜしめ
られる。再生される信号中で、NRZIで記録されたコード
語の最終のビットが障害を受けている場合、コード語の
戻り変換の際、後続のコード後の最初のビットも反転さ
れる。従って、8/10復調の場合、走査される信号中での
１つの誤ったビットにより、復調された信号中に２つの
誤ったバイトが生じる。当該エラー伝播は8/10変調の場
合、すべてのビットエラーのほぼ10％になる。この理由
により、m/n変調はNRZI変換なしで適用されるべきであ
る（コード語間の付加ビットが使用されない限り）。
本発明の課題とするところは或１つのコード語から次
の語へのエラー伝播を回避し、しかも、NRZI変換により
与えられた極性非依存性の利点が得られることにある。
の語へのエラー伝播を回避し、しかも、NRZI変換により
与えられた極性非依存性の利点が得られることにある。
上記課題は請求項１に規定された構成要件により解決
される。本発明の有利な発展形態及び他の解決手法が引
用請求項に示されている。
される。本発明の有利な発展形態及び他の解決手法が引
用請求項に示されている。
信号極性の検出の後、EXORゲートにより、次のことが
確保される、即ち、復調器入力側に、伝送される信号
が、常に適正極性を以て供給されることが確保される。
確保される、即ち、復調器入力側に、伝送される信号
が、常に適正極性を以て供給されることが確保される。
信号の極性依存性回避のための別の手法によればm/n
コードの代わりに、m/（n/1）コードを使用し、コード
語間に１つの付加ビットを挿入する。当該コード語はNR
ZI信号として記録され、再びNRZに従って復調されれる
（エラー伝播の危険性の生じることなく）。
コードの代わりに、m/（n/1）コードを使用し、コード
語間に１つの付加ビットを挿入する。当該コード語はNR
ZI信号として記録され、再びNRZに従って復調されれる
（エラー伝播の危険性の生じることなく）。
次に図を用いて本発明を１実施例について説明する。
図１は１つのビット誤り（エラー）により２つのバイ
トエラーが惹起される様子と共にＲ−DATデータ伝送信
号系列の一部を示す。
トエラーが惹起される様子と共にＲ−DATデータ伝送信
号系列の一部を示す。
図２はNRZ−信号の極性補正のための回路を示し、当
該回路は同時に同期信号識別のためにも用いられる。
該回路は同時に同期信号識別のためにも用いられる。
図３は図２の回路の説明図の信号経過を示す。
図２の回路の入力側には極性の定まっていないNRZ−
信号及び所属のビットクロックが供給される。NRZ信号
は導入（スタート）信号中にまたは残りの（その他の）
信号に亘って分布して定められたビットパターンSWを有
し、当該ビットパターンからは精確な極性が識別可能で
ある。上記パターンは同時にブロック同期化のためにも
用いられ得る。
信号及び所属のビットクロックが供給される。NRZ信号
は導入（スタート）信号中にまたは残りの（その他の）
信号に亘って分布して定められたビットパターンSWを有
し、当該ビットパターンからは精確な極性が識別可能で
ある。上記パターンは同時にブロック同期化のためにも
用いられ得る。
当該回路中では先ずＤ−フリップフロップ１及びEXOR
ゲート２を用いて電圧Ｂが生成される。この電圧Ｂの経
過は入力信号の極性に無関係である。それにより、信号
極性の検出をトリガするビットパターンは当該信号極性
に無関係に識別可能である。上記パターンSWはここでは
10ビットから成り、ないし、ゲート２の出力側における
９ビット（信号Ｂ）から成る。当該パターンの識別のた
めS/P変換器３及びコンパレータ４が用いられる。上記
コンパレータの出力は当該パターンＢの最後ビットがS/
P変換器内に読込まれると直ちに１ビットの期間中（信
号Ｓ）ハイ（high）になる。当該時間は出力側Ａにおけ
るパターンSWの最後のビットと一致する。このビットの
値はフリップフロップ６に蓄積され（信号Ｃ）、EX−OR
ゲート７を用いてNRZ信号の適正極性を調整設定（セッ
ティング）する。
ゲート２を用いて電圧Ｂが生成される。この電圧Ｂの経
過は入力信号の極性に無関係である。それにより、信号
極性の検出をトリガするビットパターンは当該信号極性
に無関係に識別可能である。上記パターンSWはここでは
10ビットから成り、ないし、ゲート２の出力側における
９ビット（信号Ｂ）から成る。当該パターンの識別のた
めS/P変換器３及びコンパレータ４が用いられる。上記
コンパレータの出力は当該パターンＢの最後ビットがS/
P変換器内に読込まれると直ちに１ビットの期間中（信
号Ｓ）ハイ（high）になる。当該時間は出力側Ａにおけ
るパターンSWの最後のビットと一致する。このビットの
値はフリップフロップ６に蓄積され（信号Ｃ）、EX−OR
ゲート７を用いてNRZ信号の適正極性を調整設定（セッ
ティング）する。
図３に示す信号は次のような場合に対して該当する、
即ち入力信号が既に適正な極性を有している場合に対し
て該当する。
即ち入力信号が既に適正な極性を有している場合に対し
て該当する。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/14 H03M 5/06
Claims (7)
- 【請求項１】NRZ2進入力信号（±NRZ）の評価回路であ
って、 未知の極性の参照ビットパターン（SW）のような入力信
号が伝送され、該参照ビットパターンにより、該入力信
号の極性の検出が可能になる形式の評価回路において、 該評価回路は、 前記入力信号を１周期クロックだけ遅延するための手段
（１）を備え、 前記入力信号と前記遅延された入力信号（Ａ）とを排他
的論理和結合するための手段（２）を備え、これにより
処理された参照ビットパターンが生成され、該ビットパ
ターンの時間位置は前記入力信号の極性とは無関係であ
り、 前記時間位置から、前記処理された参照ビットパターン
の特定ビットの値を導出するための手段（3,4,5,6）を
備え、該特定ビットが前記入力信号（±NRZ）の極性を
決定する ことを特徴とする評価回路。 - 【請求項２】信号検出を同期するための回路と組み合わ
されている 請求項１記載の評価回路。 - 【請求項３】前記入力信号の極性は、前記処理された参
照ビットパターンの前記特定のビットの値を使用して調
整される（７） 請求項１または２記載の評価回路。 - 【請求項４】NRZ2進入力信号（±NRZ）の評価方法であ
って、 未知の極性の参照ビットパターン（SW）のような入力信
号を伝送し、該参照ビットパターンにより、該入力信号
の極性の検出を可能にする形式の評価方法にいて、 前記入力信号を１周期クロックだけ遅延し（１）、 前記入力信号と前記遅延された入力信号（Ａ）とを排他
的論理和結合し（２）、これにより処理された参照ビッ
トパターンを生成し、該ビットパターンの時間位置は前
記入力信号の極性とは無関係であり、 前記時間位置から、前記処理された参照ビットパターン
の特定ビットの値を導出し（3,4,5,6）、該特定ビット
が前記入力信号（±NRZ）の極性を決定する ことを特徴とする評価方法。 - 【請求項５】前記入力信号の極性を、前記処理された参
照ビットパターンの前記特定のビットの値を使用して調
整する（７） 請求項４記載の評価方法。 - 【請求項６】前記入力信号の正しい極性の調整後
（７）、新しい入力信号セグメントの到来まで、極性セ
ッティングを固定された状態に保持する 請求項５記載の評価方法。 - 【請求項７】前記参照ビットパターンの時間ウィンドウ
を使用することによって、前記参照ビットパターンをシ
ミュレートするビットパターンによって引き起こされる
スプリアス評価を回避する 請求項４から６までのいずれか１項記載の評価方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4011894A DE4011894A1 (de) | 1990-04-12 | 1990-04-12 | Uebertragungsverfahren fuer ein binaersignal |
| DE4011894.0 | 1990-04-12 | ||
| PCT/EP1991/000634 WO1991016710A1 (de) | 1990-04-12 | 1991-04-03 | Übertragungsverfahren für ein binärsignal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05505711A JPH05505711A (ja) | 1993-08-19 |
| JP3135567B2 true JP3135567B2 (ja) | 2001-02-19 |
Family
ID=6404313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03506838A Expired - Fee Related JP3135567B2 (ja) | 1990-04-12 | 1991-04-03 | Ｎｒｚ２進入力信号評価回路および方法 |
Country Status (12)
| Country | Link |
|---|---|
| EP (1) | EP0524227B1 (ja) |
| JP (1) | JP3135567B2 (ja) |
| KR (1) | KR100202098B1 (ja) |
| CN (1) | CN1042783C (ja) |
| AT (1) | ATE110182T1 (ja) |
| AU (1) | AU7669691A (ja) |
| DE (2) | DE4011894A1 (ja) |
| ES (1) | ES2059133T3 (ja) |
| HK (1) | HK13796A (ja) |
| MY (1) | MY114118A (ja) |
| TR (1) | TR25536A (ja) |
| WO (1) | WO1991016710A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4343252A1 (de) * | 1993-12-17 | 1995-06-22 | Thomson Brandt Gmbh | Schaltung zum Dekodieren von 2T-vorkodierten Binärsignalen |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57132461A (en) * | 1981-02-09 | 1982-08-16 | Sony Corp | Converter for binary data code |
| JPS60113366A (ja) * | 1983-11-24 | 1985-06-19 | Sony Corp | 情報変換方式 |
| NL8400212A (nl) * | 1984-01-24 | 1985-08-16 | Philips Nv | Werkwijze voor het coderen van een stroom van databits, inrichting voor het uitvoeren van de werkwijze en inrichting voor het decoderen van de volgens de werkwijze verkregen stroom kanaalbits. |
| DE3526051A1 (de) * | 1985-07-20 | 1987-01-22 | Standard Elektrik Lorenz Ag | Digitales nachrichtenuebertragungssystem mit einem nb/(n+1)b-leitungscode |
-
1990
- 1990-04-12 DE DE4011894A patent/DE4011894A1/de not_active Withdrawn
-
1991
- 1991-04-03 AT AT91907459T patent/ATE110182T1/de active
- 1991-04-03 KR KR1019920702514A patent/KR100202098B1/ko not_active IP Right Cessation
- 1991-04-03 EP EP91907459A patent/EP0524227B1/de not_active Expired - Lifetime
- 1991-04-03 WO PCT/EP1991/000634 patent/WO1991016710A1/de active IP Right Grant
- 1991-04-03 ES ES91907459T patent/ES2059133T3/es not_active Expired - Lifetime
- 1991-04-03 DE DE59102575T patent/DE59102575D1/de not_active Expired - Fee Related
- 1991-04-03 JP JP03506838A patent/JP3135567B2/ja not_active Expired - Fee Related
- 1991-04-03 AU AU76696/91A patent/AU7669691A/en not_active Abandoned
- 1991-04-08 TR TR91/0317A patent/TR25536A/xx unknown
- 1991-04-10 CN CN91102284A patent/CN1042783C/zh not_active Expired - Fee Related
- 1991-04-10 MY MYPI91000611A patent/MY114118A/en unknown
-
1996
- 1996-01-25 HK HK13796A patent/HK13796A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| ATE110182T1 (de) | 1994-09-15 |
| JPH05505711A (ja) | 1993-08-19 |
| WO1991016710A1 (de) | 1991-10-31 |
| AU7669691A (en) | 1991-11-11 |
| CN1055630A (zh) | 1991-10-23 |
| MY114118A (en) | 2002-08-30 |
| DE4011894A1 (de) | 1991-10-17 |
| HK13796A (en) | 1996-02-02 |
| CN1042783C (zh) | 1999-03-31 |
| KR100202098B1 (ko) | 1999-06-15 |
| EP0524227A1 (de) | 1993-01-27 |
| EP0524227B1 (de) | 1994-08-17 |
| ES2059133T3 (es) | 1994-11-01 |
| TR25536A (tr) | 1993-05-01 |
| DE59102575D1 (de) | 1994-09-22 |
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