JP2976630B2 - Frequency synthesizer - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は周波数シンセサイザに関
し、特にプログラマブルカウンタを用いた可変分周器に
より複数の周波数を設定できる周波数シンセサイザに関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency synthesizer, and more particularly to a frequency synthesizer capable of setting a plurality of frequencies by a variable frequency divider using a programmable counter.

【０００２】[0002]

【従来の技術】従来のこの種の周波数シンセサイザは、
図４に示すように、雑音特性のよい水晶発振器等で構成
され基準周波数を供給するための基準周波数源１と、こ
の信号を位相比較周波数まで分周する固定分周器２と、
プログラム制御による可変分周器でありＶＣＯ７の発振
周波数をＭ分周した帰還信号を出力するプログラマブル
カウンタ４と、固定分周器２からの基準信号とプログラ
マブルカウンタ４からの帰還信号とを入力して両者の位
相差を検出し位相誤差電圧を出力する位相比較器５と、
位相誤差信号を低域ろ波して制御電圧を出力するループ
フィルタ６と、制御電圧により発振周波数が制御される
電圧制御発振器（以下ＶＣＯ）７とを備えて構成されて
いた。2. Description of the Related Art A conventional frequency synthesizer of this type includes:
As shown in FIG. 4, a reference frequency source 1 composed of a crystal oscillator or the like having good noise characteristics for supplying a reference frequency, a fixed frequency divider 2 for dividing this signal to a phase comparison frequency,
A programmable frequency divider 4 which is a variable frequency divider under program control and outputs a feedback signal obtained by dividing the oscillation frequency of the VCO 7 by M, a reference signal from the fixed frequency divider 2 and a feedback signal from the programmable counter 4 A phase comparator 5 that detects a phase difference between the two and outputs a phase error voltage;
The system includes a loop filter 6 that filters out the phase error signal and outputs a control voltage, and a voltage-controlled oscillator (hereinafter, VCO) 7 whose oscillation frequency is controlled by the control voltage.

【０００３】次に、従来の周波数シンセサイザの動作に
ついて説明する。Next, the operation of the conventional frequency synthesizer will be described.

【０００４】まず、定常状態では、基準信号と帰還信号
とは位相同期しており、ＶＣＯ７は基準信号の周波数ｆ
ｒのＭ倍の周波数、ｆｏ＝Ｍ×ｆｒの信号Ｏを出力す
る。First, in a steady state, the reference signal and the feedback signal are in phase synchronization, and the VCO 7 operates at the frequency f of the reference signal.
A signal O having a frequency of M times r and fo = M × fr is output.

【０００５】次に、プログラマブルカウンタ４の分周比
Ｍが当初の分周比Ｍ１からＭ２に変化したとすると、帰
還信号の周波数が変化する。そして、位相比較器５は、
２つの入力信号である基準信号と帰還信号の位相誤差を
検出し、位相誤差信号を出力する。ループフィルタ６
は、位相誤差信号を制御電圧に変換し、これによりＶＣ
Ｏ７の発振周波数を変化させる。ＶＣＯ７の発振周波数
が変化すると、帰還信号の周波数ｆｆも変化しこの位相
と基準信号ｆｒの位相と同期させるように負帰還が働
く。以上のようにして、新たなＶＣＯ７の発振周波数ｆ
ｏ２＝Ｍ２×ｆｒに対する定常状態に到達する。Next, assuming that the division ratio M of the programmable counter 4 changes from the initial division ratio M1 to M2, the frequency of the feedback signal changes. And the phase comparator 5
A phase error between a reference signal and a feedback signal, which are two input signals, is detected, and a phase error signal is output. Loop filter 6
Converts the phase error signal to a control voltage, which
The oscillation frequency of O7 is changed. When the oscillation frequency of the VCO 7 changes, the frequency ff of the feedback signal also changes, and negative feedback acts so as to synchronize this phase with the phase of the reference signal fr. As described above, the oscillation frequency f of the new VCO 7
A steady state is reached for o2 = M2 × fr.

【０００６】プログラマブルカウンタ４は、図５に示す
ように、モジュラスコントロール信号により分周数を２
種類切替える２モジュラスカウンタであるプリスケーラ
４１と、Ａカウンタ４２と、Ｎカンウンタ４３とから構
成され、外部からのプログラム制御によりカンウント数
を設定する周知のものである。As shown in FIG. 5, the programmable counter 4 sets the frequency division number to 2 by a modulus control signal.
It is composed of a prescaler 41, which is a two-modulus counter that switches types, an A counter 42, and an N counter 43, and is a well-known type that sets the number of counts by external program control.

【０００７】内部の動作は、プリスケーラ４１で分周し
た信号をＡカウンタ４２，Ｎカンウンタ４３内の共通ク
ロックとして使用している。したがって、Ａカウンタ４
２，Ｎカンウンタ４３の出力パルス幅は、プリスケーラ
４１の出力パルス幅と同一になる。このことは、Ａカウ
ンタ４２，Ｎカンウンタ４３の分周数により出力パルス
のデューテイ比が変化し、分周比が大きいほどデューテ
イ比が５０％以下に小さくなるというものであった。The internal operation uses a signal divided by the prescaler 41 as a common clock in the A counter 42 and the N counter 43. Therefore, A counter 4
The output pulse width of the 2, N counter 43 is the same as the output pulse width of the prescaler 41. This means that the duty ratio of the output pulse changes depending on the frequency division number of the A counter 42 and the N counter 43, and the duty ratio decreases to 50% or less as the frequency division ratio increases.

【０００８】一般に、プログラマブルカウンタ４の出力
である帰還信号のような周期性パルスのデューテイ比が
５０％以下の場合には、そのパルスが入力される側、こ
の場合は位相比較器５に、そのパルスの繰返し周波数以
上の応答速度を要求する。この効果はデューテイ比が５
０％から離れるほど、すなわち、分周比が大きいほど顕
著となる。In general, when the duty ratio of a periodic pulse such as a feedback signal output from the programmable counter 4 is 50% or less, the pulse is input to the input side, in this case, to the phase comparator 5. Requires a response speed higher than the pulse repetition frequency. This effect has a duty ratio of 5
It becomes more remarkable as the distance from 0% increases, that is, as the frequency division ratio increases.

【０００９】一方、位相比較器５は、低雑音特性で高精
度のものほど応答が遅い傾向にある。たとえば、ＥＣＬ
型の位相比較器は高速であるが、雑音特性が２００ｎｒ
ａｄｒｍｓ／√Ｈｚ程度と良くないが、ＢｉＣＭＯＳ型
の位相比較器は低速であるが、雑音特性が７０ｎｒａｄ
ｒｍｓ／√Ｈｚ程度と優れている。On the other hand, the phase comparator 5 tends to have a slower response as it has lower noise characteristics and higher accuracy. For example, ECL
Type phase comparator is fast but has a noise characteristic of 200 nr
Although it is not as good as about adrms / √Hz, the BiCMOS type phase comparator is slow, but the noise characteristic is 70 nrad.
It is excellent at about rms / √Hz.

【００１０】したがって、位相比較器５の応答速度を重
視して帰還信号である入力パルス繰返し周波数を動作上
限周波数の近傍にまで高くして使用する場合には、所要
の位相比較精度を保持するためにはデューテイ比を５０
％近傍に保持することが必須であるというものであっ
た。Therefore, when the input pulse repetition frequency, which is a feedback signal, is increased to near the operation upper limit frequency when the response speed of the phase comparator 5 is emphasized, the required phase comparison accuracy is maintained. Has a duty ratio of 50
% Is indispensable.

【００１１】[0011]

【発明が解決しようとする課題】上述した従来の周波数
シンセサイザは、プリスケーラの出力パルス幅がプログ
ラマブルカウンタの出力パルス幅となるため、分周比が
大きくなるほど、すなわち、周波数が高くなるほどデュ
ーテイ比が小さくなり、応答性を確保するため高雑音で
位相比較精度が劣る高速応答特性の位相比較器を使用す
る必要があるという欠点があった。また、デューテイ比
が小さくなると、入力容量や配線のインピーダンスによ
りパルス波形が歪むため位相比較器が誤動作し高精度の
位相比較動作が困難になるという欠点があった。In the conventional frequency synthesizer described above, since the output pulse width of the prescaler becomes the output pulse width of the programmable counter, the duty ratio decreases as the frequency division ratio increases, that is, as the frequency increases. Thus, there is a disadvantage that it is necessary to use a phase comparator having a high-speed response characteristic with high noise and inferior phase comparison accuracy in order to secure responsiveness. Further, when the duty ratio becomes small, the pulse waveform is distorted due to the input capacitance and the impedance of the wiring, so that the phase comparator malfunctions, and it is difficult to perform a high-accuracy phase comparison operation.

【００１２】[0012]

【課題を解決するための手段】本発明の周波数シンセサ
イザは、制御電圧により発振周波数が制御される電圧制
御発振器と、 分周比設定信号により分周比が設定され
前記電圧制御発振器の出力周波数を基準信号の周波数と
ほぼ等しくなるように分周するプログラマブルカウンタ
と、前記プログラマブルカウンタの出力パルス幅を拡張
するパルス幅拡張回路と、前記プログラマブルカウンタ
の出力周波数の位相と前記基準信号の周波数の位相とを
比較し低域ろ波を行なうループフィルタを介して制御電
圧を出力する位相比較器とを備える周波数シンセサイザ
において、 前記パルス幅拡張回路が、前記プログラマブ
ルカウンタの出力パルスを予め設定した時間遅延する遅
延回路と、前記プログラマブルカウンタの出力パルスと
前記遅延回路の出力との論理和をとる論理和回路と、前
記論理和回路の出力により駆動されるＤ型フリップフロ
ップとを備えて構成されている。SUMMARY OF THE INVENTION A frequency synthesizer according to the present invention comprises a voltage controlled oscillator whose oscillation frequency is controlled by a control voltage, and a frequency division ratio set by a frequency division ratio setting signal. A programmable counter for dividing the frequency of the reference signal so as to be substantially equal to the frequency of the reference signal; a pulse width extending circuit for extending an output pulse width of the programmable counter; and a phase of an output frequency of the programmable counter and a phase of a frequency of the reference signal. Frequency comparator including a phase comparator that outputs a control voltage via a loop filter that performs low-pass filtering by comparing
In the above, the pulse width extension circuit may
Delays the output pulse of the
Extension circuit, and an output pulse of the programmable counter.
An OR circuit for performing an OR operation with an output of the delay circuit;
D-type flip-flop driven by the output of the OR circuit
And a top.

【００１３】[0013]

【実施例】次に、本発明の実施例について図面を参照し
て説明する。Next, embodiments of the present invention will be described with reference to the drawings.

【００１４】図１は本発明の周波数シンセサイザの一実
施例の参考となる参考例を示すブロック図である。FIG. 1 is a block diagram showing a reference example serving as a reference of an embodiment of the frequency synthesizer of the present invention.

【００１５】本参考例の周波数シンセサイザは、図１に
示すように、雑音特性のよい水晶発振器等で構成され基
準周波数を供給するための基準周波数源１と、この信号
を位相比較周波数まで分周する固定分周器２と、プログ
ラム制御による可変分周器でありＶＣＯ７の発振周波数
をＭ分周した帰還信号を出力するプログラマブルカウン
タ４と、固定分周器２からの基準信号とプログラマブル
カウンタ４からの帰還信号とを入力して両者の位相差を
検出し位相誤差電圧を出力する位相比較器５と、位相誤
差信号を低域ろ波して制御電圧を出力するループフィル
タ６と、制御電圧により発振周波数が制御される電圧制
御発振器（以下ＶＣＯ）７とからなる前述の従来の例と
同様の構成要素に加えて、位相比較器５の入力側に挿入
したパルス幅の拡張用のワンショットマルチバブレータ
３とを備えて構成されている。The frequency synthesizer of the present embodiment, as shown in FIG. 1, a reference frequency source 1 for supplying a reference frequency is composed of a good crystal oscillator noisy characteristics, dividing this signal to the phase comparison frequency From a fixed frequency divider 2, a programmable frequency divider 4 which is a variable frequency divider under program control and outputs a feedback signal obtained by dividing the oscillation frequency of the VCO 7 by M, and a reference signal from the fixed frequency divider 2 and the programmable counter 4. A phase comparator 5 which receives the feedback signal of the above and detects a phase difference between them to output a phase error voltage, a loop filter 6 which low-pass filters the phase error signal and outputs a control voltage, and a control voltage In addition to the same components as the above-described conventional example including a voltage-controlled oscillator (hereinafter, VCO) 7 whose oscillation frequency is controlled, the pulse width inserted at the input side of the phase comparator 5 is increased. It is constituted by a one-shot multi-Bab regulator 3 of use.

【００１６】次に、本参考例の動作について説明する。[0016] Next, a description will be given of the operation of the present embodiment.

【００１７】一般に、基準周波数源１の出力信号を分周
する固定分周器２の出力パルスはデューテイ比５０％で
あるため、パルス幅の拡張は不要である。Generally, the output pulse of the fixed frequency divider 2 for dividing the output signal of the reference frequency source 1 has a duty ratio of 50%, so that it is not necessary to extend the pulse width.

【００１８】図２に、ワンショットマルチバブレータ３
の、（Ａ）はＥＣＬ型の、（Ｂ）はＣＭＯＳ型のそれぞ
れ一例を示す回路図である。FIG. 2 shows a one-shot multibubulator 3
3A is a circuit diagram showing an example of an ECL type, and FIG. 3B is a circuit diagram showing an example of a CMOS type.

【００１９】図２（Ａ）のＥＣＬ型のワンショットマル
チバブレータ３は、オア回路Ｏ１と、コンデンサＣ１
と、抵抗Ｒ１，Ｒ２とを有して構成されている。また、
図２（Ｂ）のＭＯＳ型のワンショットマルチバブレータ
３は、ノア回路Ｎ１，Ｎ２と、コンデンサＣ１と、抵抗
Ｒ１とを有して構成されている。いずれの例において
も、入力信号の印加により抵抗Ｒ１およびコンデンサＣ
１により決定される時定数τ（＝Ｒ１Ｃ１）に比例する
パルス幅のパルスが出力される。ここで、入力パルス幅
よりも出力パルス幅が大きくなるようにτを設定すれば
パルス幅拡張の効果が得られる。τは抵抗Ｒ１およびコ
ンデンサＣ１の組合せにより任意に設定できるので、位
相比較周波数に対応してデューテイ比５０％となるよう
にパルス幅を設定した帰還信号を容易に得ることができ
る。The ECL type one-shot multi-bubbler 3 shown in FIG. 2A has an OR circuit O1 and a capacitor C1.
And resistors R1 and R2. Also,
The MOS type one-shot multibubulator 3 shown in FIG. 2B includes NOR circuits N1 and N2, a capacitor C1, and a resistor R1. In either case, the application of the input signal causes the resistor R1 and the capacitor C
A pulse having a pulse width proportional to the time constant τ (= R1C1) determined by 1 is output. Here, if τ is set so that the output pulse width is larger than the input pulse width, the effect of expanding the pulse width can be obtained. Since τ can be arbitrarily set by a combination of the resistor R1 and the capacitor C1, it is possible to easily obtain a feedback signal whose pulse width is set so that the duty ratio becomes 50% corresponding to the phase comparison frequency.

【００２０】次に、以上の参考例をふまえて、本発明の
実施例について説明する。 Next, an embodiment of the present invention will be described based on the above-mentioned reference examples .

【００２１】本発明の実施例を特徴付けるパルス幅拡張
回路を回路図で示す図３を参照すると、このパルス幅拡
張回路は、参考例のワンショットマルチバブレータ３に
代るものであり、入力信号周期の１／２の時間遅延する
遅延回路ＤＬ１と、この遅延回路ＤＬ１の出力と入力信
号との論理和をとるオア回路Ｏ２と、このオア回路Ｏ２
の出力でトリガされ２分周するＤ型フリップフロップＦ
Ｆ１とを備える。本回路の動作について説明すると、遅
延回路ＤＬ１は入力したプログラムカウンタ２の出力信
号をその周期の１／２遅延させオア回路Ｏ２の一方の入
力にに供給する。オア回路Ｏ２は一方の入力の遅延回路
ＤＬ１の出力と、他方の入力の入力信号、すなわち、プ
ログラムカウンタ２の出力信号との論理和をとり、トリ
ガ信号を生成し、Ｄ型フリップフロップＦＦ１に供給す
る。Ｄ型フリップフロップＦＦ１は上記トリガ信号の２
つ毎に１パルスを出力、すなわち２分周するので、デュ
ーテイ比が正確に１／２すなわち５０％の帰還信号を出
力する。 Pulse Width Extension Characterizing Embodiments of the Invention
Referring to FIG. 3, which shows the circuit in a schematic diagram, this pulse width expansion is shown.
Zhang circuit is <br/> allowance shall one-shot multi-Bab regulator 3 of Reference Example, a delay circuit DL1 which delays half the time of the input signal period, the input signal and the output of the delay circuit DL1 OR circuit O2 for calculating the logical sum of OR circuit O2
D-type flip-flop F which is triggered by the output of
F1 . The operation of this circuit will be described.
The extension circuit DL1 receives the output signal of the program counter 2
The signal is delayed by one half of its cycle, and one input of the OR circuit O2 is
Feeding power. The OR circuit O2 is a delay circuit of one input
The output signal of DL1 and the input signal of the other input,
The logical sum with the output signal of the program counter 2 is calculated and the
A signal is generated and supplied to the D-type flip-flop FF1.
You. The D-type flip-flop FF1 receives the trigger signal 2
One pulse is output each time, that is, the frequency is divided by two.
The feedback ratio is exactly 1/2, that is, the feedback signal is 50%.
Power.

【００２２】[0022]

【発明の効果】以上説明したように、本発明の周波数シ
ンセサイザは、プログラマブルカウンタの出力信号パル
ス幅を拡張するパルス幅拡張回路を備えることにより、
位相比較器の入力パルスのデューテイ比は、分周比に関
係なくほぼ５０％を保持することができるので、応答性
を確保するため高雑音で位相比較精度が劣る高速応答特
性の位相比較器を使用する必要がなくなり、より低雑音
で高位相比較精度の位相比較器の使用が可能となるとい
う効果がある。また、入力容量や配線のインピーダンス
によるパルス波形の歪が低減するため位相比較器の誤動
作が減少し高精度の位相比較動作が可能となるという効
果がある。As described above, the frequency synthesizer of the present invention includes the pulse width extending circuit for extending the pulse width of the output signal of the programmable counter.
Since the duty ratio of the input pulse of the phase comparator can be maintained at approximately 50% regardless of the frequency division ratio, a phase comparator having high noise and low phase comparison accuracy to secure the response is required. It is not necessary to use the phase comparator, and it is possible to use a phase comparator with lower noise and higher phase comparison accuracy. In addition, since the distortion of the pulse waveform due to the input capacitance and the impedance of the wiring is reduced, the malfunction of the phase comparator is reduced, and the phase comparison operation with high accuracy can be performed.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の周波数シンセサイザの一実施例の参考
例を示すブロック図である。FIG. 1 is a reference of one embodiment of a frequency synthesizer of the present invention.
It is a block diagram showing an example .

【図２】本参考例の周波数シンセサイザにおけるワンシ
ョットマルチバイブレータの一例を示す回路図である。2 is a circuit diagram showing an example of a one-shot multivibrator at the frequency synthesizer of the present embodiment.

【図３】本発明の周波数シンセサイザの一実施例を特徴
付けるパルス幅拡張回路の一例を示す回路図である。FIG. 3 features an embodiment of the frequency synthesizer of the present invention .
FIG. 4 is a circuit diagram showing an example of a pulse width extension circuit to be attached .

【図４】従来の周波数シンセサイザの一例を示すブロッ
ク図である。FIG. 4 is a block diagram illustrating an example of a conventional frequency synthesizer.

【図５】プログラマブルカウンタの一例を示すブロック
図である。FIG. 5 is a block diagram illustrating an example of a programmable counter.

【符号の説明】[Explanation of symbols]

１ 基準周波数源 ２ 固定分周器 ３ ワンショットマルチバイブレータ ４ プログラマブルカウンタ ５ 位相比較器 ６ ループフィルタ ７ ＶＣＯ Ｃ１ コンデンサ Ｎ１，Ｎ２ ノア回路 Ｏ１，Ｏ２ オア回路 ＤＬ１ 遅延回路 ＦＦ１ Ｄ型フリップフロップ Ｒ１，Ｒ２ 抵抗 REFERENCE SIGNS LIST 1 reference frequency source 2 fixed frequency divider 3 one-shot multivibrator 4 programmable counter 5 phase comparator 6 loop filter 7 VCO C1 capacitor N1, N2 NOR circuit O1, O2 OR circuit DL1 delay circuit FF1 D-type flip-flop R1, R2 resistor

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 制御電圧により発振周波数が制御される
電圧制御発振器と、分周比設定信号により分周比が設定
され前記電圧制御発振器の出力周波数を基準信号の周波
数とほぼ等しくなるように分周するプログラマブルカウ
ンタと、 前記プログラマブルカウンタの出力パルス幅を拡張する
パルス幅拡張回路と、前記プログラマブルカウンタの出
力周波数の位相と前記基準信号の周波数の位相とを比較
し低域ろ波を行なうループフィルタを介して制御電圧を
出力する位相比較器とを備える周波数シンセサイザにお
いて、 前記パルス幅拡張回路が、前記プログラマブルカウンタ
の出力パルスを予め設定した時間遅延する遅延回路と、
前記プログラマブルカウンタの出力パルスと前記遅延回
路の出力との論理和をとる論理和回路と、前記論理和回
路の出力により駆動されるＤ型フリップフロップとを備
える ことを特徴とする周波数シンセサイザ。1. A voltage-controlled oscillator whose oscillation frequency is controlled by a control voltage, and a frequency-dividing ratio set by a frequency-dividing ratio setting signal, the output frequency of the voltage-controlled oscillator being divided so as to be substantially equal to the frequency of a reference signal. A programmable counter that circulates, a pulse width extending circuit that extends an output pulse width of the programmable counter, and a loop filter that compares a phase of an output frequency of the programmable counter with a phase of a frequency of the reference signal and performs low-pass filtering. And a phase comparator that outputs a control voltage through the frequency synthesizer.
And wherein the pulse width extension circuit is provided with the programmable counter.
A delay circuit for delaying the output pulse of
The output pulse of the programmable counter and the delay time
An OR circuit for performing an OR operation with an output of a path,
A D-type flip-flop driven by the output of the
Frequency synthesizer, characterized in that to obtain.