JPH1065525A - Pll circuit - Google Patents
Pll circuitInfo
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- JPH1065525A JPH1065525A JP8213956A JP21395696A JPH1065525A JP H1065525 A JPH1065525 A JP H1065525A JP 8213956 A JP8213956 A JP 8213956A JP 21395696 A JP21395696 A JP 21395696A JP H1065525 A JPH1065525 A JP H1065525A
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- JP
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- switch element
- vco
- feedback path
- test
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＰＬＬ回路に関
し、特に、ディジタル集積回路に搭載されるＰＬＬ回路
に関する。The present invention relates to a PLL circuit, and more particularly, to a PLL circuit mounted on a digital integrated circuit.
【０００２】[0002]
【従来の技術】ディジタル集積回路の動作速度向上に伴
うクロック信号の高周波数化は、一方で機器外部への電
波ノイズ放射という問題を少なからず引き起こしている
が、ＰＬＬ（Phase Locked Loop ）を用いたクロック信
号発生回路は、かかる問題の対策に有効である。2. Description of the Related Art An increase in the frequency of a clock signal accompanying an improvement in the operation speed of a digital integrated circuit has caused a considerable problem of radiation of radio noise to the outside of the device, but a PLL (Phase Locked Loop) has been used. The clock signal generation circuit is effective in solving such a problem.
【０００３】図５に示すように、ＰＬＬは、電圧制御型
発振器（ＶＣＯ）の出力を分周器（ＤＥＶ）で分周し、
その分周出力と基準信号との位相差を位相比較器（Ｐ
Ｃ）で検出し、さらに、その位相差信号をローパスフィ
ルタ（ＬＰＦ）で直流電圧に変換してＶＣＯの制御電圧
とするものであり、ＶＣＯやＤＥＶの一部だけが高周波
部分となるからである。As shown in FIG. 5, a PLL divides an output of a voltage controlled oscillator (VCO) by a frequency divider (DEV).
The phase difference between the divided output and the reference signal is determined by a phase comparator (P
C), the phase difference signal is converted into a DC voltage by a low-pass filter (LPF) to be a control voltage of the VCO, and only a part of the VCO or DEV becomes a high-frequency part. .
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、かかる
従来のＰＬＬ回路にあっては、特に、位相比較器（Ｐ
Ｃ）やローパスフィルタ（ＬＰＦ）の動作がアナログ的
であり、ディジタル集積回路の試験環境に馴染まないと
いう問題点があった。そこで、本発明は、ディジタル集
積回路の試験環境でも充分に試験を行えるようにするこ
と目的とする。However, in such a conventional PLL circuit, in particular, a phase comparator (P
C) and the operation of the low-pass filter (LPF) are analogous, and there is a problem that they are not compatible with the test environment of digital integrated circuits. Therefore, an object of the present invention is to enable a test to be sufficiently performed even in a test environment of a digital integrated circuit.
【０００５】[0005]
【課題を解決するための手段】本発明は、上記目的を達
成するために、制御電圧に応じた周波数の信号を出力す
る電圧制御型発振器（ＶＣＯ）と、該電圧制御型発振器
（ＶＣＯ）の出力を分周する分周器（ＤＥＶ）と、該分
周器（ＤＥＶ）の出力と基準信号との位相差を検出する
位相比較器（ＰＣ）と、該位相比較器（ＰＣ）の出力を
前記制御電圧に変換するローパスフィルタ（ＬＰＦ）
と、を有するＰＬＬ回路において、前記ＶＣＯの帰還路
に挿入された第１のスイッチ要素と、該帰還路とテスト
信号入力端子との間に挿入された第２のスイッチ要素
と、制御信号入力端子の論理に応答して前記第１及び第
２のスイッチ要素のオンオフを相補的に制御する制御手
段と、を備えたことを特徴とする。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a voltage controlled oscillator (VCO) for outputting a signal having a frequency corresponding to a control voltage, and a voltage controlled oscillator (VCO). A frequency divider (DEV) for dividing the output, a phase comparator (PC) for detecting a phase difference between the output of the frequency divider (DEV) and a reference signal, and an output of the phase comparator (PC) Low-pass filter (LPF) for converting to the control voltage
A first switch element inserted in the feedback path of the VCO, a second switch element inserted between the feedback path and a test signal input terminal, and a control signal input terminal. Control means for controlling ON / OFF of the first and second switch elements in a complementary manner in response to the above logic.
【０００６】これによれば、第１のスイッチ要素がオフ
状態になると、第２のスイッチ要素がオン状態となり、
ＶＣＯの帰還路が切断されて発振動作が停止するととも
に、第２のスイッチ要素を通して任意のテスト信号がＶ
ＣＯに入力される。したがって、任意のテスト信号をロ
ジックテスタで発生するとともに、ＰＣの出力を同テス
タでモニタすることにより、少なくともＶＣＯの一部と
ＤＥＶ並びにＰＣを含む動作試験をディジタル集積回路
の試験環境下で行うことが可能になる。According to this, when the first switch element is turned off, the second switch element is turned on,
The feedback path of the VCO is cut to stop the oscillating operation, and an arbitrary test signal is applied to the VCO through the second switch element.
Input to CO. Therefore, by generating an arbitrary test signal with a logic tester and monitoring the output of the PC with the tester, an operation test including at least a part of the VCO, the DEV, and the PC is performed in a digital integrated circuit test environment. Becomes possible.
【０００７】[0007]
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図１〜図３は本発明に係るＰＬＬ回路
の一実施例を示す図である。まず、構成を説明する。図
１において、１はディジタル集積回路であり、このディ
ジタル集積回路１には電圧制御型発振器２（以下、ＶＣ
Ｏ）、分周器３（以下、ＤＥＶ）及び位相比較器４（以
下、ＰＣ）を含むＰＬＬ回路５が内蔵されており、この
ＰＬＬ回路５は、端子６に供給されるシステムクロック
をｎ倍（ｎはＤＥＶ３の分周比）した周波数のクロック
信号を発生し、内部回路に供給するというものである。
なお、ＰＬＬの構成要素の一つであるローパスフィルタ
７（以下、ＬＰＦ）は専用の端子８、９に外付けされて
おり、また、１０はテスト信号（以下、ＴＥＳＴ）を入
力するための端子、１１は制御信号（以下、ＣＯＮＴ）
を入力するための端子である。Embodiments of the present invention will be described below with reference to the drawings. 1 to 3 are views showing one embodiment of a PLL circuit according to the present invention. First, the configuration will be described. In FIG. 1, reference numeral 1 denotes a digital integrated circuit. This digital integrated circuit 1 has a voltage-controlled oscillator 2 (hereinafter referred to as VC).
O), a PLL circuit 5 including a frequency divider 3 (hereinafter referred to as DEV) and a phase comparator 4 (hereinafter referred to as PC). The PLL circuit 5 multiplies a system clock supplied to a terminal 6 by n times. (N is the frequency division ratio of DEV3) is generated and supplied to the internal circuit.
A low-pass filter 7 (hereinafter, LPF), which is one of the components of the PLL, is externally connected to dedicated terminals 8, 9, and 10 is a terminal for inputting a test signal (hereinafter, TEST). , 11 are control signals (hereinafter, CONT)
Is a terminal for inputting.
【０００８】ＶＣＯ２は、図２にその構成を示すよう
に、遅延回路２ａ及び位相反転素子２ｂ並びに帰還路２
ｃを含む発振部２ｄと、帰還路２ｃに挿入された第１の
スイッチ要素２ｅと、遅延回路２ａの入力側のノード２
ｆとテスト信号入力端子２ｇとの間に挿入された第２の
スイッチ要素２ｈと、を有し、第１及び第２のスイッチ
要素２ｅ、２ｈは、制御信号入力端子２ｉの論理に応答
して相補的にオンオフ（一方がオンすると他方がオフ）
するものであり、発明の要旨に記載の制御手段を兼ねる
ものである。As shown in FIG. 2, the VCO 2 includes a delay circuit 2a, a phase inversion element 2b, and a feedback path 2.
c, the first switch element 2e inserted in the feedback path 2c, and the node 2 on the input side of the delay circuit 2a.
f, and a second switch element 2h inserted between the test signal input terminal 2g and the first and second switch elements 2e, 2h in response to the logic of the control signal input terminal 2i. Complementary on / off (one is on and the other is off)
And also serves as the control means described in the gist of the invention.
【０００９】遅延回路２ａの遅延時間は、ＬＰＦ７から
の制御電圧が所定値のときに、およそ発振周波数の１／
２周期（位相差１８０゜）に相当する時間となるように
設定されており、位相反転素子２ｂの位相差と合わせ
て、発振に必要な３６０゜の位相変化を確保している。
因みに、遅延回路２ａには、例えば、図３に示す構成の
ものを使用できる。図３において、端子２０と端子２１
との間に多段に接続された奇数個のインバータ２２〜２
６のうちの幾つか（図では２２と２４の２個）の電源
は、定電流源２７と可変抵抗要素２８を介して供給され
ており、可変抵抗要素２８の抵抗値（ｎＭＯＳトランジ
スタ２８ａ〜２８ｃのチャネルオン抵抗値）をＬＰＦ７
からの制御電圧に応じて増減変化させ、インバータ２
２、２４のしきい値を上下に振ることによって、端子２
０の論理変化と端子２１の論理変化との間に、しきい値
変化分に相当する時間差を生じさせるようになってい
る。The delay time of the delay circuit 2a is approximately 1 / oscillation frequency when the control voltage from the LPF 7 is a predetermined value.
The period is set to be a time corresponding to two periods (a phase difference of 180 °), and a phase change of 360 ° necessary for oscillation is secured together with the phase difference of the phase inversion element 2b.
Incidentally, for example, the delay circuit having the configuration shown in FIG. 3 can be used as the delay circuit 2a. In FIG. 3, terminals 20 and 21
Odd number of inverters 22 to 2 connected in multiple stages between
6 (two in the figure, 22 and 24) are supplied via a constant current source 27 and a variable resistance element 28, and the resistance value of the variable resistance element 28 (nMOS transistors 28a to 28c). Channel on resistance) of LPF7
Increase or decrease according to the control voltage from the inverter 2
By raising and lowering the threshold of 2, 24, the terminal 2
A time difference corresponding to a threshold value change is caused between a logical change of 0 and a logical change of the terminal 21.
【００１０】以上の構成において、ディジタル集積回路
１をセットしたロジックテスタで、システムクロック、
テスト信号（ＴＥＳＴ）及び制御信号（ＣＯＮＴ）を発
生するとともに、これらの信号をディジタル集積回路１
の端子６、端子１０及び端子１１にそれぞれ印加し、端
子８に現れた信号をロジックテスターでモニタすれば、
少なくとも、ＶＣＯ２の一部及びＤＥＶ３並びにＰＣ４
を含む動作試験をディジタル的に行うことができる。し
たがって、ディジタル集積回路１の他の試験と環境の共
通化を図ることができ、試験効率を改善できるという従
来技術にない有利な効果が得られる。In the above configuration, a logic tester in which the digital integrated circuit 1 is set is used to generate a system clock,
A test signal (TEST) and a control signal (CONT) are generated.
Are applied to the terminals 6, 10 and 11, respectively, and the signal appearing at the terminal 8 is monitored by a logic tester.
At least a part of VCO2 and DEV3 and PC4
An operation test including the above can be performed digitally. Therefore, an environment common to other tests of the digital integrated circuit 1 can be achieved, and an advantageous effect that the test efficiency can be improved, which is not provided by the related art, can be obtained.
【００１１】なお、図４はＶＣＯの他の例である。この
例は、水晶振動子３０と並列に抵抗３１、位相反転素子
３２及びπ型の容量３３、３４を接続して帰還路３５を
構成し、さらに、一方の容量３３と並列に、ＬＰＦ７か
らの制御電圧に応じて容量値を変化させる可変容量デバ
イス（例えばバリキャップ）３６を、直流阻止用の容量
３７を介して接続するという構成を有するほか、水晶振
動子３０の一端と位相反転素子３２の入力との間の帰還
路３５ａに挿入した第１のスイッチ要素３８と、テスト
信号入力端子３９と前記帰還路３５ａとの間に挿入した
第２のスイッチ要素４０とを備え、且つ、第１及び第２
のスイッチ要素３８、４０のオンオフを制御信号入力端
子４１の論理に応答して相補的に行うというものであ
る。FIG. 4 shows another example of the VCO. In this example, a feedback path 35 is formed by connecting a resistor 31, a phase inversion element 32, and π-type capacitors 33 and 34 in parallel with a quartz oscillator 30. Further, in parallel with one capacitor 33, In addition to a configuration in which a variable capacitance device (for example, a varicap) 36 that changes the capacitance value in accordance with the control voltage is connected via a DC blocking capacitor 37, one end of the crystal unit 30 and the phase inversion element 32 A first switch element 38 inserted in a feedback path 35a between the input path and the input; a second switch element 40 inserted between a test signal input terminal 39 and the feedback path 35a; Second
Of the switch elements 38 and 40 are complementarily performed in response to the logic of the control signal input terminal 41.
【００１２】これによれば、ＬＰＦ７からの制御電圧に
応じて可変容量デバイス３６の容量値が変化し、帰還路
３５の容量３３の容量値を間接的に変化させるから、発
振周波数の位相を微調整することができ、さらに、第１
のスイッチ要素３８をオフ状態にすれば、発振をストッ
プできるとともに、第２のスイッチ要素４０を介して取
り込んだテスト信号（ＴＥＳＴ）を位相反転素子３２か
らＤＥＶ３へと出力することができる。According to this, the capacitance value of the variable capacitance device 36 changes according to the control voltage from the LPF 7, and the capacitance value of the capacitance 33 of the feedback path 35 is indirectly changed. Can be adjusted, and the first
When the switch element 38 is turned off, oscillation can be stopped, and the test signal (TEST) captured via the second switch element 40 can be output from the phase inversion element 32 to DEV3.
【００１３】したがって、この例においても、少なくと
も、ＶＣＯ２の一部及びＤＥＶ３並びにＰＣ４を含む動
作試験をディジタル的に行うことができ、ディジタル集
積回路１の他の試験との共通化を図ることができる。Therefore, also in this example, an operation test including at least a part of the VCO 2 and the DEV 3 and the PC 4 can be performed digitally, and the digital integrated circuit 1 can be shared with other tests. .
【００１４】[0014]
【発明の効果】本発明によれば、少なくとも、ＶＣＯの
一部及びＤＥＶ並びにＰＣを含む動作試験をディジタル
的に行うことができ、ディジタル集積回路の試験環境に
適したものにすることができる。According to the present invention, an operation test including at least a part of the VCO, the DEV, and the PC can be performed digitally, which can be adapted to a test environment of a digital integrated circuit.
【図１】一実施例のディジタル集積回路の部分的な概念
構成図である。FIG. 1 is a partial conceptual configuration diagram of a digital integrated circuit according to an embodiment.
【図２】一実施例のＶＣＯの概念構成図である。FIG. 2 is a conceptual configuration diagram of a VCO of one embodiment.
【図３】一実施例の遅延回路の構成図である。FIG. 3 is a configuration diagram of a delay circuit according to one embodiment.
【図４】一実施例の他のＶＣＯの概念構成図である。FIG. 4 is a conceptual configuration diagram of another VCO of one embodiment.
【図５】ＰＬＬ回路の基本構成図である。FIG. 5 is a basic configuration diagram of a PLL circuit.
２：ＶＣＯ（電圧制御型発振器） ２ｃ：帰還路 ２ｅ：第１のスイッチ要素（制御手段） ２ｇ：テスト信号入力端子 ２ｈ：第２のスイッチ要素（制御手段） ２ｉ：制御信号入力端子 ３：ＤＥＶ（分周器） ４：ＰＣ（位相比較器） ５：ＰＬＬ回路 ７：ＬＰＦ（ローパスフィルタ） ３５ａ：帰還路 ３８：第１のスイッチ要素（制御手段） ３９：テスト信号入力端子 ４０：第２のスイッチ要素（制御手段） ４１：制御信号入力端子 2: VCO (voltage controlled oscillator) 2c: feedback path 2e: first switch element (control means) 2g: test signal input terminal 2h: second switch element (control means) 2i: control signal input terminal 3: DEV (Frequency divider) 4: PC (phase comparator) 5: PLL circuit 7: LPF (low-pass filter) 35a: feedback path 38: first switch element (control means) 39: test signal input terminal 40: second Switch element (control means) 41: control signal input terminal
Claims (1)
電圧制御型発振器と、該電圧制御型発振器の出力を分周
する分周器と、該分周器の出力と基準信号との位相差を
検出する位相比較器と、該位相比較器の出力を前記制御
電圧に変換するローパスフィルタと、を有するＰＬＬ回
路において、 前記電圧制御型発振器の帰還路に挿入された第１のスイ
ッチ要素と、該帰還路とテスト信号入力端子との間に挿
入された第２のスイッチ要素と、制御信号入力端子の論
理に応答して前記第１及び第２のスイッチ要素のオンオ
フを相補的に制御する制御手段と、を備えたことを特徴
とするＰＬＬ回路。A voltage-controlled oscillator that outputs a signal having a frequency corresponding to a control voltage; a frequency divider that divides an output of the voltage-controlled oscillator; and a position of an output of the frequency divider and a reference signal. In a PLL circuit having a phase comparator for detecting a phase difference and a low-pass filter for converting an output of the phase comparator to the control voltage, a first switch element inserted in a feedback path of the voltage-controlled oscillator, And a second switch element inserted between the feedback path and the test signal input terminal, and on / off of the first and second switch elements complementarily controlled in response to a logic of a control signal input terminal. A PLL circuit comprising: a control unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8213956A JPH1065525A (en) | 1996-08-14 | 1996-08-14 | Pll circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8213956A JPH1065525A (en) | 1996-08-14 | 1996-08-14 | Pll circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065525A true JPH1065525A (en) | 1998-03-06 |
Family
ID=16647847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8213956A Withdrawn JPH1065525A (en) | 1996-08-14 | 1996-08-14 | Pll circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065525A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001289918A (en) * | 2000-04-10 | 2001-10-19 | Fujitsu Ltd | Pll semiconductor device, and testing method and device therefor |
| US7165452B2 (en) | 2003-03-14 | 2007-01-23 | Seiko Epson Corporation | Measuring method, measurement-signal output circuit, and measuring apparatus |
| JP2008005420A (en) * | 2006-06-26 | 2008-01-10 | Nec Electronics Corp | Semiconductor integrated circuit device and its test method |
| US7973608B2 (en) | 2006-11-30 | 2011-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Phase locked loop, semiconductor device, and wireless tag |
| US9000816B2 (en) | 2011-05-20 | 2015-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Phase locked loop and semiconductor device using the same |
-
1996
- 1996-08-14 JP JP8213956A patent/JPH1065525A/en not_active Withdrawn
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| US8773207B2 (en) | 2006-11-30 | 2014-07-08 | Semiconductor Energy Laboratory Co., Ltd. | Phase locked loop, semiconductor device, and wireless tag |
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Legal Events
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