JP2976483B2 - 液晶表示素子用薄膜トランジスタの製造方法 - Google Patents
液晶表示素子用薄膜トランジスタの製造方法Info
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Classifications
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
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-
- G—PHYSICS
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はアモルファスシリコンを使用した逆スタガー
ド構造の液晶表示素子用薄膜トランジスタの製造方法に
関し、特に、パッシベーション膜を有する液晶表示素子
用薄膜トランジスタの製造方法に関する。
ド構造の液晶表示素子用薄膜トランジスタの製造方法に
関し、特に、パッシベーション膜を有する液晶表示素子
用薄膜トランジスタの製造方法に関する。
［従来の技術］ 近年、液晶表示素子は、薄膜トランジスタ等のスイッ
チング素子を有するアクティブマトリックス型のものが
多くなりつつある。この薄膜トランジスタとしては、低
温において大面積のガラス基板上に形成できるアモルフ
ァスシリコン型のものが一般的に使用されている。更
に、このアモルファスシリコン薄膜トランジスタ（ａ−
SiTFT）としては、ゲート電極が下層に形成され、ソー
ス・ドレイン電極が上層に設けられた所謂逆スタガード
構造のものが多く使用されている。
チング素子を有するアクティブマトリックス型のものが
多くなりつつある。この薄膜トランジスタとしては、低
温において大面積のガラス基板上に形成できるアモルフ
ァスシリコン型のものが一般的に使用されている。更
に、このアモルファスシリコン薄膜トランジスタ（ａ−
SiTFT）としては、ゲート電極が下層に形成され、ソー
ス・ドレイン電極が上層に設けられた所謂逆スタガード
構造のものが多く使用されている。
第４図は従来の液晶表示素子用薄膜トランジスタの一
例（JAPAN DISPLAY'89予稿集、516頁、Figure4参照）を
示す断面図である。
例（JAPAN DISPLAY'89予稿集、516頁、Figure4参照）を
示す断面図である。
この第４図に示すように、ガラス基板１上にはモリブ
デン（Mo）及びタンタル（Ta）の合金（アロイ）からな
るゲート電極２が選択的に形成されている。また、この
ゲート電極２及びガラス基板１を被覆するようにして、
SiOX膜（シリコン酸化膜）からなるゲート酸化膜３が被
着されている。ゲート電極２の直上域のゲート酸化膜３
上にはアモルファスシリコン膜４及びN+型アモルファス
シリコン膜５が選択的に形成されている。また、ゲート
電極２の直上域を除く領域のゲート酸化膜３上にはITO
（Indium Tin Oxide）からなる表示電極６が選択的に形
成されている。そして、全面にMo膜7a及びAl膜８を順次
被着した後、エッチング加工によりMo膜7a及びAl膜８を
選択的に除去することにより、その一方が表示電極６に
接続される１対のソース・ドレイン電極（Mo膜7a及びAl
膜８）がパターン形成されている。また、前記ソース・
ドレイン電極間（ゲート電極２の直上域）のN+型アモル
ファスシリコン膜５を除去することにより、ソース・ド
レイン領域（N+型アモルファスシリコン膜５）がパター
ン形成されている。更に、表示電極６を除く領域にはパ
ッシベーション膜としてSiNX膜（シリコン窒化膜）９が
被着されている。
デン（Mo）及びタンタル（Ta）の合金（アロイ）からな
るゲート電極２が選択的に形成されている。また、この
ゲート電極２及びガラス基板１を被覆するようにして、
SiOX膜（シリコン酸化膜）からなるゲート酸化膜３が被
着されている。ゲート電極２の直上域のゲート酸化膜３
上にはアモルファスシリコン膜４及びN+型アモルファス
シリコン膜５が選択的に形成されている。また、ゲート
電極２の直上域を除く領域のゲート酸化膜３上にはITO
（Indium Tin Oxide）からなる表示電極６が選択的に形
成されている。そして、全面にMo膜7a及びAl膜８を順次
被着した後、エッチング加工によりMo膜7a及びAl膜８を
選択的に除去することにより、その一方が表示電極６に
接続される１対のソース・ドレイン電極（Mo膜7a及びAl
膜８）がパターン形成されている。また、前記ソース・
ドレイン電極間（ゲート電極２の直上域）のN+型アモル
ファスシリコン膜５を除去することにより、ソース・ド
レイン領域（N+型アモルファスシリコン膜５）がパター
ン形成されている。更に、表示電極６を除く領域にはパ
ッシベーション膜としてSiNX膜（シリコン窒化膜）９が
被着されている。
このように構成される逆スタガード構造の液晶表示素
子用薄膜トランジスタにおいては、ゲート電極と相対す
るソース・ドレイン電極間の所謂バックチャネル領域は
基板の上面側に形成されるため、パッシベーション膜と
してはNaイオンに対してバリア性を有するSiNX膜９が使
用される場合が多い。
子用薄膜トランジスタにおいては、ゲート電極と相対す
るソース・ドレイン電極間の所謂バックチャネル領域は
基板の上面側に形成されるため、パッシベーション膜と
してはNaイオンに対してバリア性を有するSiNX膜９が使
用される場合が多い。
［発明が解決しようとする課題］ しかしながら、上述した従来の液晶表示素子用薄膜ト
ランジスタにおいては、水素を多量に含有するノンドー
プアモルファスシリコン膜４上にSiNX膜９を形成した場
合、アモルファスシリコン膜４のバックチャネル領域側
に固定電荷が発生しやすい。そして、このような固定電
荷の発生により、ソース・ドレイン領域間のOFF電流が
増加したり、ON電流のスレッショホールド電圧が変化す
ると、トランジスタ特性が変化してしまうという問題点
がある。
ランジスタにおいては、水素を多量に含有するノンドー
プアモルファスシリコン膜４上にSiNX膜９を形成した場
合、アモルファスシリコン膜４のバックチャネル領域側
に固定電荷が発生しやすい。そして、このような固定電
荷の発生により、ソース・ドレイン領域間のOFF電流が
増加したり、ON電流のスレッショホールド電圧が変化す
ると、トランジスタ特性が変化してしまうという問題点
がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、トランジスタ特性の安定性が優れた液晶表示素子用
薄膜トランジスタの製造方法を提供することを目的とす
る。
て、トランジスタ特性の安定性が優れた液晶表示素子用
薄膜トランジスタの製造方法を提供することを目的とす
る。
［課題を解決するための手段］ 本発明に係る液晶表示素子用薄膜トランジスタの製造
方法は、ガラス基板上にゲート電極が下層、ソース・ド
レイン電極が上層となる逆スタガード構造で設けられた
液晶表示素子用薄膜トランジスタの製造方法において、
前記ガラス基板上にゲート電極を選択的に形成する工程
と、前記ゲート電極上にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜上に下層のノンドープアモルファ
スシリコン膜及び上層の不純物ドープアモルファスシリ
コン膜を選択的に形成する工程と、前記ゲート電極の直
上域を間に挟んで対向する領域上にソースドレイン電極
膜を選択的に形成する工程と、前記ゲート電極の直上域
の前記不純物ドープアモルファスシリコン膜を選択的に
除去する工程と、少なくとも前記ゲート電極上の前記ノ
ンドープアモルファスシリコン膜上及び前記ソースドレ
イン電極膜上を被覆するようにB2O3とSiO2とを含むボロ
シリケート膜を形成する工程とを有することを特徴とす
る。
方法は、ガラス基板上にゲート電極が下層、ソース・ド
レイン電極が上層となる逆スタガード構造で設けられた
液晶表示素子用薄膜トランジスタの製造方法において、
前記ガラス基板上にゲート電極を選択的に形成する工程
と、前記ゲート電極上にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜上に下層のノンドープアモルファ
スシリコン膜及び上層の不純物ドープアモルファスシリ
コン膜を選択的に形成する工程と、前記ゲート電極の直
上域を間に挟んで対向する領域上にソースドレイン電極
膜を選択的に形成する工程と、前記ゲート電極の直上域
の前記不純物ドープアモルファスシリコン膜を選択的に
除去する工程と、少なくとも前記ゲート電極上の前記ノ
ンドープアモルファスシリコン膜上及び前記ソースドレ
イン電極膜上を被覆するようにB2O3とSiO2とを含むボロ
シリケート膜を形成する工程とを有することを特徴とす
る。
［作用］ 本発明においては、逆スタガード構造を有する液晶表
示素子用薄膜トランジスタのパッシベーション膜として
ボロシリケート膜（BSG膜）を使用する。このため、ソ
ース・ドレイン電極間のアモルファスシリコン膜上には
前記BSG膜が被着されている。この場合、従来のSiNX膜
とは異なって、不純物の拡散等により前記BSG膜と前記
アモルファスシリコン膜との界面に形成される準位が前
記BSG膜に含まれるボロンの作用により補償される。こ
のため、アモルファスシリコン膜のバックチャネル領域
側における固定電荷の発生を抑制でき、ソース・ドレイ
ン領域間のOFF電流の増加及びON電流のスレッショホー
ルド電圧の変化を低減できるので、トランジスタ特性の
安定性を向上させることができる。即ち、BSG膜はアモ
ルファスシリコンを使用した液晶表示素子用薄膜トラン
ジスタのパッシベーション膜として極めて優れている。
示素子用薄膜トランジスタのパッシベーション膜として
ボロシリケート膜（BSG膜）を使用する。このため、ソ
ース・ドレイン電極間のアモルファスシリコン膜上には
前記BSG膜が被着されている。この場合、従来のSiNX膜
とは異なって、不純物の拡散等により前記BSG膜と前記
アモルファスシリコン膜との界面に形成される準位が前
記BSG膜に含まれるボロンの作用により補償される。こ
のため、アモルファスシリコン膜のバックチャネル領域
側における固定電荷の発生を抑制でき、ソース・ドレイ
ン領域間のOFF電流の増加及びON電流のスレッショホー
ルド電圧の変化を低減できるので、トランジスタ特性の
安定性を向上させることができる。即ち、BSG膜はアモ
ルファスシリコンを使用した液晶表示素子用薄膜トラン
ジスタのパッシベーション膜として極めて優れている。
なお、本発明においては、パッシベーション膜とし
て、前記BSG膜及びこのBSG膜上に被着されたシリコン窒
化膜（SiNX膜）の積層体からなるものを使用すると、Na
イオンに対するバリア性を向上させることができ、より
一層安定した素子を得ることができる。
て、前記BSG膜及びこのBSG膜上に被着されたシリコン窒
化膜（SiNX膜）の積層体からなるものを使用すると、Na
イオンに対するバリア性を向上させることができ、より
一層安定した素子を得ることができる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図は本発明の第１の実施例に係る液晶表示素子用
薄膜トランジスタを示す断面図である。
薄膜トランジスタを示す断面図である。
この第１図に示すように、ガラス基板１上に膜厚が例
えば約1500Åのクロム（Cr）膜を被着した後、このCr膜
を選択的に除去することによりゲート電極２がパターン
形成されている。このゲート電極２及びガラス基板１を
被覆するようにしてプラズマCVDにより膜厚が例えば約3
000ÅのSiNX膜からなるゲート酸化膜３が被着されてい
る。ゲート酸化膜３上には膜厚が例えば約3000Åのノン
ドープアモルファスシリコン膜４と、膜厚が例えば約30
0ÅのN+型アモルファスシリコン膜５とが積層形成され
ている。このアモルファスシリコン膜４及びN+型アモル
ファスシリコン膜５は、ゲート電極２の直上域とその周
辺からなるトランジスタ形成領域を残して、その外の部
分がエッチングにより選択的に除去されている。また、
ゲート電極２の近傍を除く領域のゲート絶縁膜３上には
ITOからなる表示電極６が選択的に形成されている。そ
して、全面に膜厚が例えば約1000ÅのCr膜７と、膜厚が
例えば約5000ÅのAl膜８とを順次積層させて被着した
後、エッチング加工によりCr膜７及びAl膜８を選択的に
除去することにより、その一方が表示電極６に接続され
る１対のソース・ドレイン電極（Cr膜７及びAl膜８）が
パターン形成されている。また、このソース・ドレイン
電極間の領域（ゲート電極２の直上域）のN+型アモルフ
ァスシリコン膜５を除去することにより、このソース・
ドレイン電極とアモルファスシリコン膜４との間にソー
ス・ドレイン領域（N+型アモルファスシリコン膜５）が
パターン形成されている。更に、ゲート電極２及びソー
ス・ドレイン電極部分を覆うようにして、パッシベーシ
ョン膜として膜厚が例えば約7000Åのボロシリケート膜
（BSG膜）10が被着されている。このBSG膜10は、プラズ
マCVDを使用して、ジボランとシランと酸素との混合ガ
スを分解することにより全面に形成した後、エッチング
により表示電極６上のBSG膜10を選択的に除去すること
により形成されている。
えば約1500Åのクロム（Cr）膜を被着した後、このCr膜
を選択的に除去することによりゲート電極２がパターン
形成されている。このゲート電極２及びガラス基板１を
被覆するようにしてプラズマCVDにより膜厚が例えば約3
000ÅのSiNX膜からなるゲート酸化膜３が被着されてい
る。ゲート酸化膜３上には膜厚が例えば約3000Åのノン
ドープアモルファスシリコン膜４と、膜厚が例えば約30
0ÅのN+型アモルファスシリコン膜５とが積層形成され
ている。このアモルファスシリコン膜４及びN+型アモル
ファスシリコン膜５は、ゲート電極２の直上域とその周
辺からなるトランジスタ形成領域を残して、その外の部
分がエッチングにより選択的に除去されている。また、
ゲート電極２の近傍を除く領域のゲート絶縁膜３上には
ITOからなる表示電極６が選択的に形成されている。そ
して、全面に膜厚が例えば約1000ÅのCr膜７と、膜厚が
例えば約5000ÅのAl膜８とを順次積層させて被着した
後、エッチング加工によりCr膜７及びAl膜８を選択的に
除去することにより、その一方が表示電極６に接続され
る１対のソース・ドレイン電極（Cr膜７及びAl膜８）が
パターン形成されている。また、このソース・ドレイン
電極間の領域（ゲート電極２の直上域）のN+型アモルフ
ァスシリコン膜５を除去することにより、このソース・
ドレイン電極とアモルファスシリコン膜４との間にソー
ス・ドレイン領域（N+型アモルファスシリコン膜５）が
パターン形成されている。更に、ゲート電極２及びソー
ス・ドレイン電極部分を覆うようにして、パッシベーシ
ョン膜として膜厚が例えば約7000Åのボロシリケート膜
（BSG膜）10が被着されている。このBSG膜10は、プラズ
マCVDを使用して、ジボランとシランと酸素との混合ガ
スを分解することにより全面に形成した後、エッチング
により表示電極６上のBSG膜10を選択的に除去すること
により形成されている。
このように構成される液晶表示素子用薄膜トランジス
タにおいては、従来のようなSiNX膜からなるパッシベー
ション膜を使用する場合とは異なり、OFF電流の増加及
びON電流のスレッショホールド電圧のシフトが見られな
い。即ち、従来の場合、ソース・ドレイン電極間のバッ
クチャネル領域のアモルファスシリコン膜とSiNX膜との
接合により固定電荷が発生しやすくなり、その影響がバ
ックチャネル領域側に現われるものと考えられる。特
に、N+型アモルファスシリコン膜をエッチングにより除
去する際のリンの残留物又はSiNX膜に含まれる窒素がア
モルファスシリコン膜の表面に拡散すると、これらの不
純物がアモルファスシリコン膜とSiNX膜との界面におい
て準位を形成するため、上述の固定電荷が発生すると考
えられる。また、プラズマCVDにより250乃至300℃の温
度において形成されたアモルファスシリコン膜、SiN
X膜、SiOX膜、PSG膜、BSG膜及びSiON膜等には５乃至20
重量％という多量の水素が含まれており、この水素には
不純物の拡散及び準位の形成を容易にする作用があると
考えられている。
タにおいては、従来のようなSiNX膜からなるパッシベー
ション膜を使用する場合とは異なり、OFF電流の増加及
びON電流のスレッショホールド電圧のシフトが見られな
い。即ち、従来の場合、ソース・ドレイン電極間のバッ
クチャネル領域のアモルファスシリコン膜とSiNX膜との
接合により固定電荷が発生しやすくなり、その影響がバ
ックチャネル領域側に現われるものと考えられる。特
に、N+型アモルファスシリコン膜をエッチングにより除
去する際のリンの残留物又はSiNX膜に含まれる窒素がア
モルファスシリコン膜の表面に拡散すると、これらの不
純物がアモルファスシリコン膜とSiNX膜との界面におい
て準位を形成するため、上述の固定電荷が発生すると考
えられる。また、プラズマCVDにより250乃至300℃の温
度において形成されたアモルファスシリコン膜、SiN
X膜、SiOX膜、PSG膜、BSG膜及びSiON膜等には５乃至20
重量％という多量の水素が含まれており、この水素には
不純物の拡散及び準位の形成を容易にする作用があると
考えられている。
しかしながら、本実施例の場合、BSG膜10とアモルフ
ァスシリコン膜４との界面に形成される準位がBSG膜10
に含まれるボロンの作用により補償される。このため、
アモルファスシリコン膜４のバックチャネル領域側に固
定電荷が発生しにくくなり、トランジスタ特性の安定性
を向上させることができる。また、補償のために不純物
を単にドープした膜に比べ、膜質及び成膜を制御しやす
いBSG膜としたので、ボロンの作用を熱的にも安定に寄
与させることができるため、より高安定な特性が得られ
る。即ち、BSG膜はアモルファスシリコンを使用した液
晶表示素子用薄膜トランジスタのパッシベーション膜と
して極めて優れている。
ァスシリコン膜４との界面に形成される準位がBSG膜10
に含まれるボロンの作用により補償される。このため、
アモルファスシリコン膜４のバックチャネル領域側に固
定電荷が発生しにくくなり、トランジスタ特性の安定性
を向上させることができる。また、補償のために不純物
を単にドープした膜に比べ、膜質及び成膜を制御しやす
いBSG膜としたので、ボロンの作用を熱的にも安定に寄
与させることができるため、より高安定な特性が得られ
る。即ち、BSG膜はアモルファスシリコンを使用した液
晶表示素子用薄膜トランジスタのパッシベーション膜と
して極めて優れている。
第２図は本発明の第２の実施例に係る液晶表示素子用
薄膜トランジスタを示す断面図である。第２図において
第１図と同一物には同一符号を付してその部分の詳細な
説明は省略する。
薄膜トランジスタを示す断面図である。第２図において
第１図と同一物には同一符号を付してその部分の詳細な
説明は省略する。
本実施例においては、パッシベーション膜として、膜
厚が例えば約500ÅのBSG膜10が形成され、このBSG膜10
上に膜厚が例えば約5000ÅのSiNX膜11が形成されてい
る。このように、BSG膜10及びSiNX膜11からなる２層構
造のパッシベーション膜の場合、第１の実施例と同様の
効果が得られると共に、SiNX膜11によりNaイオンに対す
るバリア性を増強することができるので、より一層安定
性が優れた素子を実現することができる。
厚が例えば約500ÅのBSG膜10が形成され、このBSG膜10
上に膜厚が例えば約5000ÅのSiNX膜11が形成されてい
る。このように、BSG膜10及びSiNX膜11からなる２層構
造のパッシベーション膜の場合、第１の実施例と同様の
効果が得られると共に、SiNX膜11によりNaイオンに対す
るバリア性を増強することができるので、より一層安定
性が優れた素子を実現することができる。
第３図は本発明の第３の実施例に係る液晶表示素子用
薄膜トランジスタを示す断面図である。第３図において
第２図と同一物には同一符号を付してその部分の詳細な
説明は省略する。
薄膜トランジスタを示す断面図である。第３図において
第２図と同一物には同一符号を付してその部分の詳細な
説明は省略する。
本実施例においては、BSG膜10は膜厚が例えば約1000
Åであって液晶表示素子の端子部（図示せず）を除く全
面に形成されている。従って、第１の実施例と同様の効
果が得られると共に、BSG膜10により表示電極６を被覆
することができるため、プロセスコンタミネーションに
より液晶中に不純物が混入して素子の信頼性が低下する
ことを防止できる。
Åであって液晶表示素子の端子部（図示せず）を除く全
面に形成されている。従って、第１の実施例と同様の効
果が得られると共に、BSG膜10により表示電極６を被覆
することができるため、プロセスコンタミネーションに
より液晶中に不純物が混入して素子の信頼性が低下する
ことを防止できる。
［発明の効果］ 以上説明したように本発明によれば、逆スタガード構
造を有する液晶表示素子用薄膜トランジスタの製造方法
において、ソース・ドレイン電極間のアモルファスシリ
コン膜上にパッシベーション膜としてボロシリケート膜
を設けたから、前記ボロシリケート膜に含まれるボロン
の作用により前記アモルファスシリコン膜のバックチャ
ネル領域側に固定電荷が発生することを抑制できる。従
って、ソース・ドレイン領域間のOFF電流の増加及びON
電流のスレッショホールド電圧の変化を低減することが
できるので、本発明に係る液晶表示素子用薄膜トランジ
スタの製造方法はトランジスタ特性の安定性が極めて優
れている。
造を有する液晶表示素子用薄膜トランジスタの製造方法
において、ソース・ドレイン電極間のアモルファスシリ
コン膜上にパッシベーション膜としてボロシリケート膜
を設けたから、前記ボロシリケート膜に含まれるボロン
の作用により前記アモルファスシリコン膜のバックチャ
ネル領域側に固定電荷が発生することを抑制できる。従
って、ソース・ドレイン領域間のOFF電流の増加及びON
電流のスレッショホールド電圧の変化を低減することが
できるので、本発明に係る液晶表示素子用薄膜トランジ
スタの製造方法はトランジスタ特性の安定性が極めて優
れている。
第１図は本発明の第１の実施例に係る液晶表示素子用薄
膜トランジスタを示す断面図、第２図は本発明の第２の
実施例に係る液晶表示素子用薄膜トランジスタを示す断
面図、第３図は本発明の第３の実施例に係る液晶表示素
子用薄膜トランジスタを示す断面図、第４図は従来の液
晶表示素子用薄膜トランジスタを示す断面図である。 1;ガラス基板、2;ゲート電極、3;ゲート絶縁膜、4;アモ
ルファスシリコン膜、5;N+型アモルファスシリコン膜、
6;表示電極、7;Cr膜、7a;Mo膜、8;Al膜、9,11;SiNX膜、
10;BSG膜
膜トランジスタを示す断面図、第２図は本発明の第２の
実施例に係る液晶表示素子用薄膜トランジスタを示す断
面図、第３図は本発明の第３の実施例に係る液晶表示素
子用薄膜トランジスタを示す断面図、第４図は従来の液
晶表示素子用薄膜トランジスタを示す断面図である。 1;ガラス基板、2;ゲート電極、3;ゲート絶縁膜、4;アモ
ルファスシリコン膜、5;N+型アモルファスシリコン膜、
6;表示電極、7;Cr膜、7a;Mo膜、8;Al膜、9,11;SiNX膜、
10;BSG膜
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/336 G02F 1/136 500
Claims (2)
- 【請求項１】ガラス基板上にゲート電極が下層、ソース
・ドレイン電極が上層となる逆スタガード構造で設けら
れた液晶表示素子用薄膜トランジスタの製造方法におい
て、前記ガラス基板上にゲート電極を選択的に形成する
工程と、前記ゲート電極上にゲート絶縁膜を形成する工
程と、前記ゲート絶縁膜上に下層のノンドープアモルフ
ァスシリコン膜及び上層の不純物ドープアモルファスシ
リコン膜を選択的に形成する工程と、前記ゲート電極の
直上域を間に挟んで対向する領域上にソースドレイン電
極膜を選択的に形成する工程と、前記ゲート電極の直上
域の前記不純物ドープアモルファスシリコン膜を選択的
に除去する工程と、少なくとも前記ゲート電極上の前記
ノンドープアモルファスシリコン膜上及び前記ソースド
レイン電極膜上を被覆するようにB2O3とSiO2とを含むボ
ロシリケート膜を形成する工程とを有することを特徴と
する液晶表示素子用薄膜トランジスタの製造方法。 - 【請求項２】前記ボロシリケート膜上にシリコン窒化膜
を形成する工程を有することを特徴とする請求項１に記
載の液晶表示素子用薄膜トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10838290A JP2976483B2 (ja) | 1990-04-24 | 1990-04-24 | 液晶表示素子用薄膜トランジスタの製造方法 |
| US07/690,418 US5289016A (en) | 1990-04-24 | 1991-04-24 | Thin film transistor with excellent stability for liquid crystal display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10838290A JP2976483B2 (ja) | 1990-04-24 | 1990-04-24 | 液晶表示素子用薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH046878A JPH046878A (ja) | 1992-01-10 |
| JP2976483B2 true JP2976483B2 (ja) | 1999-11-10 |
Family
ID=14483357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10838290A Expired - Lifetime JP2976483B2 (ja) | 1990-04-24 | 1990-04-24 | 液晶表示素子用薄膜トランジスタの製造方法 |
Country Status (2)
| Country | Link |
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| JP (1) | JP2976483B2 (ja) |
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| JP3172840B2 (ja) * | 1992-01-28 | 2001-06-04 | 株式会社日立製作所 | アクティブマトリクス基板の製造方法および液晶表示装置 |
| US7081938B1 (en) * | 1993-12-03 | 2006-07-25 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| KR970010774B1 (ko) * | 1993-12-22 | 1997-06-30 | 엘지전자 주식회사 | 액정표시장치용 박막트랜지스터 및 이의 결함제거방법 |
| KR0169356B1 (ko) * | 1995-01-06 | 1999-03-20 | 김광호 | 박막트랜지스터 액정 디스플레이 소자 및 그 제조방법 |
| KR0145900B1 (ko) * | 1995-02-11 | 1998-09-15 | 김광호 | 박막 트랜지스터 액정디스플레이 소자 및 그 제조방법 |
| TW439003B (en) * | 1995-11-17 | 2001-06-07 | Semiconductor Energy Lab | Display device |
| JPH09146108A (ja) * | 1995-11-17 | 1997-06-06 | Semiconductor Energy Lab Co Ltd | 液晶表示装置およびその駆動方法 |
| US6800875B1 (en) * | 1995-11-17 | 2004-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix electro-luminescent display device with an organic leveling layer |
| TW309633B (ja) | 1995-12-14 | 1997-07-01 | Handotai Energy Kenkyusho Kk | |
| US5597747A (en) * | 1995-12-15 | 1997-01-28 | Industrial Technology Research Institute | Method of making inverted thin film transistor using backsick exposure and negative photoresist |
| KR100212288B1 (ko) * | 1995-12-29 | 1999-08-02 | 윤종용 | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
| US6682961B1 (en) | 1995-12-29 | 2004-01-27 | Samsung Electronics Co., Ltd. | Thin film transistor array panel used for a liquid crystal display and a manufacturing method thereof |
| JP3082679B2 (ja) * | 1996-08-29 | 2000-08-28 | 日本電気株式会社 | 薄膜トランジスタおよびその製造方法 |
| DE19639432C2 (de) * | 1996-09-25 | 2001-09-13 | Siemens Ag | Herstellverfahren für eine polykristalline Siliziumschicht mit glatter Oberfläche und dessen Verwendung |
| DE19639438A1 (de) | 1996-09-25 | 1998-04-02 | Siemens Ag | Halbleiterkörper mit Lotmaterialschicht |
| US5796121A (en) * | 1997-03-25 | 1998-08-18 | International Business Machines Corporation | Thin film transistors fabricated on plastic substrates |
| AU751890B2 (en) * | 1997-10-24 | 2002-08-29 | Agfa-Gevaert Naamloze Vennootschap | A laminate comprising a thin borosilicate glass substrate as a constituting layer |
| US6475836B1 (en) * | 1999-03-29 | 2002-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2001308339A (ja) * | 2000-02-18 | 2001-11-02 | Sharp Corp | 薄膜トランジスタ |
| US7804552B2 (en) * | 2000-05-12 | 2010-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device with light shielding portion comprising laminated colored layers, electrical equipment having the same, portable telephone having the same |
| US7297977B2 (en) | 2004-03-12 | 2007-11-20 | Hewlett-Packard Development Company, L.P. | Semiconductor device |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61190315A (ja) * | 1985-02-20 | 1986-08-25 | Sharp Corp | カラ−液晶表示装置 |
| ATE77177T1 (de) * | 1985-10-04 | 1992-06-15 | Hosiden Corp | Duennfilmtransistor und verfahren zu seiner herstellung. |
| JPH0691252B2 (ja) * | 1986-11-27 | 1994-11-14 | 日本電気株式会社 | 薄膜トランジスタアレイ |
| JPH0690372B2 (ja) * | 1987-08-26 | 1994-11-14 | シャープ株式会社 | 液晶表示素子 |
| JPH0814668B2 (ja) * | 1988-02-16 | 1996-02-14 | シャープ株式会社 | マトリックス型液晶表示パネル |
| JP2663500B2 (ja) * | 1988-04-28 | 1997-10-15 | 富士通株式会社 | 薄膜トランジスタの製造方法 |
| JPH01276767A (ja) * | 1988-04-28 | 1989-11-07 | Fujitsu Ltd | 薄膜トランジスタとその製造方法 |
| US5076666A (en) * | 1988-12-06 | 1991-12-31 | Sharp Kabushiki Kaisha | Active matrix display apparatus with drain electrode extensions |
| US5041888A (en) * | 1989-09-18 | 1991-08-20 | General Electric Company | Insulator structure for amorphous silicon thin-film transistors |
-
1990
- 1990-04-24 JP JP10838290A patent/JP2976483B2/ja not_active Expired - Lifetime
-
1991
- 1991-04-24 US US07/690,418 patent/US5289016A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH046878A (ja) | 1992-01-10 |
| US5289016A (en) | 1994-02-22 |
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