JP2974210B2 - Ｓｏｉ半導体デバイス及びその製造プロセス - Google Patents
Ｓｏｉ半導体デバイス及びその製造プロセスInfo
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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Description
【０００１】
【発明の属する技術分野】本発明は、一般的にはＳＯＩ
（silicon-on-insulator）半導体デバイスに関し、特に
ＳＯＩデバイスの静電気放電（ＥＳＤ）防止機能をより
安定にする構造及び製造プロセスに関する。
（silicon-on-insulator）半導体デバイスに関し、特に
ＳＯＩデバイスの静電気放電（ＥＳＤ）防止機能をより
安定にする構造及び製造プロセスに関する。
【０００２】
【従来の技術】ＳＯＩの相補性金属酸化膜半導体（ＣＭ
ＯＳ）出力バッファは、正か負のＥＳＤインパルスに関
してはシリコン基板に形成された"バルク"ＣＭＯＳ出力
バッファほどの性能はない。所与のＥＳＤ構造はまたシ
リコン層でも設計される（例えばダイオードやＳＯＩの
金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ））。
ＥＳＤの防止は、原則として膜厚が大きく熱をバルクに
逃がすことができるバルク・デバイスほど良好ではな
い。実際、ＳＯＩ出力バッファはバルクＣＭＯＳ出力バ
ッファに比べてＥＳＤ耐性が２分の１になっている。
ＯＳ）出力バッファは、正か負のＥＳＤインパルスに関
してはシリコン基板に形成された"バルク"ＣＭＯＳ出力
バッファほどの性能はない。所与のＥＳＤ構造はまたシ
リコン層でも設計される（例えばダイオードやＳＯＩの
金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ））。
ＥＳＤの防止は、原則として膜厚が大きく熱をバルクに
逃がすことができるバルク・デバイスほど良好ではな
い。実際、ＳＯＩ出力バッファはバルクＣＭＯＳ出力バ
ッファに比べてＥＳＤ耐性が２分の１になっている。
【０００３】一般的に、入力／出力（Ｉ／Ｏ）回路を構
成する回路素子は、障害メカニズムに自己加熱が関係す
るとき、バルクＣＭＯＳ技術に比べてＥＯＳ（electric
al overstress）、ＥＳＤ及びＰＴＦ（power-to-failur
e）の影響を受けやすい。これはＰ型チャネルＭＯＳＦ
ＥＴ、Ｎ型チャネルＭＯＳＦＥＴ、埋め込みレジスタ素
子、減結合コンデンサ、ダイオード、寄生バイポーラ素
子、その他、ＣＭＯＳ−ＯＮ−ＳＯＩ、ＳＯＩ（ＳＯＳ
（silicon-on-sapphire）を含む）に用いられるフィー
チャで構成される。
成する回路素子は、障害メカニズムに自己加熱が関係す
るとき、バルクＣＭＯＳ技術に比べてＥＯＳ（electric
al overstress）、ＥＳＤ及びＰＴＦ（power-to-failur
e）の影響を受けやすい。これはＰ型チャネルＭＯＳＦ
ＥＴ、Ｎ型チャネルＭＯＳＦＥＴ、埋め込みレジスタ素
子、減結合コンデンサ、ダイオード、寄生バイポーラ素
子、その他、ＣＭＯＳ−ＯＮ−ＳＯＩ、ＳＯＩ（ＳＯＳ
（silicon-on-sapphire）を含む）に用いられるフィー
チャで構成される。
【０００４】ＳＯＩでは特定のＥＳＤ概念は無効であ
る。例えば厚みのあるフィールド酸化物ＥＳＤ構造は実
用的ではない。バルクＣＭＯＳでは、ＥＳＤ網のダイオ
ード素子として、Ｐ＋ソース／ドレイン・インプラン
ト、Ｐ＋、Ｎ＋及びウェルの構造が用いられる。バルク
ＣＭＯＳの場合、これらはポリシリコン・ゲート構造を
用いずに形成できる。"ダブル・ダイオード網"等の標準
ＥＳＤ網は、ウェル・タブのＰ＋拡散と、バルク基板の
Ｎ＋／Ｎウェル素子で構成される。ＰＮＰＮのシリコン
制御整流回路を作成するため、寄生ＮＰＮ及びＰＮＰの
トランジスタも利用される。薄膜ＳＯＩではこれらの構
造は形成できないか、これらの構造を利用して標準ダイ
オード、ＰＮＰトランジスタ、ＮＰＮトランジスタ、Ｐ
ＮＰＮ、または厚みのある酸化物素子を形成できる。Ｓ
ＯＩ技術がスケーリングされると、絶縁層上の膜厚は小
さくなり、よってＥＳＤ耐性もＳＯＩ技術のスケーリン
グが続く限り小さくなる（ChanらによるIPRS、1994を参
照）。
る。例えば厚みのあるフィールド酸化物ＥＳＤ構造は実
用的ではない。バルクＣＭＯＳでは、ＥＳＤ網のダイオ
ード素子として、Ｐ＋ソース／ドレイン・インプラン
ト、Ｐ＋、Ｎ＋及びウェルの構造が用いられる。バルク
ＣＭＯＳの場合、これらはポリシリコン・ゲート構造を
用いずに形成できる。"ダブル・ダイオード網"等の標準
ＥＳＤ網は、ウェル・タブのＰ＋拡散と、バルク基板の
Ｎ＋／Ｎウェル素子で構成される。ＰＮＰＮのシリコン
制御整流回路を作成するため、寄生ＮＰＮ及びＰＮＰの
トランジスタも利用される。薄膜ＳＯＩではこれらの構
造は形成できないか、これらの構造を利用して標準ダイ
オード、ＰＮＰトランジスタ、ＮＰＮトランジスタ、Ｐ
ＮＰＮ、または厚みのある酸化物素子を形成できる。Ｓ
ＯＩ技術がスケーリングされると、絶縁層上の膜厚は小
さくなり、よってＥＳＤ耐性もＳＯＩ技術のスケーリン
グが続く限り小さくなる（ChanらによるIPRS、1994を参
照）。
【０００５】ドライバとダイオード・ベースのＥＳＤ構
造をバルク・シリコンで設計することによってＥＳＤ性
能を改良できるとされる（Chanらによる前記文献を参
照）。しかしこのアプローチには欠点が多い。第１にこ
れらの構造は、埋め込み酸化物層の下に形成しなければ
ならず、そのため処理ステップの増加、バルク・ウエハ
汚染、ゲッタリングの問題といった困難が生じる。第２
に作製されたデバイスは、入力／出力（Ｉ／Ｏ）に関し
て特性が大きく異なる。第３に非プレーナ構造が形成さ
れる。第４にこのアプローチは、バルク基板との相互作
用がないこと、ウエハ汚染が回避されること、その他の
ゲッタリングの問題が軽減することといったＳＯＩの利
点を無視している。
造をバルク・シリコンで設計することによってＥＳＤ性
能を改良できるとされる（Chanらによる前記文献を参
照）。しかしこのアプローチには欠点が多い。第１にこ
れらの構造は、埋め込み酸化物層の下に形成しなければ
ならず、そのため処理ステップの増加、バルク・ウエハ
汚染、ゲッタリングの問題といった困難が生じる。第２
に作製されたデバイスは、入力／出力（Ｉ／Ｏ）に関し
て特性が大きく異なる。第３に非プレーナ構造が形成さ
れる。第４にこのアプローチは、バルク基板との相互作
用がないこと、ウエハ汚染が回避されること、その他の
ゲッタリングの問題が軽減することといったＳＯＩの利
点を無視している。
【０００６】上に示したように、ＥＳＤ網のダイオード
素子として、バルクＣＭＯＳでは、Ｐ＋ソース／ドレイ
ン・インプラント、Ｐ＋、Ｎ＋及びウェル構造が用いら
れる。ＳＯＩでは、ダイオードはソース／ドレイン・イ
ンプラント領域とＭＯＳＦＥＴ本体の間に作成できる。
完全にディプリートしたＳＯＩのダイオードの画成領域
は、ダイオード幅に膜厚をかけたものである。酸化膜に
隣接した接合領域は、ダイオード電流を供給するために
は利用されない。その結果、かなりの薄膜のＳＯＩ技術
では、周囲が充分小さい低抵抗ダイオードを作成するこ
とは現実的ではない。ＥＳＤ耐性とＥＳＤ網としてのダ
イオードの有効性は、ダイオードの直列抵抗の関数であ
る。ダイオード直列抵抗が増すとＥＳＤ耐性と有効性は
減少する。ＥＳＤ素子として、標準スケーリングのＳＯ
Ｉダイオードを利用することは、膜厚がスケーリングさ
れると妥協を余儀なくされる。
素子として、バルクＣＭＯＳでは、Ｐ＋ソース／ドレイ
ン・インプラント、Ｐ＋、Ｎ＋及びウェル構造が用いら
れる。ＳＯＩでは、ダイオードはソース／ドレイン・イ
ンプラント領域とＭＯＳＦＥＴ本体の間に作成できる。
完全にディプリートしたＳＯＩのダイオードの画成領域
は、ダイオード幅に膜厚をかけたものである。酸化膜に
隣接した接合領域は、ダイオード電流を供給するために
は利用されない。その結果、かなりの薄膜のＳＯＩ技術
では、周囲が充分小さい低抵抗ダイオードを作成するこ
とは現実的ではない。ＥＳＤ耐性とＥＳＤ網としてのダ
イオードの有効性は、ダイオードの直列抵抗の関数であ
る。ダイオード直列抵抗が増すとＥＳＤ耐性と有効性は
減少する。ＥＳＤ素子として、標準スケーリングのＳＯ
Ｉダイオードを利用することは、膜厚がスケーリングさ
れると妥協を余儀なくされる。
【０００７】一般的にＳＯＩでは、良好なダイオード素
子を利用できない。非ＳＯＩのＣＭＯＳ回路は、温度基
準とＰＬＬ（フェーズ・ロックド・ループ）回路を考慮
してダイオード素子を利用する。Ｎ型とＰ型のドーパン
トをゲートの両端に注入することによってダイオードを
作成するもう１つの解決法では、ダイオードの特性が活
性シリコン層の厚み、前面と後面のゲート酸化物の品
質、及び構造のリーク特性により影響を受けるという困
難を伴う。
子を利用できない。非ＳＯＩのＣＭＯＳ回路は、温度基
準とＰＬＬ（フェーズ・ロックド・ループ）回路を考慮
してダイオード素子を利用する。Ｎ型とＰ型のドーパン
トをゲートの両端に注入することによってダイオードを
作成するもう１つの解決法では、ダイオードの特性が活
性シリコン層の厚み、前面と後面のゲート酸化物の品
質、及び構造のリーク特性により影響を受けるという困
難を伴う。
【０００８】Butiによる米国特許番号第５２５８３１８
号は、プレーナ構造上にＳＯＩのＢｉＣＭＯＳ集積回路
を形成する方法を開示している。ＣＭＯＳデバイスは薄
いエピタキシャル層に形成され、バイポーラ・デバイス
は厚みのあるエピタキシャル層に形成される。しかし厚
いエピタキシャル層でのＥＳＤ防止回路の形成には言及
されていない。
号は、プレーナ構造上にＳＯＩのＢｉＣＭＯＳ集積回路
を形成する方法を開示している。ＣＭＯＳデバイスは薄
いエピタキシャル層に形成され、バイポーラ・デバイス
は厚みのあるエピタキシャル層に形成される。しかし厚
いエピタキシャル層でのＥＳＤ防止回路の形成には言及
されていない。
【０００９】Eklundによる米国特許番号第５２９４８２
３号は、非プレーナ構造上にＳＯＩのＢｉＣＭＯＳ回路
を形成する方法を開示している。ここでＣＭＯＳトラン
ジスタは第１の薄いエピタキシャル層に形成され、バイ
ポーラ・トランジスタは複合エピタキシャル被着物上に
形成される。複合エピタキシャル層でのＥＳＤ防止回路
の形成には言及されていない。
３号は、非プレーナ構造上にＳＯＩのＢｉＣＭＯＳ回路
を形成する方法を開示している。ここでＣＭＯＳトラン
ジスタは第１の薄いエピタキシャル層に形成され、バイ
ポーラ・トランジスタは複合エピタキシャル被着物上に
形成される。複合エピタキシャル層でのＥＳＤ防止回路
の形成には言及されていない。
【００１０】Luによる米国特許番号第４９８９０５７号
は、ＥＳＤ防止回路として使用する従来のＮ型チャネル
ＳＯＩについて述べている。
は、ＥＳＤ防止回路として使用する従来のＮ型チャネル
ＳＯＩについて述べている。
【００１１】IBM Technical Disclosure Bulletin、Vo
l.34、No.6、pp.264-5、November、1991ではDavariら
が、ＣＭＯＳと横バイポーラ構造を作製するため、ＳＯ
Ｉ（silicon-on-insulator）に複数の厚みを持たせたプ
レーナ構造を形成する方法を開示している。
l.34、No.6、pp.264-5、November、1991ではDavariら
が、ＣＭＯＳと横バイポーラ構造を作製するため、ＳＯ
Ｉ（silicon-on-insulator）に複数の厚みを持たせたプ
レーナ構造を形成する方法を開示している。
【００１２】Sasakiによる米国特許番号第４４２３４３
１号は、バルク・シリコンまたはＳＯＩ上のＥＳＤデバ
イスを開示している。ＥＳＤ回路は、ＰＳＧ誘電物のト
ップにアルミニウム電極を含む。これは標準的ＭＯＳ処
理と統合される。この特許はまた、厚みのあるゲート絶
縁層の使用と、標準ゲート電極をなくすことにも言及し
ている。
１号は、バルク・シリコンまたはＳＯＩ上のＥＳＤデバ
イスを開示している。ＥＳＤ回路は、ＰＳＧ誘電物のト
ップにアルミニウム電極を含む。これは標準的ＭＯＳ処
理と統合される。この特許はまた、厚みのあるゲート絶
縁層の使用と、標準ゲート電極をなくすことにも言及し
ている。
【００１３】
【発明が解決しようとする課題】本発明の目的は、アナ
ログ機能を考慮して厚みのあるシリコン膜を含む回路素
子のＳＯＩ、ＳＯＳ及びＣＭＯＳ−ＯＮ−ＳＯＩ、並び
に半導体集積チップのＥＳＤデバイス・セクタと外部Ｉ
／Ｏで、改良されたＥＳＤ耐性を得る構造及び方法を提
供することである。
ログ機能を考慮して厚みのあるシリコン膜を含む回路素
子のＳＯＩ、ＳＯＳ及びＣＭＯＳ−ＯＮ−ＳＯＩ、並び
に半導体集積チップのＥＳＤデバイス・セクタと外部Ｉ
／Ｏで、改良されたＥＳＤ耐性を得る構造及び方法を提
供することである。
【００１４】本発明の他の目的は、ＰＴＦ（power-to-f
ailure）しきい値、ＥＯＳ及びＥＳＤ耐性を高めるため
厚みのあるシリコン膜を含む、Ｉ／Ｏ回路、ドライバ、
レシーバ及びＥＳＤ網に用いられるダイオード、バイポ
ーラ・トランジスタ、ウェル、ＭＯＳＦＥＴ、レジス
タ、埋め込みレジスタ、コンデンサの構造等の素子を提
供することである。
ailure）しきい値、ＥＯＳ及びＥＳＤ耐性を高めるため
厚みのあるシリコン膜を含む、Ｉ／Ｏ回路、ドライバ、
レシーバ及びＥＳＤ網に用いられるダイオード、バイポ
ーラ・トランジスタ、ウェル、ＭＯＳＦＥＴ、レジス
タ、埋め込みレジスタ、コンデンサの構造等の素子を提
供することである。
【００１５】本発明の他の目的は、ＥＳＤデバイス位置
に厚みのあるシリコンやポリシリコンを含むＳＯＩとＳ
ＯＳで、改良されたＥＳＤ防止機能を得る構造及び方法
を提供することである。
に厚みのあるシリコンやポリシリコンを含むＳＯＩとＳ
ＯＳで、改良されたＥＳＤ防止機能を得る構造及び方法
を提供することである。
【００１６】
【課題を解決する手段】本発明に従って、成長シリコン
または被着ポリシリコンの第２層を含む２重層が、ＰＴ
Ｆ（power-to-failure）またはＥＳＤ耐性を高める必要
のある、或いは自己加熱を制限することが求められる、
ＳＯＩまたはＳＯＳの回路素子（電子デバイス）の関係
領域上にのみ形成される。ＥＳＤ耐性は膜厚が大きくな
り、ダイオード領域が大きくなるにつれて改良される。
また選択された領域の膜厚をシリコンやポリシリコンの
第２層で選択的に大きくすることによって、ＳＯＩまた
はＳＯＳのデバイスのＥＳＤ防止機能が改良されてい
る。ポリシリコンまたは成長シリコンのための領域を画
成するため、ゲート画成の前または後にマスクを使用で
きる。ＥＳＤ、アナログまたはデジタル回路に関して、
または他の理由からダイオード構造が好適であり、ＳＯ
ＩやＳＯＳのプロセスの分離画成やゲート画成のセクタ
の間でダイオード構造が完成した領域で、ポリシリコン
が被着されるかまたはシリコンを成長させる。２重層を
形成するプロセスは、分離トレンチや分離ＭＥＳＡのあ
るＳＩＭＯＸ等の確立されたＳＯＩプロセスに組み込む
ことができ、好都合なチップ領域上にポリシリコン膜を
与えるまたはシリコン層を成長させるステップを加え
る。
または被着ポリシリコンの第２層を含む２重層が、ＰＴ
Ｆ（power-to-failure）またはＥＳＤ耐性を高める必要
のある、或いは自己加熱を制限することが求められる、
ＳＯＩまたはＳＯＳの回路素子（電子デバイス）の関係
領域上にのみ形成される。ＥＳＤ耐性は膜厚が大きくな
り、ダイオード領域が大きくなるにつれて改良される。
また選択された領域の膜厚をシリコンやポリシリコンの
第２層で選択的に大きくすることによって、ＳＯＩまた
はＳＯＳのデバイスのＥＳＤ防止機能が改良されてい
る。ポリシリコンまたは成長シリコンのための領域を画
成するため、ゲート画成の前または後にマスクを使用で
きる。ＥＳＤ、アナログまたはデジタル回路に関して、
または他の理由からダイオード構造が好適であり、ＳＯ
ＩやＳＯＳのプロセスの分離画成やゲート画成のセクタ
の間でダイオード構造が完成した領域で、ポリシリコン
が被着されるかまたはシリコンを成長させる。２重層を
形成するプロセスは、分離トレンチや分離ＭＥＳＡのあ
るＳＩＭＯＸ等の確立されたＳＯＩプロセスに組み込む
ことができ、好都合なチップ領域上にポリシリコン膜を
与えるまたはシリコン層を成長させるステップを加え
る。
【００１７】
【発明の実施の形態】図１乃至図８は、本発明に従った
製造プロセスの１実施例を示す。バルク基板１４と表面
シリコン膜（ドープＳｉ）１６を分ける埋め込み酸化物
層１２を持つウエハ１０等の基板を手始めに、分離トレ
ンチ、分離ＭＥＳＡ等の分離誘電層１８が埋め込み酸化
物層１２の上に形成され、領域２０、２２が分けられ
る。ウエハ１０は周知のＳＯＩ、ＳＯＳデバイスの代表
的な起点物質であり、分離構造１８は周知の方法により
形成でき、ウエハ１０上に分離構造２０、２２を与える
という目的を果たす。図１は便宜上、構造２０、２２し
か示していない。当業者には明らかなように、ウエハ１
０は表面に分離構造２０、２２を持ち、それぞれ分離誘
電層１８によって分けられる。
製造プロセスの１実施例を示す。バルク基板１４と表面
シリコン膜（ドープＳｉ）１６を分ける埋め込み酸化物
層１２を持つウエハ１０等の基板を手始めに、分離トレ
ンチ、分離ＭＥＳＡ等の分離誘電層１８が埋め込み酸化
物層１２の上に形成され、領域２０、２２が分けられ
る。ウエハ１０は周知のＳＯＩ、ＳＯＳデバイスの代表
的な起点物質であり、分離構造１８は周知の方法により
形成でき、ウエハ１０上に分離構造２０、２２を与える
という目的を果たす。図１は便宜上、構造２０、２２し
か示していない。当業者には明らかなように、ウエハ１
０は表面に分離構造２０、２２を持ち、それぞれ分離誘
電層１８によって分けられる。
【００１８】次に、ＳＯＩまたはＳＯＳデバイスの必要
に応じてウェル・インプラント（Ｎ型Ｐ型）が完成され
る。図２はパターン化マスク２４を示す。マスク２４は
従来のリソグラフィ手順でパターン化されたフォトレジ
スト物質、または他の適切な物質等であり、ドーパント
２６に対して領域２０を露出する開口を持つ基板１０の
トップに置かれる。領域２０にＮ型ドーパントが注入さ
れる場合、好適なドーパントはリンである。領域２０に
Ｐ型ドーパントが注入される場合、好適なドーパントは
ボロンである。適切なマスキング物質はフォトレジス
ト、ポリシリコン、窒化物、及びその他、半導体産業で
用いられる物質である。
に応じてウェル・インプラント（Ｎ型Ｐ型）が完成され
る。図２はパターン化マスク２４を示す。マスク２４は
従来のリソグラフィ手順でパターン化されたフォトレジ
スト物質、または他の適切な物質等であり、ドーパント
２６に対して領域２０を露出する開口を持つ基板１０の
トップに置かれる。領域２０にＮ型ドーパントが注入さ
れる場合、好適なドーパントはリンである。領域２０に
Ｐ型ドーパントが注入される場合、好適なドーパントは
ボロンである。適切なマスキング物質はフォトレジス
ト、ポリシリコン、窒化物、及びその他、半導体産業で
用いられる物質である。
【００１９】このプロセスの次のステップは、シリコン
またはポリシリコンをウエハ１０上の所望の位置に追加
することである。追加される余分なシリコンは本発明の
主な焦点である。ＳＯＩまたはＳＯＳ構造のシリコンの
２重層は多くのデバイス・フィーチャを可能にする。Ｍ
ＯＳＦＥＴの場合は接合を深くし、本体の直列抵抗を下
げることができる。これによりＥＳＤ耐性が向上したト
ランジスタ構造が得られる。減結合コンデンサの場合は
電極の直列抵抗が下がり、ＥＳＤ耐性のある電子スイッ
チＭＯＳＦＥＴが得られる。ダイオードやバイポーラを
ベースにしたＥＳＤ網についてはダイオード領域、エミ
ッタ／ベース及びベース／コレクタ接合領域が使用でき
る。
またはポリシリコンをウエハ１０上の所望の位置に追加
することである。追加される余分なシリコンは本発明の
主な焦点である。ＳＯＩまたはＳＯＳ構造のシリコンの
２重層は多くのデバイス・フィーチャを可能にする。Ｍ
ＯＳＦＥＴの場合は接合を深くし、本体の直列抵抗を下
げることができる。これによりＥＳＤ耐性が向上したト
ランジスタ構造が得られる。減結合コンデンサの場合は
電極の直列抵抗が下がり、ＥＳＤ耐性のある電子スイッ
チＭＯＳＦＥＴが得られる。ダイオードやバイポーラを
ベースにしたＥＳＤ網についてはダイオード領域、エミ
ッタ／ベース及びベース／コレクタ接合領域が使用でき
る。
【００２０】図３は、注入のために用いられたパターン
化マスク２４にシリコン被着／成長マスク２８を代用す
る様子を示す（図２参照）。これはパターン化マスク２
４をウエハ１０から取り除き、領域２０等の選択された
領域がシリコンやポリシリコンの被着や成長に使用でき
るように、マスク物質の層を被着しパターン化すること
によって行える。シリコン被着／成長マスクに好適なマ
スキング物質は窒化物や酸化物であるが、他の物質も使
用できる。また用途によっては注入（マスク２４）やシ
リコン被着／成長（マスク２８）に同じマスキング物質
を使用することもできよう。図４乃至図６は、ウエハ１
０の領域２０にウエハ１０上にポリシリコン３０の層を
被着し、ポリシリコン３０をプレーナ化し、シリコン被
着／成長マスク２８を取り除くことによって、シリコン
のパターン化２重層が作製される様子を示す。ポリシリ
コン３０は従来の様々な手法により被着／成長させるこ
とができ、ウエハ１０上にコンフォーマル層を形成す
る。シリコン被着／成長マスク２８によって作成される
パターンのため、ポリシリコンが形成するのはウエハ上
の所望の位置での第２層３２だけである。プレーナ化は
機械化学的研磨、エッチング、その他適切な方法で行
え、シリコン被着／成長マスクは溶剤を使用してウエハ
１０から剥離または取り除くことができ、領域２０にポ
リシリコン３０の第２層３２が残る。注入ステップによ
り、ポリシリコン３０は領域２０の下層シリコンのドー
プ特性を保つ。
化マスク２４にシリコン被着／成長マスク２８を代用す
る様子を示す（図２参照）。これはパターン化マスク２
４をウエハ１０から取り除き、領域２０等の選択された
領域がシリコンやポリシリコンの被着や成長に使用でき
るように、マスク物質の層を被着しパターン化すること
によって行える。シリコン被着／成長マスクに好適なマ
スキング物質は窒化物や酸化物であるが、他の物質も使
用できる。また用途によっては注入（マスク２４）やシ
リコン被着／成長（マスク２８）に同じマスキング物質
を使用することもできよう。図４乃至図６は、ウエハ１
０の領域２０にウエハ１０上にポリシリコン３０の層を
被着し、ポリシリコン３０をプレーナ化し、シリコン被
着／成長マスク２８を取り除くことによって、シリコン
のパターン化２重層が作製される様子を示す。ポリシリ
コン３０は従来の様々な手法により被着／成長させるこ
とができ、ウエハ１０上にコンフォーマル層を形成す
る。シリコン被着／成長マスク２８によって作成される
パターンのため、ポリシリコンが形成するのはウエハ上
の所望の位置での第２層３２だけである。プレーナ化は
機械化学的研磨、エッチング、その他適切な方法で行
え、シリコン被着／成長マスクは溶剤を使用してウエハ
１０から剥離または取り除くことができ、領域２０にポ
リシリコン３０の第２層３２が残る。注入ステップによ
り、ポリシリコン３０は領域２０の下層シリコンのドー
プ特性を保つ。
【００２１】シリコンまたはポリシリコンは領域２０以
外の位置に被着できることを理解されたい。この例は、
領域２０でポリシリコン３０の第２層３２を与え、ＥＳ
Ｄ防止を考慮してダイオード構造を作る上で有用であ
る。図９は完成したダイオード構造を示す。しかし図１
０、図１１とあわせて述べるように、ポリシリコン３０
は、レジスタ、コンデンサ、その他のデバイスが形成さ
れるとき分離領域上に被着できる。
外の位置に被着できることを理解されたい。この例は、
領域２０でポリシリコン３０の第２層３２を与え、ＥＳ
Ｄ防止を考慮してダイオード構造を作る上で有用であ
る。図９は完成したダイオード構造を示す。しかし図１
０、図１１とあわせて述べるように、ポリシリコン３０
は、レジスタ、コンデンサ、その他のデバイスが形成さ
れるとき分離領域上に被着できる。
【００２２】残りのステップは従来どおりで、例えばウ
エハ１０の領域２２上にＳＯＩやＳＯＳのトランジスタ
を形成するために採用できる。図７、図８は、これが領
域２２の絶縁層３４をパターン化し、絶縁物上のゲート
・ポリシリコン等の導電パターン（ゲート・ポリシリコ
ン）３６を形成することによって行われることを示す。
領域２２に、図２で述べた方法と同様の方法で、パター
ン化とドーパント衝突により、Ｎ＋／Ｐ＋ソース／ドレ
イン・インプラントが作られ、絶縁層３４のいずれかの
側に置かれる。Ｎ＋／Ｐ＋ソース／ドレイン・インプラ
ントは、Ｎ型ＭＯＳＦＥＴではヒ素（Ａｓ）またはリン
が、Ｐ型ＭＯＳＦＥＴではボロンが望ましい。ドープさ
れたポリシリコン層３２とゲート・ポリシリコン３６の
側面には、構造的分離を目的に標準的な処理方法によ
り、酸化物その他の分離プロセス／構造等である側壁絶
縁物４０が形成される。
エハ１０の領域２２上にＳＯＩやＳＯＳのトランジスタ
を形成するために採用できる。図７、図８は、これが領
域２２の絶縁層３４をパターン化し、絶縁物上のゲート
・ポリシリコン等の導電パターン（ゲート・ポリシリコ
ン）３６を形成することによって行われることを示す。
領域２２に、図２で述べた方法と同様の方法で、パター
ン化とドーパント衝突により、Ｎ＋／Ｐ＋ソース／ドレ
イン・インプラントが作られ、絶縁層３４のいずれかの
側に置かれる。Ｎ＋／Ｐ＋ソース／ドレイン・インプラ
ントは、Ｎ型ＭＯＳＦＥＴではヒ素（Ａｓ）またはリン
が、Ｐ型ＭＯＳＦＥＴではボロンが望ましい。ドープさ
れたポリシリコン層３２とゲート・ポリシリコン３６の
側面には、構造的分離を目的に標準的な処理方法によ
り、酸化物その他の分離プロセス／構造等である側壁絶
縁物４０が形成される。
【００２３】図９乃至図１１は、本発明に従って形成さ
れるＳＯＩやＳＯＳダイオード、レジスタ、コンデンサ
の各デバイスの例を示す各構造で、ポリシリコンの第２
層５０、５０'、５０"はウエハ表面の特定の領域に選択
的に被着される。先に述べたように、ウエハにはバルク
基板５４を上部のシリコン表面層から分ける埋め込み酸
化物層５２があり、ＳＯＩまたはＳＯＳデバイスにな
る。
れるＳＯＩやＳＯＳダイオード、レジスタ、コンデンサ
の各デバイスの例を示す各構造で、ポリシリコンの第２
層５０、５０'、５０"はウエハ表面の特定の領域に選択
的に被着される。先に述べたように、ウエハにはバルク
基板５４を上部のシリコン表面層から分ける埋め込み酸
化物層５２があり、ＳＯＩまたはＳＯＳデバイスにな
る。
【００２４】図９は領域６０を上部のシリコン表面層５
６の他の領域から分ける分離領域５８を示す。図２とあ
わせて述べたとおり、図９のダイオード構造の領域６０
はＮ型またはＰ型のドーパントでドープされる。ポリシ
リコンの第２層５０は、部分的には領域６０の下層シリ
コン上に位置し、側壁絶縁スペーサ６２を含む。領域６
０の小領域６４には、ドープされたポリシリコン５０と
は極性が反対のドーパントでインプラントがドープされ
る。小領域６４のインプラントは、図７、図８のゲート
構造について述べた方法と同様の方法で、マスキングと
イオン衝突の方法で作成できる。金属、ポリシリコン等
の導電相互接続物質６６がドープされたポリシリコン５
０を逆極性のドープ・シリコンに電気的に接続し、ポリ
シリコン／シリコン・ダイオードが形成される。導電物
質６６は、基板を酸化物等の誘電物６８でオーバコート
し、ドープ・ポリシリコン５０と小領域６４の逆ドープ
のシリコンへのバイアを形成し、バイアを導電物質６６
の層で埋めることによって形成できる。これに代えて導
電物質６６は、ドープ・ポリシリコン６０と小領域６４
の逆ドープのシリコンへ延びたメタラジカル・コンタク
トの形でもよい。構造は本体コンタクトの有無とは関係
なく完成させることができる。
６の他の領域から分ける分離領域５８を示す。図２とあ
わせて述べたとおり、図９のダイオード構造の領域６０
はＮ型またはＰ型のドーパントでドープされる。ポリシ
リコンの第２層５０は、部分的には領域６０の下層シリ
コン上に位置し、側壁絶縁スペーサ６２を含む。領域６
０の小領域６４には、ドープされたポリシリコン５０と
は極性が反対のドーパントでインプラントがドープされ
る。小領域６４のインプラントは、図７、図８のゲート
構造について述べた方法と同様の方法で、マスキングと
イオン衝突の方法で作成できる。金属、ポリシリコン等
の導電相互接続物質６６がドープされたポリシリコン５
０を逆極性のドープ・シリコンに電気的に接続し、ポリ
シリコン／シリコン・ダイオードが形成される。導電物
質６６は、基板を酸化物等の誘電物６８でオーバコート
し、ドープ・ポリシリコン５０と小領域６４の逆ドープ
のシリコンへのバイアを形成し、バイアを導電物質６６
の層で埋めることによって形成できる。これに代えて導
電物質６６は、ドープ・ポリシリコン６０と小領域６４
の逆ドープのシリコンへ延びたメタラジカル・コンタク
トの形でもよい。構造は本体コンタクトの有無とは関係
なく完成させることができる。
【００２５】図１０は、上部シリコン表面層５６に、絶
縁トレンチ７０上にドープされたポリシリコン５０'の
第２層が選択的に形成され、埋め込み酸化物層５２に延
びたレジスタ構造を示す。この実施例で、ドープ・ポリ
シリコン５０'は絶縁トレンチ７０の誘電物上に置か
れ、薄膜レジスタ構造が形成される。先に述べたよう
に、ドープ・ポリシリコン５０'に隣接して、標準的な
処理方法により構造的分離を目的に側壁絶縁物７２を形
成できる。ゲート構造は、図７、図８に関して先に述べ
た方法と同様の方法で、例えばパターン化絶縁層とパタ
ーン化ゲート・ポリシリコン７４をポリシリコン５０'
上の所望の位置に設け、その後、ゲート・ポリシリコン
７４と表面ポリシリコン５０'の側面に側壁絶縁物７
６、７２を形成することによってポリシリコン５０'上
に形成される。レジスタ構造を完成させるため、ゲート
・ポリシリコン７４の両端に導電相互接続物質７８を使
用して、表面ポリシリコン５０'とのコンタクトが作ら
れる。図９に関して先に述べたとおり、導電相互接続物
質７８は、ゲート・ポリシリコン７４の両端のポリシリ
コン５０'に延びるバイアでパターン化されたオーバコ
ートの絶縁物質８０上に形成するか、またはゲート・ポ
リシリコン７４の両端でポリシリコン５０'に接合され
るメタラジカル・コンタクトの形を取れる。構造は本体
コンタクトの有無とは関係なく完成させることができ
る。
縁トレンチ７０上にドープされたポリシリコン５０'の
第２層が選択的に形成され、埋め込み酸化物層５２に延
びたレジスタ構造を示す。この実施例で、ドープ・ポリ
シリコン５０'は絶縁トレンチ７０の誘電物上に置か
れ、薄膜レジスタ構造が形成される。先に述べたよう
に、ドープ・ポリシリコン５０'に隣接して、標準的な
処理方法により構造的分離を目的に側壁絶縁物７２を形
成できる。ゲート構造は、図７、図８に関して先に述べ
た方法と同様の方法で、例えばパターン化絶縁層とパタ
ーン化ゲート・ポリシリコン７４をポリシリコン５０'
上の所望の位置に設け、その後、ゲート・ポリシリコン
７４と表面ポリシリコン５０'の側面に側壁絶縁物７
６、７２を形成することによってポリシリコン５０'上
に形成される。レジスタ構造を完成させるため、ゲート
・ポリシリコン７４の両端に導電相互接続物質７８を使
用して、表面ポリシリコン５０'とのコンタクトが作ら
れる。図９に関して先に述べたとおり、導電相互接続物
質７８は、ゲート・ポリシリコン７４の両端のポリシリ
コン５０'に延びるバイアでパターン化されたオーバコ
ートの絶縁物質８０上に形成するか、またはゲート・ポ
リシリコン７４の両端でポリシリコン５０'に接合され
るメタラジカル・コンタクトの形を取れる。構造は本体
コンタクトの有無とは関係なく完成させることができ
る。
【００２６】図１１は図３のレジスタ構造と似ており、
ドープされたポリシリコン５０"の第２層が、上部シリ
コン表面層５６に形成され、埋め込み酸化物層５２に延
びた絶縁トレンチ８２上に選択的に形成されたコンデン
サ構造を示す。また図１０と同様、図１１は、例えばパ
ターン化絶縁層とパターン化ゲート・ポリシリコン８４
をポリシリコン５０"の所望の位置に設け、その後、ゲ
ート・ポリシリコン８４と表面ポリシリコン５０"の側
面に側壁絶縁物８６、８８を形成することによって、ド
ープ・ポリシリコン５０"上に形成されたゲート構造を
示す。図１０、図１１を比べてわかるように、図１１で
は、導電相互接続９０がゲート・ポリシリコンとドープ
・ポリシリコン５０"に接合され、薄膜コンデンサ構造
が形成される。前記のように、導電相互接続９０は金属
またはポリシリコン、その他の導電物質でよく、オーバ
コート誘電層９２のバイアを通して形成するか、または
ゲート・ポリシリコン８４とドープ・ポリシリコン５
０"に対する直接金属コンタクトとして形成できる。
ドープされたポリシリコン５０"の第２層が、上部シリ
コン表面層５６に形成され、埋め込み酸化物層５２に延
びた絶縁トレンチ８２上に選択的に形成されたコンデン
サ構造を示す。また図１０と同様、図１１は、例えばパ
ターン化絶縁層とパターン化ゲート・ポリシリコン８４
をポリシリコン５０"の所望の位置に設け、その後、ゲ
ート・ポリシリコン８４と表面ポリシリコン５０"の側
面に側壁絶縁物８６、８８を形成することによって、ド
ープ・ポリシリコン５０"上に形成されたゲート構造を
示す。図１０、図１１を比べてわかるように、図１１で
は、導電相互接続９０がゲート・ポリシリコンとドープ
・ポリシリコン５０"に接合され、薄膜コンデンサ構造
が形成される。前記のように、導電相互接続９０は金属
またはポリシリコン、その他の導電物質でよく、オーバ
コート誘電層９２のバイアを通して形成するか、または
ゲート・ポリシリコン８４とドープ・ポリシリコン５
０"に対する直接金属コンタクトとして形成できる。
【００２７】図１２乃至図２１は図１乃至図８に示した
製造方法の他の実施例を示す。先に述べたように、バル
ク・シリコン１０４を上部シリコン層１０６から分ける
埋め込み酸化物層１０２を持つウエハ１００上にＳＯＩ
やＳＯＳデバイスが形成される。上部シリコン層１０６
は、埋め込み酸化物層１０２に延びる分離トレンチや分
離ＭＥＳＡの形である誘電絶縁物１０８によって個別領
域に分けられる。図１０、図１１で述べたように、誘電
絶縁物１０８は薄膜レジスタとコンデンサの構造を支持
するため充分大きく作成できる。上部シリコン層１０６
の領域は、Ｎ型かＰ型のドーパント１１０でパターン化
マスク１１２を使用して注入できる。マスク１１２は取
り除かれ、用途に応じてパターン化されたシリコン被着
／成長マスク１１４に置かれる。図１４でシリコン被着
／成長マスク１１４は領域１１８と領域１１６の一部上
に延び、両方の領域のトランジスタが形成しやすくなる
が、図９乃至図１１からわかるように、マスク１１４は
任意の所望のコンポーネントの作製に対応できるように
パターン化される。
製造方法の他の実施例を示す。先に述べたように、バル
ク・シリコン１０４を上部シリコン層１０６から分ける
埋め込み酸化物層１０２を持つウエハ１００上にＳＯＩ
やＳＯＳデバイスが形成される。上部シリコン層１０６
は、埋め込み酸化物層１０２に延びる分離トレンチや分
離ＭＥＳＡの形である誘電絶縁物１０８によって個別領
域に分けられる。図１０、図１１で述べたように、誘電
絶縁物１０８は薄膜レジスタとコンデンサの構造を支持
するため充分大きく作成できる。上部シリコン層１０６
の領域は、Ｎ型かＰ型のドーパント１１０でパターン化
マスク１１２を使用して注入できる。マスク１１２は取
り除かれ、用途に応じてパターン化されたシリコン被着
／成長マスク１１４に置かれる。図１４でシリコン被着
／成長マスク１１４は領域１１８と領域１１６の一部上
に延び、両方の領域のトランジスタが形成しやすくなる
が、図９乃至図１１からわかるように、マスク１１４は
任意の所望のコンポーネントの作製に対応できるように
パターン化される。
【００２８】図１５は、図１乃至図８と図１２乃至図２
１の作製プロセスの基本的な違いを示す。具体的には、
マスク１１４がパターン化された後、図４に示すように
ポリシリコン層でマスクをオーバコートするのではな
く、ウエハ１００上、マスク１１４の開口にシリコンの
第２層１２０が成長させられるか、または被着される。
シリコン１２０はウエハ上に様々な方法で成長させるか
または被着することができる。好適な方法は選択的シリ
コン被着である。
１の作製プロセスの基本的な違いを示す。具体的には、
マスク１１４がパターン化された後、図４に示すように
ポリシリコン層でマスクをオーバコートするのではな
く、ウエハ１００上、マスク１１４の開口にシリコンの
第２層１２０が成長させられるか、または被着される。
シリコン１２０はウエハ上に様々な方法で成長させるか
または被着することができる。好適な方法は選択的シリ
コン被着である。
【００２９】図１６、図１７は、機械化学的研磨、エッ
チング、及びその他の適切な手順によりシリコン１２０
がプレーナ化され、溶剤その他の適切な手段で剥離され
ることによって、シリコン被着／成長マスク１１４が取
り除かれるる様子を示す。
チング、及びその他の適切な手順によりシリコン１２０
がプレーナ化され、溶剤その他の適切な手段で剥離され
ることによって、シリコン被着／成長マスク１１４が取
り除かれるる様子を示す。
【００３０】図１８は、第２厚みのシリコン１２０とシ
リコン層１０６の領域１１８にそれぞれゲート構造１２
２、１２４が作成される様子を示す。これらの構造１２
２、１２４は、図７、図８に関して述べた手順と同様に
ゲート酸化物をウエハ１００上に塗布し、パターン化
し、パターン上に導体を形成してから側壁絶縁物を形成
することによって同時に作成できる。図１９乃至図２１
は、誘電物１２６でウエハをオーバコートし、第２厚み
のシリコン１２０と領域１１８のシリコンに延びるバイ
アを形成し、ポリシリコン、金属等の導電物質を追加し
てバイアを埋め、構造を相互接続することによって、２
つのトランジスタ構造が画成される様子を示す。直接メ
タライゼーション接続も採用できる。図９乃至図１１に
ついて述べたように、この手順に従ってコンデンサ、ダ
イオード、レジスタ等様々な構造を形成できる。
リコン層１０６の領域１１８にそれぞれゲート構造１２
２、１２４が作成される様子を示す。これらの構造１２
２、１２４は、図７、図８に関して述べた手順と同様に
ゲート酸化物をウエハ１００上に塗布し、パターン化
し、パターン上に導体を形成してから側壁絶縁物を形成
することによって同時に作成できる。図１９乃至図２１
は、誘電物１２６でウエハをオーバコートし、第２厚み
のシリコン１２０と領域１１８のシリコンに延びるバイ
アを形成し、ポリシリコン、金属等の導電物質を追加し
てバイアを埋め、構造を相互接続することによって、２
つのトランジスタ構造が画成される様子を示す。直接メ
タライゼーション接続も採用できる。図９乃至図１１に
ついて述べたように、この手順に従ってコンデンサ、ダ
イオード、レジスタ等様々な構造を形成できる。
【００３１】図２２は、本発明のプロセスに従った２重
膜シリコン部に形成されたＭＯＳＦＥＴ構造１４０を示
す。ＭＯＳＦＥＴはポリシリコン膜、薄い誘電物及びス
ペーサで構成されたゲート構造１４２を含む。ソース／
ドレイン・インプラント１４４はＬＤＤと延長インプラ
ントを含む。ＭＯＳＦＥＴ構造１４０の場合、ソースと
ドレインのドーパントは極性が同じで、ＭＯＳＦＥＴト
ランジスタの本体は逆の極性である。ＬＤＤインプラン
トはスペーサ構造の下に延びる。延長インプラントの接
合深さは第１シリコン膜に残るか、第２膜まで延びる
か、または埋め込み酸化物膜に延びる。深い延長インプ
ラントを可能にすることで、ＭＯＳＦＥＴソース／ドレ
インの直列抵抗を低くすることができる。これは拡張Ｃ
ＭＯＳ−ＯＮ−ＳＯＩの薄膜ＳＯＩプロセスにはない利
点である。自己加熱が起こる物理的体積が大きくなる結
果、構造のＰＴＦ（power-to-failure）が改良される。
膜シリコン部に形成されたＭＯＳＦＥＴ構造１４０を示
す。ＭＯＳＦＥＴはポリシリコン膜、薄い誘電物及びス
ペーサで構成されたゲート構造１４２を含む。ソース／
ドレイン・インプラント１４４はＬＤＤと延長インプラ
ントを含む。ＭＯＳＦＥＴ構造１４０の場合、ソースと
ドレインのドーパントは極性が同じで、ＭＯＳＦＥＴト
ランジスタの本体は逆の極性である。ＬＤＤインプラン
トはスペーサ構造の下に延びる。延長インプラントの接
合深さは第１シリコン膜に残るか、第２膜まで延びる
か、または埋め込み酸化物膜に延びる。深い延長インプ
ラントを可能にすることで、ＭＯＳＦＥＴソース／ドレ
インの直列抵抗を低くすることができる。これは拡張Ｃ
ＭＯＳ−ＯＮ−ＳＯＩの薄膜ＳＯＩプロセスにはない利
点である。自己加熱が起こる物理的体積が大きくなる結
果、構造のＰＴＦ（power-to-failure）が改良される。
【００３２】"注：ＭＯＳＦＥＴ構造は横バイポーラ・
トランジスタとして、また本体コンタクトをベース及び
ソース／ドレインとして使用することによってエミッタ
及びコレクタとして使用できる。"
トランジスタとして、また本体コンタクトをベース及び
ソース／ドレインとして使用することによってエミッタ
及びコレクタとして使用できる。"
【００３３】図２３は、２重膜シリコン部に形成された
ＭＯＳＦＥＴ構造で作られるゲート・ダイオード構造１
５０を示す。ゲート・ダイオード構造１５０はポリシリ
コン膜、薄い誘電物及びスペーサで構成されるゲート構
造１５２を含む。ソース／ドレイン・インプラント１５
４はＬＤＤと延長インプラントで構成される。ゲート・
ダイオード構造１５０では、ソースとドレインのドーパ
ントは逆の極性であり、ＭＯＳＦＥＴトランジスタの本
体はダイオード構造のアノードまたはカソードと同じ極
性である。ＬＤＤインプラントはスペーサ構造下に延び
る。延長インプラントの接合深さは第１シリコン膜に残
るか、第２膜に延びるか、または埋め込み酸化物膜に延
びる。深い延長インプラントを可能にすることで、ダイ
オードの直列抵抗が下がる。これは拡張ＣＭＯＳ−ＯＮ
−ＳＯＩの薄膜ＳＯＩプロセスにはない利点である。ダ
イオード・インプラントが第１または第２の膜にしか延
びないときは、インプラントの領域はダイオード電流及
びインプラントのエッジに寄与する。自己加熱が起こる
物理的な体積が大きくなる結果、構造のＰＴＦ（power-
to-failure）が改良される。
ＭＯＳＦＥＴ構造で作られるゲート・ダイオード構造１
５０を示す。ゲート・ダイオード構造１５０はポリシリ
コン膜、薄い誘電物及びスペーサで構成されるゲート構
造１５２を含む。ソース／ドレイン・インプラント１５
４はＬＤＤと延長インプラントで構成される。ゲート・
ダイオード構造１５０では、ソースとドレインのドーパ
ントは逆の極性であり、ＭＯＳＦＥＴトランジスタの本
体はダイオード構造のアノードまたはカソードと同じ極
性である。ＬＤＤインプラントはスペーサ構造下に延び
る。延長インプラントの接合深さは第１シリコン膜に残
るか、第２膜に延びるか、または埋め込み酸化物膜に延
びる。深い延長インプラントを可能にすることで、ダイ
オードの直列抵抗が下がる。これは拡張ＣＭＯＳ−ＯＮ
−ＳＯＩの薄膜ＳＯＩプロセスにはない利点である。ダ
イオード・インプラントが第１または第２の膜にしか延
びないときは、インプラントの領域はダイオード電流及
びインプラントのエッジに寄与する。自己加熱が起こる
物理的な体積が大きくなる結果、構造のＰＴＦ（power-
to-failure）が改良される。
【００３４】図２４は本発明に従って２重膜シリコン部
に形成されたコンデンサ構造１６０を示す。コンデンサ
はポリシリコン膜、薄い誘電物及びスペーサで構成され
たゲート構造１６２を含む。ソース／ドレイン・インプ
ラント１６４はＬＤＤと延長インプラントを含む。コン
デンサ構造１６０ではソースとドレインのドーパントは
同じ極性で、ＭＯＳＦＥＴトランジスタの本体も同じ極
性である。ＬＤＤインプラントはスペーサ構造下に延び
る。延長インプラントの接合深さは第１シリコン膜に残
るか、第２膜まで延びるか、または埋め込み酸化物膜に
延びる。深い延長インプラントを可能にすることでコン
デンサの直列抵抗が下がる。これは拡張ＣＭＯＳ−ＯＮ
−ＳＯＩの薄膜ＳＯＩプロセスにはない利点である。自
己加熱が起こる物理的な体積が大きくなる結果、構造の
ＰＴＦ（power-to-failure）が改良される。
に形成されたコンデンサ構造１６０を示す。コンデンサ
はポリシリコン膜、薄い誘電物及びスペーサで構成され
たゲート構造１６２を含む。ソース／ドレイン・インプ
ラント１６４はＬＤＤと延長インプラントを含む。コン
デンサ構造１６０ではソースとドレインのドーパントは
同じ極性で、ＭＯＳＦＥＴトランジスタの本体も同じ極
性である。ＬＤＤインプラントはスペーサ構造下に延び
る。延長インプラントの接合深さは第１シリコン膜に残
るか、第２膜まで延びるか、または埋め込み酸化物膜に
延びる。深い延長インプラントを可能にすることでコン
デンサの直列抵抗が下がる。これは拡張ＣＭＯＳ−ＯＮ
−ＳＯＩの薄膜ＳＯＩプロセスにはない利点である。自
己加熱が起こる物理的な体積が大きくなる結果、構造の
ＰＴＦ（power-to-failure）が改良される。
【００３５】現在、ＣＭＯＳ−ＯＮ−ＳＯＩでは、コン
デンサに直列な抵抗により、ＳＯＩ用途での減結合コン
デンサとしてのこの構造の使用が制限される。図２４に
示したコンデンサ設計には、Ｉ／Ｏ回路の減結合コンデ
ンサとして使用でき、電子スイッチと直列に配置できる
という利点がある。電子スイッチはまた、ＥＳＤ耐性を
増すために２重膜ＳＯＩのＭＯＳＦＥＴを使用できる。
デンサに直列な抵抗により、ＳＯＩ用途での減結合コン
デンサとしてのこの構造の使用が制限される。図２４に
示したコンデンサ設計には、Ｉ／Ｏ回路の減結合コンデ
ンサとして使用でき、電子スイッチと直列に配置できる
という利点がある。電子スイッチはまた、ＥＳＤ耐性を
増すために２重膜ＳＯＩのＭＯＳＦＥＴを使用できる。
【００３６】図２５に２重シリコン膜の抵抗素子（レジ
スタ構造）１７０を示す。レジスタ構造１７０で、ソー
スとドレイン・アノードのドーパントはゲート１７２や
本体の下のインプラントと同じ極性である。ゲート構造
１７２下に注入された領域の極性は同じでも逆でもよ
い。レジスタ構造１７０は第１シリコン膜にとどまる
か、第２シリコン膜まで延びる。
スタ構造）１７０を示す。レジスタ構造１７０で、ソー
スとドレイン・アノードのドーパントはゲート１７２や
本体の下のインプラントと同じ極性である。ゲート構造
１７２下に注入された領域の極性は同じでも逆でもよ
い。レジスタ構造１７０は第１シリコン膜にとどまる
か、第２シリコン膜まで延びる。
【００３７】図２６は分離物を画成したダイオードを、
図２７はＮＰＮ構造１８２を、図２８はＰＮＰ構造１８
４を、図２９はＰＮＰＮデバイス１８６を示し、これら
は全て本発明の２重シリコン膜に形成される。図２６に
示したダイオードでは、ソース／ドレイン・アノードの
ドーパントは本体カソードの逆の極性である。ダイオー
ドのメタラジカル接合深さは第１シリコン膜にとどまる
か、第２膜にまで延びる。これはダイオード・アノード
・インプラントを画成する分離深さに依存する。図２
７、図２８に示したバイポーラ・トランジスタの場合
は、エミッタとベースのドーパントは逆の極性で、エミ
ッタはコレクタと同じドーパント・タイプである。ダイ
オードのメタラジカル接合深さは第１シリコン膜にとど
まるか、第２膜に延びる。図２９は本発明の２重膜部の
ＰＮＰＮの構造を示す。ＰＮＰＮ構造１８６はＰＮＰを
２重膜ＰＦＥＴに、またはＮＰＮを２重膜ＮＦＥＴに置
き換えることができる。ＳＣＲをトランジスタに置き換
えたものはまた、低電圧トリガＳＣＲ（ＬＶＴＳＣＲ）
として知られる。
図２７はＮＰＮ構造１８２を、図２８はＰＮＰ構造１８
４を、図２９はＰＮＰＮデバイス１８６を示し、これら
は全て本発明の２重シリコン膜に形成される。図２６に
示したダイオードでは、ソース／ドレイン・アノードの
ドーパントは本体カソードの逆の極性である。ダイオー
ドのメタラジカル接合深さは第１シリコン膜にとどまる
か、第２膜にまで延びる。これはダイオード・アノード
・インプラントを画成する分離深さに依存する。図２
７、図２８に示したバイポーラ・トランジスタの場合
は、エミッタとベースのドーパントは逆の極性で、エミ
ッタはコレクタと同じドーパント・タイプである。ダイ
オードのメタラジカル接合深さは第１シリコン膜にとど
まるか、第２膜に延びる。図２９は本発明の２重膜部の
ＰＮＰＮの構造を示す。ＰＮＰＮ構造１８６はＰＮＰを
２重膜ＰＦＥＴに、またはＮＰＮを２重膜ＮＦＥＴに置
き換えることができる。ＳＣＲをトランジスタに置き換
えたものはまた、低電圧トリガＳＣＲ（ＬＶＴＳＣＲ）
として知られる。
【００３８】上に述べた安定した素子は、ＰＬＬ（フェ
ーズ・ロックド・ループ）回路、ドライバ及びレシーバ
回路、ＣＭＯＳ回路に用いられるＥＳＤ網等、アナログ
用途の素子として使用できる。
ーズ・ロックド・ループ）回路、ドライバ及びレシーバ
回路、ＣＭＯＳ回路に用いられるＥＳＤ網等、アナログ
用途の素子として使用できる。
【００３９】
【００４０】
【図１】本発明に従って２重層のＳＯＩやＳＯＳのデバ
イスを形成するプロセス・ステップの断面図である。
イスを形成するプロセス・ステップの断面図である。
【図２】本発明に従って２重層のＳＯＩやＳＯＳのデバ
イスを形成するプロセス・ステップの断面図である。
イスを形成するプロセス・ステップの断面図である。
【図３】本発明に従って２重層のＳＯＩやＳＯＳのデバ
イスを形成するプロセス・ステップの断面図である。
イスを形成するプロセス・ステップの断面図である。
【図４】本発明に従って２重層のＳＯＩやＳＯＳのデバ
イスを形成するプロセス・ステップの断面図である。
イスを形成するプロセス・ステップの断面図である。
【図５】本発明に従って２重層のＳＯＩやＳＯＳのデバ
イスを形成するプロセス・ステップの断面図である。
イスを形成するプロセス・ステップの断面図である。
【図６】本発明に従って２重層のＳＯＩやＳＯＳのデバ
イスを形成するプロセス・ステップの断面図である。
イスを形成するプロセス・ステップの断面図である。
【図７】本発明に従って２重層のＳＯＩやＳＯＳのデバ
イスを形成するプロセス・ステップの断面図である。
イスを形成するプロセス・ステップの断面図である。
【図８】本発明に従って２重層のＳＯＩやＳＯＳのデバ
イスを形成するプロセス・ステップの断面図である。
イスを形成するプロセス・ステップの断面図である。
【図９】本発明に従って形成されたダイオード構造の断
面図である。
面図である。
【図１０】本発明に従って形成されたレジスタ構造の断
面図である。
面図である。
【図１１】本発明に従って形成されたコンデンサ構造の
断面図である。
断面図である。
【図１２】本発明に従って２重層のＳＯＩやＳＯＳのデ
バイスを形成する他のプロセス・ステップの断面図であ
る。
バイスを形成する他のプロセス・ステップの断面図であ
る。
【図１３】本発明に従って２重層のＳＯＩやＳＯＳのデ
バイスを形成する他のプロセス・ステップの断面図であ
る。
バイスを形成する他のプロセス・ステップの断面図であ
る。
【図１４】本発明に従って２重層のＳＯＩやＳＯＳのデ
バイスを形成する他のプロセス・ステップの断面図であ
る。
バイスを形成する他のプロセス・ステップの断面図であ
る。
【図１５】本発明に従って２重層のＳＯＩやＳＯＳのデ
バイスを形成する他のプロセス・ステップの断面図であ
る。
バイスを形成する他のプロセス・ステップの断面図であ
る。
【図１６】本発明に従って２重層のＳＯＩやＳＯＳのデ
バイスを形成する他のプロセス・ステップの断面図であ
る。
バイスを形成する他のプロセス・ステップの断面図であ
る。
【図１７】本発明に従って２重層のＳＯＩやＳＯＳのデ
バイスを形成する他のプロセス・ステップの断面図であ
る。
バイスを形成する他のプロセス・ステップの断面図であ
る。
【図１８】本発明に従って２重層のＳＯＩやＳＯＳのデ
バイスを形成する他のプロセス・ステップの断面図であ
る。
バイスを形成する他のプロセス・ステップの断面図であ
る。
【図１９】本発明に従って２重層のＳＯＩやＳＯＳのデ
バイスを形成する他のプロセス・ステップの断面図であ
る。
バイスを形成する他のプロセス・ステップの断面図であ
る。
【図２０】本発明に従って２重層のＳＯＩやＳＯＳのデ
バイスを形成する他のプロセス・ステップの断面図であ
る。
バイスを形成する他のプロセス・ステップの断面図であ
る。
【図２１】本発明に従って２重層のＳＯＩやＳＯＳのデ
バイスを形成する他のプロセス・ステップの断面図であ
る。
バイスを形成する他のプロセス・ステップの断面図であ
る。
【図２２】本発明に従って形成されたＭＯＳＦＥＴ構造
の断面図である。
の断面図である。
【図２３】本発明に従って形成されたゲート・ダイオー
ドまたはLubistor構造の断面図である。
ドまたはLubistor構造の断面図である。
【図２４】本発明に従って形成されたコンデンサ構造の
断面図である。
断面図である。
【図２５】本発明に従って形成されたレジスタ構造の断
面図である。
面図である。
【図２６】本発明に従って形成されたダイオード構造の
断面図である。
断面図である。
【図２７】本発明に従って形成されたバイポーラ・トラ
ンジスタの断面図である。
ンジスタの断面図である。
【図２８】本発明に従って形成されたバイポーラ・トラ
ンジスタの断面図である。
ンジスタの断面図である。
【図２９】本発明に従って形成されたＰＮＰＮシリコン
制御整流回路（ＳＣＲ）構造の断面図である。
制御整流回路（ＳＣＲ）構造の断面図である。
１０、１００ ウエハ １２、５２、１０２ 埋め込み酸化物層 １４、５４ バルク基板 １６ 表面シリコン膜 １８、２０、２２ 分離構造 ２４、１１２ パターン化マスク ２６、１１０ ドーパント ２８、１１４ シリコン被着／成長マスク ３０ ポリシリコン ３２、５０、５０'、５０"、１２０ 第２層 ３４ 絶縁層 ３６ 導電パターン ４０、７２、７６、８６、８８ 側壁絶縁物 ５６ 上部シリコン表面層 ６２ 側壁絶縁スペーサ ６４ 小領域 ６６、７８、９０ 導電相互接続物質 ６８、１２６ 誘電物 ７０、８２ 絶縁トレンチ ７４、８４ パターン化ゲート・ポリシリコン ８０ 絶縁物質 １０４ バルク・シリコン １０８ 誘電絶縁物 １０６ シリコン層 １２２、１２４、１４２、１５２、１６２ ゲート構造 １４０ ＭＯＳＦＥＴ構造 １４４、１５４、１６４ ソース／ドレイン・インプラ
ント １５０ ゲート・ダイオード構造 １６０ コンデンサ構造 １７０ 抵抗素子、レジスタ構造 １８２ ＮＰＮ構造 １８４ ＰＮＰ構造 １８６ ＰＮＰＮデバイス
ント １５０ ゲート・ダイオード構造 １６０ コンデンサ構造 １７０ 抵抗素子、レジスタ構造 １８２ ＮＰＮ構造 １８４ ＰＮＰ構造 １８６ ＰＮＰＮデバイス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スティーブン・ボルドマン アメリカ合衆国05403、バーモント州サ ウス・バーリントン、オールド・ファー ム・ロード 75 (56)参考文献 特開 平９−23017（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822 H01L 27/12 H01L 29/786
Claims (9)
- 【請求項１】埋め込み酸化物を持つ基板と、 前記酸化物上の第１シリコン膜と、 前記第１シリコン膜を第１及び第２の領域に分離するた
め前記第１シリコン膜中で前記埋め込み酸化物にまで達
するトレンチ分離領域と、 前記第２の領域上の単結晶シリコンから成る第２のシリ
コン膜と、 前記第１の領域の第１シリコン膜に形成された電子デバ
イス、並びに前記第２の領域の第１及び第２シリコン膜
の両方に跨って形成された電子デバイスと、 を含む、ＳＯＩ半導体デバイス。 - 【請求項２】バルク・シリコンを表面シリコンから分け
る埋め込み絶縁層を持つ基板と、 前記表面シリコンを少なくとも第１と第２の領域に分
け、前記絶縁層から前記表面シリコンの表面の高さまで
延びるトレンチ分離領域と、 前記第２領域の、前記表面シリコンの前記表面の高さよ
り上に置かれるパターン化シリコン含有物質と、 前記パターン化シリコン含有物質に存在する電子デバイ
スと、 を含むＳＯＩ半導体デバイス。 - 【請求項３】前記電子デバイスは、ダイオード、コンデ
ンサ、レジスタ、トランジスタ及びシリコン制御整流回
路で構成されたグループから選択される、請求項１又は
２に記載のＳＯＩ半導体デバイス。 - 【請求項４】前記第１の領域に別に位置する第２電子デ
バイスを含む、請求項２に記載のＳＯＩ半導体デバイ
ス。 - 【請求項５】絶縁層によって分けられたバルク・シリコ
ンと表面シリコンで構成されたＳＯＩ基板にＳＯＩデバ
イスを作成する方法であって、 前記絶縁層まで延びたトレンチ分離領域によって分けら
れる、少なくとも第１と第２の表面シリコンの領域を形
成するために、前記表面シリコンにトレンチ分離領域を
形成するステップと、 前記基板の表面に、前記第１領域、前記第２領域及び前
記分離領域の少なくとも１つを露出する開口を持つマス
ク・パターンを適用するステップと、 前記マスク・パターンに画成された開口にて前記基板に
第２シリコン層を追加するステップと、 前記マスク・パターンを取り除くステップと、 第１電子デバイスを前記第２シリコン層に形成するステ
ップと、 を含む方法。 - 【請求項６】表面シリコンの前記第１と第２の領域の少
なくとも１つに選択的にイオンをドープするステップを
含む、請求項５に記載の方法。 - 【請求項７】表面シリコンの前記第１と第２の領域の少
なくとも１つに第２電子デバイスを形成するステップを
含む、請求項６に記載の方法。 - 【請求項８】前記追加ステップは前記開口に単結晶シリ
コンを成長させるステップを含む、請求項５に記載の方
法。 - 【請求項９】前記追加ステップは、前記基板上にポリシ
リコンを被着し、前記開口を埋め、前記ポリシリコンを
プレーナ化するステップを含む、請求項５に記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/812,298 US5952695A (en) | 1997-03-05 | 1997-03-05 | Silicon-on-insulator and CMOS-on-SOI double film structures |
| US08/812298 | 1997-03-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10256493A JPH10256493A (ja) | 1998-09-25 |
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Family
ID=25209149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10036861A Expired - Fee Related JP2974210B2 (ja) | 1997-03-05 | 1998-02-19 | Ｓｏｉ半導体デバイス及びその製造プロセス |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5952695A (ja) |
| JP (1) | JP2974210B2 (ja) |
| KR (1) | KR100272071B1 (ja) |
| TW (1) | TW346675B (ja) |
Families Citing this family (73)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6353246B1 (en) * | 1998-11-23 | 2002-03-05 | International Business Machines Corporation | Semiconductor device including dislocation in merged SOI/DRAM chips |
| US6323522B1 (en) * | 1999-01-08 | 2001-11-27 | International Business Machines Corporation | Silicon on insulator thick oxide structure and process of manufacture |
| JP3851738B2 (ja) * | 1999-01-29 | 2006-11-29 | 株式会社東芝 | 半導体装置 |
| US6191017B1 (en) * | 1999-04-22 | 2001-02-20 | Lucent Technologies, Inc. | Method of forming a multi-layered dual-polysilicon structure |
| US6235567B1 (en) | 1999-08-31 | 2001-05-22 | International Business Machines Corporation | Silicon-germanium bicmos on soi |
| US6320237B1 (en) | 1999-11-08 | 2001-11-20 | International Business Machines Corporation | Decoupling capacitor structure |
| JP4202563B2 (ja) * | 1999-11-18 | 2008-12-24 | 株式会社東芝 | 半導体装置 |
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