JP2974210B2 - Soi半導体デバイス及びその製造プロセス - Google Patents
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Description
(silicon-on-insulator)半導体デバイスに関し、特に
SOIデバイスの静電気放電(ESD)防止機能をより
安定にする構造及び製造プロセスに関する。
OS)出力バッファは、正か負のESDインパルスに関
してはシリコン基板に形成された"バルク"CMOS出力
バッファほどの性能はない。所与のESD構造はまたシ
リコン層でも設計される(例えばダイオードやSOIの
金属酸化膜電界効果トランジスタ(MOSFET))。
ESDの防止は、原則として膜厚が大きく熱をバルクに
逃がすことができるバルク・デバイスほど良好ではな
い。実際、SOI出力バッファはバルクCMOS出力バ
ッファに比べてESD耐性が2分の1になっている。
成する回路素子は、障害メカニズムに自己加熱が関係す
るとき、バルクCMOS技術に比べてEOS(electric
al overstress)、ESD及びPTF(power-to-failur
e)の影響を受けやすい。これはP型チャネルMOSF
ET、N型チャネルMOSFET、埋め込みレジスタ素
子、減結合コンデンサ、ダイオード、寄生バイポーラ素
子、その他、CMOS−ON−SOI、SOI(SOS
(silicon-on-sapphire)を含む)に用いられるフィー
チャで構成される。
る。例えば厚みのあるフィールド酸化物ESD構造は実
用的ではない。バルクCMOSでは、ESD網のダイオ
ード素子として、P+ソース/ドレイン・インプラン
ト、P+、N+及びウェルの構造が用いられる。バルク
CMOSの場合、これらはポリシリコン・ゲート構造を
用いずに形成できる。"ダブル・ダイオード網"等の標準
ESD網は、ウェル・タブのP+拡散と、バルク基板の
N+/Nウェル素子で構成される。PNPNのシリコン
制御整流回路を作成するため、寄生NPN及びPNPの
トランジスタも利用される。薄膜SOIではこれらの構
造は形成できないか、これらの構造を利用して標準ダイ
オード、PNPトランジスタ、NPNトランジスタ、P
NPN、または厚みのある酸化物素子を形成できる。S
OI技術がスケーリングされると、絶縁層上の膜厚は小
さくなり、よってESD耐性もSOI技術のスケーリン
グが続く限り小さくなる(ChanらによるIPRS、1994を参
照)。
造をバルク・シリコンで設計することによってESD性
能を改良できるとされる(Chanらによる前記文献を参
照)。しかしこのアプローチには欠点が多い。第1にこ
れらの構造は、埋め込み酸化物層の下に形成しなければ
ならず、そのため処理ステップの増加、バルク・ウエハ
汚染、ゲッタリングの問題といった困難が生じる。第2
に作製されたデバイスは、入力/出力(I/O)に関し
て特性が大きく異なる。第3に非プレーナ構造が形成さ
れる。第4にこのアプローチは、バルク基板との相互作
用がないこと、ウエハ汚染が回避されること、その他の
ゲッタリングの問題が軽減することといったSOIの利
点を無視している。
素子として、バルクCMOSでは、P+ソース/ドレイ
ン・インプラント、P+、N+及びウェル構造が用いら
れる。SOIでは、ダイオードはソース/ドレイン・イ
ンプラント領域とMOSFET本体の間に作成できる。
完全にディプリートしたSOIのダイオードの画成領域
は、ダイオード幅に膜厚をかけたものである。酸化膜に
隣接した接合領域は、ダイオード電流を供給するために
は利用されない。その結果、かなりの薄膜のSOI技術
では、周囲が充分小さい低抵抗ダイオードを作成するこ
とは現実的ではない。ESD耐性とESD網としてのダ
イオードの有効性は、ダイオードの直列抵抗の関数であ
る。ダイオード直列抵抗が増すとESD耐性と有効性は
減少する。ESD素子として、標準スケーリングのSO
Iダイオードを利用することは、膜厚がスケーリングさ
れると妥協を余儀なくされる。
子を利用できない。非SOIのCMOS回路は、温度基
準とPLL(フェーズ・ロックド・ループ)回路を考慮
してダイオード素子を利用する。N型とP型のドーパン
トをゲートの両端に注入することによってダイオードを
作成するもう1つの解決法では、ダイオードの特性が活
性シリコン層の厚み、前面と後面のゲート酸化物の品
質、及び構造のリーク特性により影響を受けるという困
難を伴う。
号は、プレーナ構造上にSOIのBiCMOS集積回路
を形成する方法を開示している。CMOSデバイスは薄
いエピタキシャル層に形成され、バイポーラ・デバイス
は厚みのあるエピタキシャル層に形成される。しかし厚
いエピタキシャル層でのESD防止回路の形成には言及
されていない。
3号は、非プレーナ構造上にSOIのBiCMOS回路
を形成する方法を開示している。ここでCMOSトラン
ジスタは第1の薄いエピタキシャル層に形成され、バイ
ポーラ・トランジスタは複合エピタキシャル被着物上に
形成される。複合エピタキシャル層でのESD防止回路
の形成には言及されていない。
は、ESD防止回路として使用する従来のN型チャネル
SOIについて述べている。
l.34、No.6、pp.264-5、November、1991ではDavariら
が、CMOSと横バイポーラ構造を作製するため、SO
I(silicon-on-insulator)に複数の厚みを持たせたプ
レーナ構造を形成する方法を開示している。
1号は、バルク・シリコンまたはSOI上のESDデバ
イスを開示している。ESD回路は、PSG誘電物のト
ップにアルミニウム電極を含む。これは標準的MOS処
理と統合される。この特許はまた、厚みのあるゲート絶
縁層の使用と、標準ゲート電極をなくすことにも言及し
ている。
ログ機能を考慮して厚みのあるシリコン膜を含む回路素
子のSOI、SOS及びCMOS−ON−SOI、並び
に半導体集積チップのESDデバイス・セクタと外部I
/Oで、改良されたESD耐性を得る構造及び方法を提
供することである。
ailure)しきい値、EOS及びESD耐性を高めるため
厚みのあるシリコン膜を含む、I/O回路、ドライバ、
レシーバ及びESD網に用いられるダイオード、バイポ
ーラ・トランジスタ、ウェル、MOSFET、レジス
タ、埋め込みレジスタ、コンデンサの構造等の素子を提
供することである。
に厚みのあるシリコンやポリシリコンを含むSOIとS
OSで、改良されたESD防止機能を得る構造及び方法
を提供することである。
または被着ポリシリコンの第2層を含む2重層が、PT
F(power-to-failure)またはESD耐性を高める必要
のある、或いは自己加熱を制限することが求められる、
SOIまたはSOSの回路素子(電子デバイス)の関係
領域上にのみ形成される。ESD耐性は膜厚が大きくな
り、ダイオード領域が大きくなるにつれて改良される。
また選択された領域の膜厚をシリコンやポリシリコンの
第2層で選択的に大きくすることによって、SOIまた
はSOSのデバイスのESD防止機能が改良されてい
る。ポリシリコンまたは成長シリコンのための領域を画
成するため、ゲート画成の前または後にマスクを使用で
きる。ESD、アナログまたはデジタル回路に関して、
または他の理由からダイオード構造が好適であり、SO
IやSOSのプロセスの分離画成やゲート画成のセクタ
の間でダイオード構造が完成した領域で、ポリシリコン
が被着されるかまたはシリコンを成長させる。2重層を
形成するプロセスは、分離トレンチや分離MESAのあ
るSIMOX等の確立されたSOIプロセスに組み込む
ことができ、好都合なチップ領域上にポリシリコン膜を
与えるまたはシリコン層を成長させるステップを加え
る。
製造プロセスの1実施例を示す。バルク基板14と表面
シリコン膜(ドープSi)16を分ける埋め込み酸化物
層12を持つウエハ10等の基板を手始めに、分離トレ
ンチ、分離MESA等の分離誘電層18が埋め込み酸化
物層12の上に形成され、領域20、22が分けられ
る。ウエハ10は周知のSOI、SOSデバイスの代表
的な起点物質であり、分離構造18は周知の方法により
形成でき、ウエハ10上に分離構造20、22を与える
という目的を果たす。図1は便宜上、構造20、22し
か示していない。当業者には明らかなように、ウエハ1
0は表面に分離構造20、22を持ち、それぞれ分離誘
電層18によって分けられる。
に応じてウェル・インプラント(N型P型)が完成され
る。図2はパターン化マスク24を示す。マスク24は
従来のリソグラフィ手順でパターン化されたフォトレジ
スト物質、または他の適切な物質等であり、ドーパント
26に対して領域20を露出する開口を持つ基板10の
トップに置かれる。領域20にN型ドーパントが注入さ
れる場合、好適なドーパントはリンである。領域20に
P型ドーパントが注入される場合、好適なドーパントは
ボロンである。適切なマスキング物質はフォトレジス
ト、ポリシリコン、窒化物、及びその他、半導体産業で
用いられる物質である。
またはポリシリコンをウエハ10上の所望の位置に追加
することである。追加される余分なシリコンは本発明の
主な焦点である。SOIまたはSOS構造のシリコンの
2重層は多くのデバイス・フィーチャを可能にする。M
OSFETの場合は接合を深くし、本体の直列抵抗を下
げることができる。これによりESD耐性が向上したト
ランジスタ構造が得られる。減結合コンデンサの場合は
電極の直列抵抗が下がり、ESD耐性のある電子スイッ
チMOSFETが得られる。ダイオードやバイポーラを
ベースにしたESD網についてはダイオード領域、エミ
ッタ/ベース及びベース/コレクタ接合領域が使用でき
る。
化マスク24にシリコン被着/成長マスク28を代用す
る様子を示す(図2参照)。これはパターン化マスク2
4をウエハ10から取り除き、領域20等の選択された
領域がシリコンやポリシリコンの被着や成長に使用でき
るように、マスク物質の層を被着しパターン化すること
によって行える。シリコン被着/成長マスクに好適なマ
スキング物質は窒化物や酸化物であるが、他の物質も使
用できる。また用途によっては注入(マスク24)やシ
リコン被着/成長(マスク28)に同じマスキング物質
を使用することもできよう。図4乃至図6は、ウエハ1
0の領域20にウエハ10上にポリシリコン30の層を
被着し、ポリシリコン30をプレーナ化し、シリコン被
着/成長マスク28を取り除くことによって、シリコン
のパターン化2重層が作製される様子を示す。ポリシリ
コン30は従来の様々な手法により被着/成長させるこ
とができ、ウエハ10上にコンフォーマル層を形成す
る。シリコン被着/成長マスク28によって作成される
パターンのため、ポリシリコンが形成するのはウエハ上
の所望の位置での第2層32だけである。プレーナ化は
機械化学的研磨、エッチング、その他適切な方法で行
え、シリコン被着/成長マスクは溶剤を使用してウエハ
10から剥離または取り除くことができ、領域20にポ
リシリコン30の第2層32が残る。注入ステップによ
り、ポリシリコン30は領域20の下層シリコンのドー
プ特性を保つ。
外の位置に被着できることを理解されたい。この例は、
領域20でポリシリコン30の第2層32を与え、ES
D防止を考慮してダイオード構造を作る上で有用であ
る。図9は完成したダイオード構造を示す。しかし図1
0、図11とあわせて述べるように、ポリシリコン30
は、レジスタ、コンデンサ、その他のデバイスが形成さ
れるとき分離領域上に被着できる。
エハ10の領域22上にSOIやSOSのトランジスタ
を形成するために採用できる。図7、図8は、これが領
域22の絶縁層34をパターン化し、絶縁物上のゲート
・ポリシリコン等の導電パターン(ゲート・ポリシリコ
ン)36を形成することによって行われることを示す。
領域22に、図2で述べた方法と同様の方法で、パター
ン化とドーパント衝突により、N+/P+ソース/ドレ
イン・インプラントが作られ、絶縁層34のいずれかの
側に置かれる。N+/P+ソース/ドレイン・インプラ
ントは、N型MOSFETではヒ素(As)またはリン
が、P型MOSFETではボロンが望ましい。ドープさ
れたポリシリコン層32とゲート・ポリシリコン36の
側面には、構造的分離を目的に標準的な処理方法によ
り、酸化物その他の分離プロセス/構造等である側壁絶
縁物40が形成される。
れるSOIやSOSダイオード、レジスタ、コンデンサ
の各デバイスの例を示す各構造で、ポリシリコンの第2
層50、50'、50"はウエハ表面の特定の領域に選択
的に被着される。先に述べたように、ウエハにはバルク
基板54を上部のシリコン表面層から分ける埋め込み酸
化物層52があり、SOIまたはSOSデバイスにな
る。
6の他の領域から分ける分離領域58を示す。図2とあ
わせて述べたとおり、図9のダイオード構造の領域60
はN型またはP型のドーパントでドープされる。ポリシ
リコンの第2層50は、部分的には領域60の下層シリ
コン上に位置し、側壁絶縁スペーサ62を含む。領域6
0の小領域64には、ドープされたポリシリコン50と
は極性が反対のドーパントでインプラントがドープされ
る。小領域64のインプラントは、図7、図8のゲート
構造について述べた方法と同様の方法で、マスキングと
イオン衝突の方法で作成できる。金属、ポリシリコン等
の導電相互接続物質66がドープされたポリシリコン5
0を逆極性のドープ・シリコンに電気的に接続し、ポリ
シリコン/シリコン・ダイオードが形成される。導電物
質66は、基板を酸化物等の誘電物68でオーバコート
し、ドープ・ポリシリコン50と小領域64の逆ドープ
のシリコンへのバイアを形成し、バイアを導電物質66
の層で埋めることによって形成できる。これに代えて導
電物質66は、ドープ・ポリシリコン60と小領域64
の逆ドープのシリコンへ延びたメタラジカル・コンタク
トの形でもよい。構造は本体コンタクトの有無とは関係
なく完成させることができる。
縁トレンチ70上にドープされたポリシリコン50'の
第2層が選択的に形成され、埋め込み酸化物層52に延
びたレジスタ構造を示す。この実施例で、ドープ・ポリ
シリコン50'は絶縁トレンチ70の誘電物上に置か
れ、薄膜レジスタ構造が形成される。先に述べたよう
に、ドープ・ポリシリコン50'に隣接して、標準的な
処理方法により構造的分離を目的に側壁絶縁物72を形
成できる。ゲート構造は、図7、図8に関して先に述べ
た方法と同様の方法で、例えばパターン化絶縁層とパタ
ーン化ゲート・ポリシリコン74をポリシリコン50'
上の所望の位置に設け、その後、ゲート・ポリシリコン
74と表面ポリシリコン50'の側面に側壁絶縁物7
6、72を形成することによってポリシリコン50'上
に形成される。レジスタ構造を完成させるため、ゲート
・ポリシリコン74の両端に導電相互接続物質78を使
用して、表面ポリシリコン50'とのコンタクトが作ら
れる。図9に関して先に述べたとおり、導電相互接続物
質78は、ゲート・ポリシリコン74の両端のポリシリ
コン50'に延びるバイアでパターン化されたオーバコ
ートの絶縁物質80上に形成するか、またはゲート・ポ
リシリコン74の両端でポリシリコン50'に接合され
るメタラジカル・コンタクトの形を取れる。構造は本体
コンタクトの有無とは関係なく完成させることができ
る。
ドープされたポリシリコン50"の第2層が、上部シリ
コン表面層56に形成され、埋め込み酸化物層52に延
びた絶縁トレンチ82上に選択的に形成されたコンデン
サ構造を示す。また図10と同様、図11は、例えばパ
ターン化絶縁層とパターン化ゲート・ポリシリコン84
をポリシリコン50"の所望の位置に設け、その後、ゲ
ート・ポリシリコン84と表面ポリシリコン50"の側
面に側壁絶縁物86、88を形成することによって、ド
ープ・ポリシリコン50"上に形成されたゲート構造を
示す。図10、図11を比べてわかるように、図11で
は、導電相互接続90がゲート・ポリシリコンとドープ
・ポリシリコン50"に接合され、薄膜コンデンサ構造
が形成される。前記のように、導電相互接続90は金属
またはポリシリコン、その他の導電物質でよく、オーバ
コート誘電層92のバイアを通して形成するか、または
ゲート・ポリシリコン84とドープ・ポリシリコン5
0"に対する直接金属コンタクトとして形成できる。
製造方法の他の実施例を示す。先に述べたように、バル
ク・シリコン104を上部シリコン層106から分ける
埋め込み酸化物層102を持つウエハ100上にSOI
やSOSデバイスが形成される。上部シリコン層106
は、埋め込み酸化物層102に延びる分離トレンチや分
離MESAの形である誘電絶縁物108によって個別領
域に分けられる。図10、図11で述べたように、誘電
絶縁物108は薄膜レジスタとコンデンサの構造を支持
するため充分大きく作成できる。上部シリコン層106
の領域は、N型かP型のドーパント110でパターン化
マスク112を使用して注入できる。マスク112は取
り除かれ、用途に応じてパターン化されたシリコン被着
/成長マスク114に置かれる。図14でシリコン被着
/成長マスク114は領域118と領域116の一部上
に延び、両方の領域のトランジスタが形成しやすくなる
が、図9乃至図11からわかるように、マスク114は
任意の所望のコンポーネントの作製に対応できるように
パターン化される。
1の作製プロセスの基本的な違いを示す。具体的には、
マスク114がパターン化された後、図4に示すように
ポリシリコン層でマスクをオーバコートするのではな
く、ウエハ100上、マスク114の開口にシリコンの
第2層120が成長させられるか、または被着される。
シリコン120はウエハ上に様々な方法で成長させるか
または被着することができる。好適な方法は選択的シリ
コン被着である。
チング、及びその他の適切な手順によりシリコン120
がプレーナ化され、溶剤その他の適切な手段で剥離され
ることによって、シリコン被着/成長マスク114が取
り除かれるる様子を示す。
リコン層106の領域118にそれぞれゲート構造12
2、124が作成される様子を示す。これらの構造12
2、124は、図7、図8に関して述べた手順と同様に
ゲート酸化物をウエハ100上に塗布し、パターン化
し、パターン上に導体を形成してから側壁絶縁物を形成
することによって同時に作成できる。図19乃至図21
は、誘電物126でウエハをオーバコートし、第2厚み
のシリコン120と領域118のシリコンに延びるバイ
アを形成し、ポリシリコン、金属等の導電物質を追加し
てバイアを埋め、構造を相互接続することによって、2
つのトランジスタ構造が画成される様子を示す。直接メ
タライゼーション接続も採用できる。図9乃至図11に
ついて述べたように、この手順に従ってコンデンサ、ダ
イオード、レジスタ等様々な構造を形成できる。
膜シリコン部に形成されたMOSFET構造140を示
す。MOSFETはポリシリコン膜、薄い誘電物及びス
ペーサで構成されたゲート構造142を含む。ソース/
ドレイン・インプラント144はLDDと延長インプラ
ントを含む。MOSFET構造140の場合、ソースと
ドレインのドーパントは極性が同じで、MOSFETト
ランジスタの本体は逆の極性である。LDDインプラン
トはスペーサ構造の下に延びる。延長インプラントの接
合深さは第1シリコン膜に残るか、第2膜まで延びる
か、または埋め込み酸化物膜に延びる。深い延長インプ
ラントを可能にすることで、MOSFETソース/ドレ
インの直列抵抗を低くすることができる。これは拡張C
MOS−ON−SOIの薄膜SOIプロセスにはない利
点である。自己加熱が起こる物理的体積が大きくなる結
果、構造のPTF(power-to-failure)が改良される。
トランジスタとして、また本体コンタクトをベース及び
ソース/ドレインとして使用することによってエミッタ
及びコレクタとして使用できる。"
MOSFET構造で作られるゲート・ダイオード構造1
50を示す。ゲート・ダイオード構造150はポリシリ
コン膜、薄い誘電物及びスペーサで構成されるゲート構
造152を含む。ソース/ドレイン・インプラント15
4はLDDと延長インプラントで構成される。ゲート・
ダイオード構造150では、ソースとドレインのドーパ
ントは逆の極性であり、MOSFETトランジスタの本
体はダイオード構造のアノードまたはカソードと同じ極
性である。LDDインプラントはスペーサ構造下に延び
る。延長インプラントの接合深さは第1シリコン膜に残
るか、第2膜に延びるか、または埋め込み酸化物膜に延
びる。深い延長インプラントを可能にすることで、ダイ
オードの直列抵抗が下がる。これは拡張CMOS−ON
−SOIの薄膜SOIプロセスにはない利点である。ダ
イオード・インプラントが第1または第2の膜にしか延
びないときは、インプラントの領域はダイオード電流及
びインプラントのエッジに寄与する。自己加熱が起こる
物理的な体積が大きくなる結果、構造のPTF(power-
to-failure)が改良される。
に形成されたコンデンサ構造160を示す。コンデンサ
はポリシリコン膜、薄い誘電物及びスペーサで構成され
たゲート構造162を含む。ソース/ドレイン・インプ
ラント164はLDDと延長インプラントを含む。コン
デンサ構造160ではソースとドレインのドーパントは
同じ極性で、MOSFETトランジスタの本体も同じ極
性である。LDDインプラントはスペーサ構造下に延び
る。延長インプラントの接合深さは第1シリコン膜に残
るか、第2膜まで延びるか、または埋め込み酸化物膜に
延びる。深い延長インプラントを可能にすることでコン
デンサの直列抵抗が下がる。これは拡張CMOS−ON
−SOIの薄膜SOIプロセスにはない利点である。自
己加熱が起こる物理的な体積が大きくなる結果、構造の
PTF(power-to-failure)が改良される。
デンサに直列な抵抗により、SOI用途での減結合コン
デンサとしてのこの構造の使用が制限される。図24に
示したコンデンサ設計には、I/O回路の減結合コンデ
ンサとして使用でき、電子スイッチと直列に配置できる
という利点がある。電子スイッチはまた、ESD耐性を
増すために2重膜SOIのMOSFETを使用できる。
スタ構造)170を示す。レジスタ構造170で、ソー
スとドレイン・アノードのドーパントはゲート172や
本体の下のインプラントと同じ極性である。ゲート構造
172下に注入された領域の極性は同じでも逆でもよ
い。レジスタ構造170は第1シリコン膜にとどまる
か、第2シリコン膜まで延びる。
図27はNPN構造182を、図28はPNP構造18
4を、図29はPNPNデバイス186を示し、これら
は全て本発明の2重シリコン膜に形成される。図26に
示したダイオードでは、ソース/ドレイン・アノードの
ドーパントは本体カソードの逆の極性である。ダイオー
ドのメタラジカル接合深さは第1シリコン膜にとどまる
か、第2膜にまで延びる。これはダイオード・アノード
・インプラントを画成する分離深さに依存する。図2
7、図28に示したバイポーラ・トランジスタの場合
は、エミッタとベースのドーパントは逆の極性で、エミ
ッタはコレクタと同じドーパント・タイプである。ダイ
オードのメタラジカル接合深さは第1シリコン膜にとど
まるか、第2膜に延びる。図29は本発明の2重膜部の
PNPNの構造を示す。PNPN構造186はPNPを
2重膜PFETに、またはNPNを2重膜NFETに置
き換えることができる。SCRをトランジスタに置き換
えたものはまた、低電圧トリガSCR(LVTSCR)
として知られる。
ーズ・ロックド・ループ)回路、ドライバ及びレシーバ
回路、CMOS回路に用いられるESD網等、アナログ
用途の素子として使用できる。
イスを形成するプロセス・ステップの断面図である。
イスを形成するプロセス・ステップの断面図である。
イスを形成するプロセス・ステップの断面図である。
イスを形成するプロセス・ステップの断面図である。
イスを形成するプロセス・ステップの断面図である。
イスを形成するプロセス・ステップの断面図である。
イスを形成するプロセス・ステップの断面図である。
イスを形成するプロセス・ステップの断面図である。
面図である。
面図である。
断面図である。
バイスを形成する他のプロセス・ステップの断面図であ
る。
バイスを形成する他のプロセス・ステップの断面図であ
る。
バイスを形成する他のプロセス・ステップの断面図であ
る。
バイスを形成する他のプロセス・ステップの断面図であ
る。
バイスを形成する他のプロセス・ステップの断面図であ
る。
バイスを形成する他のプロセス・ステップの断面図であ
る。
バイスを形成する他のプロセス・ステップの断面図であ
る。
バイスを形成する他のプロセス・ステップの断面図であ
る。
バイスを形成する他のプロセス・ステップの断面図であ
る。
バイスを形成する他のプロセス・ステップの断面図であ
る。
の断面図である。
ドまたはLubistor構造の断面図である。
断面図である。
面図である。
断面図である。
ンジスタの断面図である。
ンジスタの断面図である。
制御整流回路(SCR)構造の断面図である。
ント 150 ゲート・ダイオード構造 160 コンデンサ構造 170 抵抗素子、レジスタ構造 182 NPN構造 184 PNP構造 186 PNPNデバイス
Claims (9)
- 【請求項1】埋め込み酸化物を持つ基板と、 前記酸化物上の第1シリコン膜と、 前記第1シリコン膜を第1及び第2の領域に分離するた
め前記第1シリコン膜中で前記埋め込み酸化物にまで達
するトレンチ分離領域と、 前記第2の領域上の単結晶シリコンから成る第2のシリ
コン膜と、 前記第1の領域の第1シリコン膜に形成された電子デバ
イス、並びに前記第2の領域の第1及び第2シリコン膜
の両方に跨って形成された電子デバイスと、 を含む、SOI半導体デバイス。 - 【請求項2】バルク・シリコンを表面シリコンから分け
る埋め込み絶縁層を持つ基板と、 前記表面シリコンを少なくとも第1と第2の領域に分
け、前記絶縁層から前記表面シリコンの表面の高さまで
延びるトレンチ分離領域と、 前記第2領域の、前記表面シリコンの前記表面の高さよ
り上に置かれるパターン化シリコン含有物質と、 前記パターン化シリコン含有物質に存在する電子デバイ
スと、 を含むSOI半導体デバイス。 - 【請求項3】前記電子デバイスは、ダイオード、コンデ
ンサ、レジスタ、トランジスタ及びシリコン制御整流回
路で構成されたグループから選択される、請求項1又は
2に記載のSOI半導体デバイス。 - 【請求項4】前記第1の領域に別に位置する第2電子デ
バイスを含む、請求項2に記載のSOI半導体デバイ
ス。 - 【請求項5】絶縁層によって分けられたバルク・シリコ
ンと表面シリコンで構成されたSOI基板にSOIデバ
イスを作成する方法であって、 前記絶縁層まで延びたトレンチ分離領域によって分けら
れる、少なくとも第1と第2の表面シリコンの領域を形
成するために、前記表面シリコンにトレンチ分離領域を
形成するステップと、 前記基板の表面に、前記第1領域、前記第2領域及び前
記分離領域の少なくとも1つを露出する開口を持つマス
ク・パターンを適用するステップと、 前記マスク・パターンに画成された開口にて前記基板に
第2シリコン層を追加するステップと、 前記マスク・パターンを取り除くステップと、 第1電子デバイスを前記第2シリコン層に形成するステ
ップと、 を含む方法。 - 【請求項6】表面シリコンの前記第1と第2の領域の少
なくとも1つに選択的にイオンをドープするステップを
含む、請求項5に記載の方法。 - 【請求項7】表面シリコンの前記第1と第2の領域の少
なくとも1つに第2電子デバイスを形成するステップを
含む、請求項6に記載の方法。 - 【請求項8】前記追加ステップは前記開口に単結晶シリ
コンを成長させるステップを含む、請求項5に記載の方
法。 - 【請求項9】前記追加ステップは、前記基板上にポリシ
リコンを被着し、前記開口を埋め、前記ポリシリコンを
プレーナ化するステップを含む、請求項5に記載の方
法。
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