JP2973720B2 - 位相同期発振方式 - Google Patents
位相同期発振方式Info
- Publication number
- JP2973720B2 JP2973720B2 JP4189015A JP18901592A JP2973720B2 JP 2973720 B2 JP2973720 B2 JP 2973720B2 JP 4189015 A JP4189015 A JP 4189015A JP 18901592 A JP18901592 A JP 18901592A JP 2973720 B2 JP2973720 B2 JP 2973720B2
- Authority
- JP
- Japan
- Prior art keywords
- frame pulse
- phase
- pulse signal
- circuit
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は位相同期発振方式に関
し、特に複数の伝送路から受信されるクロックに位相同
期させたクロックを作成する多周波数入力が可能な位相
同期発振方式に関する。
し、特に複数の伝送路から受信されるクロックに位相同
期させたクロックを作成する多周波数入力が可能な位相
同期発振方式に関する。
【０００２】
【従来の技術】従来、多数の異なる周波数のクロックを
入力とする位相同期発振方式において、位相同期発振回
路には、例えばアナログ形位相同期回路またはデジタル
形位相同期回路を使用し、また、回路の入力における位
相比較方式もプロダクト検波器等を使用したミキサ形，
ＥＸ−ＯＲ等を使用したデジタル形，またはシフトレジ
スタ等を使用した位相周波数比較形等の各方式がある。
入力とする位相同期発振方式において、位相同期発振回
路には、例えばアナログ形位相同期回路またはデジタル
形位相同期回路を使用し、また、回路の入力における位
相比較方式もプロダクト検波器等を使用したミキサ形，
ＥＸ−ＯＲ等を使用したデジタル形，またはシフトレジ
スタ等を使用した位相周波数比較形等の各方式がある。
【０００３】図３，図４は従来の位相同期発振方式の第
１，第２の例を示す回路ブロック図である。前述の位相
同期回路を使用して多数の異なる周波数のクロック位相
同期をとる場合、例えば図３に示す第１の例では、各入
力クロックＣＫ１，ＣＫ２，〜ＣＫＮの周波数に対応し
て帰還回路に最適のループゲインを持たせた位相同期発
振回路５１，５２，〜５Ｎを配置し、その出力を障害監
視回路６１によって制御される選択回路６２により選択
する。
１，第２の例を示す回路ブロック図である。前述の位相
同期回路を使用して多数の異なる周波数のクロック位相
同期をとる場合、例えば図３に示す第１の例では、各入
力クロックＣＫ１，ＣＫ２，〜ＣＫＮの周波数に対応し
て帰還回路に最適のループゲインを持たせた位相同期発
振回路５１，５２，〜５Ｎを配置し、その出力を障害監
視回路６１によって制御される選択回路６２により選択
する。
【０００４】また図４に示す第２の例では、位相比較回
路７３の前段の選択回路７１により入力クロックＣＫ
１，ＣＫ２，〜ＣＫＮで位相同期発振回路へのクロック
選択を行い、入力させるクロックに対応してループフィ
ルタ８１，８２，〜８Ｎの時定数および分周率を切り替
えている。
路７３の前段の選択回路７１により入力クロックＣＫ
１，ＣＫ２，〜ＣＫＮで位相同期発振回路へのクロック
選択を行い、入力させるクロックに対応してループフィ
ルタ８１，８２，〜８Ｎの時定数および分周率を切り替
えている。
【０００５】
【発明が解決しようとする課題】この第１の従来例の場
合には、回線からの周波数の異なる入力クロックに対応
した個別の位相同期発振回路を配置するため、各入力ク
ロックに対しては発振器の位相同期特性として要求され
る周波数安定度および同期引込み時間等を最適に満足さ
せることが可能であるが、一方、各位相同期発振回路か
ら出力されるクロックは入力されるクロックには位相同
期しているものの、各入力クロックの周波数同期はとれ
ている場合でもクロック位相までは同期がとれている保
証がないので、出力されるクロックを選択回路等で切り
替えた場合には、切替え時にクロックの位相ずれが瞬時
発生する場合がある。また個々に位相同期発振回路を必
要とするので、障害時の冗長性はあるが回路規模が大き
くなるという問題点がある。
合には、回線からの周波数の異なる入力クロックに対応
した個別の位相同期発振回路を配置するため、各入力ク
ロックに対しては発振器の位相同期特性として要求され
る周波数安定度および同期引込み時間等を最適に満足さ
せることが可能であるが、一方、各位相同期発振回路か
ら出力されるクロックは入力されるクロックには位相同
期しているものの、各入力クロックの周波数同期はとれ
ている場合でもクロック位相までは同期がとれている保
証がないので、出力されるクロックを選択回路等で切り
替えた場合には、切替え時にクロックの位相ずれが瞬時
発生する場合がある。また個々に位相同期発振回路を必
要とするので、障害時の冗長性はあるが回路規模が大き
くなるという問題点がある。
【０００６】また第２の従来例の場合には、前段で入力
クロックを切り替え、選択しているクロック周波数に合
わせて位相同期回路の帰還回路を切り替えるので、入力
クロックの切替え時に帰還定数が変化し、引込み時間を
最小とした場合でも瞬時、サイクルスリップし位相同期
外れが発生するという問題点がある。
クロックを切り替え、選択しているクロック周波数に合
わせて位相同期回路の帰還回路を切り替えるので、入力
クロックの切替え時に帰還定数が変化し、引込み時間を
最小とした場合でも瞬時、サイクルスリップし位相同期
外れが発生するという問題点がある。
【０００７】
【課題を解決するための手段】本発明によれば、１つの
位相同期発振回路に複数のクロック周波数を入力する位
相同期発振方式において、入力された各クロックからフ
レームパルス信号を作成し前記入力クロックの状態によ
りフレームパルス信号の出力制御を行うフレームパルス
信号発生部と、前記各フレームパルス信号発生部で作成
されるフレームパルス位相を同期させるための位相同期
信号を前記フレームパルス信号発生部内の各フレームパ
ルス作成回路に供給し前記各フレームパルス信号発生部
からのフレームパルス信号を論理ＯＲ出力するフレーム
パルス信号位相制御部と、このフレームパルス信号位相
制御部からのフレームパルス信号と前記位相同期発振回
路で作成されるフレームパルス信号との位相比較により
発振制御を行う位相比較同期発振部とから構成され、ク
ロック同期のとれた複数の前記入力クロックに同期する
単一の周波数のクロックを出力することを特徴とする位
相同期発振方式が得られる。
位相同期発振回路に複数のクロック周波数を入力する位
相同期発振方式において、入力された各クロックからフ
レームパルス信号を作成し前記入力クロックの状態によ
りフレームパルス信号の出力制御を行うフレームパルス
信号発生部と、前記各フレームパルス信号発生部で作成
されるフレームパルス位相を同期させるための位相同期
信号を前記フレームパルス信号発生部内の各フレームパ
ルス作成回路に供給し前記各フレームパルス信号発生部
からのフレームパルス信号を論理ＯＲ出力するフレーム
パルス信号位相制御部と、このフレームパルス信号位相
制御部からのフレームパルス信号と前記位相同期発振回
路で作成されるフレームパルス信号との位相比較により
発振制御を行う位相比較同期発振部とから構成され、ク
ロック同期のとれた複数の前記入力クロックに同期する
単一の周波数のクロックを出力することを特徴とする位
相同期発振方式が得られる。
【０００８】また、前記フレームパルス信号発生部は前
記各入力クロックを前記フレームパルス信号位相制御部
からの位相同期信号により同一の周波数および同一の位
相のフレームパルスに変換するフレームパルス作成回路
と、前記入力クロックの状態により前記フレームパルス
作成回路からのフレームパルス信号の出力制御を行うゲ
ート回路とを備え、前記フレームパルス信号位相制御部
は前記各ゲート回路を通して出力された前記フレームパ
ルス信号の論理和をとるフレームパルスＯＲ回路と、前
記位相同期信号をすべての前記フレームパルス作成回路
に出力するフレームパルス位相制御回路とを備え、前記
位相比較同期発振部は前記フレームパルスＯＲ回路出力
のフレームパルス信号と自発振部内で作成するフレーム
パルス信号との位相比較を行う位相比較回路と、この位
相比較回路から入力される電圧に依存する周波数のクロ
ックを発振出力する電圧制御発振回路とを備えることを
特徴とする位相同期発振方式が得られる。
記各入力クロックを前記フレームパルス信号位相制御部
からの位相同期信号により同一の周波数および同一の位
相のフレームパルスに変換するフレームパルス作成回路
と、前記入力クロックの状態により前記フレームパルス
作成回路からのフレームパルス信号の出力制御を行うゲ
ート回路とを備え、前記フレームパルス信号位相制御部
は前記各ゲート回路を通して出力された前記フレームパ
ルス信号の論理和をとるフレームパルスＯＲ回路と、前
記位相同期信号をすべての前記フレームパルス作成回路
に出力するフレームパルス位相制御回路とを備え、前記
位相比較同期発振部は前記フレームパルスＯＲ回路出力
のフレームパルス信号と自発振部内で作成するフレーム
パルス信号との位相比較を行う位相比較回路と、この位
相比較回路から入力される電圧に依存する周波数のクロ
ックを発振出力する電圧制御発振回路とを備えることを
特徴とする位相同期発振方式が得られる。
【０００９】
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の位相同期発振方式の一実施例を示す
ブロック図、図２は図１における入力クロックから作成
されるフレームパルス信号の論理的ＯＲ処理の概念を説
明するための図である。
る。図１は本発明の位相同期発振方式の一実施例を示す
ブロック図、図２は図１における入力クロックから作成
されるフレームパルス信号の論理的ＯＲ処理の概念を説
明するための図である。
【００１１】図１において、本実施例の位相同期発振回
路はフレームパルス信号発生部１と、フレームパルス信
号位相制御部２と、位相比較同期発振部３とから構成さ
れている。
路はフレームパルス信号発生部１と、フレームパルス信
号位相制御部２と、位相比較同期発振部３とから構成さ
れている。
【００１２】フレームパルス信号発生部１は各伝送路か
ら異なるクロック周波数のクロックＣＫ１，ＣＫ２，〜
ＣＫＮを入力するフレームパルス信号作成回路（以下Ｆ
ＰＧ）１１１，１１２，〜１１Ｎと、クロックＣＫ１，
ＣＫ２，〜ＣＫＮを監視してクロック断や瞬断が発生し
たときこれをそれぞれ検出する障害監視回路（以下ＳＵ
Ｐ）１２１，１２２，〜１２Ｎと、ＦＰＧ１１１，１１
２，〜１１Ｎからのフレームパルス信号ＦＰ１，ＦＰ
２，〜ＦＰＮとＳＵＰ１２１，１２２，〜１２Ｎからの
障害信号とをそれぞれ入力とするゲート回路（以下Ｇ
Ｔ）１３１，１３２，〜１３Ｎとを備える。
ら異なるクロック周波数のクロックＣＫ１，ＣＫ２，〜
ＣＫＮを入力するフレームパルス信号作成回路（以下Ｆ
ＰＧ）１１１，１１２，〜１１Ｎと、クロックＣＫ１，
ＣＫ２，〜ＣＫＮを監視してクロック断や瞬断が発生し
たときこれをそれぞれ検出する障害監視回路（以下ＳＵ
Ｐ）１２１，１２２，〜１２Ｎと、ＦＰＧ１１１，１１
２，〜１１Ｎからのフレームパルス信号ＦＰ１，ＦＰ
２，〜ＦＰＮとＳＵＰ１２１，１２２，〜１２Ｎからの
障害信号とをそれぞれ入力とするゲート回路（以下Ｇ
Ｔ）１３１，１３２，〜１３Ｎとを備える。
【００１３】また、フレームパルス信号位相制御部２は
ＧＴ１３１，１３２，〜１３Ｎ出力のフレームパルス信
号の論理和をとるフレームパルスＯＲ回路（以下単にＯ
Ｒ）２１と、ＦＰＧ１１１，１１２，〜１１Ｎに出力す
る位相同期信号を作成するフレームパルス信号位相制御
回路（以下ＰＨＣ）２２とを備える。
ＧＴ１３１，１３２，〜１３Ｎ出力のフレームパルス信
号の論理和をとるフレームパルスＯＲ回路（以下単にＯ
Ｒ）２１と、ＦＰＧ１１１，１１２，〜１１Ｎに出力す
る位相同期信号を作成するフレームパルス信号位相制御
回路（以下ＰＨＣ）２２とを備える。
【００１４】さらに、位相比較同期発振部３はＯＲ２１
からのフレームパルス信号ＦＰＯと内蔵するＦＰＧ３４
で作成したフレームパルス信号との位相を比較する位相
比較回路（以下ＣＭＰ）３１と、ループフィルタ回路
（以下ＦＩＬ）３２と、電圧制御発振回路（以下ＶＣ
Ｏ）３３とを備えている。
からのフレームパルス信号ＦＰＯと内蔵するＦＰＧ３４
で作成したフレームパルス信号との位相を比較する位相
比較回路（以下ＣＭＰ）３１と、ループフィルタ回路
（以下ＦＩＬ）３２と、電圧制御発振回路（以下ＶＣ
Ｏ）３３とを備えている。
【００１５】次に、本実施例の動作について説明する。
図１において、伝送路から受信されるクロックＣＫ１，
ＣＫ２，〜ＣＫＮはそれぞれＦＰＧ１１１，１１２，〜
１１ＮとＳＵＰ１２１，１２２，〜１２Ｎとに入力され
る。ＦＰＧ１１１，１１２，〜１１Ｎはこの入力クロッ
クからフレームパルス信号（ここでは１２５μｓの同期
パルス）ＦＰ１，ＦＰ２，〜ＦＰＮを作成する。ＰＨＣ
２２で作成される位相同期信号を基準に起動されたＦＰ
Ｇ１１１，１１２，〜１１Ｎは、図２に示すようにフレ
ームパルス信号ＦＰ１，ＦＰ２，〜ＦＰＮの前縁を同一
位相にしてＧＴ１３１，１３２，〜１３Ｎにそれぞれ入
力する。
図１において、伝送路から受信されるクロックＣＫ１，
ＣＫ２，〜ＣＫＮはそれぞれＦＰＧ１１１，１１２，〜
１１ＮとＳＵＰ１２１，１２２，〜１２Ｎとに入力され
る。ＦＰＧ１１１，１１２，〜１１Ｎはこの入力クロッ
クからフレームパルス信号（ここでは１２５μｓの同期
パルス）ＦＰ１，ＦＰ２，〜ＦＰＮを作成する。ＰＨＣ
２２で作成される位相同期信号を基準に起動されたＦＰ
Ｇ１１１，１１２，〜１１Ｎは、図２に示すようにフレ
ームパルス信号ＦＰ１，ＦＰ２，〜ＦＰＮの前縁を同一
位相にしてＧＴ１３１，１３２，〜１３Ｎにそれぞれ入
力する。
【００１６】クロックＣＫ１，ＣＫ２，〜ＣＫＮにクロ
ック断や瞬断等の障害がそれぞれ発生すると、ＳＵＰ１
２１，１２２，〜１２Ｎはこれを検出してＧＴ１３１，
１３２，〜１３Ｎに障害信号を出力し、ＦＰＧ１１１，
１１２，〜１１Ｎのうち該当するＦＰＧ１１ｉからのフ
レームパルス信号ＦＰｉの出力を停止させる。フレーム
パルス信号発生部１から出力される位相同期がとれた各
フレームパルス信号はフレームパルス信号位相制御部２
に入力され、ＯＲ２１で論理的にＯＲ処理されて位相比
較同期発振部３のＣＭＰ３１に入力される。位相比較同
期発振部３は入力されるフレームパルス信号とＦＰＧ３
４で作成されたフレームパルス信号との位相差をロック
インする形式の位相比較形同期発振回路であり、まず初
期状態においてはＣＭＰ３１からロックイン状態でない
フレームパルス信号がＦＩＬ３２を通してＶＣＯ３３に
入力され、ＶＣＯ３３は入力される電圧に依存する周波
数のクロックＣＫＯを発振出力する。このクロックＣＫ
ＯがＦＰＧ３４に入力されると、ＦＰＧ３４はフレーム
パルス信号発生部１で作成されるものと同一周波数のフ
レームパルス信号を作成してＣＭＰ３１に帰還入力す
る。この帰還回路によるＦＩＬ３２のフィルタ特性と、
ＶＣＯ３３の積分効果およびループゲインにより決定さ
れる閉ループ帯域特性により、ある時間経過後にＣＭＰ
３１がロックイン状態となり、フレームパルス信号発生
部１に入力されるクロックＣＫ１，ＣＫ２，〜ＣＫＮに
位相同期したクロックＣＫＯを出力することができる。
ック断や瞬断等の障害がそれぞれ発生すると、ＳＵＰ１
２１，１２２，〜１２Ｎはこれを検出してＧＴ１３１，
１３２，〜１３Ｎに障害信号を出力し、ＦＰＧ１１１，
１１２，〜１１Ｎのうち該当するＦＰＧ１１ｉからのフ
レームパルス信号ＦＰｉの出力を停止させる。フレーム
パルス信号発生部１から出力される位相同期がとれた各
フレームパルス信号はフレームパルス信号位相制御部２
に入力され、ＯＲ２１で論理的にＯＲ処理されて位相比
較同期発振部３のＣＭＰ３１に入力される。位相比較同
期発振部３は入力されるフレームパルス信号とＦＰＧ３
４で作成されたフレームパルス信号との位相差をロック
インする形式の位相比較形同期発振回路であり、まず初
期状態においてはＣＭＰ３１からロックイン状態でない
フレームパルス信号がＦＩＬ３２を通してＶＣＯ３３に
入力され、ＶＣＯ３３は入力される電圧に依存する周波
数のクロックＣＫＯを発振出力する。このクロックＣＫ
ＯがＦＰＧ３４に入力されると、ＦＰＧ３４はフレーム
パルス信号発生部１で作成されるものと同一周波数のフ
レームパルス信号を作成してＣＭＰ３１に帰還入力す
る。この帰還回路によるＦＩＬ３２のフィルタ特性と、
ＶＣＯ３３の積分効果およびループゲインにより決定さ
れる閉ループ帯域特性により、ある時間経過後にＣＭＰ
３１がロックイン状態となり、フレームパルス信号発生
部１に入力されるクロックＣＫ１，ＣＫ２，〜ＣＫＮに
位相同期したクロックＣＫＯを出力することができる。
【００１７】次に、図１に示した本実施例の方式におけ
るフレームパルスの処理概要について図２を併用して説
明する。ＦＰＧ１１１，１１２，〜１１Ｎで作成される
フレームパルス信号ＦＰ１，ＦＰ２，〜ＦＰＮはＰＨＣ
２２に入力される外部からの同期信号（ＣＦＰ）に同期
して、フレームパルス前縁の位相整合をとるようにす
る。位相同期したフレームパルス信号ＦＰ１，ＦＰ２，
〜ＦＰＮはＯＲ２１にそれぞれ入力され、論理ＯＲ処理
されてフレームパルス信号ＦＰＯが出力される。ここ
で、例えば入力クロックＣＫ１に瞬断が発生すると、ク
ロックが歯抜け状態となり、正常の場合には＊１の位置
にフレームパルスが発生するが、歯抜けになったクロッ
ク数だけフレームパルスの出力がずれて＊２の位置に出
力され、単純にＯＲ処理した場合にはＯＲ２１出力のフ
レームパルス信号ＦＰＯとして＊３の位置にもパルスが
出力されることになり、位相比較同期発振部３のフレー
ム位置がロックアウトする。従ってこの状態が発生した
場合には、ＳＵＰ１２１から出力される障害信号により
ＧＴ１１３を制御し、フレームパルス信号ＦＰ１の論理
ＯＲ処理を停止してＣＭＰ３１の誤動作を防止する。
るフレームパルスの処理概要について図２を併用して説
明する。ＦＰＧ１１１，１１２，〜１１Ｎで作成される
フレームパルス信号ＦＰ１，ＦＰ２，〜ＦＰＮはＰＨＣ
２２に入力される外部からの同期信号（ＣＦＰ）に同期
して、フレームパルス前縁の位相整合をとるようにす
る。位相同期したフレームパルス信号ＦＰ１，ＦＰ２，
〜ＦＰＮはＯＲ２１にそれぞれ入力され、論理ＯＲ処理
されてフレームパルス信号ＦＰＯが出力される。ここ
で、例えば入力クロックＣＫ１に瞬断が発生すると、ク
ロックが歯抜け状態となり、正常の場合には＊１の位置
にフレームパルスが発生するが、歯抜けになったクロッ
ク数だけフレームパルスの出力がずれて＊２の位置に出
力され、単純にＯＲ処理した場合にはＯＲ２１出力のフ
レームパルス信号ＦＰＯとして＊３の位置にもパルスが
出力されることになり、位相比較同期発振部３のフレー
ム位置がロックアウトする。従ってこの状態が発生した
場合には、ＳＵＰ１２１から出力される障害信号により
ＧＴ１１３を制御し、フレームパルス信号ＦＰ１の論理
ＯＲ処理を停止してＣＭＰ３１の誤動作を防止する。
【００１８】
【発明の効果】以上説明したように本発明の多周波数入
力が可能な位相同期発振方式は、ＤＣＳ（Ｄｉｇｉｔａ
ｌ Ｃｒｏｓｓ−ｃｏｎｎｅｃｔ Ｓｙｓｔｅｍ）等で
網同期がとれた複数の伝送路から受信されるクロックに
従属同期させ、これを例えば受信側のシステムクロック
等に使用する装置において、伝送路から受信される各ク
ロックから同一周波数の同一位相のフレームパルスを作
成し、各フレームパルスに対して論理的なＯＲ処理を施
したフレームパルスを位相比較回路の入力信号とするこ
とにより、伝送路からの各入力クロックが異なった周波
数の場合または各クロックに位相差がある場合でも、入
力クロックに位相同期した固定クロックを発振させるこ
とが可能である。また、伝送路障害等で受信クロックに
異常が発生した場合には、対応する受信クロックから作
成されるフレームパルスを論理的なＯＲ処理から除外
し、かつ複数の受信クロックから選択して位相比較を行
っていないので、切替え時の発振クロック位相同期外れ
の発生を防ぐことができるという効果を有する。
力が可能な位相同期発振方式は、ＤＣＳ（Ｄｉｇｉｔａ
ｌ Ｃｒｏｓｓ−ｃｏｎｎｅｃｔ Ｓｙｓｔｅｍ）等で
網同期がとれた複数の伝送路から受信されるクロックに
従属同期させ、これを例えば受信側のシステムクロック
等に使用する装置において、伝送路から受信される各ク
ロックから同一周波数の同一位相のフレームパルスを作
成し、各フレームパルスに対して論理的なＯＲ処理を施
したフレームパルスを位相比較回路の入力信号とするこ
とにより、伝送路からの各入力クロックが異なった周波
数の場合または各クロックに位相差がある場合でも、入
力クロックに位相同期した固定クロックを発振させるこ
とが可能である。また、伝送路障害等で受信クロックに
異常が発生した場合には、対応する受信クロックから作
成されるフレームパルスを論理的なＯＲ処理から除外
し、かつ複数の受信クロックから選択して位相比較を行
っていないので、切替え時の発振クロック位相同期外れ
の発生を防ぐことができるという効果を有する。
【図１】本発明の位相同期発振方式の一実施例を示すブ
ロック図である。
ロック図である。
【図２】図１における入力クロックから作成されるフレ
ームパルス信号の論理的ＯＲ処理の概念を説明するため
の図である。
ームパルス信号の論理的ＯＲ処理の概念を説明するため
の図である。
【図３】従来の位相同期発振方式の第１の例を示す回路
ブロック図である。
ブロック図である。
【図４】従来の位相同期発振方式の第２の例を示す回路
ブロック図である。
ブロック図である。
１ フレームパルス信号発生部 １１１，〜１１Ｎ，３４ フレームパルス作成回路
（ＦＰＧ） １２１，〜１２Ｎ 障害監視回路（ＳＵＰ） １３１，〜１３Ｎ ゲート回路（ＧＴ） ２ フレームパルス信号位相制御部 ２１ フレームパルスＯＲ回路（ＯＲ） ２２ フレームパルス信号位相制御回路（ＰＨＣ） ３ 位相比較同期発振部 ３１ 位相比較回路（ＣＭＰ） ３２ ループフィルタ回路（ＦＩＬ） ３３ 電圧制御発振回路（ＶＣＯ）
（ＦＰＧ） １２１，〜１２Ｎ 障害監視回路（ＳＵＰ） １３１，〜１３Ｎ ゲート回路（ＧＴ） ２ フレームパルス信号位相制御部 ２１ フレームパルスＯＲ回路（ＯＲ） ２２ フレームパルス信号位相制御回路（ＰＨＣ） ３ 位相比較同期発振部 ３１ 位相比較回路（ＣＭＰ） ３２ ループフィルタ回路（ＦＩＬ） ３３ 電圧制御発振回路（ＶＣＯ）
Claims (2)
- 【請求項１】 １つの位相同期発振回路に複数のクロッ
ク周波数を入力する位相同期発振方式において、入力さ
れた各クロックからフレームパルス信号を作成し前記入
力クロックの状態によりフレームパルス信号の出力制御
を行うフレームパルス信号発生部と、前記各フレームパ
ルス信号発生部で作成されるフレームパルス位相を同期
させるための位相同期信号を前記フレームパルス信号発
生部内の各フレームパルス作成回路に供給し前記各フレ
ームパルス信号発生部からのフレームパルス信号を論理
ＯＲ出力するフレームパルス信号位相制御部と、このフ
レームパルス信号位相制御部からのフレームパルス信号
と前記位相同期発振回路で作成されるフレームパルス信
号との位相比較により発振制御を行う位相比較同期発振
部とから構成され、クロック同期のとれた複数の前記入
力クロックに同期する単一の周波数のクロックを出力す
ることを特徴とする位相同期発振方式。 - 【請求項２】 前記フレームパルス信号発生部は前記各
入力クロックを前記フレームパルス信号位相制御部から
の位相同期信号により同一の周波数および同一の位相の
フレームパルスに変換するフレームパルス作成回路と、
前記入力クロックの状態により前記フレームパルス作成
回路からのフレームパルス信号の出力制御を行うゲート
回路とを備え、前記フレームパルス信号位相制御部は前
記各ゲート回路を通して出力された前記フレームパルス
信号の論理和をとるフレームパルスＯＲ回路と、前記位
相同期信号をすべての前記フレームパルス作成回路に出
力するフレームパルス位相制御回路とを備え、前記位相
比較同期発振部は前記フレームパルスＯＲ回路出力のフ
レームパルス信号と自発振部内で作成するフレームパル
ス信号との位相比較を行う位相比較回路と、この位相比
較回路から入力される電圧に依存する周波数のクロック
を発振出力する電圧制御発振回路とを備えることを特徴
とする請求項１記載の位相同期発振方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189015A JP2973720B2 (ja) | 1992-07-16 | 1992-07-16 | 位相同期発振方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4189015A JP2973720B2 (ja) | 1992-07-16 | 1992-07-16 | 位相同期発振方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0637747A JPH0637747A (ja) | 1994-02-10 |
| JP2973720B2 true JP2973720B2 (ja) | 1999-11-08 |
Family
ID=16233878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4189015A Expired - Lifetime JP2973720B2 (ja) | 1992-07-16 | 1992-07-16 | 位相同期発振方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973720B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316441A (ja) * | 1989-06-14 | 1991-01-24 | Fujitsu Ltd | 従属同期クロック選択方式 |
| JPH0435133A (ja) * | 1990-05-25 | 1992-02-05 | Fujitsu Ltd | クロック切替回路 |
| JPH0537500A (ja) * | 1991-07-26 | 1993-02-12 | Fujitsu Ltd | 伝送装置の網同期用のクロツク抽出方式 |
-
1992
- 1992-07-16 JP JP4189015A patent/JP2973720B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0316441A (ja) * | 1989-06-14 | 1991-01-24 | Fujitsu Ltd | 従属同期クロック選択方式 |
| JPH0435133A (ja) * | 1990-05-25 | 1992-02-05 | Fujitsu Ltd | クロック切替回路 |
| JPH0537500A (ja) * | 1991-07-26 | 1993-02-12 | Fujitsu Ltd | 伝送装置の網同期用のクロツク抽出方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0637747A (ja) | 1994-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5373254A (en) | Method and apparatus for controlling phase of a system clock signal for switching the system clock signal | |
| US6359945B1 (en) | Phase locked loop and method that provide fail-over redundant clocking | |
| KR200314154Y1 (ko) | 디피피엘엘에서 주파수와 위상 동시 보상 장치 | |
| JP2973720B2 (ja) | 位相同期発振方式 | |
| EP0479237B1 (en) | Phase-locked oscillation circuit system with measure against shut-off of input clock | |
| JPH08149000A (ja) | Ｐｌｌ回路 | |
| KR100468577B1 (ko) | 이중화시스템의 클럭 및 프레임동기신호 안정장치 | |
| JP2776334B2 (ja) | 位相同期回路 | |
| JPH09307432A (ja) | Ｐｌｌ回路 | |
| JPH07170584A (ja) | クロック切替回路 | |
| JPH07273648A (ja) | Ｐｌｌ回路 | |
| JP2795008B2 (ja) | 位相同期発振回路の耐入力クロック断回路方式 | |
| JPH098786A (ja) | 同期クロック切替方式 | |
| JPH0786931A (ja) | 周波数シンセサイザ | |
| KR100328761B1 (ko) | 광통신 시스템의 시스템 클럭 유니트 스위칭 장치 | |
| JPH1127247A (ja) | 系切替方式 | |
| JPH02159138A (ja) | 位相同期発振回路 | |
| JPH08125641A (ja) | クロック生成回路 | |
| JPH10261956A (ja) | クロック生成回路 | |
| JPH05284017A (ja) | Ｐｌｌ回路 | |
| JPH03101311A (ja) | 位相同期発振回路 | |
| JPH02174421A (ja) | Ｐｌｌ回路 | |
| JPH02121412A (ja) | 位相同期発振回路 | |
| JPH0669912A (ja) | 位相同期発振器 | |
| JPH11214991A (ja) | 位相同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990803 |