JP3111554B2 - 進行波型増幅回路 - Google Patents
進行波型増幅回路Info
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- JP3111554B2 JP3111554B2 JP03298647A JP29864791A JP3111554B2 JP 3111554 B2 JP3111554 B2 JP 3111554B2 JP 03298647 A JP03298647 A JP 03298647A JP 29864791 A JP29864791 A JP 29864791A JP 3111554 B2 JP3111554 B2 JP 3111554B2
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- terminal
- transmission
- connection point
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロ波進行型増幅
回路に関するものである。
回路に関するものである。
【０００２】
【従来の技術】近年、衛生通信，マイクロ波通信，携帯
電話，マイクロ波計測等技術の進展に伴い、超高周波高
出力広帯域増幅回路が必要になっている。このため、半
絶縁性ＧａＡｓ基板上に構成された各種接続型及び進行
波型モノシリック・マイクロ波集積回路（ＭＭＩＣ）増
幅器の研究開発が各所に活発に行われている。特に優れ
た高周波及び広帯域特性を併せ持つ進行波型増幅回路の
研究開発が盛んに行われている。
電話，マイクロ波計測等技術の進展に伴い、超高周波高
出力広帯域増幅回路が必要になっている。このため、半
絶縁性ＧａＡｓ基板上に構成された各種接続型及び進行
波型モノシリック・マイクロ波集積回路（ＭＭＩＣ）増
幅器の研究開発が各所に活発に行われている。特に優れ
た高周波及び広帯域特性を併せ持つ進行波型増幅回路の
研究開発が盛んに行われている。
【０００３】
【発明が解決しようとする課題】図５は、Ｎ＝４の場合
の従来の進行波型増幅回路を示したものである。図５に
示すように、従来の進行波型増幅回路は、５本の伝送線
路１を直列に接続し、且つ一端から信号入力端子２を導
出していると共に、他端を所定のインピーダンスの終端
回路３に接続している入力伝送回路と、５本の伝送線路
１１を直列に接続し、且つ一端を所定のインピーダンス
の終端回路１２に接続していると共に、他端から信号出
力端子１３を導出している出力伝送回路と、ソース端子
５を共にアース端子に接続し、且つゲート端子６を入力
伝送回路の隣合う伝送線路間の接続中点６６にそれぞれ
接続し、更に、ドレイン端子７を出力伝送回路の隣合う
伝送線路間の接続中点７７にそれぞれ接続している４個
のＧａＡｓＦＥＴ８から構成されていた。
の従来の進行波型増幅回路を示したものである。図５に
示すように、従来の進行波型増幅回路は、５本の伝送線
路１を直列に接続し、且つ一端から信号入力端子２を導
出していると共に、他端を所定のインピーダンスの終端
回路３に接続している入力伝送回路と、５本の伝送線路
１１を直列に接続し、且つ一端を所定のインピーダンス
の終端回路１２に接続していると共に、他端から信号出
力端子１３を導出している出力伝送回路と、ソース端子
５を共にアース端子に接続し、且つゲート端子６を入力
伝送回路の隣合う伝送線路間の接続中点６６にそれぞれ
接続し、更に、ドレイン端子７を出力伝送回路の隣合う
伝送線路間の接続中点７７にそれぞれ接続している４個
のＧａＡｓＦＥＴ８から構成されていた。
【０００４】一般に、進行波型増幅回路においては、そ
の潜在利得及び広帯域特性を引き出すために、入力伝送
線路単位セグメント当たりのインダクタンスＬG を数１
に示す様に設定する必要がある。
の潜在利得及び広帯域特性を引き出すために、入力伝送
線路単位セグメント当たりのインダクタンスＬG を数１
に示す様に設定する必要がある。
【０００５】
【数１】
【０００６】ここで、 ＬG ： 入力伝送線路の単位セグメント当たりのイン
ダクタンス ＣGS ： １個のＧａＡｓＦＥＴのゲート・ソース間容
量 ＺIN ： 入力伝送線路の特性インピーダンス である。
ダクタンス ＣGS ： １個のＧａＡｓＦＥＴのゲート・ソース間容
量 ＺIN ： 入力伝送線路の特性インピーダンス である。
【０００７】図５で示した従来の進行波型増幅回路にお
いて、数１に示したインダクタンスを設定するために
は、各々のＧａＡｓＦＥＴのゲート・ソース間容量ＣGS
が同等の値を有することを前提としていた。つまり、
いて、数１に示したインダクタンスを設定するために
は、各々のＧａＡｓＦＥＴのゲート・ソース間容量ＣGS
が同等の値を有することを前提としていた。つまり、
【０００８】
【数２】
【０００９】ここで、 ＣGS1 ： １個目のＧａＡｓＦＥＴのゲート・ソース間
容量 ＣGS2 ： ２個目のＧａＡｓＦＥＴのゲート・ソース間
容量 ＣGSN ： Ｎ個目のＧａＡｓＦＥＴのゲート・ソース間
容量 である。
容量 ＣGS2 ： ２個目のＧａＡｓＦＥＴのゲート・ソース間
容量 ＣGSN ： Ｎ個目のＧａＡｓＦＥＴのゲート・ソース間
容量 である。
【００１０】また一般に、進行波型増幅回路において、
その潜在利得及び広帯域特性を引き出すために、出力伝
送線路単位セグメント当たりのインダクタンスＬD を数
３に示す様に設定する必要がある。
その潜在利得及び広帯域特性を引き出すために、出力伝
送線路単位セグメント当たりのインダクタンスＬD を数
３に示す様に設定する必要がある。
【００１１】
【数３】
【００１２】ここで、 ＬD ： 出力伝送線路の単位セグメント当たりのイン
ダクタンス ＣDS ： １個のＧａＡｓＦＥＴのゲート・ソース間容
量 ＺOUT ： 出力伝送線路の特性インピーダンス である。
ダクタンス ＣDS ： １個のＧａＡｓＦＥＴのゲート・ソース間容
量 ＺOUT ： 出力伝送線路の特性インピーダンス である。
【００１３】図５で示した従来の進行波型増幅回路にお
いて、数３に示したインダクタンスを設定するために
は、各々のＧａＡｓＦＥＴのゲート・ソース間容量ＣDS
が同等の値を有することを前提としていた。つまり、
いて、数３に示したインダクタンスを設定するために
は、各々のＧａＡｓＦＥＴのゲート・ソース間容量ＣDS
が同等の値を有することを前提としていた。つまり、
【００１４】
【数４】
【００１５】ここで、 ＣDS1 ： １個目のＧａＡｓＦＥＴのゲート・ソース間
容量 ＣDS2 ： ２個目のＧａＡｓＦＥＴのゲート・ソース間
容量 ＣDSN ： Ｎ個目のＧａＡｓＦＥＴのゲート・ソース間
容量 である。
容量 ＣDS2 ： ２個目のＧａＡｓＦＥＴのゲート・ソース間
容量 ＣDSN ： Ｎ個目のＧａＡｓＦＥＴのゲート・ソース間
容量 である。
【００１６】本発明の目的は、前記欠点を除去し、デバ
イス特性のバラツキの影響を無くし、最大利得点及び最
広帯域点で動作する進行波型増幅回路を提供することに
ある。
イス特性のバラツキの影響を無くし、最大利得点及び最
広帯域点で動作する進行波型増幅回路を提供することに
ある。
【００１７】
【課題を解決するための手段】第１の発明は、直列に接
続されている（Ｎ＋１）個（但し、Ｎは自然数）の伝送
線路ＬＩ1 ，ＬＩ2 ，・・・，ＬＩ(N+1) を有し、且つ
上記伝送線路ＬＩ1 側の一端から信号入力端子を導出し
ていると共に、前記伝送線路ＬＩ(N+1)側の他端を所定
のインピーダンスの第１の終端回路に接続している入力
伝送回路と、直列に接続されている（Ｎ＋１）個の伝送
線路ＬＯ1 ，ＬＯ2 ，・・・，ＬＯ(N+1) を有し、且つ
前記伝送線路ＬＯ1 側の一端を所定のインピーダンスの
第２の終端回路に接続していると共に、前記伝送線路Ｌ
Ｏ(N+1) 側の他端から信号出力端子を導出している出力
伝送回路と、ソース端子を共にアース端子に接続し、且
つドレイン端子を前記出力伝送回路の伝送線路ＬＯ1 及
びＬＯ2 間の接続中点、ＬＯ2 及びＬＯ3 間の接続中
点、・・・、ＬＯN 及びＬＯ(N+1) 間の接続中点にそれ
ぞれ接続しているＮ個のＧａＡｓＦＥＴ Ｑ1 ，Ｑ2 ，
・・・，ＱN とを有する進行波型増幅回路において、前
記ＧａＡｓ ＦＥＴＱ1 ，Ｑ2 ，・・・，ＱN のゲート
端子と、前記入力伝送回路の伝送線路ＬＩ1 及びＬＩ2
間の接続中点と、ＬＩ2 及びＬＩ3 間の接続中点と、・
・・、ＬＩN 及びＬＩ(N+1) 間の接続中点との間にＮ個
のバラクタダイオードＤ1 ，Ｄ2 ，・・・，ＤN をそれ
ぞれ設けたことを特徴とする。
続されている（Ｎ＋１）個（但し、Ｎは自然数）の伝送
線路ＬＩ1 ，ＬＩ2 ，・・・，ＬＩ(N+1) を有し、且つ
上記伝送線路ＬＩ1 側の一端から信号入力端子を導出し
ていると共に、前記伝送線路ＬＩ(N+1)側の他端を所定
のインピーダンスの第１の終端回路に接続している入力
伝送回路と、直列に接続されている（Ｎ＋１）個の伝送
線路ＬＯ1 ，ＬＯ2 ，・・・，ＬＯ(N+1) を有し、且つ
前記伝送線路ＬＯ1 側の一端を所定のインピーダンスの
第２の終端回路に接続していると共に、前記伝送線路Ｌ
Ｏ(N+1) 側の他端から信号出力端子を導出している出力
伝送回路と、ソース端子を共にアース端子に接続し、且
つドレイン端子を前記出力伝送回路の伝送線路ＬＯ1 及
びＬＯ2 間の接続中点、ＬＯ2 及びＬＯ3 間の接続中
点、・・・、ＬＯN 及びＬＯ(N+1) 間の接続中点にそれ
ぞれ接続しているＮ個のＧａＡｓＦＥＴ Ｑ1 ，Ｑ2 ，
・・・，ＱN とを有する進行波型増幅回路において、前
記ＧａＡｓ ＦＥＴＱ1 ，Ｑ2 ，・・・，ＱN のゲート
端子と、前記入力伝送回路の伝送線路ＬＩ1 及びＬＩ2
間の接続中点と、ＬＩ2 及びＬＩ3 間の接続中点と、・
・・、ＬＩN 及びＬＩ(N+1) 間の接続中点との間にＮ個
のバラクタダイオードＤ1 ，Ｄ2 ，・・・，ＤN をそれ
ぞれ設けたことを特徴とする。
【００１８】第２の発明は、直列に接続されている（Ｎ
＋１）個（但し、Ｎは自然数）の伝送線路ＬＩ1 ，ＬＩ
2 ，・・・，ＬＩ(N+1) を有し、且つ上記伝送線路ＬＩ
1 側の一端から信号入力端子を導出していると共に、前
記伝送線路ＬＩ(N+1) 側の他端を所定のインピーダンス
の第１の終端回路に接続している入力伝送回路と、直列
に接続されている（Ｎ＋１）個の伝送線路ＬＯ1 ，ＬＯ
2 ，・・・，ＬＯ(N+1) を有し、且つ前記伝送線路ＬＯ
1 側の一端を所定のインピーダンスの第２の終端回路に
接続していると共に、前記伝送線路ＬＯ(N+1) 側の他端
から信号出力端子を導出している出力伝送回路と、ソー
ス端子を共にアース端子に接続し、且つゲート端子を前
記入力伝送回路の伝送線路ＬＩ1 及びＬＩ2 間の接続中
点、ＬＩ2 及びＬＩ3 間の接続中点、・・・、ＬＩN 及
びＬＩ(N+1) 間の接続中点にそれぞれ接続し、更に、ド
レイン端子を前記出力伝送回路の伝送線路ＬＯ1 及びＬ
Ｏ2 間の接続中点、ＬＯ2 及びＬＯ3 間の接続中点、・
・・、ＬＯN 及びＬＯ(N+1) 間の接続中点にそれぞれ接
続しているＮ個のＧａＡｓＦＥＴ Ｑ1 ，Ｑ2 ，・・
・，ＱNとを有する進行波型増幅回路において、前記入
力伝送回路の伝送線路ＬＩ1 及びＬＩ2 間の接続中点
と、ＬＩ2 及びＬＩ3 間の接続中点と、・・・、ＬＩN
及びＬＩ(N+1)間の接続中点と、アース端子との間にＮ
個のバラクタダイオードＤ1 ，Ｄ2 ，・・・，ＤN をそ
れぞれ設けたことを特徴とする。
＋１）個（但し、Ｎは自然数）の伝送線路ＬＩ1 ，ＬＩ
2 ，・・・，ＬＩ(N+1) を有し、且つ上記伝送線路ＬＩ
1 側の一端から信号入力端子を導出していると共に、前
記伝送線路ＬＩ(N+1) 側の他端を所定のインピーダンス
の第１の終端回路に接続している入力伝送回路と、直列
に接続されている（Ｎ＋１）個の伝送線路ＬＯ1 ，ＬＯ
2 ，・・・，ＬＯ(N+1) を有し、且つ前記伝送線路ＬＯ
1 側の一端を所定のインピーダンスの第２の終端回路に
接続していると共に、前記伝送線路ＬＯ(N+1) 側の他端
から信号出力端子を導出している出力伝送回路と、ソー
ス端子を共にアース端子に接続し、且つゲート端子を前
記入力伝送回路の伝送線路ＬＩ1 及びＬＩ2 間の接続中
点、ＬＩ2 及びＬＩ3 間の接続中点、・・・、ＬＩN 及
びＬＩ(N+1) 間の接続中点にそれぞれ接続し、更に、ド
レイン端子を前記出力伝送回路の伝送線路ＬＯ1 及びＬ
Ｏ2 間の接続中点、ＬＯ2 及びＬＯ3 間の接続中点、・
・・、ＬＯN 及びＬＯ(N+1) 間の接続中点にそれぞれ接
続しているＮ個のＧａＡｓＦＥＴ Ｑ1 ，Ｑ2 ，・・
・，ＱNとを有する進行波型増幅回路において、前記入
力伝送回路の伝送線路ＬＩ1 及びＬＩ2 間の接続中点
と、ＬＩ2 及びＬＩ3 間の接続中点と、・・・、ＬＩN
及びＬＩ(N+1)間の接続中点と、アース端子との間にＮ
個のバラクタダイオードＤ1 ，Ｄ2 ，・・・，ＤN をそ
れぞれ設けたことを特徴とする。
【００１９】第３の発明は、直列に接続されている（Ｎ
＋１）個（但し、Ｎは自然数）の伝送線路ＬＩ1 ，ＬＩ
2 ，・・・，ＬＩ(N+1) を有し、且つ上記伝送線路ＬＩ
1 側の一端から信号入力端子を導出していると共に、前
記伝送線路ＬＩ(N+1) 側の他端を所定のインピーダンス
の第１の終端回路に接続している入力伝送回路と、直列
に接続されている（Ｎ＋１）個の伝送線路ＬＯ1 ，ＬＯ
2 ，・・・，ＬＯ(N+1) を有し、且つ前記伝送線路ＬＯ
1 側の一端を所定のインピーダンスの第２の終端回路に
接続していると共に、前記伝送線路ＬＯ(N+1) 側の他端
から信号出力端子を導出している出力伝送回路と、ソー
ス端子を共にアース端子に接続し、且つゲート端子を前
記入力伝送回路の伝送線路ＬＩ1 及びＬＩ2 間の接続中
点、ＬＩ2 及びＬＩ3 間の接続中点、・・・、ＬＩN 及
びＬＩ(N+1) 間の接続中点にそれぞれ接続しているＮ個
のＧａＡｓＦＥＴ Ｑ1 ，Ｑ2 ，・・・，ＱN とを有す
る進行波型増幅回路において、前記ＧａＡｓＦＥＴ Ｑ
1 ，Ｑ2 ，・・・，ＱN のドレイン端子と、前記出力伝
送回路の伝送線路ＬＯ1 及びＬＯ2 間の接続中点と、Ｌ
Ｏ2 及びＬＯ3 間の接続中点と、・・・、ＬＯN 及びＬ
Ｏ(N+1) 間の接続中点との間にＮ個のバラクタダイオー
ドＤ1 ，Ｄ2 ，・・・，ＤN をそれぞれ設けたことを特
徴とする。
＋１）個（但し、Ｎは自然数）の伝送線路ＬＩ1 ，ＬＩ
2 ，・・・，ＬＩ(N+1) を有し、且つ上記伝送線路ＬＩ
1 側の一端から信号入力端子を導出していると共に、前
記伝送線路ＬＩ(N+1) 側の他端を所定のインピーダンス
の第１の終端回路に接続している入力伝送回路と、直列
に接続されている（Ｎ＋１）個の伝送線路ＬＯ1 ，ＬＯ
2 ，・・・，ＬＯ(N+1) を有し、且つ前記伝送線路ＬＯ
1 側の一端を所定のインピーダンスの第２の終端回路に
接続していると共に、前記伝送線路ＬＯ(N+1) 側の他端
から信号出力端子を導出している出力伝送回路と、ソー
ス端子を共にアース端子に接続し、且つゲート端子を前
記入力伝送回路の伝送線路ＬＩ1 及びＬＩ2 間の接続中
点、ＬＩ2 及びＬＩ3 間の接続中点、・・・、ＬＩN 及
びＬＩ(N+1) 間の接続中点にそれぞれ接続しているＮ個
のＧａＡｓＦＥＴ Ｑ1 ，Ｑ2 ，・・・，ＱN とを有す
る進行波型増幅回路において、前記ＧａＡｓＦＥＴ Ｑ
1 ，Ｑ2 ，・・・，ＱN のドレイン端子と、前記出力伝
送回路の伝送線路ＬＯ1 及びＬＯ2 間の接続中点と、Ｌ
Ｏ2 及びＬＯ3 間の接続中点と、・・・、ＬＯN 及びＬ
Ｏ(N+1) 間の接続中点との間にＮ個のバラクタダイオー
ドＤ1 ，Ｄ2 ，・・・，ＤN をそれぞれ設けたことを特
徴とする。
【００２０】第４の発明は、直列に接続されている（Ｎ
＋１）個（但し、Ｎは自然数）の伝送線路ＬＩ1 ，ＬＩ
2 ，・・・，ＬＩ(N+1) を有し、且つ上記伝送線路ＬＩ
1 側の一端から信号入力端子を導出していると共に、前
記伝送線路ＬＩ(N+1) 側の他端を所定のインピーダンス
の第１の終端回路に接続している入力伝送回路と、直列
に接続されている（Ｎ＋１）個の伝送線路ＬＯ1 ，ＬＯ
2 ，・・・，ＬＯ(N+1) を有し、且つ前記伝送線路ＬＯ
1 側の一端を所定のインピーダンスの第２の終端回路に
接続していると共に、前記伝送線路ＬＯ(N+1) 側の他端
から信号出力端子を導出している出力伝送回路と、ソー
ス端子を共にアース端子に接続し、且つゲート端子を前
記入力伝送回路の伝送線路ＬＩ1 及びＬＩ2 間の接続中
点、ＬＩ2 及びＬＩ3 間の接続中点、・・・、ＬＩN 及
びＬＩ(N+1) 間の接続中点にそれぞれ接続し、更に、ド
レイン端子を前記出力伝送回路の伝送線路ＬＯ1 及びＬ
Ｏ2 間の接続中点、ＬＯ2 及びＬＯ3 間の接続中点、・
・・、ＬＯN 及びＬＯ(N+1) 間の接続中点にそれぞれ接
続しているＮ個のＧａＡｓＦＥＴ Ｑ1 ，Ｑ2 ，・・
・，ＱNとを有する進行波型増幅回路において、前記出
力伝送回路の伝送線路ＬＯ1 及びＬＯ2 間の接続中点
と、ＬＯ2 及びＬＯ3 間の接続中点と、・・・、ＬＯN
及びＬＯ(N+1)間の接続中点と、アース端子との間にＮ
個のバラクタダイオードＤ1 ，Ｄ2 ，・・・，ＤN をそ
れぞれ設けたことを特徴とする。
＋１）個（但し、Ｎは自然数）の伝送線路ＬＩ1 ，ＬＩ
2 ，・・・，ＬＩ(N+1) を有し、且つ上記伝送線路ＬＩ
1 側の一端から信号入力端子を導出していると共に、前
記伝送線路ＬＩ(N+1) 側の他端を所定のインピーダンス
の第１の終端回路に接続している入力伝送回路と、直列
に接続されている（Ｎ＋１）個の伝送線路ＬＯ1 ，ＬＯ
2 ，・・・，ＬＯ(N+1) を有し、且つ前記伝送線路ＬＯ
1 側の一端を所定のインピーダンスの第２の終端回路に
接続していると共に、前記伝送線路ＬＯ(N+1) 側の他端
から信号出力端子を導出している出力伝送回路と、ソー
ス端子を共にアース端子に接続し、且つゲート端子を前
記入力伝送回路の伝送線路ＬＩ1 及びＬＩ2 間の接続中
点、ＬＩ2 及びＬＩ3 間の接続中点、・・・、ＬＩN 及
びＬＩ(N+1) 間の接続中点にそれぞれ接続し、更に、ド
レイン端子を前記出力伝送回路の伝送線路ＬＯ1 及びＬ
Ｏ2 間の接続中点、ＬＯ2 及びＬＯ3 間の接続中点、・
・・、ＬＯN 及びＬＯ(N+1) 間の接続中点にそれぞれ接
続しているＮ個のＧａＡｓＦＥＴ Ｑ1 ，Ｑ2 ，・・
・，ＱNとを有する進行波型増幅回路において、前記出
力伝送回路の伝送線路ＬＯ1 及びＬＯ2 間の接続中点
と、ＬＯ2 及びＬＯ3 間の接続中点と、・・・、ＬＯN
及びＬＯ(N+1)間の接続中点と、アース端子との間にＮ
個のバラクタダイオードＤ1 ，Ｄ2 ，・・・，ＤN をそ
れぞれ設けたことを特徴とする。
【００２１】
【作用】第１の発明の進行波型増幅回路においては、各
々のＧａＡｓＦＥＴのゲート端子と入力伝送回路の隣合
う伝送線路間の接続中点との間にバラクタダイオードを
直列に備えている。従って、入力伝送線路の単位セグメ
ント当たりのキャパシタンスがＧａＡｓＦＥＴのゲート
・ソース間容量及びバラクタダイオードの容量の直列接
続によって決定される。このために、デバイス特性にバ
ラツキがあった場合、各々のバラクタダイオードのバイ
アス電圧を自由に変えることによってその容量を変化さ
せ、各々の入力伝送線路の単位セグメント当たりのキャ
パシタンスを同等の値に保つことができる。
々のＧａＡｓＦＥＴのゲート端子と入力伝送回路の隣合
う伝送線路間の接続中点との間にバラクタダイオードを
直列に備えている。従って、入力伝送線路の単位セグメ
ント当たりのキャパシタンスがＧａＡｓＦＥＴのゲート
・ソース間容量及びバラクタダイオードの容量の直列接
続によって決定される。このために、デバイス特性にバ
ラツキがあった場合、各々のバラクタダイオードのバイ
アス電圧を自由に変えることによってその容量を変化さ
せ、各々の入力伝送線路の単位セグメント当たりのキャ
パシタンスを同等の値に保つことができる。
【００２２】第２の発明の進行波型増幅回路において
は、各々のＧａＡｓＦＥＴのゲート端子と接地端子との
間にバラクタダイオードを備えている。従って、入力伝
送線路の単位セグメント当たりのキャパシタンスがＧａ
ＡｓＦＥＴのゲート・ソース間容量及びバラクタダイオ
ードの容量の並列接続によって決定される。このため
に、デバイス特性にバラツキがあった場合、各々のバラ
クタダイオードのバイアス電圧を自由に変えることによ
ってその容量を変化させ、各々の入力伝送線路の単位セ
グメント当たりのキャパシタンスを同等の値に保つこと
ができる。
は、各々のＧａＡｓＦＥＴのゲート端子と接地端子との
間にバラクタダイオードを備えている。従って、入力伝
送線路の単位セグメント当たりのキャパシタンスがＧａ
ＡｓＦＥＴのゲート・ソース間容量及びバラクタダイオ
ードの容量の並列接続によって決定される。このため
に、デバイス特性にバラツキがあった場合、各々のバラ
クタダイオードのバイアス電圧を自由に変えることによ
ってその容量を変化させ、各々の入力伝送線路の単位セ
グメント当たりのキャパシタンスを同等の値に保つこと
ができる。
【００２３】第３の発明の進行波型増幅回路において
は、各々のＧａＡｓＦＥＴのドレイン端子と出力伝送回
路の隣合う伝送線路間の接続中点との間にバラクタダイ
オードを直列に備えている。従って、出力伝送線路の単
位セグメント当たりのキャパシタンスがＧａＡｓＦＥＴ
のドレイン・ソース間容量及びバラクタダイオードの容
量の直列接続によって決定される。このために、デバイ
ス特性にバラツキがあった場合、各々のバラクタダイオ
ードのバイアス電圧を自由に変えることによってその容
量を変化させ、各々の出力伝送線路の単位セグメント当
たりのキャパシタンスを同等の値に保つことができる。
は、各々のＧａＡｓＦＥＴのドレイン端子と出力伝送回
路の隣合う伝送線路間の接続中点との間にバラクタダイ
オードを直列に備えている。従って、出力伝送線路の単
位セグメント当たりのキャパシタンスがＧａＡｓＦＥＴ
のドレイン・ソース間容量及びバラクタダイオードの容
量の直列接続によって決定される。このために、デバイ
ス特性にバラツキがあった場合、各々のバラクタダイオ
ードのバイアス電圧を自由に変えることによってその容
量を変化させ、各々の出力伝送線路の単位セグメント当
たりのキャパシタンスを同等の値に保つことができる。
【００２４】第４の発明の進行波型増幅回路において
は、各々のＧａＡｓＦＥＴのドレイン端子と接地端子と
の間にバラクタダイオードを備えている。従って、出力
伝送線路の単位セグメント当たりのキャパシタンスがＧ
ａＡｓＦＥＴのゲート・ソース間容量及びバラクタダイ
オードの容量の並列接続によって決定される。このため
に、デバイス特性にバラツキがあった場合、各々のバラ
クタダイオードのバイアス電圧を自由に変えることによ
ってその容量を変化させ、各々の出力伝送線路の単位セ
グメント当たりのキャパシタンスを同等の値に保つこと
ができる。
は、各々のＧａＡｓＦＥＴのドレイン端子と接地端子と
の間にバラクタダイオードを備えている。従って、出力
伝送線路の単位セグメント当たりのキャパシタンスがＧ
ａＡｓＦＥＴのゲート・ソース間容量及びバラクタダイ
オードの容量の並列接続によって決定される。このため
に、デバイス特性にバラツキがあった場合、各々のバラ
クタダイオードのバイアス電圧を自由に変えることによ
ってその容量を変化させ、各々の出力伝送線路の単位セ
グメント当たりのキャパシタンスを同等の値に保つこと
ができる。
【００２５】
【実施例】図１は、Ｎ＝４の場合の第１の発明の進行波
型増幅回路を示した図である。図１に示すように、本発
明の進行波型増幅回路は、５本の伝送線路１を直列に接
続し、且つ一端から信号入力端子２を導出していると共
に、他端を所定のインピーダンスの終端回路３に接続し
ている入力伝送回路と、５本の伝送線路１１を直列に接
続し、且つ一端を所定のインピーダンスの終端回路１２
に接続していると共に、他端から信号出力端子１３を導
出している出力伝送回路と、ソース端子５を共にアース
端子に接続し、且つゲート端子６と入力伝送回路の隣合
う伝送線路間の接続中点６６との間にバラクタダイオー
ド３３を直列に接続し、更に、ドレイン端子７を出力伝
送回路の隣合う伝送線路間の接続中点７７にそれぞれ接
続している４個のＧａＡｓＦＥＴ８から構成されてい
る。
型増幅回路を示した図である。図１に示すように、本発
明の進行波型増幅回路は、５本の伝送線路１を直列に接
続し、且つ一端から信号入力端子２を導出していると共
に、他端を所定のインピーダンスの終端回路３に接続し
ている入力伝送回路と、５本の伝送線路１１を直列に接
続し、且つ一端を所定のインピーダンスの終端回路１２
に接続していると共に、他端から信号出力端子１３を導
出している出力伝送回路と、ソース端子５を共にアース
端子に接続し、且つゲート端子６と入力伝送回路の隣合
う伝送線路間の接続中点６６との間にバラクタダイオー
ド３３を直列に接続し、更に、ドレイン端子７を出力伝
送回路の隣合う伝送線路間の接続中点７７にそれぞれ接
続している４個のＧａＡｓＦＥＴ８から構成されてい
る。
【００２６】本発明の進行波型増幅回路においては、入
力伝送線路の単位セグメント当たりのキャパシタンスＣ
I がＧａＡｓＦＥＴのゲート・ソース間容量ＣGS及びバ
ラクタダイオードの容量ＣV の直列接続によって数５の
ように決定される。
力伝送線路の単位セグメント当たりのキャパシタンスＣ
I がＧａＡｓＦＥＴのゲート・ソース間容量ＣGS及びバ
ラクタダイオードの容量ＣV の直列接続によって数５の
ように決定される。
【００２７】
【数５】
【００２８】また、入力伝送線路単位セグメント当たり
のインダクタンスＬG が数６の様になる。
のインダクタンスＬG が数６の様になる。
【００２９】
【数６】
【００３０】もし増幅回路に形成されているそれぞれの
ＧａＡｓＦＥＴのゲート・ソース間容量ＣGSにバラツキ
があった場合、各々のバラクタダイオードのバイアス電
圧ＶD を適当に変えることによって、その容量ＣV を変
化させ、各々の入力伝送線路の単位セグメント当たりの
キャパシタンスＣI が同等の値になるようにする。
ＧａＡｓＦＥＴのゲート・ソース間容量ＣGSにバラツキ
があった場合、各々のバラクタダイオードのバイアス電
圧ＶD を適当に変えることによって、その容量ＣV を変
化させ、各々の入力伝送線路の単位セグメント当たりの
キャパシタンスＣI が同等の値になるようにする。
【００３１】図２は、Ｎ＝４の場合の第２の発明の進行
波型増幅回路を示した図である。図２に示すように、本
発明の進行波型増幅回路は、５本の伝送線路１を直列に
接続し、且つ一端から信号入力端子２を導出していると
共に、他端を所定のインピーダンスの終端回路３に接続
している入力伝送回路と、５本の伝送線路１１を直列に
接続し、且つ一端を所定のインピーダンスの終端回路１
２に接続していると共に、他端から信号出力端子１３を
導出している出力伝送回路と、ソース端子５を共にアー
ス端子に接続し、且つゲート端子６と入力伝送回路の隣
合う伝送線路間の接続中点６６に接続し、更に、ドレイ
ン端子７を出力伝送回路の隣合う伝送線路間の接続中点
７７にそれぞれ接続している４個のＧａＡｓＦＥＴ８
と、入力伝送回路の隣合う伝送線路間の接続中点６６と
アース端子９９との間に設けられている４個のバラクタ
ダイオード３３から構成されている本発明の進行波型増
幅回路においては、入力伝送線路の単位セグメント当た
りのキャパシタンスＣI がＧａＡｓＦＥＴのゲート・ソ
ース間容量ＣGS及びバラクタダイオードの容量ＣV の並
列接続によって数７のように決定される。
波型増幅回路を示した図である。図２に示すように、本
発明の進行波型増幅回路は、５本の伝送線路１を直列に
接続し、且つ一端から信号入力端子２を導出していると
共に、他端を所定のインピーダンスの終端回路３に接続
している入力伝送回路と、５本の伝送線路１１を直列に
接続し、且つ一端を所定のインピーダンスの終端回路１
２に接続していると共に、他端から信号出力端子１３を
導出している出力伝送回路と、ソース端子５を共にアー
ス端子に接続し、且つゲート端子６と入力伝送回路の隣
合う伝送線路間の接続中点６６に接続し、更に、ドレイ
ン端子７を出力伝送回路の隣合う伝送線路間の接続中点
７７にそれぞれ接続している４個のＧａＡｓＦＥＴ８
と、入力伝送回路の隣合う伝送線路間の接続中点６６と
アース端子９９との間に設けられている４個のバラクタ
ダイオード３３から構成されている本発明の進行波型増
幅回路においては、入力伝送線路の単位セグメント当た
りのキャパシタンスＣI がＧａＡｓＦＥＴのゲート・ソ
ース間容量ＣGS及びバラクタダイオードの容量ＣV の並
列接続によって数７のように決定される。
【００３２】
【数７】
【００３３】また、入力伝送線路単位セグメント当たり
のインダクタンスＬG が数８の様になる。
のインダクタンスＬG が数８の様になる。
【００３４】
【数８】
【００３５】もし増幅回路に形成されているそれぞれの
ＧａＡｓＦＥＴのゲート・ソース間容量ＣGSにバラツキ
があった場合、各々のバラクタダイオードのバイアス電
圧ＶD を自由に変えることによって、その容量ＣV を変
化させ、各々の入力伝送線路の単位セグメント当たりの
キャパシタンスＣI が同等の値になるようにする。
ＧａＡｓＦＥＴのゲート・ソース間容量ＣGSにバラツキ
があった場合、各々のバラクタダイオードのバイアス電
圧ＶD を自由に変えることによって、その容量ＣV を変
化させ、各々の入力伝送線路の単位セグメント当たりの
キャパシタンスＣI が同等の値になるようにする。
【００３６】図３は、Ｎ＝４の場合の第３の発明の進行
波型増幅回路を示した図である。図３に示すように、本
発明の進行波型増幅回路は、５本の伝送線路１を直列に
接続し、且つ一端から信号入力端子２を導出していると
共に、他端を所定のインピーダンスの終端回路３に接続
している入力伝送回路と、５本の伝送線路１１を直列に
接続し、且つ一端を所定のインピーダンスの終端回路１
２に接続していると共に、他端から信号出力端子１３を
導出している出力伝送回路と、ソース端子５を共にアー
ス端子に接続し、且つドレイン端子７と出力伝送回路の
隣合う伝送線路間の接続中点７７との間にバラクタダイ
オード３３を直列に接続し、更に、ゲート端子６を入力
伝送回路の隣合う伝送線路間の接続中点６６にそれぞれ
接続している４個のＧａＡｓＦＥＴ８から構成されてい
る。
波型増幅回路を示した図である。図３に示すように、本
発明の進行波型増幅回路は、５本の伝送線路１を直列に
接続し、且つ一端から信号入力端子２を導出していると
共に、他端を所定のインピーダンスの終端回路３に接続
している入力伝送回路と、５本の伝送線路１１を直列に
接続し、且つ一端を所定のインピーダンスの終端回路１
２に接続していると共に、他端から信号出力端子１３を
導出している出力伝送回路と、ソース端子５を共にアー
ス端子に接続し、且つドレイン端子７と出力伝送回路の
隣合う伝送線路間の接続中点７７との間にバラクタダイ
オード３３を直列に接続し、更に、ゲート端子６を入力
伝送回路の隣合う伝送線路間の接続中点６６にそれぞれ
接続している４個のＧａＡｓＦＥＴ８から構成されてい
る。
【００３７】本発明の進行波型増幅回路においては、出
力伝送線路の単位セグメント当たりのキャパシタンスＣ
O がＧａＡｓＦＥＴのゲート・ソース間容量ＣDS及びバ
ラクタダイオードの容量ＣV の直列接続によって数９の
ように決定される。
力伝送線路の単位セグメント当たりのキャパシタンスＣ
O がＧａＡｓＦＥＴのゲート・ソース間容量ＣDS及びバ
ラクタダイオードの容量ＣV の直列接続によって数９の
ように決定される。
【００３８】
【数９】
【００３９】また、出力伝送線路単位セグメント当たり
のインダクタンスＬD が数１０の様になる。
のインダクタンスＬD が数１０の様になる。
【００４０】
【数１０】
【００４１】もし増幅回路に形成されているそれぞれの
ＧａＡｓＦＥＴのドレイン・ソース間容量ＣDSにバラツ
キがあった場合、各々のバラクタダイオードのバイアス
電圧ＶD を自由に変えることによって、その容量ＣV を
変化させ、各々の出力伝送線路の単位セグメント当たり
のキャパシタンスＣO が同等の値になるようにする。
ＧａＡｓＦＥＴのドレイン・ソース間容量ＣDSにバラツ
キがあった場合、各々のバラクタダイオードのバイアス
電圧ＶD を自由に変えることによって、その容量ＣV を
変化させ、各々の出力伝送線路の単位セグメント当たり
のキャパシタンスＣO が同等の値になるようにする。
【００４２】図４は、Ｎ＝４の場合の第４の発明の進行
波型増幅回路を示した図である。図４に示すように、本
発明の進行波型増幅回路は、５本の伝送線路１を直列に
接続し、且つ一端から信号入力端子２を導出していると
共に、他端を所定のインピーダンスの終端回路３に接続
している入力伝送回路と、５本の伝送線路１１を直列に
接続し、且つ一端を所定のインピーダンスの終端回路１
２に接続していると共に、他端から信号出力端子１３を
導出している出力伝送回路と、ソース端子５を共にアー
ス端子に接続し、且つゲート端子６を入力伝送回路の隣
合う伝送線路間の接続中点６６に接続し、更に、ドレイ
ン端子７を出力伝送回路の隣合う伝送線路間の接続中点
７７にそれぞれ接続している４個のＧａＡｓＦＥＴ８
と、出力伝送回路の隣合う伝送線路間の接続中点７７と
アース端子９９との間に設けられている４個のバラクタ
ダイオード３３から構成されている。
波型増幅回路を示した図である。図４に示すように、本
発明の進行波型増幅回路は、５本の伝送線路１を直列に
接続し、且つ一端から信号入力端子２を導出していると
共に、他端を所定のインピーダンスの終端回路３に接続
している入力伝送回路と、５本の伝送線路１１を直列に
接続し、且つ一端を所定のインピーダンスの終端回路１
２に接続していると共に、他端から信号出力端子１３を
導出している出力伝送回路と、ソース端子５を共にアー
ス端子に接続し、且つゲート端子６を入力伝送回路の隣
合う伝送線路間の接続中点６６に接続し、更に、ドレイ
ン端子７を出力伝送回路の隣合う伝送線路間の接続中点
７７にそれぞれ接続している４個のＧａＡｓＦＥＴ８
と、出力伝送回路の隣合う伝送線路間の接続中点７７と
アース端子９９との間に設けられている４個のバラクタ
ダイオード３３から構成されている。
【００４３】本発明の進行波型増幅回路においては、出
力伝送線路の単位セグメント当たりのキャパシタンスＣ
O がＧａＡｓＦＥＴのゲート・ソース間容量ＣDS及びバ
ラクタダイオードの容量ＣV の並列接続によって数１１
のように決定される。
力伝送線路の単位セグメント当たりのキャパシタンスＣ
O がＧａＡｓＦＥＴのゲート・ソース間容量ＣDS及びバ
ラクタダイオードの容量ＣV の並列接続によって数１１
のように決定される。
【００４４】
【数１１】
【００４５】また、出力伝送線路単位セグメント当たり
のインダクタンスＬD が数１２の様になる。
のインダクタンスＬD が数１２の様になる。
【００４６】
【数１２】
【００４７】もし増幅回路に形成されているそれぞれの
ＧａＡｓＦＥＴのドレイン・ソース間容量ＣDSにバラツ
キがあった場合、各々のバラクタダイオードのバイアス
電圧ＶD を自由に変えることによって、その容量ＣV を
変化させ、各々の出力伝送線路の単位セグメント当たり
のキャパシタンスＣO が同等の値になるようにする。
ＧａＡｓＦＥＴのドレイン・ソース間容量ＣDSにバラツ
キがあった場合、各々のバラクタダイオードのバイアス
電圧ＶD を自由に変えることによって、その容量ＣV を
変化させ、各々の出力伝送線路の単位セグメント当たり
のキャパシタンスＣO が同等の値になるようにする。
【００４８】
【発明の効果】本発明によれば、各々のバラクタダイオ
ードのバイアス電圧を変えるだけで、回路パラメータを
最適値に調整できるため、回路中のデバイスの特性にバ
ラツキがあったとしても、進行波型増幅回路の利得及び
動作帯域を容易に最大にすることができるという大きな
効果がある。
ードのバイアス電圧を変えるだけで、回路パラメータを
最適値に調整できるため、回路中のデバイスの特性にバ
ラツキがあったとしても、進行波型増幅回路の利得及び
動作帯域を容易に最大にすることができるという大きな
効果がある。
【図１】第１の発明の進行波型増幅回路の回路構成図で
ある。
ある。
【図２】第２の発明の進行波型増幅回路の回路構成図で
ある。
ある。
【図３】第３の発明の進行波型増幅回路の回路構成図で
ある。
ある。
【図４】第４の発明の進行波型増幅回路の回路構成図で
ある。
ある。
【図５】従来の進行波型増幅回路の回路構成図である。
１，１１ 伝送線路 ２ 信号入力端子 ３，１２ 終端回路 ５ ソース端子 ６ ゲート端子 ６６，７７ 隣合う伝送線路間の接続中点 ７ ドレイン端子 ８ ＧａＡｓＦＥＴ ３３ バラクタダイオード ９９ アース端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/60 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (4)
- 【請求項１】直列に接続されている（Ｎ＋１）個（但
し、Ｎは自然数）の伝送線路ＬＩ1 ，ＬＩ2 ，・・・，
ＬＩ(N+1) を有し、且つ上記伝送線路ＬＩ1 側の一端か
ら信号入力端子を導出していると共に、前記伝送線路Ｌ
Ｉ(N+1) 側の他端を所定のインピーダンスの第１の終端
回路に接続している入力伝送回路と、 直列に接続されている（Ｎ＋１）個の伝送線路ＬＯ1 ，
ＬＯ2 ，・・・，ＬＯ(N+1) を有し、且つ前記伝送線路
ＬＯ1側の一端を所定のインピーダンスの第２の終端回
路に接続していると共に、前記伝送線路ＬＯ(N+1) 側の
他端から信号出力端子を導出している出力伝送回路と、 ソース端子を共にアース端子に接続し、且つドレイン端
子を前記出力伝送回路の伝送線路ＬＯ1 及びＬＯ2 間の
接続中点、ＬＯ2 及びＬＯ3 間の接続中点、・・・、Ｌ
ＯN 及びＬＯ(N+1) 間の接続中点にそれぞれ接続してい
るＮ個のＧａＡｓＦＥＴ Ｑ1 ，Ｑ2 ，・・・，ＱN と
を有する進行波型増幅回路において、 前記ＧａＡｓＦＥＴ Ｑ1 ，Ｑ2 ，・・・，ＱN のゲー
ト端子と、前記入力伝送回路の伝送線路ＬＩ1 及びＬＩ
2 間の接続中点と、ＬＩ2 及びＬＩ3 間の接続中点と、
・・・、ＬＩN 及びＬＩ(N+1) 間の接続中点との間にＮ
個のバラクタダイオードＤ1 ，Ｄ2 ，・・・，ＤN をそ
れぞれ設けたことを特徴とする進行波型増幅回路。 - 【請求項２】直列に接続されている（Ｎ＋１）個（但
し、Ｎは自然数）の伝送線路ＬＩ1 ，ＬＩ2 ，・・・，
ＬＩ(N+1) を有し、且つ上記伝送線路ＬＩ1 側の一端か
ら信号入力端子を導出していると共に、前記伝送線路Ｌ
Ｉ(N+1) 側の他端を所定のインピーダンスの第１の終端
回路に接続している入力伝送回路と、 直列に接続されている（Ｎ＋１）個の伝送線路ＬＯ1 ，
ＬＯ2 ，・・・，ＬＯ(N+1) を有し、且つ前記伝送線路
ＬＯ1側の一端を所定のインピーダンスの第２の終端回
路に接続していると共に、前記伝送線路ＬＯ(N+1) 側の
他端から信号出力端子を導出している出力伝送回路と、 ソース端子を共にアース端子に接続し、且つゲート端子
を前記入力伝送回路の伝送線路ＬＩ1 及びＬＩ2 間の接
続中点、ＬＩ2 及びＬＩ3 間の接続中点、・・・、ＬＩ
N 及びＬＩ(N+1) 間の接続中点にそれぞれ接続し、更
に、ドレイン端子を前記出力伝送回路の伝送線路ＬＯ1
及びＬＯ2 間の接続中点、ＬＯ2 及びＬＯ3 間の接続中
点、・・・、ＬＯN 及びＬＯ(N+1) 間の接続中点にそれ
ぞれ接続しているＮ個のＧａＡｓＦＥＴ Ｑ1 ，Ｑ2 ，
・・・，ＱN とを有する進行波型増幅回路において、 前記入力伝送回路の伝送線路ＬＩ1 及びＬＩ2 間の接続
中点と、ＬＩ2 及びＬＩ3 間の接続中点と、・・・、Ｌ
ＩN 及びＬＩ(N+1) 間の接続中点と、アース端子との間
にＮ個のバラクタダイオードＤ1 ，Ｄ2 ，・・・，ＤN
をそれぞれ設けたことを特徴とする進行波型増幅回路。 - 【請求項３】直列に接続されている（Ｎ＋１）個（但
し、Ｎは自然数）の伝送線路ＬＩ1 ，ＬＩ2 ，・・・，
ＬＩ(N+1) を有し、且つ上記伝送線路ＬＩ1 側の一端か
ら信号入力端子を導出していると共に、前記伝送線路Ｌ
Ｉ(N+1) 側の他端を所定のインピーダンスの第１の終端
回路に接続している入力伝送回路と、 直列に接続されている（Ｎ＋１）個の伝送線路ＬＯ1 ，
ＬＯ2 ，・・・，ＬＯ(N+1) を有し、且つ前記伝送線路
ＬＯ1側の一端を所定のインピーダンスの第２の終端回
路に接続していると共に、前記伝送線路ＬＯ(N+1) 側の
他端から信号出力端子を導出している出力伝送回路と、 ソース端子を共にアース端子に接続し、且つゲート端子
を前記入力伝送回路の伝送線路ＬＩ1 及びＬＩ2 間の接
続中点、ＬＩ2 及びＬＩ3 間の接続中点、・・・、ＬＩ
N 及びＬＩ(N+1) 間の接続中点にそれぞれ接続している
Ｎ個のＧａＡｓＦＥＴ Ｑ1 ，Ｑ2 ，・・・，ＱN とを
有する進行波型増幅回路において、 前記ＧａＡｓＦＥＴ Ｑ1 ，Ｑ2 ，・・・，ＱN のドレ
イン端子と、前記出力伝送回路の伝送線路ＬＯ1 及びＬ
Ｏ2 間の接続中点と、ＬＯ2 及びＬＯ3 間の接続中点
と、・・・、ＬＯN 及びＬＯ(N+1) 間の接続中点との間
にＮ個のバラクタダイオードＤ1 ，Ｄ2 ，・・・，ＤN
をそれぞれ設けたことを特徴とする進行波型増幅回路。 - 【請求項４】直列に接続されている（Ｎ＋１）個（但
し、Ｎは自然数）の伝送線路ＬＩ1 ，ＬＩ2 ，・・・，
ＬＩ(N+1) を有し、且つ上記伝送線路ＬＩ1 側の一端か
ら信号入力端子を導出していると共に、前記伝送線路Ｌ
Ｉ(N+1) 側の他端を所定のインピーダンスの第１の終端
回路に接続している入力伝送回路と、 直列に接続されている（Ｎ＋１）個の伝送線路ＬＯ1 ，
ＬＯ2 ，・・・，ＬＯ(N+1) を有し、且つ前記伝送線路
ＬＯ1側の一端を所定のインピーダンスの第２の終端回
路に接続していると共に、前記伝送線路ＬＯ(N+1) 側の
他端から信号出力端子を導出している出力伝送回路と、 ソース端子を共にアース端子に接続し、且つゲート端子
を前記入力伝送回路の伝送線路ＬＩ1 及びＬＩ2 間の接
続中点、ＬＩ2 及びＬＩ3 間の接続中点、・・・、ＬＩ
N 及びＬＩ(N+1) 間の接続中点にそれぞれ接続し、更
に、ドレイン端子を前記出力伝送回路の伝送線路ＬＯ1
及びＬＯ2 間の接続中点、ＬＯ2 及びＬＯ3 間の接続中
点、・・・、ＬＯN 及びＬＯ(N+1) 間の接続中点にそれ
ぞれ接続しているＮ個のＧａＡｓＦＥＴ Ｑ1 ，Ｑ2 ，
・・・，ＱN とを有する進行波型増幅回路において、 前記出力伝送回路の伝送線路ＬＯ1 及びＬＯ2 間の接続
中点と、ＬＯ2 及びＬＯ3 間の接続中点と、・・・、Ｌ
ＯN 及びＬＯ(N+1) 間の接続中点と、アース端子との間
にＮ個のバラクタダイオードＤ1 ，Ｄ2 ，・・・，ＤN
をそれぞれ設けたことを特徴とする進行波型増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03298647A JP3111554B2 (ja) | 1991-11-14 | 1991-11-14 | 進行波型増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03298647A JP3111554B2 (ja) | 1991-11-14 | 1991-11-14 | 進行波型増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136641A JPH05136641A (ja) | 1993-06-01 |
| JP3111554B2 true JP3111554B2 (ja) | 2000-11-27 |
Family
ID=17862446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03298647A Expired - Lifetime JP3111554B2 (ja) | 1991-11-14 | 1991-11-14 | 進行波型増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3111554B2 (ja) |
Families Citing this family (5)
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|---|---|---|---|---|
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| JP4699204B2 (ja) * | 2005-12-28 | 2011-06-08 | 新日本無線株式会社 | 高周波増幅回路 |
| WO2007108103A1 (ja) * | 2006-03-20 | 2007-09-27 | Fujitsu Limited | アナログ回路 |
| US8170093B2 (en) | 2006-08-31 | 2012-05-01 | Nec Corporation | Equalizing filter circuit |
| WO2008132668A2 (en) * | 2007-05-01 | 2008-11-06 | Nxp B.V. | Tunable multi frequency bands filter device |
-
1991
- 1991-11-14 JP JP03298647A patent/JP3111554B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05136641A (ja) | 1993-06-01 |
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