JP2965581B2 - カウンタ用電流切換型回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、同期式カウンタ等のカウンタ用電流切換型
回路に関する。

［背景技術］ 従来の同期式カウンタ用電流切換型回路の単位回路と
してはCMOSを使用したものが使用されている。しかし、
この従来回路においては、その動作速度が遅いという欠
点がある。

そこで、同期式カウンタ用電流切換型回路の動作を高
速化するには、そのカウンタの単位回路として、第３図
に示す電流切換型回路が考えられる。

なお、同期式カウンタには、使用するビット数（カウ
ント可能なビット数）に応じて複数の回路が設けられ、
この複数の回路のうち、共通する部分を抜き出したもの
が、第３図に示す単位回路である。

また、レファレンス電圧V1、V2は、Ｈ信号のレベルと
Ｌ信号のレベルとのほぼ中間のレベルであって、レファ
レンス電圧V1がレファレンス電圧V2よりも少し高くなっ
ている。初期設定値信号S1は、Ｑ信号を強制的に設定す
る信号であり、反転制限信号S2は、次のクロックでＱ信
号を反転するか否かを決める信号であり、初期設定制御
信号S3は、初期値に設定するか否かを制限する信号であ
る。信号S3は、上記各ビットに共通であるが、信号S2
は、ビットが変るとその信号内容が変わる信号である。
つまり単位回路は共通であるが、信号S2の内容を変える
ことによって、何ビット目の単位回路として使用するか
が定まる。

第３図に示す回路は、データ入力端子Ｊ、Ｋと出力端
子Ｑとを有するマスタースレーブJKDFFが設けられたカ
ウンタ用電流切換型回路であって、第１負荷p1の一端で
ある第１端子n1に第１、第３トランジスタt1、t3の両コ
レクタが接続され、第２負荷p2の一端である第２端子n2
に第２、第４トランジスタt2、t4の両コレクタが接続さ
れ、上記第１、第２トランジスタt1、t2の両エミッタと
第５トランジスタt5のコレクタとが接続され、上記第
３、第４トランジスタt3、t4の両エミッタと第６トラン
ジスタt6のコレクタとが接続され、第５、第６トランジ
スタt5、t6の両エミッタと定電流回路J1の一端とが接続
されている。

また、第３負荷p3の一端である第３端子n3に第７、第
９トランジスタt7、t9の両コレクタが接続され、第４負
荷p4の一端である第４端子n4に第８、第10トランジスタ
t8、t10の両コレクタが接続され、上記第７、第８トラ
ンジスタt7、t8の両エミッタと第11トランジスタt11の
コレクタとが接続され、上記第９、第10トランジスタt
9、t10の両エミッタと第12トランジスタt12のコレクタ
とが接続され、第11、第12トランジスタt11、t12の両エ
ミッタと定電流回路J2の一端とが接続されている。

さらに、トランジスタt2、t7の各ベースに初期値設定
値信号S1が入力され、トランジスタt4、t10の各ベース
に反転制限信号S2が入力され、トランジスタt6、t12の
各ベースに初期設定制御信号S3が入力されている。ま
た、トランジスタt1、t3、t8、t9の各ベースに第１リフ
ァレンス電圧V1が供給され、トランジスタt5、t11の各
ベースに第２リファレンス電圧V2が供給されている。

ところで、入力端子Ｊ、Ｋの信号をそれぞれ、SJ、SK
とし、Ｎ番目のクロックにおけるＱ、の信号をそれぞ
れ、SQ（Ｎ）、▲▼（Ｎ）とし、Ｎ−１番目のクロ
ックにおけるＱ、信号をそれぞれSQ（Ｎ−１）、▲
▼（Ｎ−１）とすると、次の式が成立する。

SQ（Ｎ）＝{SJ・（Ｎ−１）}＋{▲▼・Ｑ（Ｎ−
１）} …（１） ▲▼（Ｎ）＝▲▼（Ｎ） …（２） また、S1、S2、S3を用いてSJ、SQを示すと、次のよう
になる。

SJ＝（S1＋S3）・（S2＋▲▼） …（３） SK＝（▲▼＋S3）・（S2＋▲▼） …（４） ［発明が解決しようとする課題］ 第３図に示す例においては、信号S1、S3を、それぞ
れ、２つのトランジスタに入力させる必要があり（ファ
ンイン数が多く）、信号S1、S3の負荷が大きく、したが
って、動作速度が遅いという問題がある。

また、第３図に示す例においては、２段シリーズゲー
トを用いており、２回路（定電流源を２つ有する回路）
とJKDFFを用いてカウンタの基本回路を構成しており、
カウンタの単位回路における回路数が多いという問題が
ある。

本発明は、より高速に動作することができ、しかも回
路数の少ないカウンタ用電流切換型回路を提供すること
を目的とするものである。

［課題を解決する手段］ 本発明は、データ入力端子Ｉとデータ出力端子Ｑとを
有する電流切換型マスタースレーブDFFが設けられ、上
記データ入力端子Ｉに入力された信号が１クロック経過
後に上記出力端子Ｑに出力されるカウンタ用電流切換型
回路であって、上記データ出力端子Ｑに強制的に設定さ
れる初期設定値信号（第１信号）が第１トランジスタの
ベースに入力され、上記データ出力端子Ｑの信号を反転
するか否かを決める反転制限信号（第２信号）が第３、
第５トランジスタの各ベースに入力され、上記データ出
力端子Ｑの信号を初期値に設定するか否かを制御する初
期設定制御信号（第３信号）が第10トランジスタのベー
スに入力され、第１レファレンス電圧が第２、第４、第
６トランジスタの各ベースに供給され、第２レファレン
ス電圧が第９トランジスタのベースに供給され、第３レ
ファレンス電圧が第７トランジスタのベースに供給さ
れ、第２端子の信号が上記データ入力端子Ｉに供給さ
れ、上記データ出力端子Ｑの信号が第８トランジスタに
供給されているものである。

［作用］ 本発明は、信号S1、S3をそれぞれ、１つのトランジス
タに入力させればよく、信号S1、S3の負荷が軽く、した
がって動作速度が速く、また、定電流源を１つ設ければ
よいので、カウンタの単位回路における回路数が少な
い。

［実施例］ 第１図は、本発明の一実施例を示す回路図である。

この実施例は、同期式カウンタ用電流切換回路の一例
を示す図であり、第１負荷P1と、第２負荷P2と、トラン
ジスタT1〜T10と、定電流回路J1と、電流切換型マスタ
ースレーブDFFと、レベルシフト回路LV1、LV2とが設け
られている。

なお、上記実施例であるカウンタ用電流切換型回路
は、各種カウンタを構成する単位回路（単位ユニット）
である。

電流切換型マスタースレーブDFFは、データ入力端子
Ｉとデータ出力端子Ｑとを有し、上記データ入力端子Ｉ
に入力された信号が１クロック経過後に上記出力端子Ｑ
に出力される。

第１負荷P1の一端である第１端子N1に第１、第２、第
３トランジスタT1、T2、T3の各コレクタが接続され、第
２負荷P1の一端である第２端子N2に第４、第５、第６ト
ランジスタT4、T5、T6の各コレクタが接続されている。

第１、第４トランジスタT1、T4の両エミッタと第７ト
ランジスタT7のコレクタとが接続され、第２、第５トラ
ンジスタT2、T5の両エミッタと第８トランジスタT8のコ
レクタとが接続され、第３、第６トランジスタT3、T6の
両エミッタと第９トランジスタT9のコレクタとが接続さ
れている。また、第８、第９トランジスタT8、T9の両エ
ミッタと第10トランジスタT10のコレクタとが接続さ
れ、第７、第10トランジスタT7、T10の両エミッタと定
電流源J1の一端とが接続されている。

さらに、初期設定値信号（第１信号）S1が第１トラン
ジスタT1のベースに入力され、反転制限信号（第２信
号）S2が第３、第５トランジスタT3、T5の両ベースに入
力され、初期設定制御信号（第３信号）S3が第10トラン
ジスタT10のベースに入力されている。

なお、信号S1〜S3については、第３図の場合と同じで
ある。つまり、初期設定値信号S1は、Ｑ信号を強制的に
設定する信号であり、反転制限信号S2は、次のクロック
でＱ信号を反転するか否かを決める信号であり、初期設
定制御信号S3は、初期値に設定するか否かを制御する信
号である。信号S3は、各ビットに共通（カウンタを構成
する単位回路に共通）であるが、信号S2は、ビットが変
ると（カウンタを構成する単位回路が変ると）その信号
内容が変わる信号である。つまり単位回路は共通である
が、信号S2の内容を変えることによって、何ビット目の
単位回路として使用するかが定まる。

また、第１レファレンス電圧V1が第２、第４、第６ト
ランジスタT2、T4、T6の各ベースに供給され、第２レフ
ァレンス電圧V2が第９トランジスタT9のベースに供給さ
れ、第３レファレンス電圧V3が第７トランジスタT7のベ
ースに供給されている。

第２端子N2の信号が、第１レベルシフト回路LV1を介
して、データ入力端子Ｉに供給され、データ出力端子Ｑ
の信号が、第２レベルシフト回路LV2を介して、第８ト
ランジスタT8に供給されている。

次に、上記実施例の動作について説明する。

上記実施例において、データ入力端子Ｉの入力信号を
SIとし、信号S1、S2、S3とＱ（Ｎ−１）とを用いると、
信号SIは次のようになる。

SI＝（SI・▲▼）＋［｛▲▼・Ｑ（Ｎ−１）｝＋｛S2・（Ｎ−
１）｝］・S3 …（５） また、信号SIは１クロック後に、データ出力端子Ｑに
出力されるので、Ｎ番目のクロックにおける出力端子Ｑ
の出力信号SQ（Ｎ）は、次の（６）式で表される。

SQ（Ｎ）＝(S1・▲▼)＋{（▲▼・Ｑ（Ｎ−１）}＋{S2・（Ｎ−
１））}・S3 …（６） ここで上記（６）式は、（１）式に、（３）式と
（４）式とを代入したものである。したがって、上記実
施例の回路は、第３図に示す回路と同一論理を実現した
ことになる。

ところで、第３図に示す回路におけるJKDFFの機能の
一部と２つの回路とで得られた論理を、上記実施例にお
いては、１つの回路で実現している。つまり、上記実施
例においては、定電流回路J1を１つ設けるだけでよい。

また第３図に示す回路においては、信号S1,S3を２つ
のトランジスタに入力する必要があるが、上記実施例に
おいては、信号S1、S3を１つのトランジスタに入力する
だけでよい。したがって、上記実施例においては、ファ
ンイン数が低減することになり、信号S1、S3の負荷を低
減することができ、より高速動作が可能になる。

また、上記実施例において、複数のトランジスタが差
動対を構成している。つまり、トランジスタT1とT4、ト
ランジスタT2とT5、トランジスタT3とT6、トランジスタ
T7とT10、トランジスタT8とT9とでそれぞれ差動対を構
成している。そして、差動対の一方のトランジスタのベ
ースにレファレンス電圧V1、V2、V3が印加されている。
そして、これらのレファレンス電圧が印加されるベース
を有するトランジスタの差動対である相手のトランジス
タのベースに印加される信号の反転信号を、上記レファ
レンス電圧として使用すれば、高速動作することができ
る。つまり、上記のように、差動対である相手のトラン
ジスタの全てのベースに印加される信号の反転信号を、
レファレンス電圧として使用したとき（全ての入力をそ
れぞれコンプリメンタリな信号で入力したとき）に、回
路のゲインが２倍になるので、論理振幅を半分に低減で
き、したがって、さらに高速動作することができる。な
お、上記のように、差動対である相手のトランジスタの
全てのベースに印加される信号の反転信号を、レファレ
ンス電圧として使用することを、両相駆動と呼ぶ。

上記実施例の場合、トランジスタT2のベースに、その
差動対を成す相手のトランジスタT5のベースに印加され
る信号S2の反転信号（コンプリメンタリな信号）を入力
し、他のトランジスタT4、T6、T7、T9の各ベースについ
ても同様に、そのコンプリメンタリな信号を差動対のト
ランジスタのベースに入力すると、最も高速度で動作す
る。なお、上記トランジスタT2、T4、T6、T7、T9のうち
で、少なくともその１つのトランジスタにコンプリメン
タリな信号を入力すればよい。

第２図は、本発明の他の実施例を示す回路図である。

第２図に示す回路は、レベルシフト回路LV1、LV2の代
りに、それぞれレベルシフト回路LV3、LV4を採用したも
のである。

第１図に示す実施例におけるレベルシフト回路LV1
は、ダイオード２つ分の信号レベルを下げたものである
が、レベルシフト回路LV3は、ダイオード１つ分のみの
信号レベルを下げたものである。レベルシフト回路LV3
において、ダイオード１つ分のみの信号レベルを下げる
ことによって、第２図左側の回路部分のレベルを調整す
る必要があり、このために、レベルシフト回路LV3の出
力信号が、トランジスタT3、T5のベースに供給され、ト
ランジスタT8のベースには信号S2が入力される。

上記レベル調整以外の点は、第１図の実施例と同じで
ある。

第２図に示す実施例において、Ｎ番目のクロックにお
けるデータ出力端子Ｑの出力信号SQ（Ｎ）は、（７）式
に示すようになる。

SQ（Ｎ）＝（S1・▲▼）＋[{S2・（Ｎ−１）}＋{S2・（Ｎ−１）}]・S3 …（７） この（７）式は、第１図に示す実施例における（６）
式と同じであり、したがって、第２図に示す実施例にお
いても、第１図に示す実施例と同一の論理を実現したこ
とになる。

なお、第２図の実施例においても、コンプリメンタリ
な信号をその差動対を成す相手のトランジスタのベース
に印加すれば高速動作する点については、第１図の実施
例と同様に説明することができる。

なお、上記２つの実施例において、レベルシフト回路
LV1、LV2、LV3、LV4は、電位レベルを調整するために用
いるので、電位レベルに応じて取外してもよく、この場
合にはその間を直結する。

さらに、トランジスタの代りに、FETを用いて、ベー
スをゲート、コレクタをドレイン、エミッタをソースに
それぞれ置換えて上記のように接続しても、上記と同様
の動作が可能である。

上記実施例は、同期式カウンタ用電流切換型回路につ
いての説明であるが、同期式に限らず、他のカウンタ用
電流切換型回路としても上記実施例を使用することがで
きる。

［発明の効果］ 本発明によれば、動作速度が速く、また、カウンタの
単位回路における回路数が少ないという効果を奏する。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図である。 第２図は、本発明の他の実施例を示す回路図である。 第３図は、トランジスタの論理回路で構成した同期式カ
ウンタ用電流切換型回路の一例を示す図である。 T1〜T10……トランジスタ、 S1……初期設定値信号、 S2……反転制御信号、 S3……初期設定制御信号、 V1、V2、V3……レファレンス電圧、 LV1〜LV4……レベルシフト回路。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】データ入力端子Ｉとカウンタとしてのデー
   タ出力端子Ｑとを有する電流切換型マスタースレーブDF
   Fが設けられ、上記データ入力端子Ｉに入力された信号
   が１クロック経過後に上記データ出力端子Ｑに出力され
   るカウンタ用電流切換型回路であって、 第１負荷の一端である第１端子に第１、第２、第３トラ
   ンジスタの各コレクタが接続され、 第２負荷の一端である第２端子に第４、第５、第６トラ
   ンジスタの各コレクタが接続され、 上記第１、第４トランジスタの各エミッタと第７トラン
   ジスタのコレクタとが接続され、 上記第２、第５トランジスタの各エミッタと第８トラン
   ジスタのコレクタとが接続され、 上記第３、第６トランジスタの各エミッタと第９トラン
   ジスタのコレクタとが接続され、 上記第８、第９トランジスタの各エミッタと第10トラン
   ジスタのコレクタとが接続され、 上記第７、第10トランジスタの各エミッタと定電流源の
   一端とが接続され、上記データ出力端子Ｑに強制的に設
   定される初期設定値信号が上記第１トランジスタのベー
   スに入力され、上記データ出力端子Ｑの信号を反転する
   か否かを決める反転制限信号が上記第３、第５トランジ
   スタの各ベースに入力され、上記データ出力端子Ｑの信
   号を初期値に設定するか否かを制御する初期設定制御信
   号が上記第10トランジスタのベースに入力され、 所定の第１レファレンス電圧が上記第２、第４、第６ト
   ランジスタの各ベースに供給され、所定の第２レファレ
   ンス電圧が上記第９トランジスタのベースに供給され、
   所定の第３レファレンス電圧が上記第７トランジスタの
   ベースに供給され、 上記第２端子の信号が、第１レベルシフト回路を介し
   て、または直接に、上記データ入力端子Ｉに供給され、
   上記データ出力端子Ｑの出力が、第２レベルシフト回路
   を介して、または直接、第８トランジスタのベースに供
   給されていることを特徴とするカウンタ用電流切換型回
   路。
2. 【請求項２】データ入力端子Ｉとカウンタとしてのデー
   タ出力端子Ｑとを有する電流切換型マスタースレーブDF
   Fが設けられ、上記データ入力端子Ｉに入力された信号
   が１クロック経過後に上記データ出力端子Ｑに出力され
   るカウンタ用電流切換型回路であって、 第１負荷の一端である第１端子に第１、第２、第３トラ
   ンジスタの各コレクタが接続され、 第２負荷の一端である第２端子に第４、第５、第６トラ
   ンジスタの各コレクタが接続され、 上記第１、第４トランジスタの各エミッタと第７トラン
   ジスタのコレクタとが接続され、 上記第２、第５トランジスタの各エミッタと第８トラン
   ジスタのコレクタとが接続され、 上記第３、第６トランジスタの各エミッタと第９トラン
   ジスタのコレクタとが接続され、 上記第８、第９トランジスタの各エミッタと第10トラン
   ジスタのコレクタとが接続され、 上記第７、第10トランジスタの各エミッタと定電流源の
   一端とが接続され、上記データ出力端子Ｑに強制的に設
   定される初期設定値信号が上記第１トランジスタのベー
   スに入力され、上記データ出力端子Ｑの信号を反転する
   か否かを決める反転制限信号が上記第８トランジスタの
   ベースに入力され、上記データ出力端子Ｑの信号を初期
   値に設定するか否かを制御する初期設定制御信号が上記
   第10トランジスタのベースに入力され、 所定の第１レファレンス電圧が上記第２、第４、第６ト
   ランジスタの各ベースに供給され、所定の第２レファレ
   ンス電圧が上記第９トランジスタのベースに供給され、
   所定の第３レファレンス電圧が上記第７トランジスタの
   ベースに供給され、 上記第２端子の信号が、第１レベルシフト回路を介し
   て、または直接に、上記データ入力端子Ｉに供給され、
   上記データ出力端子Ｑの出力が、第２レベルシフト回路
   を介して、または直接、上記第３、第５トランジスタの
   各ベースに供給されていることを特徴とするカウンタ用
   電流切換型回路。