JP2965581B2 - カウンタ用電流切換型回路 - Google Patents
カウンタ用電流切換型回路Info
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は、同期式カウンタ等のカウンタ用電流切換型
回路に関する。
回路に関する。
[背景技術] 従来の同期式カウンタ用電流切換型回路の単位回路と
してはCMOSを使用したものが使用されている。しかし、
この従来回路においては、その動作速度が遅いという欠
点がある。
してはCMOSを使用したものが使用されている。しかし、
この従来回路においては、その動作速度が遅いという欠
点がある。
そこで、同期式カウンタ用電流切換型回路の動作を高
速化するには、そのカウンタの単位回路として、第3図
に示す電流切換型回路が考えられる。
速化するには、そのカウンタの単位回路として、第3図
に示す電流切換型回路が考えられる。
なお、同期式カウンタには、使用するビット数(カウ
ント可能なビット数)に応じて複数の回路が設けられ、
この複数の回路のうち、共通する部分を抜き出したもの
が、第3図に示す単位回路である。
ント可能なビット数)に応じて複数の回路が設けられ、
この複数の回路のうち、共通する部分を抜き出したもの
が、第3図に示す単位回路である。
また、レファレンス電圧V1、V2は、H信号のレベルと
L信号のレベルとのほぼ中間のレベルであって、レファ
レンス電圧V1がレファレンス電圧V2よりも少し高くなっ
ている。初期設定値信号S1は、Q信号を強制的に設定す
る信号であり、反転制限信号S2は、次のクロックでQ信
号を反転するか否かを決める信号であり、初期設定制御
信号S3は、初期値に設定するか否かを制限する信号であ
る。信号S3は、上記各ビットに共通であるが、信号S2
は、ビットが変るとその信号内容が変わる信号である。
つまり単位回路は共通であるが、信号S2の内容を変える
ことによって、何ビット目の単位回路として使用するか
が定まる。
L信号のレベルとのほぼ中間のレベルであって、レファ
レンス電圧V1がレファレンス電圧V2よりも少し高くなっ
ている。初期設定値信号S1は、Q信号を強制的に設定す
る信号であり、反転制限信号S2は、次のクロックでQ信
号を反転するか否かを決める信号であり、初期設定制御
信号S3は、初期値に設定するか否かを制限する信号であ
る。信号S3は、上記各ビットに共通であるが、信号S2
は、ビットが変るとその信号内容が変わる信号である。
つまり単位回路は共通であるが、信号S2の内容を変える
ことによって、何ビット目の単位回路として使用するか
が定まる。
第3図に示す回路は、データ入力端子J、Kと出力端
子Qとを有するマスタースレーブJKDFFが設けられたカ
ウンタ用電流切換型回路であって、第1負荷p1の一端で
ある第1端子n1に第1、第3トランジスタt1、t3の両コ
レクタが接続され、第2負荷p2の一端である第2端子n2
に第2、第4トランジスタt2、t4の両コレクタが接続さ
れ、上記第1、第2トランジスタt1、t2の両エミッタと
第5トランジスタt5のコレクタとが接続され、上記第
3、第4トランジスタt3、t4の両エミッタと第6トラン
ジスタt6のコレクタとが接続され、第5、第6トランジ
スタt5、t6の両エミッタと定電流回路J1の一端とが接続
されている。
子Qとを有するマスタースレーブJKDFFが設けられたカ
ウンタ用電流切換型回路であって、第1負荷p1の一端で
ある第1端子n1に第1、第3トランジスタt1、t3の両コ
レクタが接続され、第2負荷p2の一端である第2端子n2
に第2、第4トランジスタt2、t4の両コレクタが接続さ
れ、上記第1、第2トランジスタt1、t2の両エミッタと
第5トランジスタt5のコレクタとが接続され、上記第
3、第4トランジスタt3、t4の両エミッタと第6トラン
ジスタt6のコレクタとが接続され、第5、第6トランジ
スタt5、t6の両エミッタと定電流回路J1の一端とが接続
されている。
また、第3負荷p3の一端である第3端子n3に第7、第
9トランジスタt7、t9の両コレクタが接続され、第4負
荷p4の一端である第4端子n4に第8、第10トランジスタ
t8、t10の両コレクタが接続され、上記第7、第8トラ
ンジスタt7、t8の両エミッタと第11トランジスタt11の
コレクタとが接続され、上記第9、第10トランジスタt
9、t10の両エミッタと第12トランジスタt12のコレクタ
とが接続され、第11、第12トランジスタt11、t12の両エ
ミッタと定電流回路J2の一端とが接続されている。
9トランジスタt7、t9の両コレクタが接続され、第4負
荷p4の一端である第4端子n4に第8、第10トランジスタ
t8、t10の両コレクタが接続され、上記第7、第8トラ
ンジスタt7、t8の両エミッタと第11トランジスタt11の
コレクタとが接続され、上記第9、第10トランジスタt
9、t10の両エミッタと第12トランジスタt12のコレクタ
とが接続され、第11、第12トランジスタt11、t12の両エ
ミッタと定電流回路J2の一端とが接続されている。
さらに、トランジスタt2、t7の各ベースに初期値設定
値信号S1が入力され、トランジスタt4、t10の各ベース
に反転制限信号S2が入力され、トランジスタt6、t12の
各ベースに初期設定制御信号S3が入力されている。ま
た、トランジスタt1、t3、t8、t9の各ベースに第1リフ
ァレンス電圧V1が供給され、トランジスタt5、t11の各
ベースに第2リファレンス電圧V2が供給されている。
値信号S1が入力され、トランジスタt4、t10の各ベース
に反転制限信号S2が入力され、トランジスタt6、t12の
各ベースに初期設定制御信号S3が入力されている。ま
た、トランジスタt1、t3、t8、t9の各ベースに第1リフ
ァレンス電圧V1が供給され、トランジスタt5、t11の各
ベースに第2リファレンス電圧V2が供給されている。
ところで、入力端子J、Kの信号をそれぞれ、SJ、SK
とし、N番目のクロックにおけるQ、の信号をそれぞ
れ、SQ(N)、▲▼(N)とし、N−1番目のクロ
ックにおけるQ、信号をそれぞれSQ(N−1)、▲
▼(N−1)とすると、次の式が成立する。
とし、N番目のクロックにおけるQ、の信号をそれぞ
れ、SQ(N)、▲▼(N)とし、N−1番目のクロ
ックにおけるQ、信号をそれぞれSQ(N−1)、▲
▼(N−1)とすると、次の式が成立する。
SQ(N)={SJ・(N−1)}+{▲▼・Q(N−
1)} …(1) ▲▼(N)=▲▼(N) …(2) また、S1、S2、S3を用いてSJ、SQを示すと、次のよう
になる。
1)} …(1) ▲▼(N)=▲▼(N) …(2) また、S1、S2、S3を用いてSJ、SQを示すと、次のよう
になる。
SJ=(S1+S3)・(S2+▲▼) …(3) SK=(▲▼+S3)・(S2+▲▼) …(4) [発明が解決しようとする課題] 第3図に示す例においては、信号S1、S3を、それぞ
れ、2つのトランジスタに入力させる必要があり(ファ
ンイン数が多く)、信号S1、S3の負荷が大きく、したが
って、動作速度が遅いという問題がある。
れ、2つのトランジスタに入力させる必要があり(ファ
ンイン数が多く)、信号S1、S3の負荷が大きく、したが
って、動作速度が遅いという問題がある。
また、第3図に示す例においては、2段シリーズゲー
トを用いており、2回路(定電流源を2つ有する回路)
とJKDFFを用いてカウンタの基本回路を構成しており、
カウンタの単位回路における回路数が多いという問題が
ある。
トを用いており、2回路(定電流源を2つ有する回路)
とJKDFFを用いてカウンタの基本回路を構成しており、
カウンタの単位回路における回路数が多いという問題が
ある。
本発明は、より高速に動作することができ、しかも回
路数の少ないカウンタ用電流切換型回路を提供すること
を目的とするものである。
路数の少ないカウンタ用電流切換型回路を提供すること
を目的とするものである。
[課題を解決する手段] 本発明は、データ入力端子Iとデータ出力端子Qとを
有する電流切換型マスタースレーブDFFが設けられ、上
記データ入力端子Iに入力された信号が1クロック経過
後に上記出力端子Qに出力されるカウンタ用電流切換型
回路であって、上記データ出力端子Qに強制的に設定さ
れる初期設定値信号(第1信号)が第1トランジスタの
ベースに入力され、上記データ出力端子Qの信号を反転
するか否かを決める反転制限信号(第2信号)が第3、
第5トランジスタの各ベースに入力され、上記データ出
力端子Qの信号を初期値に設定するか否かを制御する初
期設定制御信号(第3信号)が第10トランジスタのベー
スに入力され、第1レファレンス電圧が第2、第4、第
6トランジスタの各ベースに供給され、第2レファレン
ス電圧が第9トランジスタのベースに供給され、第3レ
ファレンス電圧が第7トランジスタのベースに供給さ
れ、第2端子の信号が上記データ入力端子Iに供給さ
れ、上記データ出力端子Qの信号が第8トランジスタに
供給されているものである。
有する電流切換型マスタースレーブDFFが設けられ、上
記データ入力端子Iに入力された信号が1クロック経過
後に上記出力端子Qに出力されるカウンタ用電流切換型
回路であって、上記データ出力端子Qに強制的に設定さ
れる初期設定値信号(第1信号)が第1トランジスタの
ベースに入力され、上記データ出力端子Qの信号を反転
するか否かを決める反転制限信号(第2信号)が第3、
第5トランジスタの各ベースに入力され、上記データ出
力端子Qの信号を初期値に設定するか否かを制御する初
期設定制御信号(第3信号)が第10トランジスタのベー
スに入力され、第1レファレンス電圧が第2、第4、第
6トランジスタの各ベースに供給され、第2レファレン
ス電圧が第9トランジスタのベースに供給され、第3レ
ファレンス電圧が第7トランジスタのベースに供給さ
れ、第2端子の信号が上記データ入力端子Iに供給さ
れ、上記データ出力端子Qの信号が第8トランジスタに
供給されているものである。
[作用] 本発明は、信号S1、S3をそれぞれ、1つのトランジス
タに入力させればよく、信号S1、S3の負荷が軽く、した
がって動作速度が速く、また、定電流源を1つ設ければ
よいので、カウンタの単位回路における回路数が少な
い。
タに入力させればよく、信号S1、S3の負荷が軽く、した
がって動作速度が速く、また、定電流源を1つ設ければ
よいので、カウンタの単位回路における回路数が少な
い。
[実施例] 第1図は、本発明の一実施例を示す回路図である。
この実施例は、同期式カウンタ用電流切換回路の一例
を示す図であり、第1負荷P1と、第2負荷P2と、トラン
ジスタT1〜T10と、定電流回路J1と、電流切換型マスタ
ースレーブDFFと、レベルシフト回路LV1、LV2とが設け
られている。
を示す図であり、第1負荷P1と、第2負荷P2と、トラン
ジスタT1〜T10と、定電流回路J1と、電流切換型マスタ
ースレーブDFFと、レベルシフト回路LV1、LV2とが設け
られている。
なお、上記実施例であるカウンタ用電流切換型回路
は、各種カウンタを構成する単位回路(単位ユニット)
である。
は、各種カウンタを構成する単位回路(単位ユニット)
である。
電流切換型マスタースレーブDFFは、データ入力端子
Iとデータ出力端子Qとを有し、上記データ入力端子I
に入力された信号が1クロック経過後に上記出力端子Q
に出力される。
Iとデータ出力端子Qとを有し、上記データ入力端子I
に入力された信号が1クロック経過後に上記出力端子Q
に出力される。
第1負荷P1の一端である第1端子N1に第1、第2、第
3トランジスタT1、T2、T3の各コレクタが接続され、第
2負荷P1の一端である第2端子N2に第4、第5、第6ト
ランジスタT4、T5、T6の各コレクタが接続されている。
3トランジスタT1、T2、T3の各コレクタが接続され、第
2負荷P1の一端である第2端子N2に第4、第5、第6ト
ランジスタT4、T5、T6の各コレクタが接続されている。
第1、第4トランジスタT1、T4の両エミッタと第7ト
ランジスタT7のコレクタとが接続され、第2、第5トラ
ンジスタT2、T5の両エミッタと第8トランジスタT8のコ
レクタとが接続され、第3、第6トランジスタT3、T6の
両エミッタと第9トランジスタT9のコレクタとが接続さ
れている。また、第8、第9トランジスタT8、T9の両エ
ミッタと第10トランジスタT10のコレクタとが接続さ
れ、第7、第10トランジスタT7、T10の両エミッタと定
電流源J1の一端とが接続されている。
ランジスタT7のコレクタとが接続され、第2、第5トラ
ンジスタT2、T5の両エミッタと第8トランジスタT8のコ
レクタとが接続され、第3、第6トランジスタT3、T6の
両エミッタと第9トランジスタT9のコレクタとが接続さ
れている。また、第8、第9トランジスタT8、T9の両エ
ミッタと第10トランジスタT10のコレクタとが接続さ
れ、第7、第10トランジスタT7、T10の両エミッタと定
電流源J1の一端とが接続されている。
さらに、初期設定値信号(第1信号)S1が第1トラン
ジスタT1のベースに入力され、反転制限信号(第2信
号)S2が第3、第5トランジスタT3、T5の両ベースに入
力され、初期設定制御信号(第3信号)S3が第10トラン
ジスタT10のベースに入力されている。
ジスタT1のベースに入力され、反転制限信号(第2信
号)S2が第3、第5トランジスタT3、T5の両ベースに入
力され、初期設定制御信号(第3信号)S3が第10トラン
ジスタT10のベースに入力されている。
なお、信号S1〜S3については、第3図の場合と同じで
ある。つまり、初期設定値信号S1は、Q信号を強制的に
設定する信号であり、反転制限信号S2は、次のクロック
でQ信号を反転するか否かを決める信号であり、初期設
定制御信号S3は、初期値に設定するか否かを制御する信
号である。信号S3は、各ビットに共通(カウンタを構成
する単位回路に共通)であるが、信号S2は、ビットが変
ると(カウンタを構成する単位回路が変ると)その信号
内容が変わる信号である。つまり単位回路は共通である
が、信号S2の内容を変えることによって、何ビット目の
単位回路として使用するかが定まる。
ある。つまり、初期設定値信号S1は、Q信号を強制的に
設定する信号であり、反転制限信号S2は、次のクロック
でQ信号を反転するか否かを決める信号であり、初期設
定制御信号S3は、初期値に設定するか否かを制御する信
号である。信号S3は、各ビットに共通(カウンタを構成
する単位回路に共通)であるが、信号S2は、ビットが変
ると(カウンタを構成する単位回路が変ると)その信号
内容が変わる信号である。つまり単位回路は共通である
が、信号S2の内容を変えることによって、何ビット目の
単位回路として使用するかが定まる。
また、第1レファレンス電圧V1が第2、第4、第6ト
ランジスタT2、T4、T6の各ベースに供給され、第2レフ
ァレンス電圧V2が第9トランジスタT9のベースに供給さ
れ、第3レファレンス電圧V3が第7トランジスタT7のベ
ースに供給されている。
ランジスタT2、T4、T6の各ベースに供給され、第2レフ
ァレンス電圧V2が第9トランジスタT9のベースに供給さ
れ、第3レファレンス電圧V3が第7トランジスタT7のベ
ースに供給されている。
第2端子N2の信号が、第1レベルシフト回路LV1を介
して、データ入力端子Iに供給され、データ出力端子Q
の信号が、第2レベルシフト回路LV2を介して、第8ト
ランジスタT8に供給されている。
して、データ入力端子Iに供給され、データ出力端子Q
の信号が、第2レベルシフト回路LV2を介して、第8ト
ランジスタT8に供給されている。
次に、上記実施例の動作について説明する。
上記実施例において、データ入力端子Iの入力信号を
SIとし、信号S1、S2、S3とQ(N−1)とを用いると、
信号SIは次のようになる。
SIとし、信号S1、S2、S3とQ(N−1)とを用いると、
信号SIは次のようになる。
SI=(SI・▲▼)+[{▲▼・Q(N−1)}+{S2・(N−
1)}]・S3 …(5) また、信号SIは1クロック後に、データ出力端子Qに
出力されるので、N番目のクロックにおける出力端子Q
の出力信号SQ(N)は、次の(6)式で表される。
1)}]・S3 …(5) また、信号SIは1クロック後に、データ出力端子Qに
出力されるので、N番目のクロックにおける出力端子Q
の出力信号SQ(N)は、次の(6)式で表される。
SQ(N)=(S1・▲▼)+{(▲▼・Q(N−1)}+{S2・(N−
1))}・S3 …(6) ここで上記(6)式は、(1)式に、(3)式と
(4)式とを代入したものである。したがって、上記実
施例の回路は、第3図に示す回路と同一論理を実現した
ことになる。
1))}・S3 …(6) ここで上記(6)式は、(1)式に、(3)式と
(4)式とを代入したものである。したがって、上記実
施例の回路は、第3図に示す回路と同一論理を実現した
ことになる。
ところで、第3図に示す回路におけるJKDFFの機能の
一部と2つの回路とで得られた論理を、上記実施例にお
いては、1つの回路で実現している。つまり、上記実施
例においては、定電流回路J1を1つ設けるだけでよい。
一部と2つの回路とで得られた論理を、上記実施例にお
いては、1つの回路で実現している。つまり、上記実施
例においては、定電流回路J1を1つ設けるだけでよい。
また第3図に示す回路においては、信号S1,S3を2つ
のトランジスタに入力する必要があるが、上記実施例に
おいては、信号S1、S3を1つのトランジスタに入力する
だけでよい。したがって、上記実施例においては、ファ
ンイン数が低減することになり、信号S1、S3の負荷を低
減することができ、より高速動作が可能になる。
のトランジスタに入力する必要があるが、上記実施例に
おいては、信号S1、S3を1つのトランジスタに入力する
だけでよい。したがって、上記実施例においては、ファ
ンイン数が低減することになり、信号S1、S3の負荷を低
減することができ、より高速動作が可能になる。
また、上記実施例において、複数のトランジスタが差
動対を構成している。つまり、トランジスタT1とT4、ト
ランジスタT2とT5、トランジスタT3とT6、トランジスタ
T7とT10、トランジスタT8とT9とでそれぞれ差動対を構
成している。そして、差動対の一方のトランジスタのベ
ースにレファレンス電圧V1、V2、V3が印加されている。
そして、これらのレファレンス電圧が印加されるベース
を有するトランジスタの差動対である相手のトランジス
タのベースに印加される信号の反転信号を、上記レファ
レンス電圧として使用すれば、高速動作することができ
る。つまり、上記のように、差動対である相手のトラン
ジスタの全てのベースに印加される信号の反転信号を、
レファレンス電圧として使用したとき(全ての入力をそ
れぞれコンプリメンタリな信号で入力したとき)に、回
路のゲインが2倍になるので、論理振幅を半分に低減で
き、したがって、さらに高速動作することができる。な
お、上記のように、差動対である相手のトランジスタの
全てのベースに印加される信号の反転信号を、レファレ
ンス電圧として使用することを、両相駆動と呼ぶ。
動対を構成している。つまり、トランジスタT1とT4、ト
ランジスタT2とT5、トランジスタT3とT6、トランジスタ
T7とT10、トランジスタT8とT9とでそれぞれ差動対を構
成している。そして、差動対の一方のトランジスタのベ
ースにレファレンス電圧V1、V2、V3が印加されている。
そして、これらのレファレンス電圧が印加されるベース
を有するトランジスタの差動対である相手のトランジス
タのベースに印加される信号の反転信号を、上記レファ
レンス電圧として使用すれば、高速動作することができ
る。つまり、上記のように、差動対である相手のトラン
ジスタの全てのベースに印加される信号の反転信号を、
レファレンス電圧として使用したとき(全ての入力をそ
れぞれコンプリメンタリな信号で入力したとき)に、回
路のゲインが2倍になるので、論理振幅を半分に低減で
き、したがって、さらに高速動作することができる。な
お、上記のように、差動対である相手のトランジスタの
全てのベースに印加される信号の反転信号を、レファレ
ンス電圧として使用することを、両相駆動と呼ぶ。
上記実施例の場合、トランジスタT2のベースに、その
差動対を成す相手のトランジスタT5のベースに印加され
る信号S2の反転信号(コンプリメンタリな信号)を入力
し、他のトランジスタT4、T6、T7、T9の各ベースについ
ても同様に、そのコンプリメンタリな信号を差動対のト
ランジスタのベースに入力すると、最も高速度で動作す
る。なお、上記トランジスタT2、T4、T6、T7、T9のうち
で、少なくともその1つのトランジスタにコンプリメン
タリな信号を入力すればよい。
差動対を成す相手のトランジスタT5のベースに印加され
る信号S2の反転信号(コンプリメンタリな信号)を入力
し、他のトランジスタT4、T6、T7、T9の各ベースについ
ても同様に、そのコンプリメンタリな信号を差動対のト
ランジスタのベースに入力すると、最も高速度で動作す
る。なお、上記トランジスタT2、T4、T6、T7、T9のうち
で、少なくともその1つのトランジスタにコンプリメン
タリな信号を入力すればよい。
第2図は、本発明の他の実施例を示す回路図である。
第2図に示す回路は、レベルシフト回路LV1、LV2の代
りに、それぞれレベルシフト回路LV3、LV4を採用したも
のである。
りに、それぞれレベルシフト回路LV3、LV4を採用したも
のである。
第1図に示す実施例におけるレベルシフト回路LV1
は、ダイオード2つ分の信号レベルを下げたものである
が、レベルシフト回路LV3は、ダイオード1つ分のみの
信号レベルを下げたものである。レベルシフト回路LV3
において、ダイオード1つ分のみの信号レベルを下げる
ことによって、第2図左側の回路部分のレベルを調整す
る必要があり、このために、レベルシフト回路LV3の出
力信号が、トランジスタT3、T5のベースに供給され、ト
ランジスタT8のベースには信号S2が入力される。
は、ダイオード2つ分の信号レベルを下げたものである
が、レベルシフト回路LV3は、ダイオード1つ分のみの
信号レベルを下げたものである。レベルシフト回路LV3
において、ダイオード1つ分のみの信号レベルを下げる
ことによって、第2図左側の回路部分のレベルを調整す
る必要があり、このために、レベルシフト回路LV3の出
力信号が、トランジスタT3、T5のベースに供給され、ト
ランジスタT8のベースには信号S2が入力される。
上記レベル調整以外の点は、第1図の実施例と同じで
ある。
ある。
第2図に示す実施例において、N番目のクロックにお
けるデータ出力端子Qの出力信号SQ(N)は、(7)式
に示すようになる。
けるデータ出力端子Qの出力信号SQ(N)は、(7)式
に示すようになる。
SQ(N)=(S1・▲▼)+[{S2・(N−1)}+{S2・(N−1)}]・S3 …(7) この(7)式は、第1図に示す実施例における(6)
式と同じであり、したがって、第2図に示す実施例にお
いても、第1図に示す実施例と同一の論理を実現したこ
とになる。
式と同じであり、したがって、第2図に示す実施例にお
いても、第1図に示す実施例と同一の論理を実現したこ
とになる。
なお、第2図の実施例においても、コンプリメンタリ
な信号をその差動対を成す相手のトランジスタのベース
に印加すれば高速動作する点については、第1図の実施
例と同様に説明することができる。
な信号をその差動対を成す相手のトランジスタのベース
に印加すれば高速動作する点については、第1図の実施
例と同様に説明することができる。
なお、上記2つの実施例において、レベルシフト回路
LV1、LV2、LV3、LV4は、電位レベルを調整するために用
いるので、電位レベルに応じて取外してもよく、この場
合にはその間を直結する。
LV1、LV2、LV3、LV4は、電位レベルを調整するために用
いるので、電位レベルに応じて取外してもよく、この場
合にはその間を直結する。
さらに、トランジスタの代りに、FETを用いて、ベー
スをゲート、コレクタをドレイン、エミッタをソースに
それぞれ置換えて上記のように接続しても、上記と同様
の動作が可能である。
スをゲート、コレクタをドレイン、エミッタをソースに
それぞれ置換えて上記のように接続しても、上記と同様
の動作が可能である。
上記実施例は、同期式カウンタ用電流切換型回路につ
いての説明であるが、同期式に限らず、他のカウンタ用
電流切換型回路としても上記実施例を使用することがで
きる。
いての説明であるが、同期式に限らず、他のカウンタ用
電流切換型回路としても上記実施例を使用することがで
きる。
[発明の効果] 本発明によれば、動作速度が速く、また、カウンタの
単位回路における回路数が少ないという効果を奏する。
単位回路における回路数が少ないという効果を奏する。
第1図は、本発明の一実施例を示す回路図である。 第2図は、本発明の他の実施例を示す回路図である。 第3図は、トランジスタの論理回路で構成した同期式カ
ウンタ用電流切換型回路の一例を示す図である。 T1〜T10……トランジスタ、 S1……初期設定値信号、 S2……反転制御信号、 S3……初期設定制御信号、 V1、V2、V3……レファレンス電圧、 LV1〜LV4……レベルシフト回路。
ウンタ用電流切換型回路の一例を示す図である。 T1〜T10……トランジスタ、 S1……初期設定値信号、 S2……反転制御信号、 S3……初期設定制御信号、 V1、V2、V3……レファレンス電圧、 LV1〜LV4……レベルシフト回路。
Claims (2)
- 【請求項1】データ入力端子Iとカウンタとしてのデー
タ出力端子Qとを有する電流切換型マスタースレーブDF
Fが設けられ、上記データ入力端子Iに入力された信号
が1クロック経過後に上記データ出力端子Qに出力され
るカウンタ用電流切換型回路であって、 第1負荷の一端である第1端子に第1、第2、第3トラ
ンジスタの各コレクタが接続され、 第2負荷の一端である第2端子に第4、第5、第6トラ
ンジスタの各コレクタが接続され、 上記第1、第4トランジスタの各エミッタと第7トラン
ジスタのコレクタとが接続され、 上記第2、第5トランジスタの各エミッタと第8トラン
ジスタのコレクタとが接続され、 上記第3、第6トランジスタの各エミッタと第9トラン
ジスタのコレクタとが接続され、 上記第8、第9トランジスタの各エミッタと第10トラン
ジスタのコレクタとが接続され、 上記第7、第10トランジスタの各エミッタと定電流源の
一端とが接続され、上記データ出力端子Qに強制的に設
定される初期設定値信号が上記第1トランジスタのベー
スに入力され、上記データ出力端子Qの信号を反転する
か否かを決める反転制限信号が上記第3、第5トランジ
スタの各ベースに入力され、上記データ出力端子Qの信
号を初期値に設定するか否かを制御する初期設定制御信
号が上記第10トランジスタのベースに入力され、 所定の第1レファレンス電圧が上記第2、第4、第6ト
ランジスタの各ベースに供給され、所定の第2レファレ
ンス電圧が上記第9トランジスタのベースに供給され、
所定の第3レファレンス電圧が上記第7トランジスタの
ベースに供給され、 上記第2端子の信号が、第1レベルシフト回路を介し
て、または直接に、上記データ入力端子Iに供給され、
上記データ出力端子Qの出力が、第2レベルシフト回路
を介して、または直接、第8トランジスタのベースに供
給されていることを特徴とするカウンタ用電流切換型回
路。 - 【請求項2】データ入力端子Iとカウンタとしてのデー
タ出力端子Qとを有する電流切換型マスタースレーブDF
Fが設けられ、上記データ入力端子Iに入力された信号
が1クロック経過後に上記データ出力端子Qに出力され
るカウンタ用電流切換型回路であって、 第1負荷の一端である第1端子に第1、第2、第3トラ
ンジスタの各コレクタが接続され、 第2負荷の一端である第2端子に第4、第5、第6トラ
ンジスタの各コレクタが接続され、 上記第1、第4トランジスタの各エミッタと第7トラン
ジスタのコレクタとが接続され、 上記第2、第5トランジスタの各エミッタと第8トラン
ジスタのコレクタとが接続され、 上記第3、第6トランジスタの各エミッタと第9トラン
ジスタのコレクタとが接続され、 上記第8、第9トランジスタの各エミッタと第10トラン
ジスタのコレクタとが接続され、 上記第7、第10トランジスタの各エミッタと定電流源の
一端とが接続され、上記データ出力端子Qに強制的に設
定される初期設定値信号が上記第1トランジスタのベー
スに入力され、上記データ出力端子Qの信号を反転する
か否かを決める反転制限信号が上記第8トランジスタの
ベースに入力され、上記データ出力端子Qの信号を初期
値に設定するか否かを制御する初期設定制御信号が上記
第10トランジスタのベースに入力され、 所定の第1レファレンス電圧が上記第2、第4、第6ト
ランジスタの各ベースに供給され、所定の第2レファレ
ンス電圧が上記第9トランジスタのベースに供給され、
所定の第3レファレンス電圧が上記第7トランジスタの
ベースに供給され、 上記第2端子の信号が、第1レベルシフト回路を介し
て、または直接に、上記データ入力端子Iに供給され、
上記データ出力端子Qの出力が、第2レベルシフト回路
を介して、または直接、上記第3、第5トランジスタの
各ベースに供給されていることを特徴とするカウンタ用
電流切換型回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1168166A JP2965581B2 (ja) | 1989-06-29 | 1989-06-29 | カウンタ用電流切換型回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1168166A JP2965581B2 (ja) | 1989-06-29 | 1989-06-29 | カウンタ用電流切換型回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0332214A JPH0332214A (ja) | 1991-02-12 |
JP2965581B2 true JP2965581B2 (ja) | 1999-10-18 |
Family
ID=15863031
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1168166A Expired - Fee Related JP2965581B2 (ja) | 1989-06-29 | 1989-06-29 | カウンタ用電流切換型回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2965581B2 (ja) |
-
1989
- 1989-06-29 JP JP1168166A patent/JP2965581B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0332214A (ja) | 1991-02-12 |
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