JPH0355045B2 - - Google Patents
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- JPH0355045B2 JPH0355045B2 JP59205025A JP20502584A JPH0355045B2 JP H0355045 B2 JPH0355045 B2 JP H0355045B2 JP 59205025 A JP59205025 A JP 59205025A JP 20502584 A JP20502584 A JP 20502584A JP H0355045 B2 JPH0355045 B2 JP H0355045B2
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- JP
- Japan
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- signal
- transistor
- circuit
- inverted
- transistors
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Links
- 239000004065 semiconductor Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000008094 contradictory effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Pulse Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体基体上に形成した絶縁ゲー
ト型トランジスタで構成されたパルス発生回路に
関するものである。
ト型トランジスタで構成されたパルス発生回路に
関するものである。
従来、入力信号が反転したときに出力からパル
ス信号が発生する回路として第３図に示すものが
ある。
ス信号が発生する回路として第３図に示すものが
ある。
第３図において、Ｖは電源、Q1，Q3，Q5，
Q7，Q10はデプレツシヨン型のＮチヤネルのトラ
ンジスタ、Q2，Q4，Q6，Q8，Q9，Q11，Q12，
Q13はエンハンスメント型のＮチヤネルのトラン
ジスタ、Ａは入力信号、Ｂは三段のインバータを
通した入力信号Ａの反転信号、Ｃは前記入力信号
Ａと反転信号ＢのNOR回路の信号であり、Ｄは
出力信号で、まず、入力信号Ａと反転信号Ｂの
NAND回路をつくり、このNAND回路と信号Ｃ
とのNOR回路をつくつた場合の出力信号を表わ
している。ただし、相反する入力信号Ａがあつて
も一方だけを使用している。
Q7，Q10はデプレツシヨン型のＮチヤネルのトラ
ンジスタ、Q2，Q4，Q6，Q8，Q9，Q11，Q12，
Q13はエンハンスメント型のＮチヤネルのトラン
ジスタ、Ａは入力信号、Ｂは三段のインバータを
通した入力信号Ａの反転信号、Ｃは前記入力信号
Ａと反転信号ＢのNOR回路の信号であり、Ｄは
出力信号で、まず、入力信号Ａと反転信号Ｂの
NAND回路をつくり、このNAND回路と信号Ｃ
とのNOR回路をつくつた場合の出力信号を表わ
している。ただし、相反する入力信号Ａがあつて
も一方だけを使用している。
次に第３図の動作について説明する。
トランジスタQ1，Q2，Q3，Q4，Q5，Q6で構成
した三段のインバータに入力信号Ａをトランジス
タQ2のゲートに加えると、最終段インバータの
出力から入力信号Ａの反転信号Ｂが得られる。入
力信号Ａとしては、各々のインバータで遅延する
ために、実際には反転信号Ｂは第４図の波形に示
すように入力信号Ａに比して少し遅れて反転す
る。このパルス発生回路はこの遅延を利用してい
るものである。次に、トランジスタQ7，Q8，Q9
でNOR回路を構成し、ドライバであるトランジ
スタQ8，Q9のゲートにそれぞれ反転信号Ｂ、入
力信号Ａを加える。入力信号Ａが“Ｌ”から
“Ｈ”へ反転するときは、反転信号Ｂが遅延して
“Ｈ”から“Ｌ”へ反転するので、ドライバであ
るトランジスタQ8，Q9のいずれかがON状態にな
つており、NOR回路の出力としての信号Ｃは
“Ｌ”の状態が保たれる。しかし、入力信号Ａが
“Ｈ”から“Ｌ”へ反転するときは、反転信号Ｂ
が遅延して“Ｌ”から“Ｈ”へ反転するので、遅
延時間分だけ入力信号Ａ、反転信号Ｂ共に“Ｌ”
になり、トランジスタQ8，Q9はOFF状態になる。
このとき、NOR回路の出力としての信号Ｃは
“Ｈ”になつて、パルスが発生し、遅延後、反転
信号Ｂが“Ｈ”になると、トランジスタQ8がON
状態になり、出力としての信号Ｃは“Ｌ”にもど
る。次に、トランジスタQ10，Q11，Q12，Q13で、
入力信号Ａと反転信号ＢのNAND回路をつくり、
このNAND回路と信号ＣとでNOR回路を構成し
て、出力信号Ｄを発生させる回路を構成する。
した三段のインバータに入力信号Ａをトランジス
タQ2のゲートに加えると、最終段インバータの
出力から入力信号Ａの反転信号Ｂが得られる。入
力信号Ａとしては、各々のインバータで遅延する
ために、実際には反転信号Ｂは第４図の波形に示
すように入力信号Ａに比して少し遅れて反転す
る。このパルス発生回路はこの遅延を利用してい
るものである。次に、トランジスタQ7，Q8，Q9
でNOR回路を構成し、ドライバであるトランジ
スタQ8，Q9のゲートにそれぞれ反転信号Ｂ、入
力信号Ａを加える。入力信号Ａが“Ｌ”から
“Ｈ”へ反転するときは、反転信号Ｂが遅延して
“Ｈ”から“Ｌ”へ反転するので、ドライバであ
るトランジスタQ8，Q9のいずれかがON状態にな
つており、NOR回路の出力としての信号Ｃは
“Ｌ”の状態が保たれる。しかし、入力信号Ａが
“Ｈ”から“Ｌ”へ反転するときは、反転信号Ｂ
が遅延して“Ｌ”から“Ｈ”へ反転するので、遅
延時間分だけ入力信号Ａ、反転信号Ｂ共に“Ｌ”
になり、トランジスタQ8，Q9はOFF状態になる。
このとき、NOR回路の出力としての信号Ｃは
“Ｈ”になつて、パルスが発生し、遅延後、反転
信号Ｂが“Ｈ”になると、トランジスタQ8がON
状態になり、出力としての信号Ｃは“Ｌ”にもど
る。次に、トランジスタQ10，Q11，Q12，Q13で、
入力信号Ａと反転信号ＢのNAND回路をつくり、
このNAND回路と信号ＣとでNOR回路を構成し
て、出力信号Ｄを発生させる回路を構成する。
この第３図の回路において、まず、入力信号Ａ
と反転信号ＢのNAND回路を構成する部分を考
えると、入力信号Ａが“Ｌ”から“Ｈ”に反転す
るとき、反転信号Ｂは遅延して“Ｈ”から“Ｌ”
になるので、トランジスタQ12，Q13のゲートは
共に“Ｈ”になりON状態になるので出力信号Ｄ
は“Ｌ”となり、負のパルスが発生する。遅延
後、反転信号Ｂは“Ｌ”となるので、トランジス
タQ12がOFF状態となり、出力信号Ｄは“Ｈ”に
もどる。入力信号Ａが“Ｈ”から“Ｌ”に反転す
るとき、反転信号Ｂは遅延して“Ｌ”から“Ｈ”
となるが、トランジスタQ12，Q13のいずれかが
OFF状態になつているので、出力信号Ｄは変化
しないで“Ｈ”の状態を保つ。次に、トランジス
タQ12，Q13で構成しているNAND回路にトラン
ジスタQ11を付加して、そのゲートに信号Ｃを加
える。NAND回路だけの場合、入力信号Ａが
“Ｌ”から“Ｈ”へ反転するときだけ出力信号Ｄ
のパルスを発生するが、信号Ｃは逆に入力信号Ａ
が“Ｈ”から“Ｌ”へ反転するときだけパルスを
発生するので、この信号Ｃをゲート信号としたト
ランジスタQ11を付加することにより、第４図の
タイミングによる波形図で示すように入力信号Ａ
が反転するごとに出力信号Ｄはパルスを発生する
ことができる。ここで、パルス幅はトランジスタ
Q1，Q2，Q3，Q4，Q5，Q6で構成された３段のイ
ンバータの遅延時間により決定され、適当な奇数
段のインバータを配置することによりパルス幅を
制御することができる。
と反転信号ＢのNAND回路を構成する部分を考
えると、入力信号Ａが“Ｌ”から“Ｈ”に反転す
るとき、反転信号Ｂは遅延して“Ｈ”から“Ｌ”
になるので、トランジスタQ12，Q13のゲートは
共に“Ｈ”になりON状態になるので出力信号Ｄ
は“Ｌ”となり、負のパルスが発生する。遅延
後、反転信号Ｂは“Ｌ”となるので、トランジス
タQ12がOFF状態となり、出力信号Ｄは“Ｈ”に
もどる。入力信号Ａが“Ｈ”から“Ｌ”に反転す
るとき、反転信号Ｂは遅延して“Ｌ”から“Ｈ”
となるが、トランジスタQ12，Q13のいずれかが
OFF状態になつているので、出力信号Ｄは変化
しないで“Ｈ”の状態を保つ。次に、トランジス
タQ12，Q13で構成しているNAND回路にトラン
ジスタQ11を付加して、そのゲートに信号Ｃを加
える。NAND回路だけの場合、入力信号Ａが
“Ｌ”から“Ｈ”へ反転するときだけ出力信号Ｄ
のパルスを発生するが、信号Ｃは逆に入力信号Ａ
が“Ｈ”から“Ｌ”へ反転するときだけパルスを
発生するので、この信号Ｃをゲート信号としたト
ランジスタQ11を付加することにより、第４図の
タイミングによる波形図で示すように入力信号Ａ
が反転するごとに出力信号Ｄはパルスを発生する
ことができる。ここで、パルス幅はトランジスタ
Q1，Q2，Q3，Q4，Q5，Q6で構成された３段のイ
ンバータの遅延時間により決定され、適当な奇数
段のインバータを配置することによりパルス幅を
制御することができる。
従来のパルス発生回路は以上のようにQ1〜Q13
というような多数のトランジスタを用いて回路が
構成されているので、消費電力が大きく、パター
ン配置したときにパターン面積が大きくなるとい
う問題点を有している。
というような多数のトランジスタを用いて回路が
構成されているので、消費電力が大きく、パター
ン配置したときにパターン面積が大きくなるとい
う問題点を有している。
この発明は、かかる問題点を解決するためにな
されたもので、回路の消費電力を減少させ、かつ
パターン面積の小さいパルス発生回路を得ること
を目的とするものである。
されたもので、回路の消費電力を減少させ、かつ
パターン面積の小さいパルス発生回路を得ること
を目的とするものである。
この発明のパルス発生回路は、エンハンスメン
ト型トランジスタとデプレツシヨン型トランジス
タの各ドレイン、各ゲート、各ソースおよびゲー
トとソースをそれぞれ互いにい接続した２組のト
ランジスタ群を具備し、これらの２組のトランジ
スタ群のソース接続部をNOR回路を構成する２
つのドライバトランジスタのそれぞれ異なるゲー
トに接続したものである。
ト型トランジスタとデプレツシヨン型トランジス
タの各ドレイン、各ゲート、各ソースおよびゲー
トとソースをそれぞれ互いにい接続した２組のト
ランジスタ群を具備し、これらの２組のトランジ
スタ群のソース接続部をNOR回路を構成する２
つのドライバトランジスタのそれぞれ異なるゲー
トに接続したものである。
この発明においては、２組のトランジスタ群の
それぞれのドレインに、相反する入力信号を加え
ると、入力信号が反転したときに、NOR回路か
らパルスが発生する。
それぞれのドレインに、相反する入力信号を加え
ると、入力信号が反転したときに、NOR回路か
らパルスが発生する。
第１図はこの発明のパルス発生回路の一実施例
を示すもので、半導体基体上に設けたＮチヤネル
トランジスタにより構成した回路図である。第２
図は第１図のタイミングによる波形図である。
を示すもので、半導体基体上に設けたＮチヤネル
トランジスタにより構成した回路図である。第２
図は第１図のタイミングによる波形図である。
第１図において、Ｖは電源、Q20，Q22，Q25，
Q26はエンハンスメント型のＮチヤネルのトラン
ジスタ、Q21，Q23，Q24はデプレツシヨン型のＮ
チヤネルのトランジスタ、Ａは入力信号、はＡ
と相反する入力信号、Ｅ，は信号、Ｆは出力信
号である。
Q26はエンハンスメント型のＮチヤネルのトラン
ジスタ、Q21，Q23，Q24はデプレツシヨン型のＮ
チヤネルのトランジスタ、Ａは入力信号、はＡ
と相反する入力信号、Ｅ，は信号、Ｆは出力信
号である。
次に、この発明の一実施例の動作について説明
する。
する。
第１図において、入力信号Ａ，は相反する信
号とし、いま入力信号Ａが“Ｌ”から“Ｈ”へ反
転したとき、エンハンスメント型のトランジスタ
Q20のゲートはトランジスタQ25のゲートと接続
されていて、“Ｌ”になつているので、トランジ
スタQ20はOFF状態となり、エンハンスメント型
のトランジスタと同様の接続を行つたデプレツシ
ヨン型のトランジスタQ21によつてトランジスタ
Q25のゲートは充電されて信号Ｅは徐々に“Ｈ”
となる。従つて充電時間を長くするには、デプレ
ツシヨン型のトランジスタQ21の抵抗値を大きく
しておけばよい。また、このとき入力信号は
“Ｈ”から“Ｌ”へ反転するが、信号は“Ｈ”
状態であるため、信号をゲートにもつデプレツ
シヨン型のトランジスタQ23はトランジスタQ21
が充電するのに比して速く放電するが、それでも
まだ放電時間は長い。そこで、デプレツシヨン型
のトランジスタと同様の接続を行い、抵抗値を小
さくしたエンハンスメント型のトランジスタQ22
を付加し、さらに放電時間を短くしている。
号とし、いま入力信号Ａが“Ｌ”から“Ｈ”へ反
転したとき、エンハンスメント型のトランジスタ
Q20のゲートはトランジスタQ25のゲートと接続
されていて、“Ｌ”になつているので、トランジ
スタQ20はOFF状態となり、エンハンスメント型
のトランジスタと同様の接続を行つたデプレツシ
ヨン型のトランジスタQ21によつてトランジスタ
Q25のゲートは充電されて信号Ｅは徐々に“Ｈ”
となる。従つて充電時間を長くするには、デプレ
ツシヨン型のトランジスタQ21の抵抗値を大きく
しておけばよい。また、このとき入力信号は
“Ｈ”から“Ｌ”へ反転するが、信号は“Ｈ”
状態であるため、信号をゲートにもつデプレツ
シヨン型のトランジスタQ23はトランジスタQ21
が充電するのに比して速く放電するが、それでも
まだ放電時間は長い。そこで、デプレツシヨン型
のトランジスタと同様の接続を行い、抵抗値を小
さくしたエンハンスメント型のトランジスタQ22
を付加し、さらに放電時間を短くしている。
このとき、ドライバトランジスタであるトラン
ジスタQ25，Q26のゲートが共に“Ｌ”となり
OFF状態になるので、出力信号Ｆは“Ｌ”から
“Ｈ”に反転し、パルスが発生する。信号Ｅが
徐々に充電され、トランジスタQ25がON状態に
なると出力信号Ｆは“Ｌ”となる。
ジスタQ25，Q26のゲートが共に“Ｌ”となり
OFF状態になるので、出力信号Ｆは“Ｌ”から
“Ｈ”に反転し、パルスが発生する。信号Ｅが
徐々に充電され、トランジスタQ25がON状態に
なると出力信号Ｆは“Ｌ”となる。
逆に入力信号Ａが“Ｈ”から“Ｌ”、入力信号
Ａが“Ｌ”から“Ｈ”に反転するときも同様に、
ドライバトランジスタであるトランジスタQ25，
Q26のゲートが共に“Ｌ”となり、OFF状態とな
るので、出力信号Ｆは“Ｌ”から“Ｈ”に反転
し、パルスを発生させることができる。
Ａが“Ｌ”から“Ｈ”に反転するときも同様に、
ドライバトランジスタであるトランジスタQ25，
Q26のゲートが共に“Ｌ”となり、OFF状態とな
るので、出力信号Ｆは“Ｌ”から“Ｈ”に反転
し、パルスを発生させることができる。
また、パルス幅は、信号Ｅまたは信号の充電
時間によつて決定されるので、パルス幅を長くす
るときはデプレツシヨン型のトランジスタQ21，
Q23の抵抗値を大きくすればよい。
時間によつて決定されるので、パルス幅を長くす
るときはデプレツシヨン型のトランジスタQ21，
Q23の抵抗値を大きくすればよい。
なお、上記実施例では、Ｎチヤネルトランジス
タで構成されたパルス発生回路について説明した
が、Ｐチヤネルトランジスタで構成された回路で
も、相補型トランジスタで構成された回路でもよ
い。
タで構成されたパルス発生回路について説明した
が、Ｐチヤネルトランジスタで構成された回路で
も、相補型トランジスタで構成された回路でもよ
い。
以上説明したように、この発明は、半導体基体
上に形成した絶縁ゲート型トランジスタ回路であ
つて、エンハンスメント型トランジスタとデプレ
ツシヨン型トランジスタの各ドレイン、各ゲー
ト、各ソースおよびゲートとソースをそれぞれ互
いに接続した２組のトランジスタ群を具備し、こ
れらの２組のトランジスタ群のソース接続部は
NOR回路を構成するドライバトランジスタのそ
れぞれ異なるゲートに接続して構成したので、前
記２組のトランジスタ群のドレインに相反する信
号を入力すれば、入力信号が反転したときに前記
NOR回路よりパルス信号が発生することができ
る。このため消費電力が小さく、遅延のためにコ
ンデンサを使用していないので、パターン配置を
したときにパターン面積が小さいものが得られ高
集積化に適しているという利点がある。
上に形成した絶縁ゲート型トランジスタ回路であ
つて、エンハンスメント型トランジスタとデプレ
ツシヨン型トランジスタの各ドレイン、各ゲー
ト、各ソースおよびゲートとソースをそれぞれ互
いに接続した２組のトランジスタ群を具備し、こ
れらの２組のトランジスタ群のソース接続部は
NOR回路を構成するドライバトランジスタのそ
れぞれ異なるゲートに接続して構成したので、前
記２組のトランジスタ群のドレインに相反する信
号を入力すれば、入力信号が反転したときに前記
NOR回路よりパルス信号が発生することができ
る。このため消費電力が小さく、遅延のためにコ
ンデンサを使用していないので、パターン配置を
したときにパターン面積が小さいものが得られ高
集積化に適しているという利点がある。
第１図はこの発明の一実施例を示すパルス発生
回路を示す図、第２図は第１図の回路の信号のタ
イミングによる波形図、第３図は従来のパルス発
生回路を示す図、第４図は第３図の回路の主要な
部分の信号のタイミングによる波形図である。 図中、Ｖは電源、Ａ，は入力信号、Ｅ，は
信号、Ｆは出力信号、Q21，Q23，Q24はデプレツ
シヨン型のトランジスタ、Q20，Q22，Q25，Q26
はエンハンスメント型のトランジスタである。な
お、図中の同一符号は同一または相当部分を示
す。
回路を示す図、第２図は第１図の回路の信号のタ
イミングによる波形図、第３図は従来のパルス発
生回路を示す図、第４図は第３図の回路の主要な
部分の信号のタイミングによる波形図である。 図中、Ｖは電源、Ａ，は入力信号、Ｅ，は
信号、Ｆは出力信号、Q21，Q23，Q24はデプレツ
シヨン型のトランジスタ、Q20，Q22，Q25，Q26
はエンハンスメント型のトランジスタである。な
お、図中の同一符号は同一または相当部分を示
す。
Claims (1)
- １ 半導体基体上に形成した絶縁ゲート型トラン
ジスタ回路であつて、エンハンスメント型トラン
ジスタとデプレツシヨン型トランジスタの各ドレ
イン、各ゲート、各ソースおよびゲートとソース
をそれぞれ互いに接続した２組のトランジスタ群
を具備し、これらの２組のトランジスタ群のソー
ス接続部はNOR回路を構成する２つのドライバ
トランジスタのそれぞれ異なるゲートに接続して
なり、前記２組のトランジスタ群のそれぞれのド
レインに相反する入力信号を入力し、前記入力信
号が反転したときに前記NOR回路よりパルス信
号を発生させることを特徴とするパルス発生回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205025A JPS6182527A (ja) | 1984-09-29 | 1984-09-29 | パルス発生回路 |
| US06/765,789 US4649290A (en) | 1984-09-29 | 1985-08-15 | Pulse generating circuit |
| DE19853531599 DE3531599A1 (de) | 1984-09-29 | 1985-09-04 | Impulserzeugungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205025A JPS6182527A (ja) | 1984-09-29 | 1984-09-29 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6182527A JPS6182527A (ja) | 1986-04-26 |
| JPH0355045B2 true JPH0355045B2 (ja) | 1991-08-22 |
Family
ID=16500194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59205025A Granted JPS6182527A (ja) | 1984-09-29 | 1984-09-29 | パルス発生回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4649290A (ja) |
| JP (1) | JPS6182527A (ja) |
| DE (1) | DE3531599A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293343A (ja) * | 1986-06-11 | 1987-12-19 | Toshiba Corp | ブ−ス変換回路 |
| US4963765A (en) * | 1989-07-03 | 1990-10-16 | Texas Instruments Incorporated | High speed CMOS transition detector circuit |
| US5139403A (en) * | 1991-03-25 | 1992-08-18 | Replas Incorporated | Apparatus for producing pellets from film |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5118776A (ja) * | 1974-08-07 | 1976-02-14 | Keisuke Ueno | Nannenrinsanseruroozuno kaishitsuho |
| JPS5144053A (en) * | 1974-10-11 | 1976-04-15 | Toray Industries | Wafukuhoseiniokeru nuimepatsukaringuhatsuseihoho |
| JPS5812422A (ja) * | 1981-07-15 | 1983-01-24 | Nec Corp | 遅延回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2061443A1 (de) * | 1970-12-14 | 1972-06-22 | Intec Ind Technik Robert R Sch | Schaltung zur Erzeugung von Triggerimpulsen |
| JPS57180225A (en) * | 1981-04-28 | 1982-11-06 | Fujitsu Ltd | Trigger pulse generating circuit |
| DE3144513C1 (de) * | 1981-11-09 | 1983-05-05 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung in MOS-Technik zur Erzeugung eines Nachfolgetaktes aus mindestens einem Setztakt |
| US4595845A (en) * | 1984-03-13 | 1986-06-17 | Mostek Corporation | Non-overlapping clock CMOS circuit with two threshold voltages |
-
1984
- 1984-09-29 JP JP59205025A patent/JPS6182527A/ja active Granted
-
1985
- 1985-08-15 US US06/765,789 patent/US4649290A/en not_active Expired - Fee Related
- 1985-09-04 DE DE19853531599 patent/DE3531599A1/de active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5118776A (ja) * | 1974-08-07 | 1976-02-14 | Keisuke Ueno | Nannenrinsanseruroozuno kaishitsuho |
| JPS5144053A (en) * | 1974-10-11 | 1976-04-15 | Toray Industries | Wafukuhoseiniokeru nuimepatsukaringuhatsuseihoho |
| JPS5812422A (ja) * | 1981-07-15 | 1983-01-24 | Nec Corp | 遅延回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3531599C2 (ja) | 1989-12-14 |
| DE3531599A1 (de) | 1986-04-03 |
| JPS6182527A (ja) | 1986-04-26 |
| US4649290A (en) | 1987-03-10 |
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