JP2956065B2 - Imaging device - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は画像メモリを有する撮像装置に関する。Description: TECHNICAL FIELD The present invention relates to an imaging device having an image memory.

［従来の技術］ 撮像素子の出力信号を相関二重サンプリグし、ガンマ
補正をした後にディジタル化して画像メモリに１画面分
を記憶し、当該画像メモリに記憶された画像信号を読み
出してアナログ化し、映像プロセス回路に出力する撮像
装置は、公知である。なお、当該映像プロセス回路で
は、ホワイト・バランス、輝度・色素マトリックス、ホ
ワイト・クリップなどの処理が施される。[Prior Art] Correlated double sampling of an output signal of an image sensor, gamma correction, digitization, storage of one screen in an image memory, readout of the image signal stored in the image memory, conversion to analog, An imaging device that outputs to an image processing circuit is known. In the video processing circuit, processes such as white balance, luminance / dye matrix, and white clip are performed.

［発明が解決しようとする課題］ しかし、上記従来例では、500TV程度の水平解像度を
確保するためには、撮像素子自体が、例えば、水平方向
で640画素、垂直方向で480画素程度の解像度を有する必
要がある。各画素を８ビットで表現する場合、１枚の静
止画を記憶する画像メモリの容量は、640×480×８＝2.
46Mbitとなる。1Mbitのメモリ素子を用いると、３個の
メモリ素子を用いることになるが、３個目のメモリ素子
には使用しない部分が多く、無駄になる。また、周辺IC
などにも無駄が生じる。[Problems to be Solved by the Invention] However, in the above-mentioned conventional example, in order to secure a horizontal resolution of about 500 TV, for example, the image sensor itself needs to have a resolution of about 640 pixels in the horizontal direction and about 480 pixels in the vertical direction. Must have. When each pixel is represented by 8 bits, the capacity of an image memory for storing one still image is 640 × 480 × 8 = 2.
It becomes 46Mbit. When a 1-Mbit memory element is used, three memory elements are used, but the third memory element has many unused portions and is wasted. Also, peripheral IC
There is also waste.

そこで本発明は、上記画像メモリの記憶容量が少なく
てすむ撮像装置を提示することを目的とする。Therefore, an object of the present invention is to provide an imaging device that requires a small storage capacity of the image memory.

［課題を解決するための手段］ 本発明に係る撮像装置は、撮像素子の出力信号を１画
面分配信する画像メモリを具備する撮像装置であって、
当該撮像素子と当該画像メモリとの間に、当該撮像素子
の出力から、所定の画素について下位の１又は複数ビッ
トを削減する削減手段と、当該画像メモリの出力につい
て、当該削減手段による削減対象の画素に対し、削減さ
れた下位ビットに対して任意のデータを付加する付加手
段とを備え、前記削減手段の削減対象の画素は、互いに
水平方向及び垂直方向に隣接しないことを特徴とする。[Means for Solving the Problems] An image pickup apparatus according to the present invention is an image pickup apparatus including an image memory for delivering an output signal of an image pickup element for one screen,
A reducing unit configured to reduce one or more low-order bits for a predetermined pixel from an output of the imaging device between the imaging device and the image memory; and a reduction target of the output of the image memory by the reducing unit. An adding unit that adds arbitrary data to the reduced lower bits to the pixel, wherein the pixels to be reduced by the reducing unit are not adjacent to each other in the horizontal direction and the vertical direction.

［作用］ 上記削減手段により、１画面分のデータ量が大幅に減
少し、従って上記画像メモリの記憶容量を大幅に少なく
できる。[Operation] The above-mentioned reduction means greatly reduces the data amount for one screen, and therefore, the storage capacity of the image memory can be significantly reduced.

［実施例］ 以下、図面を参照して本発明の実施例を説明する。Embodiment An embodiment of the present invention will be described below with reference to the drawings.

第１図は本発明の一実施例の構成ブロック図を示す。
10は撮影光学系、12は赤外カット・フィルタ、14は空間
周波数を制限する光学ロー・パス・フィルタ（LPF）、1
6は色フィルタ、18は撮像素子、20は相関二重サンプリ
ング回路（CDS）、22はガンマ補正回路、24は８ビット
のA/D変換器、26はA/D変換器24の出力データ数を削減す
るデータ変換器、28は画像メモリ、30はデータ変換器26
による圧縮データを復元するデータ変換器、32はD/A変
換器、34はR,G,B信号の選択スイッチ、36は同期信号発
生器（SSG）である。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
10 is an imaging optical system, 12 is an infrared cut filter, 14 is an optical low-pass filter (LPF) that limits the spatial frequency, 1
6 is a color filter, 18 is an image sensor, 20 is a correlated double sampling circuit (CDS), 22 is a gamma correction circuit, 24 is an 8-bit A / D converter, and 26 is the number of output data of the A / D converter 24 Data converter, 28 is image memory, 30 is data converter 26
Is a data converter for decompressing the compressed data according to the above, 32 is a D / A converter, 34 is a selection switch for R, G, B signals, and 36 is a synchronous signal generator (SSG).

被写界光は、撮像光学系10、赤外カット・フィルタ1
2、光学LPF14及び色フィルタ16を介して撮像素子18に入
射し、撮像素子18は同期信号発生器36からのクロックに
従って光学像に対応する電気信号を出力する。撮像素子
18の出力は相関二重サンプリング回路20でサンプリング
され、ガンマ補正回路22でガンマ補正され、A/D変換器2
4により８ビット・ディジタル・データに変換される。
データ変換器26は、A/D変換器26からの（８＋８）ビッ
トのデータを（８＋４）ビットのデータに変換する。デ
ータ変換器26の出力データは画像メモリ28に一時格納さ
れる。The field light is captured by the imaging optical system 10, infrared cut filter 1,
2. The light enters the image sensor 18 via the optical LPF 14 and the color filter 16, and the image sensor 18 outputs an electric signal corresponding to the optical image according to a clock from the synchronization signal generator 36. Image sensor
The output of 18 is sampled by a correlated double sampling circuit 20, gamma corrected by a gamma correction circuit 22, and converted by an A / D converter 2.
4 converts the data into 8-bit digital data.
The data converter 26 converts (8 + 8) -bit data from the A / D converter 26 into (8 + 4) -bit data. The output data of the data converter 26 is temporarily stored in the image memory 28.

画像メモリ28から読み出された画像データは、データ
変換器30により（８＋４）ビットのデータから（８＋
８）ビットのデータに復元される。D/A変換器32はデー
タ変換器30の出力データをアナログ信号に戻し、スイッ
チ34の切換により、R,G,Bの各信号が得られる。The image data read from the image memory 28 is converted by the data converter 30 from (8 + 4) -bit data to (8+
8) Bit data is restored. The D / A converter 32 converts the output data of the data converter 30 back to an analog signal, and by switching the switch 34, R, G, B signals can be obtained.

第２図はデータ変換器26の詳細な構成ブロック図を示
す。40はA/D変換器24の出力データ（８ビット）の入力
端子、41,42は制御信号の入力端子、44,45は制御信号の
立ち上がり時の入力信号をラッチするラッチ回路、46は
インバータ、48はパラレル信号をシリアル化するパラレ
ル・シリアル（P/S）変換器、49は画像メモリ28に接続
する出力端子である。FIG. 2 shows a detailed configuration block diagram of the data converter 26. Reference numeral 40 denotes an input terminal of the output data (8 bits) of the A / D converter 24, reference numerals 41 and 42 denote input terminals of a control signal, reference numerals 44 and 45 denote a latch circuit for latching an input signal when the control signal rises, and reference numeral 46 denotes an inverter. Reference numeral 48 denotes a parallel / serial (P / S) converter for serializing a parallel signal, and 49 denotes an output terminal connected to the image memory 28.

第３図のタイミング・チャートを参照して第２図の動
作を説明する。第３図（ａ）はA/D変換器24の動作クロ
ックを示す。A/D変換器24から入力端子40に入力した８
ビット・パラレル・データ（第３図（ｂ））は、ラッチ
回路44,45に供給される。ラッチ回路44は、同期信号発
生回路36から入力端子41に印加される制御信号（第３図
（ｃ））の立ち上がりに応じて入力データ（第３図
（ｂ））をラッチし、ラッチ回路45はインバータ46によ
り反転された制御信号（第３図（ｄ））の立ち上がりに
応じて入力データをラッチする。即ち、入力端子40の８
ビット・データはラッチ回路44又は同45に交互にラッチ
される。ラッチ回路44の８ビット出力は全て、P/S変換
器48に印加され、ラッチ回路45の８ビット出力の下位４
ビットの情報は使用せず、上位４ビットの情報をP/S変
換器48に供給する。P/S変換器48は２画素毎に１回、即
ち12ビットを１単位としてパラレル・シリアル変換を行
う。この変換動作は、同期信号発生器36から入力端子42
を介してP/S変換器48に印加される制御信号（第３図
（ｅ））のＨレベルのタイミングで行われる。第３図
（ｆ）は、S/P変換器48の出力を示す。The operation of FIG. 2 will be described with reference to the timing chart of FIG. FIG. 3A shows an operation clock of the A / D converter 24. 8 input to the input terminal 40 from the A / D converter 24
The bit parallel data (FIG. 3B) is supplied to latch circuits 44 and 45. The latch circuit 44 latches input data (FIG. 3 (b)) in response to a rise of a control signal (FIG. 3 (c)) applied from the synchronization signal generating circuit 36 to the input terminal 41, and a latch circuit 45 Latches the input data in response to the rise of the control signal (FIG. 3 (d)) inverted by the inverter 46. That is, 8 of the input terminal 40
The bit data is alternately latched by the latch circuits 44 or 45. All the 8-bit outputs of the latch circuit 44 are applied to the P / S converter 48, and the lower 4 bits of the 8-bit output of the latch circuit 45 are output.
Bit information is not used, and the upper four bits of information are supplied to the P / S converter 48. The P / S converter 48 performs parallel-serial conversion once every two pixels, that is, with 12 bits as one unit. This conversion operation is performed by synchronizing signal generator 36 with input terminal 42.
The control is performed at the H level timing of the control signal (FIG. 3 (e)) applied to the P / S converter 48 through the. FIG. 3 (f) shows the output of the S / P converter 48.

このようにして、２画素分の（８＋８）ビット・デー
タが順次（８＋４）ビットのシリアル・データに変換さ
れ、出力端子49から画像メモリ28に供給される。従っ
て、画像メモリ28の記憶容量は、640×480×（８＋４）
/2≒1.84Mbitとなり、1Mbitのメモリ素子を２個用いれ
ば、１画面分を記憶できる。In this way, (8 + 8) -bit data for two pixels is sequentially converted into (8 + 4) -bit serial data, and supplied from the output terminal 49 to the image memory 28. Therefore, the storage capacity of the image memory 28 is 640 × 480 × (8 + 4)
/2≒1.84 Mbit. If two 1 Mbit memory elements are used, one screen can be stored.

第４図は、データ変換回路30の詳細な構成ブロック図
を示す。50は画像メモリ28からのデータの入力端子、5
1,52,53は同期信号発生器36からの制御信号の入力端
子、54はシリアル・パラレル（S/P）変換器、56,57はラ
ッチ回路、58はラッチ回路56,57の出力の選択スイッ
チ、59はD/A変換器32に接続する出力端子である。FIG. 4 shows a detailed configuration block diagram of the data conversion circuit 30. 50 is an input terminal for data from the image memory 28, 5
1, 52 and 53 are input terminals for control signals from the synchronization signal generator 36, 54 is a serial / parallel (S / P) converter, 56 and 57 are latch circuits, and 58 is an output selection of the latch circuits 56 and 57 A switch 59 is an output terminal connected to the D / A converter 32.

第５図を参照して第４図の動作を説明する。第５図
（ａ）は画像メモリ28からのデータ読出しタイミングを
示す。入力端子50のデータは、S/P変換器54により入力
端子51の制御信号（第５図（ｂ））のタイミング（立ち
上がり）でパラレル・データに変換される。12ビットの
パラレル・データは、入力端子53の制御信号（第５図
（ｅ））の立ち上がりでラッチ回路56に８ビットが、ラ
ッチ回路57に残り４ビットがラッチされる。なお、ラッ
チ回路57の下位４ビットの入力はアースに接続してい
る。選択スイッチ58は入力端子52の制御信号（第５図
（ｆ））がＬのとき、ラッチ回路56の出力を選択し、Ｈ
のときラッチ回路57の出力を選択する。これにより、ラ
ッチ回路56,57の出力は、選択スイッチ58により１画素
毎に切り換えられて出力端子59に供給される。The operation of FIG. 4 will be described with reference to FIG. FIG. 5A shows the timing of reading data from the image memory 28. The data at the input terminal 50 is converted by the S / P converter 54 into parallel data at the timing (rising) of the control signal (FIG. 5 (b)) at the input terminal 51. As for the 12-bit parallel data, 8 bits are latched by the latch circuit 56 and the remaining 4 bits are latched by the latch circuit 57 at the rise of the control signal (FIG. 5E) of the input terminal 53. The input of the lower 4 bits of the latch circuit 57 is connected to the ground. The selection switch 58 selects the output of the latch circuit 56 when the control signal (FIG. 5 (f)) of the input terminal 52 is L,
At this time, the output of the latch circuit 57 is selected. As a result, the outputs of the latch circuits 56 and 57 are switched for each pixel by the selection switch 58 and supplied to the output terminal 59.

以上は第１フィールドに関しての諸動作であるが、第
２フィールドに関しては、４ビットに削減する画素が画
面上で縦に並ばないように、第２図の入力端子41の制御
信号を第３図（ｈ）に示す如く、第１フィールドに対し
て位相反転させるようにする。これは、画像メモリ28か
らの読出し時も同様である。The above is the various operations relating to the first field. For the second field, the control signal of the input terminal 41 shown in FIG. 3 is changed so that the pixels to be reduced to 4 bits are not arranged vertically on the screen. As shown in (h), the phase of the first field is inverted. This is the same when reading out from the image memory 28.

第４図では、４ビットに削減した画素のデータを復元
する場合に下位４ビットに“0"を付加したが、ランダム
な４ビット・データを付加してもよい。これによりディ
ザを与えることができる。In FIG. 4, "0" is added to the lower 4 bits when restoring the pixel data reduced to 4 bits, but random 4-bit data may be added. This can provide dither.

第６図はデータ変換器26の別の構成例を示す。第２図
の構成では、１画素おきに８ビットのデータを４ビット
にするので、量子化ノイズにより幾分か階調劣化が生じ
る。第６図の例では、同様に４ビットに削減するもの
の、量子化ノイズを低減できる。第６図において、60は
A/D変換器24に接続するデータ入力端子、61,62,63は同
期信号発生器36に接続する制御信号入力端子、64,65は
ラッチ回路、66,67は積算回路、68は積算回路66,67の出
力の大小を判定する判定回路、70はインバータ、72は1H
（水平走査期間）のライン・メモリ、73,74はラッチ回
路、75はラッチ回路73からの８ビット・データ及びラッ
チ回路74からの４ビット・データとからなる12ビット・
データをシリアル化するP/S変換器、76は画像メモリ28
に接続する出力端子、77,78はインバータ、79は判定回
路68の判定結果により切り換えられるスイッチである。FIG. 6 shows another configuration example of the data converter 26. In the configuration shown in FIG. 2, since 8-bit data is converted into 4 bits for every other pixel, some gradation degradation occurs due to quantization noise. In the example of FIG. 6, quantization noise can be reduced although it is similarly reduced to 4 bits. In FIG. 6, 60 is
Data input terminal connected to A / D converter 24, 61, 62, 63 are control signal input terminals connected to synchronization signal generator 36, 64, 65 are latch circuits, 66, 67 are integrating circuits, 68 is integrating circuit A judgment circuit for judging the magnitude of the outputs of 66 and 67, 70 is an inverter, 72 is 1H
(Horizontal scanning period) line memories 73 and 74 are latch circuits; 75 is a 12-bit data consisting of 8-bit data from the latch circuit 73 and 4-bit data from the latch circuit 74;
P / S converter for serializing data, 76 is image memory 28
Are the inverters, 77 and 78 are inverters, and 79 is a switch that can be switched according to the judgment result of the judgment circuit 68.

第６図では、入力端子62には第３図（ｅ）のタイミン
グで制御信号が入力し、ラッチ回路64,65は、この制御
信号及びインバータ70による反転信号により、入力端子
60のデータを１画素毎にラッチする。ラッチ回路64,65
は下位４ビットをそれぞれ積算回路66,67に供給する。
積算回路66,67は１水平期間分の積算を行い、判定回路6
8はその積算結果を比較し、例えば積算回路67の出力の
方が小さいときには出力をＬにする。In FIG. 6, a control signal is input to the input terminal 62 at the timing shown in FIG. 3 (e), and the latch circuits 64 and 65 use the control signal and the inverted signal from the inverter 70 to input the input signal.
60 data are latched for each pixel. Latch circuits 64, 65
Supplies the lower 4 bits to the integrating circuits 66 and 67, respectively.
The integration circuits 66 and 67 perform integration for one horizontal period, and the determination circuit 6
Numeral 8 compares the results of the integration. For example, when the output of the integrating circuit 67 is smaller, the output is set to L.

他方、入力端子60のデータは、入力端子61の制御クロ
ックで動作するライン・メモリ72により１水平期間分時
間遅延された後、ラッチ回路73,74に印加される。な
お、ライン・メモリ72に必要な記憶容量は640×８＝5.1
2Kbitであり、画像メモリ28を構成するメモリ素子の空
きエリアを流用できる。入力端子62には、同期信号発生
器36から第３図（ｃ）に示す制御信号が供給されてお
り、ラッチ回路73,74は以下のようにして１画素おきに
ラッチ動作を行う。即ち、判定回路68の出力がＬのと
き、スイッチ79はａ側に接続し、ラッチ回路73は第３図
（ｃ）の制御信号によりラッチ動作を行う。判定回路68
の出力がＨのとき、スイッチ79はｂ側に接続し、従って
ラッチ回路73は入力端子62の制御信号（第３図（ｃ））
をインバータ77で反転した信号（第３図（ｄ））により
制御され、ラッチ回路74は第３図（ｃ）の制御信号によ
り制御される。P/S変換器75は入力端子63の制御信号
（第３図（ｅ））に従い、判定回路68の判定結果（１ビ
ット）を先頭に、ラッチ回路73からの８ビット・データ
とラッチ回路74からの４ビット・データを順次シリアル
化して出力端子76に出力する。On the other hand, the data of the input terminal 60 is applied to the latch circuits 73 and 74 after being delayed by one horizontal period by the line memory 72 operated by the control clock of the input terminal 61. The storage capacity required for the line memory 72 is 640 × 8 = 5.1.
It is 2 Kbit, and an empty area of a memory element constituting the image memory 28 can be used. A control signal shown in FIG. 3 (c) is supplied from the synchronization signal generator 36 to the input terminal 62, and the latch circuits 73 and 74 perform a latch operation every other pixel as follows. That is, when the output of the judgment circuit 68 is L, the switch 79 is connected to the a side, and the latch circuit 73 performs the latch operation by the control signal of FIG. 3 (c). Judgment circuit 68
Is high, the switch 79 is connected to the b side, so that the latch circuit 73 operates the control signal of the input terminal 62 (FIG. 3 (c)).
Is controlled by a signal (FIG. 3 (d)) obtained by inverting the latch circuit 74 by an inverter 77, and the latch circuit 74 is controlled by a control signal shown in FIG. 3 (c). According to the control signal (FIG. 3 (e)) of the input terminal 63, the P / S converter 75 starts with the judgment result (1 bit) of the judgment circuit 68 and starts with the 8-bit data from the latch circuit 73 and the latch circuit 74. Are sequentially serialized and output to the output terminal 76.

第６図のデータ変換器26に対応するデータ変換器30の
構成例を第７図に示す。第４図と同じ構成要素には同じ
符号を付してある。80は入力端子50の、画像メモリ28か
らのシリアル・データをパラレル化するS/P変換器、82
はインバータ、83はS/P変換器80の１ビット出力（判定
回路68の判定結果）により切り換えられるスイッチであ
る。S/P変換器80は入力端子51の制御信号に従って、入
力端子50のシリアル・データをパラレル化するが、最初
の１ビットによりスイッチ83を制御する。他の12ビット
は、最初の８ビットがラッチ回路56に印加され、残りの
４ビットがラッチ回路57に印加される。ラッチ回路56,5
7は入力端子53の制御信号（第５図（ｅ））に従い入力
データをラッチする。S/P変換器80からスイッチ83に印
加される１ビット信号がＬのときにはスイッチ83はａ側
に接続し、端子52の制御信号（第５図（ｆ））のタイミ
ングでスイッチ58が切り換わる。他方、S/P変換器80か
らスイッチ83に印加される１ビット信号がＨのときには
スイッチ83はｂ側に接続し、制御信号（第５図（ｆ））
をインバータ82で反転した信号（第５図（ｇ））により
スイッチ58が切り換わる。即ち、ラッチ回路56の出力と
ラッチ回路57の出力の取り出しタイミングが切り換わ
る。FIG. 7 shows a configuration example of the data converter 30 corresponding to the data converter 26 of FIG. The same components as those in FIG. 4 are denoted by the same reference numerals. 80 is an S / P converter of the input terminal 50 for parallelizing serial data from the image memory 28, 82
Is an inverter, and 83 is a switch that can be switched by a 1-bit output of the S / P converter 80 (judgment result of the judgment circuit 68). The S / P converter 80 parallelizes the serial data of the input terminal 50 according to the control signal of the input terminal 51, and controls the switch 83 by the first one bit. As for the other 12 bits, the first 8 bits are applied to the latch circuit 56, and the remaining 4 bits are applied to the latch circuit 57. Latch circuits 56, 5
Reference numeral 7 latches input data according to the control signal of the input terminal 53 (FIG. 5 (e)). When the 1-bit signal applied from the S / P converter 80 to the switch 83 is L, the switch 83 is connected to the a side, and the switch 58 switches at the timing of the control signal (FIG. 5 (f)) at the terminal 52. . On the other hand, when the 1-bit signal applied from the S / P converter 80 to the switch 83 is H, the switch 83 is connected to the b side and the control signal (FIG. 5 (f))
The switch 58 is switched by a signal (FIG. 5 (g)) obtained by inverting the switch 58 by the inverter 82. That is, the output timing of the latch circuit 56 and the output timing of the latch circuit 57 are switched.

［発明の効果］ 以上の説明から容易に理解できるように、本発明によ
れば、少ない記憶容量で撮像手段の出力を一時記憶でき
る。また、奇数画素をデータ削減するか偶数画素をデー
タ削減するかを判定することにより、量子化ノイズを低
減できる。[Effects of the Invention] As can be easily understood from the above description, according to the present invention, the output of the imaging unit can be temporarily stored with a small storage capacity. Also, by determining whether to reduce data of odd pixels or data of even pixels, quantization noise can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の一実施例の構成ブロック図、第２図は
第１図のデータ変換器26の詳細な構成ブロック図、第３
図は第２図のタイミング・チャート、第４図は第１図の
データ変換器30の詳細な構成ブロック図、第５図は第４
図のタイミング・チャート、第６図はデータ変換器26の
変更例、第７図は第６図に対応するデータ変換器30の変
更例である。 10:撮影光学系、18:撮像素子、20:相関二重サンプリン
グ回路、22:ガンマ補正回路、26:データ変換器、28:画
像メモリ、30:データ変換器、36:同期信号発生器FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, FIG. 2 is a block diagram showing the detailed configuration of the data converter 26 shown in FIG.
2 is a timing chart of FIG. 2, FIG. 4 is a detailed block diagram of the data converter 30 of FIG. 1, and FIG.
FIG. 6 is a timing chart, FIG. 6 is a modified example of the data converter 26, and FIG. 7 is a modified example of the data converter 30 corresponding to FIG. 10: shooting optical system, 18: image sensor, 20: correlated double sampling circuit, 22: gamma correction circuit, 26: data converter, 28: image memory, 30: data converter, 36: synchronization signal generator

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】撮像素子の出力信号を１画面分配信する画
像メモリを具備する撮像装置であって、 当該撮像素子と当該画像メモリとの間に、当該撮像素子
の出力から、所定の画素について下位の１又は複数ビッ
トを削減する削減手段と、 当該画像メモリの出力について、当該削減手段による削
減対象の画素に対し、削減された下位ビットに対して任
意のデータを付加する付加手段 とを備え、前記削減手段の削減対象の画素は、互いに水
平方向及び垂直方向に隣接しないことを特徴とする撮像
装置。1. An image pickup apparatus comprising an image memory for delivering an output signal of an image pickup device for one screen, wherein a predetermined pixel is provided between said image pickup device and said image memory from an output of said image pickup device. A reducing means for reducing one or more lower bits, and an adding means for adding arbitrary data to the pixels to be reduced by the reducing means with respect to the output of the image memory, to the reduced lower bits. An image pickup apparatus, wherein pixels to be reduced by the reduction unit are not adjacent to each other in a horizontal direction and a vertical direction.