JP2954194B1 - Clock skew reduction method and system - Google Patents

Abstract

【要約】 【課題】クロックツリー手法により生成されたクロック
配線について、再配置配線をすることなく、セルの置き
換えのみで、配線間のスキューをより精度で低減可能と
したクロックスキュー低減方法の提供。 【解決手段】レイアウトデータ上で、外形寸法、ピン配
置、入力容量がすべて等しく、駆動能力の異なる複数種
のクロックドライバをセルライブラリとして有し、配置
されたクロックドライバの各々に対して配置配線後のレ
イアウトデータから、複数種のクロックドライバのセル
の遅延情報を基にして複数種のクロックドライバのすべ
てについて出力遅延値を算出し、該出力遅延値をクロッ
クドライバ毎にファイルとして出力し、複数種のクロッ
クドライバのすべてに対する出力遅延値を、パラメタラ
イズし、静的又は動的遅延検証ツール上でパラーメータ
の値の変更に応じて他のクロックドライバの遅延値に差
し替える。Kind Code: A1 A clock skew reduction method capable of reducing the skew between wirings with higher accuracy only by replacing cells without rearranging and wiring the clock wiring generated by the clock tree method. A plurality of types of clock drivers having the same external dimensions, pin arrangements, and input capacities and different driving capacities on a layout data are provided as a cell library, and are arranged and wired for each of the arranged clock drivers. Output delay values for all of the plurality of types of clock drivers based on the delay information of the cells of the plurality of types of clock drivers, and output the output delay values as files for each clock driver. The output delay values for all of the clock drivers are parameterized and replaced with the delay values of other clock drivers according to the change of the parameter value on the static or dynamic delay verification tool.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、論理集積回路装置
の設計技術に関し、特にクロックスキュー低減方法及び
クロックスキュー低減する配置配線システムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technology for designing a logic integrated circuit device, and more particularly to a clock skew reduction method and a placement and routing system for reducing clock skew.

【０００２】[0002]

【従来の技術】クロックツリー手法を用いて等長配線を
行ってもなお残るスキューや、物理的制約のために存在
するスキューを低減するクロックスキュー低減方法とし
て、例えば特開平８−２７４２６０号公報等の記載が参
照される。2. Description of the Related Art As a clock skew reduction method for reducing skew which remains even after wiring of equal length using the clock tree method and skew existing due to physical restrictions, for example, Japanese Patent Application Laid-Open No. 8-274260, etc. Is referred to.

【０００３】図７は、特開平８−２７４２６０号公報に
記載されるクロックスキュー低減方法におけるクロック
ドライバ差し替えの処理を説明するためのフローチャー
トである。予め駆動能力の異なる複数種類のクロックド
ライバをセルライブラリとして準備しておき、クロック
ツリー手法を用いて遅延も最も発生しにくい最大駆動能
力のクロックドライバを配置して各ブロック回路との配
線を行い（３０１）、さらに残ったスキューを低減する
ため、自動ツールで遅延最大パスを探索し（３０２〜３
０４）、これを基準として、それよりも負荷の小さいパ
スに配置されている最大駆動能力のドライバ回路を、よ
り小駆動能力の（すなわちセル面積の小さい）クロック
ドライバと差し替えることにより（３０５〜３０７）、
スキューを低減している。FIG. 7 is a flowchart for explaining a process of replacing a clock driver in a clock skew reduction method described in Japanese Patent Application Laid-Open No. 8-274260. A plurality of types of clock drivers having different driving capacities are prepared in advance as a cell library, and a clock driver having a maximum driving capacity that causes the least delay is arranged using a clock tree method, and wiring to each block circuit is performed ( 301), in order to further reduce the remaining skew, search for the maximum delay path using an automatic tool (302-3).
04), based on this, by replacing the driver circuit with the maximum driving capability arranged in the path with a smaller load with a clock driver with a smaller driving capability (that is, a small cell area) (305-307). ),
Skew is reduced.

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、上記し
た従来のクロックスキュー低減方法においては、より小
駆動能力のクロックドライバとセルを差し替える場合、
ドライバのセル面積が小さくなり、形状の相違から、再
配置／配線が必要となり、また、セルの入れ替えによ
り、入力容量が小さくなるため、スキュー調整時に使用
された前段（前工程）での遅延値が、セル差し替え後の
実際の遅延値と異なり、スキュー精度が低下する、とい
う問題点を有している。However, in the above-mentioned conventional clock skew reduction method, when a cell is replaced with a clock driver having a smaller driving ability,
Since the cell area of the driver becomes smaller, the rearrangement / wiring becomes necessary due to the difference in the shape, and the input capacitance becomes smaller due to the replacement of the cells, the delay value in the previous stage (previous process) used at the time of skew adjustment. However, unlike the actual delay value after the cell replacement, there is a problem that the skew accuracy is reduced.

【０００５】また、スキュー精度を上げるためには、実
際には、図７に示した処理フローに加えて、ステップ３
０７から３０１への処理を数回繰り返す必要がある。In order to increase the skew accuracy, in addition to the processing flow shown in FIG.
It is necessary to repeat the process from 07 to 301 several times.

【０００６】なお、例えば特開平４−２８７９６３号公
報には、クリティカルパス中の１つ取り出し、ゲートを
ドライブ能力の高いゲートで置換したときの遅延時間値
を計算し、遅延時間減少があればそのゲート置換を受け
入れるようにしたレイアウトシステムが提案されてい
る。しかしながら、上記特開平４−２８７９６３号公報
記載のレイアウトシステムにおいても、ドライブ能力の
高いゲート置換によりゲート形状が異なり、再配置配線
が必要となる場合が生じる。[0006] For example, Japanese Patent Application Laid-Open No. 4-287793 discloses that one of the critical paths is taken out, a delay time value when a gate is replaced with a gate having a high drive capability is calculated, and if a delay time decreases, the delay time is calculated. A layout system that accepts gate replacement has been proposed. However, even in the layout system described in Japanese Patent Application Laid-Open No. 4-287793, there is a case where the gate shape is different due to the replacement of the gate having a high driving ability, and the rearrangement wiring is required.

【０００７】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、クロックツリー手
法により生成されたクロック配線について、再配置配線
をすることなく、セルの置き換えのみで、配線間のスキ
ューをより精度で低減可能としたクロックスキュー低減
方法及びシステムを提供することにある。SUMMARY OF THE INVENTION Accordingly, the present invention has been made in view of the above problems, and has as its object to replace a clock wiring generated by a clock tree method without rearranging and replacing cells. It is an object of the present invention to provide a clock skew reduction method and system capable of reducing skew between wirings with higher accuracy.

【０００８】[0008]

【課題を解決するための手段】前記目的を達成するた
め、本発明は、レイアウトデータ上で、外形寸法、ピン
配置、入力容量がすべて等しく、駆動能力の異なる複数
種のクロックドライバをセルライブラリとして有し、配
置されたクロックドライバの各々に対して、配置配線後
のレイアウトデータから、前記複数種のクロックドライ
バのセルの遅延情報を基にして、前記複数種のクロック
ドライバのすべてについて、出力遅延値を算出し、クロ
ックドライバ毎にファイルとして出力し、前記複数種の
クロックドライバのすべてに対する出力遅延値を、パラ
メタライズし、静的又は動的遅延検証ツール上で、前記
パラメータの値の変更に応じて他のクロックドライバの
遅延値に差し替え可能としたものである。In order to achieve the above object, the present invention provides, as a cell library, a plurality of types of clock drivers having the same external dimensions, pin arrangements, and input capacities and different driving capacities on layout data. Output delays for all of the plurality of clock drivers based on the delay information of the cells of the plurality of clock drivers based on the layout data after the placement and routing for each of the arranged clock drivers. Calculate the value, output it as a file for each clock driver, parameterize the output delay value for all of the plurality of types of clock drivers, and change the value of the parameter on a static or dynamic delay verification tool. It can be replaced with a delay value of another clock driver in response.

【０００９】[0009]

【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、その好ましい実施の形態において、レ
イアウトデータ上で、外形寸法、ピン配置、入力容量が
すべて等しく、駆動能力の異なる複数種のクロックドラ
イバをセルライブラリとして有し、仮クロックドライバ
を使用しクロックツリー手法で自動配置配線を実行し、
次に、配置された仮クロックドライバの全ノードに対
し、予め用意された複数種の全てのクロックドライバを
配置した場合の出力遅延値について、レイアウトデータ
とセルの遅延情報から遅延値算出ツールで算出し、クロ
ックドライバ毎に別の遅延値情報ファイルに格納する。
そしてパラメタライズされた出力遅延値を用い、パラメ
ータ値を変更することにより、静的又は動的遅延検証ツ
ール上で最適なクロックドライバを選択し、選択された
パラメータに応じて対応するクロックドライバを差し替
えるようにしたものである。Embodiments of the present invention will be described. According to a preferred embodiment of the present invention, a plurality of types of clock drivers having the same external dimensions, pin arrangements, and input capacities and different driving capacities on a layout data are used as a cell library, and a temporary clock driver is used. Perform automatic placement and routing using the clock tree method,
Next, an output delay value when all of a plurality of types of clock drivers prepared in advance are arranged for all nodes of the arranged temporary clock driver is calculated by a delay value calculation tool from layout data and cell delay information. Then, it is stored in another delay value information file for each clock driver.
Then, by changing the parameter value using the parameterized output delay value, an optimal clock driver is selected on the static or dynamic delay verification tool, and the corresponding clock driver is replaced according to the selected parameter. It is like that.

【００１０】[0010]

【実施例】本発明の実施例について図面を参照して説明
する。図１（ａ）〜図１（ｄ）は、駆動能力の異なる４
個のクロックドライバセルＡ〜Ｄのレイアウトデータを
示す図である。４個のクロックドライバセルＡ〜Ｄは、
外形寸法、ピン配置が等しく、また、それぞれ、４出力
のコンタクト（スルーホール）の有無で入力容量を変え
ずに、駆動能力（電流駆動能力）のみを変化させてい
る。図２（ａ）〜図２（ｄ）は、図１（ａ）〜図１
（ｄ）のクロックドライバセルＡ〜Ｄの各セルの等価回
路を模式的に示したものであり、クロックドライバセル
Ａでは、入力（Ｉｎ）を共通とする４つのインバータの
出力１〜４にそれぞれ接続する配線（図１の網掛けで示
す第１配線層）がスルーホールを介して出力Ｏｕｔに接
続する配線（図１の斜線（ハッチング）を施した第２配
線層）に接続されており、クロックドライバセルＢで
は、入力を共通とする４つのインバータのうち３つの出
力がスルーホールを介して出力Ｏｕｔに接続する配線に
接続されており、クロックドライバセルＣでは、入力を
共通とする４つのインバータのうち２つの出力がスルー
ホールを介して出力Ｏｕｔに接続する配線に接続されて
おり、クロックドライバセルＤでは、入力を共通とする
４つのインバータのうち１つの出力がスルーホールを介
して出力Ｏｕｔに接続する配線に接続されている。な
お、図１において、網掛けで示す第１配線層はインバー
タの拡散層と不図示のコンタクトで接続されている。Embodiments of the present invention will be described with reference to the drawings. FIGS. 1A to 1D show four different driving capabilities.
FIG. 3 is a diagram showing layout data of clock driver cells A to D. The four clock driver cells A to D are:
The external dimensions and the pin arrangement are the same, and only the driving capability (current driving capability) is changed without changing the input capacitance depending on the presence or absence of four output contacts (through holes). 2 (a) to 2 (d) show FIGS. 1 (a) to 1
3D schematically shows an equivalent circuit of each of the clock driver cells A to D. In the clock driver cell A, outputs 1 to 4 of four inverters having a common input (In) are respectively shown. The wiring to be connected (the first wiring layer shown by hatching in FIG. 1) is connected to the wiring (the second wiring layer hatched in FIG. 1) connected to the output Out via the through hole, In the clock driver cell B, three outputs of the four inverters having a common input are connected to wirings connected to the output Out through through holes. In the clock driver cell C, four outputs having the common input are connected. Two outputs of the inverters are connected to wirings connected to the output Out through through holes. In the clock driver cell D, four inverters having a common input are connected. One output Chi is connected to the wiring connected to the output Out through the through hole. In FIG. 1, the first wiring layer shaded is connected to the diffusion layer of the inverter by a contact (not shown).

【００１１】図１において、各クロックドライバＡ〜Ｄ
の駆動能力（電流駆動能力）の大小は、クロックドライ
バＡ＞クロックドライバＢ＞クロックドライバＣ＞クロ
ックドライバＤの順となる。In FIG. 1, clock drivers A to D
The magnitudes of the driving capabilities (current driving capabilities) are as follows: clock driver A> clock driver B> clock driver C> clock driver D.

【００１２】図４は、本発明の一実施例の処理を説明す
るための図であり、図１に示した４個のクロックドライ
バのセルの遅延情報１０２と、配置配線後のレイアウト
データ１０１から、遅延値抽出ツール１０３により、配
置されたクロックドライバの各々のノードに対して、４
個のクロックドライバすべての出力遅延値を、それぞれ
別のファイル１０５〜１１０に出力した例を示してい
る。FIG. 4 is a diagram for explaining the processing of one embodiment of the present invention. FIG. 4 shows the delay information 102 of the cells of the four clock drivers shown in FIG. , The delay value extraction tool 103 assigns 4
In this example, output delay values of all the clock drivers are output to different files 105 to 110, respectively.

【００１３】図５は、図４に示す処理で生成された各々
のクロックドライバの出力遅延値を動的遅延検証ツール
上でパラメタライズした例を示す図である。FIG. 5 is a diagram showing an example in which the output delay values of the respective clock drivers generated by the processing shown in FIG. 4 are parameterized on a dynamic delay verification tool.

【００１４】パラメータ（Ｃ１、Ｃ２、．．．、Ｃｎ）
の値を変えることで、直ちに他のクロックドライバの遅
延値に差し替えることができる。すなわち、パラメータ
Ｃ１、Ｃ２、．．．、Ｃｎの値を変えるだけで、ｉｆ
tｈｅｎ ｅｌｓｅ構文にて、該パラメータに該当する
遅延時間のクロックドライバ（のファイル）がａｎｎｏ
ｔａｔｅ命令によって付加される。Parameters (C1, C2,..., Cn)
Can be immediately replaced with the delay value of another clock driver. That is, the parameters C1, C2,. . . , Cn only by changing the value of if
In the then else syntax, the clock driver (file of) the delay time corresponding to the parameter is anno.
It is added by the state instruction.

【００１５】パラメータの変更により、各クロック間の
スキューが最小（最適）になる組み合わせが判明した
ら、そのパラメータの値に応じて、セルの置き換えを行
う。When a combination that minimizes (optimizes) the skew between the clocks is found by changing the parameters, the cell is replaced in accordance with the value of the parameter.

【００１６】図６は、本発明の一実施例におけるクロッ
クドライバ差し替えのフローチャートを示す図である。
本発明の一実施例の動作について図６を参照して説明す
る。FIG. 6 is a diagram showing a flowchart of clock driver replacement in one embodiment of the present invention.
The operation of one embodiment of the present invention will be described with reference to FIG.

【００１７】まず、仮クロックドライバを使用しクロッ
クツリー手法で自動配置配線を実行する（ステップ２０
１）。その際、クロックドライバセルは目的に応じて選
択される。例えば、高速動作が必要な場合、通常、最も
駆動能力の大きなセル、つまり、図１に示した例では、
クロックドライバＡを仮クロックドライバとして選択す
る。First, automatic placement and routing is executed by a clock tree method using a temporary clock driver (step 20).
1). At that time, the clock driver cell is selected according to the purpose. For example, when high-speed operation is required, usually, the cell having the highest driving capability, that is, in the example shown in FIG.
The clock driver A is selected as a temporary clock driver.

【００１８】次に、配置された仮クロックドライバの全
ノードに対し、用意された全てのクロックドライバ、つ
まりクロックドライバＡからＤを配置した場合の出力遅
延値を、レイアウトデータとセルの遅延情報から遅延値
算出ツールで算出し、図４に示すように、各々、別々の
ファイル１０５〜１１０に格納する（ステップ２０
２）。Next, the output delay value when all the prepared clock drivers, that is, the clock drivers A to D are arranged for all the nodes of the arranged temporary clock driver, is calculated from the layout data and the cell delay information. The delay value is calculated by the delay value calculation tool and stored in separate files 105 to 110 as shown in FIG.
2).

【００１９】その際、パラメタライズを容易にするため
に、クロックドライバ以外のノードの遅延値は、別ファ
イル１０４に格納する。At this time, delay values of nodes other than the clock driver are stored in a separate file 104 in order to facilitate parameterization.

【００２０】そして、生成されたクロックドライバ毎の
遅延値情報ファイルを、パラメータにより、リアルタイ
ムに選択可能とする仕組み（これをパラメタライズ機構
という）をつくる（ステップ２０３）。Then, a mechanism (referred to as a parameterizing mechanism) is created which enables the generated delay value information file for each clock driver to be selected in real time by using parameters (step 203).

【００２１】前述した通り、図５は、パラメータＣ１〜
Ｃｎにより、動的遅延検証ツール上でリアルタイムに選
択可能な仕組みを実現した例を示す図である。例えば、
Ｃ１〜Ｃｎがすべて“００”の場合、ファイルdelay_C1
A.sdf、delay_C2A.sdf、…、delay_CnA.sdfが選択され
る。つまり、すべてのクロックドライバのノードに、ク
ロックドライバＡ（の遅延値）が選択されるが、動的遅
延検証ツール上で、パラメータの値を変えることで、他
の遅延値にリアルタイムに変更できる。As described above, FIG.
It is a figure which shows the example which implement | achieved the mechanism which can be selected in real time on a dynamic delay verification tool by Cn. For example,
If C1 to Cn are all "00", the file delay_C1
A.sdf, delay_C2A.sdf, ..., delay_CnA.sdf are selected. That is, the clock driver A (the delay value thereof) is selected for all the clock driver nodes. However, by changing the parameter value on the dynamic delay verification tool, the delay value can be changed to another delay value in real time.

【００２２】例えば、動的遅延検証ツール上で、パラメ
ータＣ１〜Ｃｎの値をすべて“１１”に変えると、リア
ルタイムにクロックドライバＤ（の遅延値）が選択され
る。For example, when all the values of the parameters C1 to Cn are changed to "11" on the dynamic delay verification tool, (the delay value of) the clock driver D is selected in real time.

【００２３】このように、パラメータを変更し、動的遅
延検証ツール上で、各々のクロックドライバの波形を観
測することで、配線間のスキューが最小となるクロック
ドライバの組み合わせを選択する（図６のステップ２０
４）。As described above, by changing the parameters and observing the waveform of each clock driver on the dynamic delay verification tool, the combination of clock drivers that minimizes the skew between wirings is selected (FIG. 6). Step 20 of
4).

【００２４】そして、クロックドライバの最適な組み合
わせが選択できたら、そのパラメータにより再生成した
ネットリストを、レイアウトツールに読み込ませ、ＥＣ
Ｏ等により、対応するクロックドライバセルの差し替え
を実行する（図６のステップ２０５）。なお、図６のス
テップ２０１〜２０５の各処理は、自動配置配線システ
ムを構成するコンピュータ上で実行されるプログラム
（ツール）を利用して行われ、本発明はこれらのプログ
ラムを格納した記録媒体も含む。When the optimal combination of clock drivers can be selected, the layout tool reads the netlist regenerated based on the parameters,
The corresponding clock driver cell is replaced by O or the like (step 205 in FIG. 6). Note that the processes in steps 201 to 205 in FIG. 6 are performed using a program (tool) executed on a computer constituting the automatic placement and routing system, and the present invention also applies to a recording medium storing these programs. Including.

【００２５】図３（ａ）〜図３（ｄ）は、本発明の第２
の実施例におけるクロックドライバＡ〜Ｄのレイアウト
データを示す図である。図１に示した前記実施例では、
４出力のコンタクト（スルーホール）の有無で、入力容
量を変えずに駆動能力のみ変化させたのに対し、本発明
の第２の実施例では、第一配線層（図中、網掛けで示す
配線）及び拡散層のコンタクトの有無で、入力容量を変
えずに駆動能力の異なる４個のクロックドライバセルを
実現している。図３（ａ）〜図３（ｄ）は、第一配線層
と拡散層（ソース又はドレイン）のコンタクトの有無に
より、それぞれ、出力ＯＵＴに接続するインバータは４
つ、３つ、２つ、１つの構成とされている。FIGS. 3A to 3D show the second embodiment of the present invention.
FIG. 7 is a diagram showing layout data of clock drivers A to D in the embodiment of FIG. In the embodiment shown in FIG.
While only the driving capability was changed without changing the input capacitance depending on the presence or absence of the four output contacts (through holes), in the second embodiment of the present invention, the first wiring layer (shown by hatching in the drawing) Four clock driver cells having different driving capacities are realized without changing the input capacitance depending on the presence or absence of the contact of the wiring and the diffusion layer. FIGS. 3A to 3D show that the number of inverters connected to the output OUT is 4 depending on the presence or absence of contact between the first wiring layer and the diffusion layer (source or drain).
, Three, two, one.

【００２６】４個のクロックドライバは、ともに外形寸
法、ピン配置が等しく、クロックドライバＡ〜Ｄの駆動
能力の大小関係は、Ａ＞Ｂ＞Ｃ＞Ｄの順となる。The four clock drivers have the same external dimensions and pin arrangement, and the magnitude relationship of the driving capabilities of the clock drivers A to D is as follows: A>B>C> D.

【００２７】[0027]

【発明の効果】以上説明したように、本発明によれば、
外形寸法、ピン配置、及び、入力容量が同一で駆動能力
が異なる複数種のクロックドライバを用意しておき、配
置に使用するクロックドライバのみならず、用意された
すべてのクロックドライバの遅延情報を、配置を想定し
て抽出し、パラメタライズすることで、一度配置配線し
たレイアウトデータに対して、静的あるいは動的遅延検
証ツール上でのリアルタイムなスキュー調整により、再
配置配線を行うことなく、セルの置き換えのみで、より
精度の高いスキュー調整ができる、という効果を奏す
る。As described above, according to the present invention,
Prepare multiple types of clock drivers that have the same external dimensions, pin layout, and input capacity but different driving capacities. Not only the clock driver used for the layout, but also the delay information of all the prepared clock drivers, By extracting and parameterizing the layout assuming the placement, the layout data once placed and routed can be adjusted without reallocation and routing by real-time skew adjustment on a static or dynamic delay verification tool. Has the effect that skew adjustment with higher accuracy can be performed only by replacement of.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例のクロックドライバのレイア
ウトデータの一例を示す図である。FIG. 1 is a diagram showing an example of layout data of a clock driver according to an embodiment of the present invention.

【図２】図１のクロックドライバのレイアウトデータの
等価回路を模式的に示す図である。FIG. 2 is a diagram schematically illustrating an equivalent circuit of layout data of the clock driver of FIG. 1;

【図３】本発明の第２の実施例のクロックドライバのレ
イアウトデータの一例を示す図である。FIG. 3 is a diagram illustrating an example of layout data of a clock driver according to a second embodiment of the present invention.

【図４】本発明の一実施例における遅延値抽出の処理の
一例を説明するための図である。FIG. 4 is a diagram illustrating an example of a delay value extraction process according to an embodiment of the present invention.

【図５】本発明のの一実施例における遅延値パラメタラ
イズ処理の一例を説明するための図である。FIG. 5 is a diagram illustrating an example of a delay value parameterizing process according to an embodiment of the present invention.

【図６】本発明の一実施例におけるクロックドライバの
差し替え処理を示すフローチャートである。FIG. 6 is a flowchart illustrating a clock driver replacement process according to an embodiment of the present invention.

【図７】従来のクロックスキュー低減方法におけるクロ
ックドライバの差し替え処理を示すフローチャートであ
る。FIG. 7 is a flowchart showing a process of replacing a clock driver in a conventional clock skew reduction method.

【符号の説明】[Explanation of symbols]

１０１ レイアウウトデータ １０２ セル遅延情報 １０３ 遅延値抽出ツール １０４ クロックドライバのノード以外の遅延値を含む
ファイル １０５〜１１０ クロックドライバの遅延値を含むファ
イルReference Signs List 101 layout data 102 cell delay information 103 delay value extraction tool 104 file including delay values other than clock driver nodes 105 to 110 file including clock driver delay values

Claims (8)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】レイアウトデータ上で、外形寸法、ピン配
置、入力容量がいずれも等しく、互いに駆動能力が異な
る複数種のクロックドライバをセルライブラリとして有
し、 配置されたクロックドライバの各々に対して配置配線後
のレイアウトデータから、前記配置に用いられたクロッ
クドライバだけでなく、予めライブラリとして用意され
ている前記複数種のクロックドライバのセルの遅延情報
を基にして、前記複数種のクロックドライバのすべてに
ついて出力遅延値を算出し、該出力遅延値をクロックド
ライバ毎にファイルとして出力し、 前記複数種のクロックドライバのすべてに対する出力遅
延値を、パラメータで選択可能とし、静的又は動的遅延
検証に際して、前記パラメータの値の変更に応じて他の
クロックドライバの遅延値に差し替え可能としたことを
特徴とするクロックスキュー低減方法。1. A plurality of types of clock drivers having the same external dimensions, pin arrangements, and input capacities on a layout data and having different driving capacities as a cell library are provided for each of the arranged clock drivers. From the layout data after placement and routing, not only the clock driver used for the placement, but also the clock drivers of the plurality of clock drivers based on delay information of cells of the plurality of clock drivers prepared in advance as a library. Output delay values are calculated for all of the clock drivers, the output delay values are output as files for each clock driver, output delay values for all of the plurality of types of clock drivers can be selected by parameters, and static or dynamic delay verification is performed. In this case, the delay value of the other clock driver differs according to the change of the value of the parameter. Clock skew reduction method is characterized in that as a possible place. 【請求項２】レイアウトデータ上で、外形寸法、ピン配
置、入力容量がいずれも等しく、互いに駆動能力が異な
る複数種のクロックドライバをセルライブラリとして有
し、 （ａ）仮クロックドライバを用いてクロックツリー手法
で自動配置配線を実行し、 （ｂ）次に、配置された仮クロックドライバの全ノード
に対し、予めセルライブラリとして用意された複数種の
全てのクロックドライバを配置した場合の出力遅延値に
ついて、レイアウトデータとセルの遅延情報から遅延値
算出ツールで算出し、該出力遅延値をクロックドライバ
毎に別の遅延値情報ファイルに格納し、 （ｃ）パラメータで選択可能とされた出力遅延値を用
い、パラメータ値を変更することにより、静的又は動的
遅延検証ツール上で最適なクロックドライバを選択し、 （ｄ）選択されたパラメータに応じて対応するクロック
ドライバを差し替える、 上記（ａ）〜（ｂ）の各ステップを含み、一度配置配線
したクロックドライバのレイアウトデータに対して再配
置配線することなく、クロックドライバのセルを置き換
えることでスキューを調整可能としたことを特徴とする
クロックスキュー低減方法。2. A cell library comprising a plurality of types of clock drivers having the same external dimensions, pin arrangements, and input capacities on a layout data, and having different driving capacities from each other as a cell library. (B) Next, an output delay value in a case where all kinds of clock drivers prepared in advance as a cell library are arranged with respect to all nodes of the arranged temporary clock driver. Is calculated by the delay value calculation tool from the layout data and the cell delay information, and the output delay value is stored in another delay value information file for each clock driver. (C) The output delay value that can be selected by the parameter By selecting the optimal clock driver on the static or dynamic delay verification tool by changing the parameter value using d) replacing the corresponding clock driver in accordance with the selected parameter, including the steps of (a) to (b) above, without re-arranging and wiring the layout data of the clock driver once arranged and wired A clock skew reduction method, wherein a skew can be adjusted by replacing a driver cell. 【請求項３】前記クロックドライバのレイアウトデータ
が、入力が共通入力端に接続され並列配置された複数の
ドライバを含み、各ドライバの出力を共通出力端に接続
するスルーホールの有無で駆動能力が可変される、こと
を特徴とする請求項１又は２記載のクロックスキュー低
減方法。3. The layout data of the clock driver includes a plurality of drivers whose inputs are connected to a common input terminal and arranged in parallel, and the driving capability is determined by the presence or absence of a through hole connecting the output of each driver to the common output terminal. 3. The clock skew reduction method according to claim 1, wherein the clock skew is varied. 【請求項４】前記クロックドライバのレイアウトデータ
が、入力が共通入力端に接続され並列配置された複数の
ドライバを含み、各ドライバの第１配線層と拡散層のコ
ンタクトの有無で駆動能力が可変される、ことを特徴と
する請求項１又は２記載のクロックスキュー低減方法。4. The layout data of the clock driver includes a plurality of drivers whose inputs are connected to a common input terminal and arranged in parallel, and the driving capability is variable depending on the presence or absence of a contact between the first wiring layer and the diffusion layer of each driver. 3. The method according to claim 1, wherein the clock skew is reduced. 【請求項５】駆動能力の異なる複数種のクロックドライ
バをセルとして含むセルライブラリとして有し、 複数種のクロックドライバは、レイアウトデータ上で、
外形寸法、ピン配置、 入力容量がすべて等しく、且つ、各々、静的又は動的遅
延検証用の遅延情報を有し、 前記複数種のクロックドライバの遅延情報を基にして、
クロックツリー手法で配置されたクロックドライバの各
々に対して、配置配線後のレイアウトデータから、ライ
ブラリとして用意されている前記複数種のクロックドラ
イバのすべてについて、出力遅延値を算出してそれぞれ
別ファイルに出力する手段と、 前記複数種のクロックドライバのすべてに対する出力遅
延値を、パラメータにて選択可能とし、前記パラメータ
の値の変更に応じて、他のクロックドライバの遅延値に
差し替える手段と、 を備え、 一度配置配線したクロックドライバのレイアウトデータ
に対して再配置配線することなく、クロックドライバの
セルを置き換えることでスキューを調整可能としたこと
を特徴とする半導体集積回路の配置配線システム。5. A cell library including a plurality of types of clock drivers having different driving capacities as cells, wherein the plurality of types of clock drivers are arranged on layout data.
The external dimensions, pin arrangement, and input capacitance are all equal, and each has delay information for static or dynamic delay verification. Based on the delay information of the plurality of types of clock drivers,
For each of the clock drivers arranged by the clock tree method, output delay values are calculated for all of the plurality of types of clock drivers prepared as a library from the layout data after arrangement and wiring, and each is output to a separate file. Means for outputting, and means for selecting an output delay value for all of the plurality of types of clock drivers by a parameter, and replacing the output delay value with a delay value of another clock driver according to a change in the value of the parameter. A placement and routing system for a semiconductor integrated circuit, wherein the skew can be adjusted by replacing the clock driver cells without relocating and routing the layout data of the clock driver once placed and wired. 【請求項６】前記クロックドライバのレイアウトデータ
が、入力が共通入力端に接続され並列配置された複数の
ドライバを含み、各ドライバの出力を共通出力端に接続
するスルーホールの有無で駆動能力が可変される、こと
を特徴とする請求項５記載の半導体集積回路の配置配線
システム。6. The layout data of the clock driver includes a plurality of drivers whose inputs are connected to a common input terminal and arranged in parallel, and the driving capability is determined by the presence or absence of a through hole connecting the output of each driver to the common output terminal. 6. The arrangement and wiring system for a semiconductor integrated circuit according to claim 5, wherein said system is variable. 【請求項７】前記クロックドライバのレイアウトデータ
が、入力が共通入力端に接続され並列配置された複数の
ドライバを含み、各ドライバの第１配線層と拡散層のコ
ンタクトの有無で駆動能力が可変される、ことを特徴と
する請求項５記載の半導体集積回路の配置配線システ
ム。7. The layout data of the clock driver includes a plurality of drivers whose inputs are connected to a common input terminal and arranged in parallel, and the driving capability is variable depending on the presence or absence of a contact between the first wiring layer and the diffusion layer of each driver. 6. The arrangement and wiring system for a semiconductor integrated circuit according to claim 5, wherein: 【請求項８】レイアウトデータ上で、外形寸法、ピン配
置、入力容量がいずれも等しく、互いに駆動能力が異な
る複数種のクロックドライバをセルライブラリとして有
し、 （ａ）仮クロックドライバを用いてクロックツリー手法
で自動配置配線を行う処理、 （ｂ）次に、配置された仮クロックドライバの全ノード
に対し、予め用意された複数種の全てのクロックドライ
バを配置した場合の出力遅延値について、レイアウトデ
ータとセルの遅延情報からその遅延値を算出し、該出力
遅延値をクロックドライバ毎に別の遅延値情報ファイル
に格納する処理、 （ｃ）パラメータで選択可能とされた出力遅延値を用
い、パラメータ値を変更することにより、静的又は動的
遅延検証に際して最適なクロックドライバを選択する処
理、 （ｄ）選択されたパラメータに応じて対応するクロック
ドライバを差し替える処理、 の上記処理（ａ）〜（ｄ）を自動配置配線システムを構
成するコンピュータ上で実行させるためのプログラムを
記録した記録媒体。8. A plurality of types of clock drivers having the same external dimensions, pin arrangements, and input capacities on the layout data and having different driving capacities are provided as a cell library, and (a) a clock using a temporary clock driver. (B) Next, layout is performed on output delay values when all of a plurality of types of clock drivers prepared in advance are arranged for all nodes of the arranged temporary clock driver. A process of calculating the delay value from the data and the delay information of the cell, and storing the output delay value in another delay value information file for each clock driver; (c) using the output delay value selectable by a parameter, A process of selecting an optimum clock driver for static or dynamic delay verification by changing a parameter value; A recording medium for recording a program for executing the above processes (a) to (d) on a computer constituting an automatic placement and routing system, the process of replacing a corresponding clock driver according to a parameter.