JP2930087B2 - Logic design support system - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、論理設計支援システム
に関する。The present invention relates to a logic design support system.

【０００２】[0002]

【従来の技術】一般に、電子計算機、大規模集積回路を
設計するに際しては、アンド素子、インバータ素子、フ
リップフロップ素子などの基本素子の機能、物理的特性
などの情報を管理するライブラリを予め用意しておき、
それらの基本素子間を相互に接続することにより、論理
設計することが行われている。2. Description of the Related Art Generally, when designing an electronic computer or a large-scale integrated circuit, a library for managing information such as functions and physical characteristics of basic elements such as an AND element, an inverter element, and a flip-flop element is prepared in advance. In advance,
Logic design is performed by connecting these basic elements to each other.

【０００３】代表的な論理設計支援システムの一つとし
て、論理合成装置がある。これは、ターゲットテクノロ
ジとは独立な機能、若しくは動作記述を用いて設計者が
記述した設計対象のハードウェア記述を入力し、特定の
制約条件のもとで、テクノロジに依存しない最適化、テ
クノロジに依存した最適化を含むテクノロジマッピング
を施した後、論理記述若しくは回路図を生成するもので
ある。One of the typical logic design support systems is a logic synthesis device. In this method, a hardware description of the design target written by the designer using a function independent of the target technology or an operation description is input, and optimization and technology independent of technology are performed under specific constraints. After performing technology mapping including dependent optimization, a logic description or a circuit diagram is generated.

【０００４】また、論理設計支援システムの一つである
回路図入力装置では、ライブラリの基本素子の、回路図
上の形状を予め用意しておき、設計者は基本素子を電子
計算機の主記憶部上に展開している回路図上に配置し、
素子の端子間を配線することにより論理設計を行うもの
である。Further, in a circuit diagram input device, which is one of the logic design support systems, the shapes of the basic elements of the library on the circuit diagram are prepared in advance, and the designer stores the basic elements in the main memory of the computer. Place it on the schematic that is deployed above,
The logic design is performed by wiring between the terminals of the elements.

【０００５】従来、この種の論理設計支援システムで
は、一度設計された回路の遅延時間を改善するために、
回路内の基本素子に対し、同一入力数、同一論理ではあ
るが、容量、抵抗、内部遅延時間が異なる基本素子と置
換する方法があった。Conventionally, in this type of logic design support system, in order to improve the delay time of a circuit once designed,
There has been a method of replacing a basic element in a circuit with a basic element having the same number of inputs and the same logic but different capacitance, resistance, and internal delay time.

【０００６】例えば、論理合成装置においては、テクノ
ロジマッピングを行った後、遅延時間最適化の一手法と
して、ライブラリ中に複数存在する同一入力数、同一論
理の基本素子との置換を行ったときの遅延時間を算出
し、最適な基本素子を選択する局所的最適化を行ってい
た。For example, in a logic synthesizer, after performing technology mapping, as a method of optimizing the delay time, when replacing a plurality of basic elements having the same number of inputs and the same logic existing in a library. The delay time has been calculated, and local optimization for selecting an optimal basic element has been performed.

【０００７】また、回路図入力装置では、入力終了した
回路図に対し、所望の外部端子遅延制約でタイミング解
析を行い、制約違反がないかどうか調べる。そして、制
約違反したパス上の基本素子に対して、論理合成装置と
同様に局所最適化の機能を持つものがあった。In the circuit diagram input device, a timing analysis is performed on the input-completed circuit diagram with a desired external terminal delay constraint to check whether there is any constraint violation. Some of the basic elements on the path that violated the constraint have a function of local optimization, similarly to the logic synthesis apparatus.

【０００８】[0008]

【発明が解決しようとする課題】前記従来技術にかかる
論理設計支援システムは、遅延時間の改善を行うため
に、回路中の基本素子と同一入力数、同一論理の基本素
子から最適なものを選択して置換することのみ考慮して
いるため、その同類の基本素子の数の選択余地しかなか
った。In the logic design support system according to the prior art, in order to improve the delay time, an optimum one is selected from basic elements having the same number of inputs and the same logic as basic elements in a circuit. Since only the replacement is considered, there is only a choice in the number of similar basic elements.

【０００９】例えば、図３に示すように、あるライブラ
リに異なるパワーのアンド回路素子が符号３１１、３１
２、３１３で示す３種類、ナンド素子が符号３２１、３
２２、３２３で示す３種類、あるとする。この場合に、
ある遅延改善を行う対象回路中のアンド素子を置換する
とすると、従来は、図４に符号４１１、４１２、４１３
で示す３種類の置換の可能性しか考慮できないとの問題
があった。For example, as shown in FIG. 3, AND circuits having different powers are denoted by reference numerals 311 and 31 in a certain library.
Two types of NAND elements denoted by reference numerals 2 and 313 are denoted by reference numerals 321 and 3.
It is assumed that there are three types indicated by 22, 323. In this case,
Assuming that the AND element in the target circuit for which a certain delay improvement is to be performed is replaced, conventionally, reference numerals 411, 412, and 413 in FIG.
However, there is a problem that only the three types of replacement indicated by the above can be considered.

【００１０】従って、本発明は、基本素子の置換により
遅延時間を改善する場合、逆相の入力出力端子を持つ基
本素子との置換を考慮し、より最適な置換を行うことの
できる論理設計支援システムを提供することにある。Therefore, according to the present invention, in order to improve the delay time by replacing a basic element, it is possible to consider a replacement with a basic element having input / output terminals of opposite phases, and to perform more optimal replacement. It is to provide a system.

【００１１】[0011]

【課題を解決するための手段】前記目的を達成するため
に本発明は、次のいずれかの構成とした。 （１）．論理設計対象回路を入力する入力部と、ターゲ
ットテクノロジの基本素子などのライブラリ情報を入力
するライブラリ部、入力したライブラリを同一、逆相の
論理ごとに分類するライブラリ分類部と、論理設計を行
う処理部と、設計の途中、最終結果及びライブラリ情報
を保持する一時記憶部と、設計結果の回路及び分類した
ライブラリ情報を出力する出力部を有することとした
（請求項１）。 （２）．論理設計対象回路を入力する入力部と、ターゲ
ットテクノロジの基本素子のライブラリ情報を入力する
ライブラリ入力部と、入力したライブラリから基本素子
を同一、逆相の論理毎に分類するライブラリ分類部と、
入力された論理回路の遅延計算、基本素子の置換を行う
処理部と、設計の途中及び、最終結果を保持する一時記
憶部と、設計結果の回路記述を出力する出力部と、設計
の途中結果の回路図、クリティカルパスを表示する表示
部を有することとした（請求項２）。To achieve the above object, the present invention has one of the following constitutions. (1). An input unit for inputting a circuit to be logically designed, a library unit for inputting library information such as basic elements of the target technology, a library classification unit for classifying the input libraries for the same and opposite-phase logic, and a process for performing logic design And a temporary storage unit for holding final results and library information during design, and an output unit for outputting a circuit of design results and classified library information. (2). An input unit for inputting a logic circuit under design, and library input unit for inputting the library information for the base element of the target technology, the same basic elements from the input library, and the library classification unit that classifies each logical reverse phase,
Delay calculation of the input logic circuit, and a processing unit for replacement of the basic elements, the middle of the design and a temporary storage unit that holds the final result, and an output unit that outputs the circuit description of the design result, during the design circuit diagram of the results, it was decided to have a display unit for displaying the critical path (claim 2).

【００１２】[0012]

【作用】回路中の基本素子を、論理は同じであるが、パ
ワーの異なる基本素子に置換して遅延時間を改善すると
きに、同一論理だけではなく全く逆の論理の基本素子と
の置換を考慮する。When replacing a basic element in a circuit with a basic element having the same logic but a different power to improve the delay time, replacing the basic element not only with the same logic but also with a completely opposite logic is effective. Take into account.

【００１３】[0013]

【実施例】前記従来の論理設計支援システムに対し、本
発明では遅延時間の改善のための同一入力数、同一論理
の基本素子を置換するとき、その逆相の入力、出力端子
を持つ基本素子との置換の可能性も考慮し、前後の論理
をあわせるために、その基本素子に接続されるインバー
タなどを削除挿入する。 １．第１の実施例 本発明について、図面を参照しつつ、以下説明する。図
１は本発明にかかる論医設計支援システムの一実施例で
ある論理合成装置を示す全体構成図である。In contrast to the conventional logic design support system, in the present invention, when replacing a basic element having the same number of inputs and the same logic for improving the delay time, a basic element having an input terminal and an output terminal of the opposite phase is used. In consideration of the possibility of replacement, the inverter and the like connected to the basic element are deleted and inserted in order to match the logic before and after. 1. First Embodiment The present invention will be described below with reference to the drawings. FIG. 1 is an overall configuration diagram showing a logic synthesizing apparatus which is an embodiment of a logic-physician design support system according to the present invention.

【００１４】図１において、論理合成装置は、論理設計
対象回路を入力する入力部１、ターゲットテクノロジの
基本素子などのライブラリ情報を入力するライブラリ入
力部、入力したライブラリ基本素子を同一、逆相の論理
ごとに分類するライブラリ分類部３、論理設計を行う処
理部４、設計の途中、最終結果及びライブラリを保持す
る一時記憶部５、設計結果の回路及び分類したライブラ
リを出力する出力部６から構成される。In FIG. 1, a logic synthesis device includes an input unit 1 for inputting a logic design target circuit, a library input unit for inputting library information such as a basic element of a target technology, and a library basic element input having the same and opposite phase. A library classifying unit 3 for classifying each logic, a processing unit 4 for performing a logical design, a temporary storage unit 5 for holding a final result and a library during design, a circuit for the design result, and an output unit 6 for outputting the classified library Is done.

【００１５】次に、前記論理合成装置の動作について図
１、図２を参照しつつ、説明する。論理合成に利用する
ＣＭＯＳなどのターゲットテクノロジの基本素子の機
能、入出力端子の容量、抵抗、内部遅延時間などの情報
を記述したライブラリをライブラリ入力部２から入力
し、一時記憶部５に格納する。Next, the operation of the logic synthesis apparatus will be described with reference to FIGS. A library describing information such as functions of basic elements of a target technology such as CMOS used for logic synthesis, capacitance of input / output terminals, resistance, and internal delay time is input from the library input unit 2 and stored in the temporary storage unit 5. .

【００１６】ライブラリ分類部３では、一時記憶部５に
格納されているライブラリの基本素子について、論理分
類手段２１により、入力数、論理とも同一でパワーの異
なる基本素子群に分類する。In the library classification section 3, the basic elements of the library stored in the temporary storage section 5 are classified by the logical classification means 21 into basic element groups having the same number of inputs and logic and different powers.

【００１７】この分類された結果は、図３に例示したと
おりであり、２入力アンド素子群３１に小パワー３１
１、中パワー３１２、大パワー３１３の３種類がある。
また、２入力ナンド素子群３２に小パワー３２１、中パ
ワー３２２、大パワー３２３の３種類がある。The result of this classification is as shown in FIG. 3, and the small power 31 is applied to the two-input AND element group 31.
1, medium power 312, and large power 313.
The two-input NAND element group 32 has three types, a small power 321, a medium power 322, and a large power 323.

【００１８】次に、図２における逆相分類手段２２によ
り、ライブラリ中の全ての基本素子群について、入力、
出力端子が逆相で、入力数、論理が同一であるものを集
合としてまとめる。Next, the inverse phase classification means 22 shown in FIG.
Output terminals whose phases are opposite to each other and whose number of inputs and logic are the same are collected as a set.

【００１９】図３の例では、２入力アンド素子群３１と
２入力ナンド素子群３２は一つの集合としてまとめるこ
とができる。こうして集合にまとめた論理素子群を図２
における逆相登録手段２３により一時記憶部５（図１参
照）に登録する。In the example of FIG. 3, the two-input AND element group 31 and the two-input NAND element group 32 can be put together as one set. FIG. 2 shows the group of logic elements grouped in this way.
Is registered in the temporary storage section 5 (see FIG. 1) by the reverse phase registration means 23.

【００２０】図２において、終了判定手段２４で、ライ
ブラリ中にまだ集合に登録していない基本素子群がある
と判断すれば、逆相分類手段２２に戻り、全ての基本素
子群について判定が終わることで、ライブラリ分類処理
を終了する。In FIG. 2, if the end determining means 24 determines that there is a basic element group which has not been registered in the set yet in the library, the process returns to the reverse phase classifying means 22 and the determination is completed for all the basic element groups. Thus, the library classification processing ends.

【００２１】次に、論理合成対象回路の仕様記述は、入
力部１から入力し、内部データ構造に変換して一時記憶
部５に格納する。Next, the specification description of the logic synthesis target circuit is input from the input unit 1, converted into an internal data structure, and stored in the temporary storage unit 5.

【００２２】図１の処理部４は、図５のテクノロジ独立
最適化手段５１により、一時記憶部５に格納されている
論理合成対象回路記述に対し、ターゲットテクノロジに
独立な最適化を行う。The processing section 4 shown in FIG. 1 performs optimization independent of the target technology on the logic synthesis target circuit description stored in the temporary storage section 5 by the technology independent optimizing means 51 shown in FIG.

【００２３】テクノロジマッピング手段５２は、テクノ
ロジ独立な最適化を行った回路に対し、一時記憶部５に
格納されているライブラリの基本素子を参照しながら面
積遅延時間などの制約条件を満足するように、基本素子
をマッピングする。The technology mapping means 52 refers to the basic element of the library stored in the temporary storage unit 5 and satisfies the constraint conditions such as the area delay time for the circuit that has been subjected to the technology-independent optimization. , Mapping the basic elements.

【００２４】局所最適化手段５３は、一時記憶部５に格
納されている基本素子群、その集合を参照して遅延改善
する回路中の基本素子を置換した場合の最適な基本素子
との置換を行う。The local optimizing means 53 refers to a basic element group stored in the temporary storage unit 5 and a set of the basic element group, and replaces the basic element group in the circuit for improving the delay with the optimum basic element when replacing the basic element. Do.

【００２５】このとき、逆相の入力、出力端子を持つ基
本素子が選択された場合は、その前後にインバータを挿
入、削除する処理を行う。例えば、図４に示す回路４１
２の構成の場合、同じアンド素子では、回路４１１と回
路４１３、逆相では、回路４２１、４２２、４２３の５
通りの置換の可能性がある。At this time, if a basic element having input and output terminals of opposite phases is selected, a process of inserting and deleting an inverter before and after that is performed. For example, the circuit 41 shown in FIG.
In the case of the configuration of No. 2, the circuits 411 and 413 are used for the same AND element, and the circuits 421, 422 and 423 are used for the opposite phase.
There are several possible substitutions.

【００２６】遅延計算を行うことにより、回路４２３が
最適であることがわかれば、アンド素子３１２とナンド
素子３２３に置換し、左側にファンアウトしている先の
インバータを削除し、右側にファンアウトしている先に
インバータを挿入する。If it is found from the delay calculation that the circuit 423 is optimal, the circuit is replaced with an AND element 312 and a NAND element 323, the inverter to which the fanout is performed to the left is deleted, and the fanout is performed to the right. Insert the inverter where you are.

【００２７】合成対象回路に対して、全ての論理合成処
理が終了すれば、一時記憶部５に格納されている回路記
述を出力部６から出力する。When all the logic synthesis processes are completed for the circuit to be synthesized, the circuit description stored in the temporary storage unit 5 is output from the output unit 6.

【００２８】基本素子群、集合情報を加えたライブラリ
は、出力部６からファイルなどに出力し、次回の論理合
成時に同一のテクノロジライブラリを使用する場合は、
既に基本素子群、集合情報を加えたライブラリをライブ
ラリ入力部２から入力すれば、ライブラリ分類部３にお
けるライブラリ分類処理は不要となる。The library to which the basic element group and the set information are added is output from the output unit 6 to a file or the like. When the same technology library is used in the next logic synthesis,
If the library to which the basic element group and the set information have already been added is input from the library input unit 2, the library classification process in the library classification unit 3 becomes unnecessary.

【００２９】また、例えば、図４の回路４１１を最適化
する場合、回路４２１、４２２、４２３のように、ナン
ド素子３２１、３２２、３２３を利用した置換の可能性
をも考慮し、合計６種類の中から最適な候補を選択する
ことができる。For example, when optimizing the circuit 411 shown in FIG. 4, a total of six types of circuits 421, 422, and 423 are considered in consideration of the possibility of replacement using the NAND elements 321, 322, and 323. , The best candidate can be selected.

【００３０】この場合は、アンド素子の左側にファンア
ウトしているパスに対してインバータが一つ削除される
ため、このパスの遅延改善には基本素子の単なる置換以
上のメリットがある。 ２．第２の実施例 図６に本発明の第２の実施例である回路図入力装置の全
体構成を示す。図６において、回路図入力装置は、キー
ボード、マウスなどの入力装置を介して論理設計対象回
路を入力する入力部６１、ターゲットテクノロジの基本
素子などのライブラリ情報を入力するライブラリ入力部
６２、入力したライブラリから基本素子を分類するライ
ブラリ分類部６３、入力された論理回路の遅延計算、基
本素子の置換などを行う処理部６４、設計の途中及び、
最終結果を保持する一時記憶部６５、設計結果の回路記
述を出力する出力部６６、設計の途中結果の回路図、ク
リティカルパスなどを表示する表示部６７から構成され
る。In this case, since one inverter is deleted from the path fan-out to the left side of the AND element, the improvement of the delay of this path has more merit than simple replacement of the basic element. 2. Second Embodiment FIG. 6 shows the overall configuration of a circuit diagram input device according to a second embodiment of the present invention. In FIG. 6, the circuit diagram input device includes an input unit 61 for inputting a logic design target circuit via an input device such as a keyboard and a mouse, a library input unit 62 for inputting library information such as basic elements of a target technology, and the like. A library classifying unit 63 for classifying basic elements from a library; a processing unit 64 for performing delay calculation of an input logic circuit, replacing basic elements;
It comprises a temporary storage unit 65 for holding the final result, an output unit 66 for outputting a circuit description of the design result, and a display unit 67 for displaying a circuit diagram of the intermediate result of the design, a critical path, and the like.

【００３１】次に、前記回路図入力装置の動作につい
て、図面を参照して説明する。論理設計に利用するター
ゲットテクノロジの基本素子の機能、入力、出力端子な
どの情報を記述したライブラリを、ライブラリ入力部６
２から入力し、一時記憶部６５に格納する。Next, the operation of the circuit diagram input device will be described with reference to the drawings. A library describing information such as the functions of the basic elements of the target technology used for the logic design, input and output terminals, etc.
2 and stored in the temporary storage unit 65.

【００３２】ライブラリ分類部６３では、一時記憶部６
５に格納されているライブラリについて、前記第１の実
施例で説明したのと同様の方法でライブラリ中の基本素
子を分類する。In the library classifying section 63, the temporary storage section 6
5, the basic elements in the library are classified in the same manner as described in the first embodiment.

【００３３】次に、入力部６１において、論理設計対象
回路をキーボード、マウスなどの入力装置を用いて基本
素子を選択、配置し、素子間を配線し、内部データ構造
に変換して一時記憶部６５に格納する。これは、入力の
途中結果を表示部６７に表示しながら行う。Next, in the input unit 61, a basic element is selected and arranged by using an input device such as a keyboard and a mouse in the logic design target circuit, the elements are wired, converted into an internal data structure, and temporarily stored in the input unit 61. 65. This is performed while displaying the intermediate result of the input on the display unit 67.

【００３４】論理回路が完成すれば、処理部６４により
遅延時間の計算を行い、所望の制約条件を満足していな
ければ、前記第１の実施例の局所最適化手段５３と同様
の手法で基本素子の置換を行い、遅延時間の改善を行
う。そして、満足のいく回路が完成すれば、出力部６６
より回路図面を出力する。 ３．以上説明したように、各実施例では遅延時間改善の
ための同一入力数、同一論理の基本素子の置換だけでな
く、その逆相の入力出力端子を持つ基本素子との置換の
可能性を考慮するため、より多くの候補の中から置換す
る基本素子を選択でき、より最適化できる可能性が高く
なる。When the logic circuit is completed, the delay time is calculated by the processing unit 64, and if the desired constraint condition is not satisfied, a basic method is used in the same manner as the local optimization means 53 of the first embodiment. The element is replaced to improve the delay time. When a satisfactory circuit is completed, the output 66
A circuit diagram is output. 3. As described above, in each embodiment, not only the replacement of the basic element having the same number of inputs and the same logic for improving the delay time, but also the possibility of replacement with the basic element having the input / output terminal of the opposite phase is considered. Therefore, a basic element to be replaced can be selected from more candidates, and the possibility of further optimization can be increased.

【００３５】また、逆相の基本素子との置換を行った場
合、その前後のインバータがあれば削除できるため、置
換による遅延時間改善に加えて、インバータ削除によっ
て遅延時間を改善できるという利点がある。Further, when the replacement with the basic element having the opposite phase is performed, since the inverter before and after the replacement can be deleted, there is an advantage that the delay time can be improved by deleting the inverter in addition to the improvement of the delay time by the replacement. .

【００３６】ここで、一度分類した基本素子は、ライブ
ラリとともに保持しておき、次回からは、分類済むのラ
イブラリを使えば、ライブラリ分類処理はテクノロジラ
イブ，ラリごとに一度で済む。Here, the basic elements once classified are held together with the library, and the library classification process can be performed only once for each technology live and library by using the already classified library from the next time.

【００３７】[0037]

【発明の効果】本発明によれば、基本素子の置換により
遅延時間を改善する場合、逆相の入力出力端子を持つ基
本素子との置換を考慮しているので、より最適な置換を
行うことができる。According to the present invention, when the delay time is improved by replacing the basic element, the replacement with the basic element having the input / output terminal of the opposite phase is considered, so that more optimal replacement can be performed. Can be.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例にかかる論理設計支援シ
ステムの全体構成を説明した図である。FIG. 1 is a diagram illustrating an overall configuration of a logic design support system according to a first example of the present invention.

【図２】第１の実施例におけるライブラリ分類部の詳細
を説明した流れ図である。FIG. 2 is a flowchart illustrating details of a library classification unit according to the first embodiment.

【図３】同一入力数、同一論理ごとに分類された基本素
子の例を説明した図である。FIG. 3 is a diagram illustrating an example of basic elements classified according to the same number of inputs and the same logic.

【図４】逆相入力、出力端子を持つ基本素子との置換の
候補を例示して説明した図である。FIG. 4 is a diagram exemplifying and explaining a candidate for replacement with a basic element having an inverted-phase input and an output terminal.

【図５】第１の実施例における処理部での論理合成の動
作を説明した流れ図である。FIG. 5 is a flowchart illustrating an operation of logic synthesis in a processing unit according to the first embodiment.

【図６】本発明の第２の実施例にかかる論理設計支援シ
ステムの全体構成を説明した図である。FIG. 6 is a diagram illustrating an overall configuration of a logic design support system according to a second example of the present invention.

【符号の説明】[Explanation of symbols]

１ 入力部 ２ ライブラリ入力部 ３ ライブラリ分類部 ４ 処理部 ５ 一時記憶部 ６ 出力部 ６１ 入力部 ６２ ライブラリ入力部 ６３ ライブラリ分類部 ６４ 処理部 ６５ 一時記憶部 ６６ 出力部 ６７ 表示部 1 input unit 2 library input unit 3 library classification unit 4 processing unit 5 temporary storage unit 6 output unit 61 input unit 62 library input unit 63 library classification unit 64 processing unit 65 temporary storage unit 66 output unit 67 display unit

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 論理設計対象回路を入力する入力部と、
ターゲットテクノロジの基本素子などのライブラリ情報
を入力するライブラリ部と、入力したライブラリを同
一、逆相の論理ごとに分類するライブラリ分類部と、論
理設計を行う処理部と、設計の途中、最終結果及びライ
ブラリ情報を保持する一時記憶部と、設計結果の回路及
び分類したライブラリ情報を出力する出力部を有するこ
とを特徴とする論理設計支援システム。An input unit for inputting a circuit to be logically designed;
A library unit for inputting library information such as basic elements of the target technology, a library classification unit for classifying the input libraries for each logic of the same phase, and a logic unit, a processing unit for performing a logic design, a design process, a final result, A logic design support system comprising: a temporary storage unit for holding library information; and an output unit for outputting a circuit of a design result and classified library information. 【請求項２】 論理設計対象回路を入力する入力部と、
ターゲットテクノロジの基本素子のライブラリ情報を入
力するライブラリ入力部と、入力したライブラリから基
本素子を同一、逆相の論理毎に分類するライブラリ分類
部と、入力された論理回路の遅延計算、基本素子の置換
を行う処理部と、設計の途中及び、最終結果を保持する
一時記憶部と、設計結果の回路記述を出力する出力部
と、設計の途中結果の回路図、クリティカルパスを表示
する表示部を有することを特徴とする論理設計支援シス
テム。2. An input unit for inputting a logic design target circuit,
And libraries input unit for inputting the library information for the base element of the target technology, the same basic elements from the input library, and the library classification unit that classifies each logical reverse phase delay calculation of the logic circuit is input, the basic element replacement of
A processing unit that performs, during the design and a temporary storage unit that holds the final result, and an output unit that outputs the circuit description of the design result, the circuit diagram of the intermediate results of the design, a display unit for displaying the critical path A logic design support system characterized by having.