JP2953966B2 - バイポーラトランジスタの製造方法 - Google Patents
バイポーラトランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明はバイポーラトランジスタ
の製造方法に関し、より詳細には、バラスト抵抗を具備
する高出力バイポーラトランジスタの製造方法に関する
ものである。
の製造方法に関し、より詳細には、バラスト抵抗を具備
する高出力バイポーラトランジスタの製造方法に関する
ものである。
【０００２】
【従来の技術】バイポーラトランジスタは、電界効果ト
ランジスタに比べ電力密度や耐圧の点で優れているとい
う特徴を有している。このため、シリコン（Si）のみな
らず化合物半導体を用いたヘテロ接合型バイポーラトラ
ンジスタ（「ＨＢＴ」という）によるマイクロ波あるい
はミリ波帯の高出力電力増幅器の研究開発が盛んに行わ
れている。
ランジスタに比べ電力密度や耐圧の点で優れているとい
う特徴を有している。このため、シリコン（Si）のみな
らず化合物半導体を用いたヘテロ接合型バイポーラトラ
ンジスタ（「ＨＢＴ」という）によるマイクロ波あるい
はミリ波帯の高出力電力増幅器の研究開発が盛んに行わ
れている。
【０００３】一般に高出力ＨＢＴでは、複数のトランジ
スタを並列的に配置したマルチフィンガー構成をとる
が、動作時に中央部のトランジスタにおいて温度上昇が
生じ、この結果中央部のトランジスタに電流が集中し、
さらにこの部分の温度が上昇するという正帰還型の熱暴
走が発生するという問題がある。
スタを並列的に配置したマルチフィンガー構成をとる
が、動作時に中央部のトランジスタにおいて温度上昇が
生じ、この結果中央部のトランジスタに電流が集中し、
さらにこの部分の温度が上昇するという正帰還型の熱暴
走が発生するという問題がある。
【０００４】この問題を解決する従来の方法として、各
トランジスタのエミッタに直列に抵抗を接続することに
より電流集中を抑える方法がある。この抵抗はバラスト
抵抗と呼ばれており、その抵抗値はトランジスタのエミ
ッタ抵抗とほぼ同程度とした場合に効果があることが報
告されている（ジー・ビー・ガオ他（G.B.Gao et a
l.）、アイ・イー・イー・イー トランザクションズ
オン エレクトロン デバイセズ（IEEE Transactions
on Electron Devices）、第３６巻、８５４〜８６３
頁、1989年５月）。
トランジスタのエミッタに直列に抵抗を接続することに
より電流集中を抑える方法がある。この抵抗はバラスト
抵抗と呼ばれており、その抵抗値はトランジスタのエミ
ッタ抵抗とほぼ同程度とした場合に効果があることが報
告されている（ジー・ビー・ガオ他（G.B.Gao et a
l.）、アイ・イー・イー・イー トランザクションズ
オン エレクトロン デバイセズ（IEEE Transactions
on Electron Devices）、第３６巻、８５４〜８６３
頁、1989年５月）。
【０００５】図４（Ａ）は従来の高出力ＨＢＴの構造を
説明するための半導体チップの平面図であり、図４
（Ｂ）は図４（Ａ）のＡ−Ａ′線の断面図である。
説明するための半導体チップの平面図であり、図４
（Ｂ）は図４（Ａ）のＡ−Ａ′線の断面図である。
【０００６】図４を参照して、従来の高出力ＨＢＴの半
導体チップは、半絶縁性ＧａＡｓ基板１と、ｎ型ＧａＡ
ｓからなるコレクタコンタクト層２と、ｎ型ＧａＡｓ層
からなるコレクタ層３と、ｐ型ＧａＡｓからなるベース
層４と、ｎ型ＡｌＧａＡｓからなるエミッタ層５と、ｎ
型ＩｎＧａＡｓからなるエミッタキャップ層６と、高融
点金属例えばＷのシリサイドＷＳｉからなるエミッタ電
極７と、ＡｕＭｎからなるベース電極８と、ＡｕＧｅＮ
ｉからなるコレクタ電極９と、層間絶縁膜10と、配線12
と、絶縁領域13と、窒素を含むタングステンシリサイド
からなるバラスト抵抗14と、ＳｉＯ2側壁15と、から構
成されている。
導体チップは、半絶縁性ＧａＡｓ基板１と、ｎ型ＧａＡ
ｓからなるコレクタコンタクト層２と、ｎ型ＧａＡｓ層
からなるコレクタ層３と、ｐ型ＧａＡｓからなるベース
層４と、ｎ型ＡｌＧａＡｓからなるエミッタ層５と、ｎ
型ＩｎＧａＡｓからなるエミッタキャップ層６と、高融
点金属例えばＷのシリサイドＷＳｉからなるエミッタ電
極７と、ＡｕＭｎからなるベース電極８と、ＡｕＧｅＮ
ｉからなるコレクタ電極９と、層間絶縁膜10と、配線12
と、絶縁領域13と、窒素を含むタングステンシリサイド
からなるバラスト抵抗14と、ＳｉＯ2側壁15と、から構
成されている。
【０００７】バラスト抵抗14は、エミッタ電極７上に開
口されたスルーホール16を通じて配線12との間に薄膜抵
抗として形成されており、寄生容量低減のためチップ内
においてトランジスタ部分と離れた場所に配置されてい
る。
口されたスルーホール16を通じて配線12との間に薄膜抵
抗として形成されており、寄生容量低減のためチップ内
においてトランジスタ部分と離れた場所に配置されてい
る。
【０００８】
【発明が解決しようとする課題】前記の如く、従来のバ
イポーラトランジスタでは、バラスト抵抗14は、トラン
ジスタ部分とは離れた場所に配置されているため、チッ
プ面積の増大を招いており、またレイアウトの自由度が
著しく低下するという問題が生じる。
イポーラトランジスタでは、バラスト抵抗14は、トラン
ジスタ部分とは離れた場所に配置されているため、チッ
プ面積の増大を招いており、またレイアウトの自由度が
著しく低下するという問題が生じる。
【０００９】より詳細には、例えば、マルチフィンガー
を構成する各トランジスタのエミッタ面積を10μｍ2と
すると、図４に示すような構造のトランジスタのエミッ
タ抵抗は、15Ω程度であり、各エミッタに対し20Ω程度
のバラスト抵抗が必要とされる。
を構成する各トランジスタのエミッタ面積を10μｍ2と
すると、図４に示すような構造のトランジスタのエミッ
タ抵抗は、15Ω程度であり、各エミッタに対し20Ω程度
のバラスト抵抗が必要とされる。
【００１０】これを図４のような薄膜抵抗で実現しよう
とすると、シート抵抗が100Ω／□の窒素を含むタング
ステンシリサイド（スパッタ時の窒素分圧を約13％とし
て実現される）を用いた場合、抵抗体の長さ（抵抗の電
極間距離）と幅の比は１：５となる。
とすると、シート抵抗が100Ω／□の窒素を含むタング
ステンシリサイド（スパッタ時の窒素分圧を約13％とし
て実現される）を用いた場合、抵抗体の長さ（抵抗の電
極間距離）と幅の比は１：５となる。
【００１１】抵抗体薄膜の加工時におけるサイドエッチ
ングの影響を考慮すると抵抗体の長さは２μｍ程度は必
要とされ、その結果、従来のバイポーラトランジスタで
は、バラスト抵抗14の面積は電極を除いた抵抗体の部分
だけで20μｍ2となる。
ングの影響を考慮すると抵抗体の長さは２μｍ程度は必
要とされ、その結果、従来のバイポーラトランジスタで
は、バラスト抵抗14の面積は電極を除いた抵抗体の部分
だけで20μｍ2となる。
【００１２】また、従来の半導体チップでは、トランジ
スタ部分の製造終了後に、層間絶縁膜上にバラスト抵抗
を形成するため、製造プロセスが複雑化するという問題
も発生する。
スタ部分の製造終了後に、層間絶縁膜上にバラスト抵抗
を形成するため、製造プロセスが複雑化するという問題
も発生する。
【００１３】本発明は上記問題点に鑑みてなされたもの
であって、本発明の目的は、バラスト抵抗を簡便に形成
でき、且つパターンレイアウトの自由度が著しく改善さ
れたバイポーラトランジスタの製造方法を提供すること
にある。
であって、本発明の目的は、バラスト抵抗を簡便に形成
でき、且つパターンレイアウトの自由度が著しく改善さ
れたバイポーラトランジスタの製造方法を提供すること
にある。
【００１４】
【課題を解決するための手段】本発明のバイポーラトラ
ンジスタの製造方法は、基板上に第１導電型の第１の半
導体層、第２導電型の第２の半導体層、及び第１導電型
の第３の半導体層を順次堆積して形成する工程と、前記
第３の半導体層上に金属膜及び抵抗体薄膜を形成する工
程と、前記抵抗体薄膜、前記金属膜、及び前記第３の半
導体層を同一マスクにより異方性ドライエッチングを行
ない、バラスト抵抗、エミッタ電極、及びエミッタメサ
を形成する工程と、を含むことを特徴とする。
ンジスタの製造方法は、基板上に第１導電型の第１の半
導体層、第２導電型の第２の半導体層、及び第１導電型
の第３の半導体層を順次堆積して形成する工程と、前記
第３の半導体層上に金属膜及び抵抗体薄膜を形成する工
程と、前記抵抗体薄膜、前記金属膜、及び前記第３の半
導体層を同一マスクにより異方性ドライエッチングを行
ない、バラスト抵抗、エミッタ電極、及びエミッタメサ
を形成する工程と、を含むことを特徴とする。
【００１５】また本発明のバイポーラトランジスタの製
造方法は、前記抵抗体薄膜が、窒素を含むタングステン
シリサイドからなることを特徴とする。
造方法は、前記抵抗体薄膜が、窒素を含むタングステン
シリサイドからなることを特徴とする。
【００１６】
【作用】本発明においては、バラスト抵抗はエミッタメ
サの直上に形成されるため、バラスト抵抗をトランジス
タと同一の場所に配置することができ、チップ面積が縮
小され、またレイアウトの自由度が増す。
サの直上に形成されるため、バラスト抵抗をトランジス
タと同一の場所に配置することができ、チップ面積が縮
小され、またレイアウトの自由度が増す。
【００１７】また、本発明の製造方法によれば、エミッ
タ電極とバラスト抵抗が一括形成可能とされるため、製
造プロセスを短縮できる。
タ電極とバラスト抵抗が一括形成可能とされるため、製
造プロセスを短縮できる。
【００１８】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００１９】
【実施例１】図１は本発明の一実施例であるヘテロ接合
型バイポーラトランジスタ（「ＨＢＴ」という）を説明
するための半導体チップの断面図である。
型バイポーラトランジスタ（「ＨＢＴ」という）を説明
するための半導体チップの断面図である。
【００２０】本実施例において、半導体チップは、半絶
縁性ＧａＡｓ基板１と、ｎ型ＧａＡｓからなるコレクタ
コンタクト層２と、ｎ型ＧａＡｓからなるコレクタ層３
と、ｐ型ＧａＡｓからなるベース層４と、ｎ型ＡｌＧａ
Ａｓからなるエミッタ層５と、ｎ型ＩｎＧａＡｓからな
るエミッタキャップ層６と、ＷＳｉからなるエミッタ電
極７と、ＡｕＭｎからなるベース電極８と、ＡｕＧｅＮ
ｉからなるコレクタ電極９と、絶縁領域13と、窒素を含
むタングステンシリサイドからなるバラスト抵抗14と、
ＳｉＯ2側壁15と、から構成されている。
縁性ＧａＡｓ基板１と、ｎ型ＧａＡｓからなるコレクタ
コンタクト層２と、ｎ型ＧａＡｓからなるコレクタ層３
と、ｐ型ＧａＡｓからなるベース層４と、ｎ型ＡｌＧａ
Ａｓからなるエミッタ層５と、ｎ型ＩｎＧａＡｓからな
るエミッタキャップ層６と、ＷＳｉからなるエミッタ電
極７と、ＡｕＭｎからなるベース電極８と、ＡｕＧｅＮ
ｉからなるコレクタ電極９と、絶縁領域13と、窒素を含
むタングステンシリサイドからなるバラスト抵抗14と、
ＳｉＯ2側壁15と、から構成されている。
【００２１】図２、図３を参照して、図１に示した本発
明の一実施例であるバイポーラトランジスタの製造工程
順の断面図を以下に説明する。図３は、単に図面作成の
都合で図２と分図して描かれたものである。
明の一実施例であるバイポーラトランジスタの製造工程
順の断面図を以下に説明する。図３は、単に図面作成の
都合で図２と分図して描かれたものである。
【００２２】まず、図２（Ａ）に示すように、ＧａＡｓ
からなる半絶縁性基板１上にエピタキシャル成長法によ
り順次成長させたｎ型ＧａＡｓコレクタコンタクト層
２、ｎ型ＧａＡｓコレクタ層３、ｐ型ＧａＡｓベース層
４、ｎ型ＧａＡｓエミッタ層５、及びエミッタキャップ
層６の不要部分をプロトンイオン注入により高抵抗化す
る。この領域は絶縁領域13となる。
からなる半絶縁性基板１上にエピタキシャル成長法によ
り順次成長させたｎ型ＧａＡｓコレクタコンタクト層
２、ｎ型ＧａＡｓコレクタ層３、ｐ型ＧａＡｓベース層
４、ｎ型ＧａＡｓエミッタ層５、及びエミッタキャップ
層６の不要部分をプロトンイオン注入により高抵抗化す
る。この領域は絶縁領域13となる。
【００２３】次に、基板上の全面に高融点金属例えばＷ
Ｓｉ膜17、及び抵抗体薄膜例えば窒素を含むタングステ
ンシリサイド膜11をスパッタ法により成膜する。
Ｓｉ膜17、及び抵抗体薄膜例えば窒素を含むタングステ
ンシリサイド膜11をスパッタ法により成膜する。
【００２４】本実施例においては、金属膜の材料として
ＷＳｉを、また抵抗体材料として窒素を含むタングステ
ンシリサイドを用いた場合、同一のスパッタ装置中に
て、スパッタの途中から窒素ガスを流すことにより、金
属膜と抵抗体薄膜の両者を一括して成膜することができ
るため、工程の大幅な短縮が可能となる。
ＷＳｉを、また抵抗体材料として窒素を含むタングステ
ンシリサイドを用いた場合、同一のスパッタ装置中に
て、スパッタの途中から窒素ガスを流すことにより、金
属膜と抵抗体薄膜の両者を一括して成膜することができ
るため、工程の大幅な短縮が可能となる。
【００２５】マルチフィンガーを構成する各トランジス
タのエミッタ面積が10μｍ2の場合に必要とされる20Ω
程度のバラスト抵抗を構成するためには、抵抗体薄膜の
スパッタ時における窒素分圧を約40％（この時の比抵抗
ρは、５×104μΩ・cm程度）、抵抗体薄膜の膜厚を500
ｎｍとすればよい。
タのエミッタ面積が10μｍ2の場合に必要とされる20Ω
程度のバラスト抵抗を構成するためには、抵抗体薄膜の
スパッタ時における窒素分圧を約40％（この時の比抵抗
ρは、５×104μΩ・cm程度）、抵抗体薄膜の膜厚を500
ｎｍとすればよい。
【００２６】次に、図２（Ｂ）に示すように、フォトレ
ジストをマスクとして、ＳＦ6ガスを用いた反応性イオ
ンエッチング（ＲＩＥ）により窒素を含むタングステン
シリサイド膜11、及びＷＳｉ膜17をパターニングしてバ
ラスト抵抗14及びエミッタ電極７を形成する。
ジストをマスクとして、ＳＦ6ガスを用いた反応性イオ
ンエッチング（ＲＩＥ）により窒素を含むタングステン
シリサイド膜11、及びＷＳｉ膜17をパターニングしてバ
ラスト抵抗14及びエミッタ電極７を形成する。
【００２７】さらに、図２（Ｃ）に示すように、引き続
き同一のマスクを用いてエミッタキャップ層６及びエミ
ッタ層５を塩素プラズマによる反応性イオンビームエッ
チング（ＲＩＢＥ）により、ｐ型ＧａＡｓベース層４の
表面までエッチングし、エミッタメサ、すなわちエミッ
タ領域のメサ構造を形成する。
き同一のマスクを用いてエミッタキャップ層６及びエミ
ッタ層５を塩素プラズマによる反応性イオンビームエッ
チング（ＲＩＢＥ）により、ｐ型ＧａＡｓベース層４の
表面までエッチングし、エミッタメサ、すなわちエミッ
タ領域のメサ構造を形成する。
【００２８】次に、図３（Ｄ）に示すように、ウェハ全
面にＳｉＯ2膜を成膜後、ＣＦ4ガスを用いた反応性イオ
ンエッチング（ＲＩＥ）による異方性エッチングを行
い、ＳｉＯ2側壁15を形成する。
面にＳｉＯ2膜を成膜後、ＣＦ4ガスを用いた反応性イオ
ンエッチング（ＲＩＥ）による異方性エッチングを行
い、ＳｉＯ2側壁15を形成する。
【００２９】その後、図３（Ｅ）に示すように、ウェハ
全面にＡｕ系合金例えばＡｕＭｎを真空蒸着法により成
膜し、フォトレジストをマスクとしてイオンミリング法
によりパターンニングを行い、ベース電極８を形成す
る。
全面にＡｕ系合金例えばＡｕＭｎを真空蒸着法により成
膜し、フォトレジストをマスクとしてイオンミリング法
によりパターンニングを行い、ベース電極８を形成す
る。
【００３０】続いて、有機溶剤による洗浄を行いフォト
レジスト膜を除去した後、新たに所定のパターンのフォ
トレジストをマスクとして、リン酸、過酸化水素及び水
の混合液により、ベース層４及びコレクタ層３を順次エ
ッチングして除去し、ｎ型ＧａＡｓコレクタコンタクト
層２の表面を露出し、ＡｕＧｅＮｉによるコレクタ電極
９をリフトオフ法により形成して、図１に示すような構
造のバイポーラトランジスタが形成される。
レジスト膜を除去した後、新たに所定のパターンのフォ
トレジストをマスクとして、リン酸、過酸化水素及び水
の混合液により、ベース層４及びコレクタ層３を順次エ
ッチングして除去し、ｎ型ＧａＡｓコレクタコンタクト
層２の表面を露出し、ＡｕＧｅＮｉによるコレクタ電極
９をリフトオフ法により形成して、図１に示すような構
造のバイポーラトランジスタが形成される。
【００３１】本実施例に係るバイポーラトランジスタに
おいては、バラスト抵抗をエミッタメサの直上に設ける
ことにより、チップ面積の著しい縮小とパターンレイア
ウトの自由度を改善するという効果を有する。また上記
した製造方法によれば、エミッタ電極とバラスト抵抗と
が一括形成できるため、製造プロセスを短縮できるとい
う効果を有する。
おいては、バラスト抵抗をエミッタメサの直上に設ける
ことにより、チップ面積の著しい縮小とパターンレイア
ウトの自由度を改善するという効果を有する。また上記
した製造方法によれば、エミッタ電極とバラスト抵抗と
が一括形成できるため、製造プロセスを短縮できるとい
う効果を有する。
【００３２】以上本発明を上記実施例に即して説明した
が、本発明は、上記態様にのみ限定されるものではな
く、本発明の原理に準ずる各種態様を含む。
が、本発明は、上記態様にのみ限定されるものではな
く、本発明の原理に準ずる各種態様を含む。
【００３３】すなわち、上記実施例においては、ベース
層がＧａＡｓからなるものについて説明したが、本発明
はこれに限定されず、例えばベース層にｐ型のＡｌxＧ
ａ1-xＡｓ組成傾斜層やｐ型のＩｎxＧａ1-xＡｓ組成傾
斜層（x=1→0）を用いたもの、エミッタ層にｎ型のＩｎ
ＧａＰを用いたもの等、材料系を様々に変化させたバイ
ポーラトランジスタのいずれについても同様にして適用
可能であり、上記実施例と同様の効果が得られる。
層がＧａＡｓからなるものについて説明したが、本発明
はこれに限定されず、例えばベース層にｐ型のＡｌxＧ
ａ1-xＡｓ組成傾斜層やｐ型のＩｎxＧａ1-xＡｓ組成傾
斜層（x=1→0）を用いたもの、エミッタ層にｎ型のＩｎ
ＧａＰを用いたもの等、材料系を様々に変化させたバイ
ポーラトランジスタのいずれについても同様にして適用
可能であり、上記実施例と同様の効果が得られる。
【００３４】
【発明の効果】以上説明したように本発明は、従来半導
体チップ上で多くの面積を占めていたバラスト抵抗をエ
ミッタメサの直上に設けることにより、チップ面積の著
しい縮小とパターンレイアウトの自由度を改善するとい
う効果を有する。
体チップ上で多くの面積を占めていたバラスト抵抗をエ
ミッタメサの直上に設けることにより、チップ面積の著
しい縮小とパターンレイアウトの自由度を改善するとい
う効果を有する。
【００３５】また本発明の製造方法によれば、エミッタ
電極とバラスト抵抗が一括形成することができるため、
製造プロセスを短縮できるという効果を有する。
電極とバラスト抵抗が一括形成することができるため、
製造プロセスを短縮できるという効果を有する。
【図１】本発明の一実施例であるバイポーラトランジス
タを説明するための半導体チップの断面図である。
タを説明するための半導体チップの断面図である。
【図２】図１に示したバイポーラトランジスタの製造方
法を説明するための工程順に示した半導体チップの断面
図である。
法を説明するための工程順に示した半導体チップの断面
図である。
【図３】図１に示したバイポーラトランジスタの製造方
法を説明するための工程順（図２の続き）に示した半導
体チップの断面図である。
法を説明するための工程順（図２の続き）に示した半導
体チップの断面図である。
【図４】（Ａ）は従来のバイポーラトランジスタを説明
するための半導体チップの平面図である。（Ｂ）は
（Ａ）平面図のＡ−Ａ′線の断面図である。
するための半導体チップの平面図である。（Ｂ）は
（Ａ）平面図のＡ−Ａ′線の断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ ｎ型ＧａＡｓコレクタコンタクト層 ３ ｎ型ＧａＡｓコレクタ層 ４ ｐ型ＧａＡｓベース層 ５ ｎ型ＡｌＧａＡｓエミッタ層 ６ ｎ型ＩｎＧａＡｓエミッタキャップ層 ７ エミッタ電極 ８ ベース電極 ９ コレクタ電極 10 層間絶縁膜 11 抵抗体薄膜 12 配線 13 絶縁領域 14 バラスト抵抗 15 ＳｉＯ2側壁 16 スルーホール 17 高融点金属膜
Claims (2)
- 【請求項１】基板上に第１導電型の第１の半導体層、第
２導電型の第２の半導体層、及び第１導電型の第３の半
導体層を順次堆積して形成する工程と、前記第３の半導
体層上に金属膜及び抵抗体薄膜を形成する工程と、前記
抵抗体薄膜、前記金属膜、及び前記第３の半導体層を同
一マスクにより異方性ドライエッチングを行ない、バラ
スト抵抗、エミッタ電極、及びエミッタメサを形成する
工程と、を含むことを特徴とするバイポーラトランジス
タの製造方法。 - 【請求項２】前記抵抗体薄膜が、窒素を含むタングステ
ンシリサイドからなる請求項１記載のバイポーラトラン
ジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6274226A JP2953966B2 (ja) | 1994-10-14 | 1994-10-14 | バイポーラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6274226A JP2953966B2 (ja) | 1994-10-14 | 1994-10-14 | バイポーラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08115922A JPH08115922A (ja) | 1996-05-07 |
| JP2953966B2 true JP2953966B2 (ja) | 1999-09-27 |
Family
ID=17538782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6274226A Expired - Fee Related JP2953966B2 (ja) | 1994-10-14 | 1994-10-14 | バイポーラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953966B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011105056A1 (ja) * | 2010-02-26 | 2011-09-01 | 住友化学株式会社 | 電子デバイスおよび電子デバイスの製造方法 |
| JP5527313B2 (ja) * | 2011-12-08 | 2014-06-18 | 株式会社村田製作所 | 半導体装置およびそれを用いた無線通信機器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60261101A (ja) * | 1984-06-08 | 1985-12-24 | 日本電信電話株式会社 | 膜抵抗素子及びその製造方法 |
| JPS63281407A (ja) * | 1987-05-13 | 1988-11-17 | Fujitsu Ltd | 抵抗体の製造方法 |
| JP2662039B2 (ja) * | 1989-07-14 | 1997-10-08 | 松下電子工業株式会社 | バイポーラトランジスタ |
| JPH0637101A (ja) * | 1992-07-16 | 1994-02-10 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1994
- 1994-10-14 JP JP6274226A patent/JP2953966B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08115922A (ja) | 1996-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970610 |
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| LAPS | Cancellation because of no payment of annual fees |