JP2851044B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置及びその製造方法に係わる。
（従来の技術） バイポーラトランジスタは、電界効果トランジスタに
比べて電流駆動能力が大きく高い遮断周波数を有するた
め高速回路に適している。バイポーラトランジスタを高
速に動作させる為には、各種寄生抵抗と寄生容量を極力
排除することが有効である。特にエミッタ幅を縮小しベ
ース抵抗を下げることと、ベース／コレクタ幅の縮小に
よるベース／コレクタ間容量の低減の効果が大きい。こ
の様な観点からシリコンバイポーラトランジスタでは二
重拡散トランジスタにおいて多結晶シリコンをエミッタ
電極とベース電極に用いた構造を中心に種々の自己整合
技術が開発され、高速動作の達成に大きく寄与してき
た。しかし、現在ではこの様な改良も飽和傾向にある。
比べて電流駆動能力が大きく高い遮断周波数を有するた
め高速回路に適している。バイポーラトランジスタを高
速に動作させる為には、各種寄生抵抗と寄生容量を極力
排除することが有効である。特にエミッタ幅を縮小しベ
ース抵抗を下げることと、ベース／コレクタ幅の縮小に
よるベース／コレクタ間容量の低減の効果が大きい。こ
の様な観点からシリコンバイポーラトランジスタでは二
重拡散トランジスタにおいて多結晶シリコンをエミッタ
電極とベース電極に用いた構造を中心に種々の自己整合
技術が開発され、高速動作の達成に大きく寄与してき
た。しかし、現在ではこの様な改良も飽和傾向にある。
さらに高速なトランジスタを求めて最近注目されてい
る技術として、広禁止帯エミッタの採用がある。この技
術は、ベースに比べ禁止帯幅が大きい半導体をエミッタ
に用いるもので、ベースドーピングをあげてもエミッタ
注入効率が低下しないため、ベース抵抗の低減に有効で
ある。現在このヘテロ接合バイポーラトランジスタ（以
降HBTと略称する）は、MBE法やMOCVD法により良質なヘ
テロ接合が形成できるIII−Ｖ族化合物半導体を用いて
開発されている。現在のリソグラフィー技術では最少線
幅とマスク合せ余裕は同程度であるので、HBTにおいて
もエミッタ幅とベース／コレクタ幅の縮小の為に合せ余
裕を省ける自己整合技術の開発が従来トランジスタと同
様に重要な技術上の課題となっている。ところが、従来
のトランジスタでは整合形成が拡散法により行われたの
に対し、HBTでは接合形成がエピタキシャル成長により
行われる為、従来トランジスタで発展してきた自己整合
技術が適用できず新しい自己整合法が必要とされてい
る。
る技術として、広禁止帯エミッタの採用がある。この技
術は、ベースに比べ禁止帯幅が大きい半導体をエミッタ
に用いるもので、ベースドーピングをあげてもエミッタ
注入効率が低下しないため、ベース抵抗の低減に有効で
ある。現在このヘテロ接合バイポーラトランジスタ（以
降HBTと略称する）は、MBE法やMOCVD法により良質なヘ
テロ接合が形成できるIII−Ｖ族化合物半導体を用いて
開発されている。現在のリソグラフィー技術では最少線
幅とマスク合せ余裕は同程度であるので、HBTにおいて
もエミッタ幅とベース／コレクタ幅の縮小の為に合せ余
裕を省ける自己整合技術の開発が従来トランジスタと同
様に重要な技術上の課題となっている。ところが、従来
のトランジスタでは整合形成が拡散法により行われたの
に対し、HBTでは接合形成がエピタキシャル成長により
行われる為、従来トランジスタで発展してきた自己整合
技術が適用できず新しい自己整合法が必要とされてい
る。
（発明が解決しようとする課題） HBTの自己整合法の有効な方法の１つとして、IEEE EL
ECTRON DEVICE LETTERS,VOL.EDL−8,NO.7,JULY 1987.PP
−303〜305に記載されている技術がある。この技術は第
４図に示す如くエミッタを逆メサ形にすることでベース
電極（Ｂ）とエミッタを分離し（第４図Ａ）、更に光CV
D法とレジスト（21）のリフトオフによりベース電極上
とエミッタのサイドウォールにSiO2（22）を形成しエミ
ッタ電極とベース電極の分離を行なう（第４図Ｂ）もの
である。しかし、エミッタ領域を逆メサ形にするにはエ
ミッタストライプを（110）方向にそろえ、（111）Ａ面
とＢ面でエッチング速度が異なるエッチング液を用いて
エッチングしなければならないため、トランジスタを高
度に集積化することができない。また、光CVD法によるS
iO2形成の際、マスクの形状上の制約からSiO2を厚く形
成することができない。実際のトランジスタでは、マス
ク合わせの困難さからエミッタ電極がベース電極領域上
にも張り出し、薄いSiO2を挾んでエミッタ電極とベース
電極間にキャパシタンスが出来てしまい、トランジスタ
の高速性が妨げられる。
ECTRON DEVICE LETTERS,VOL.EDL−8,NO.7,JULY 1987.PP
−303〜305に記載されている技術がある。この技術は第
４図に示す如くエミッタを逆メサ形にすることでベース
電極（Ｂ）とエミッタを分離し（第４図Ａ）、更に光CV
D法とレジスト（21）のリフトオフによりベース電極上
とエミッタのサイドウォールにSiO2（22）を形成しエミ
ッタ電極とベース電極の分離を行なう（第４図Ｂ）もの
である。しかし、エミッタ領域を逆メサ形にするにはエ
ミッタストライプを（110）方向にそろえ、（111）Ａ面
とＢ面でエッチング速度が異なるエッチング液を用いて
エッチングしなければならないため、トランジスタを高
度に集積化することができない。また、光CVD法によるS
iO2形成の際、マスクの形状上の制約からSiO2を厚く形
成することができない。実際のトランジスタでは、マス
ク合わせの困難さからエミッタ電極がベース電極領域上
にも張り出し、薄いSiO2を挾んでエミッタ電極とベース
電極間にキャパシタンスが出来てしまい、トランジスタ
の高速性が妨げられる。
また、レジスト膜の上から光CVD法でSiO2膜を形成す
るため、光CVDはレジストが硬化しないよう150℃以下の
低温で行なわなければならない。このような低温で得ら
れた膜は微細孔が多く、腐食や絶縁不良といった問題が
発生するため実用上好ましくない。
るため、光CVDはレジストが硬化しないよう150℃以下の
低温で行なわなければならない。このような低温で得ら
れた膜は微細孔が多く、腐食や絶縁不良といった問題が
発生するため実用上好ましくない。
一方、特開昭61−117865号公報に記載のバイポーラト
ランジスタは、第５図に示す如くエミッタに絶縁物から
成るサイドウォール（31）を設けエミッタとベース電極
の分離を行なうと共に、ベース電極上に絶縁物層（32）
を設けエミッタ電極とベース電極の分離を行なうもので
あり、その製造工程は第５図Ａ〜Ｍに示す通りである。
この方法は製造工程が何段階にも分かれ煩雑であり、エ
ミッタ領域とベース電極の分離層と、ベース電極とエミ
ッタ電極の分離層が別個に形成されるため、複雑な工程
となっている。また、歩留まりが悪いという欠点があ
る。これは、エミッタを形成する際実施例に記載されて
いるように反応性イオンエッチング処理を行なうと、エ
ミッタとベースの接合界面にダメージがはいり、再結合
が起こり利得が低下する等、トランジスタとしての特性
が劣化するためである。また仮にウエットエッチングに
よりエミッタを形成した場合、実施例に記載されるよう
に絶縁物としてSiO2を堆積させると、くびれた形状のエ
ミッタとベース電極の間にSiO2が十分に回り込んで充填
することが出来ないため、微細な空孔が残ってしまい、
トランジスタの特性が劣化する。
ランジスタは、第５図に示す如くエミッタに絶縁物から
成るサイドウォール（31）を設けエミッタとベース電極
の分離を行なうと共に、ベース電極上に絶縁物層（32）
を設けエミッタ電極とベース電極の分離を行なうもので
あり、その製造工程は第５図Ａ〜Ｍに示す通りである。
この方法は製造工程が何段階にも分かれ煩雑であり、エ
ミッタ領域とベース電極の分離層と、ベース電極とエミ
ッタ電極の分離層が別個に形成されるため、複雑な工程
となっている。また、歩留まりが悪いという欠点があ
る。これは、エミッタを形成する際実施例に記載されて
いるように反応性イオンエッチング処理を行なうと、エ
ミッタとベースの接合界面にダメージがはいり、再結合
が起こり利得が低下する等、トランジスタとしての特性
が劣化するためである。また仮にウエットエッチングに
よりエミッタを形成した場合、実施例に記載されるよう
に絶縁物としてSiO2を堆積させると、くびれた形状のエ
ミッタとベース電極の間にSiO2が十分に回り込んで充填
することが出来ないため、微細な空孔が残ってしまい、
トランジスタの特性が劣化する。
特開昭61−82474号公報には、外部ベース領域上に設
けたベース電極上にエミッタ領域とほぼ同じ高さの絶縁
膜を設け、エミッタ領域の周辺が絶縁膜で覆われた状態
とすることにより、エミッタ領域全面にエミッタ電極を
コンタクトさせ、エミッタ面積の低減を可能にするもの
である。外部ベース領域上にベース電極を設ける場合、
エミッタ領域とベース電極間は十分離れているので、こ
こで使用する絶縁物はどのようなものであっても、素子
特性に影響を与えるものではない。このためここでは絶
縁膜の種類及びその成膜方法に関しては、何ら特別な考
慮がなされていない。換言すれば、この技術はエミッタ
幅の縮小を目的としており、ベース及びコレクタ幅の縮
小をすることはできないのである。
けたベース電極上にエミッタ領域とほぼ同じ高さの絶縁
膜を設け、エミッタ領域の周辺が絶縁膜で覆われた状態
とすることにより、エミッタ領域全面にエミッタ電極を
コンタクトさせ、エミッタ面積の低減を可能にするもの
である。外部ベース領域上にベース電極を設ける場合、
エミッタ領域とベース電極間は十分離れているので、こ
こで使用する絶縁物はどのようなものであっても、素子
特性に影響を与えるものではない。このためここでは絶
縁膜の種類及びその成膜方法に関しては、何ら特別な考
慮がなされていない。換言すれば、この技術はエミッタ
幅の縮小を目的としており、ベース及びコレクタ幅の縮
小をすることはできないのである。
本発明はこのような問題点に鑑みなされたものであ
り、エミッタ幅の縮小とベース及びコレクタ幅の縮小を
可能にすることにより高速で、遮断周波数が高い半導体
装置及びその製造方法を提供することを目的とする。
り、エミッタ幅の縮小とベース及びコレクタ幅の縮小を
可能にすることにより高速で、遮断周波数が高い半導体
装置及びその製造方法を提供することを目的とする。
（課題を解決するための手段） 本発明は、半導体基板上に第１導電形のコレクタ領域
と、第２導電形のベース領域と、前記ベース領域とヘテ
ロ接合を形成する第１導電形のエミッタ領域が順次積層
され、各々の領域上に各々コレクタ電極，ベース電極，
エミッタ電極が形成された半導体装置において、前記エ
ミッタ領域をメサ型に構成し、このメサ型エミッタ領域
の底部と離間してベース領域上にベース電極を設け、こ
のベース電極と前記エミッタ領域の間の露出しているベ
ース領域及びエミッタ領域側面を覆い、前記ベース電極
上に形成された樹脂層を設け、この樹脂層を介して前記
ベース電極と端部において重なり合う前記エミッタ上に
形成されたエミッタ電極を設けたことを特徴とする半導
体装置である。
と、第２導電形のベース領域と、前記ベース領域とヘテ
ロ接合を形成する第１導電形のエミッタ領域が順次積層
され、各々の領域上に各々コレクタ電極，ベース電極，
エミッタ電極が形成された半導体装置において、前記エ
ミッタ領域をメサ型に構成し、このメサ型エミッタ領域
の底部と離間してベース領域上にベース電極を設け、こ
のベース電極と前記エミッタ領域の間の露出しているベ
ース領域及びエミッタ領域側面を覆い、前記ベース電極
上に形成された樹脂層を設け、この樹脂層を介して前記
ベース電極と端部において重なり合う前記エミッタ上に
形成されたエミッタ電極を設けたことを特徴とする半導
体装置である。
本発明で用いられる樹脂層は格別に限定されるもので
はないが、ポリイミドであることが好ましい。
はないが、ポリイミドであることが好ましい。
本発明のベース電極とエミッタ領域の間隔は、ベース
領域に使われる半導体材料の種類、不純物のドーピング
濃度、電極材料の種類，処理条件等種々の要因を考慮
し、適宜決定されるものであるが、一般に行なわれるア
ロイエ程（例えばAuZnでは350℃）ではベース領域に金
属が0.05μｍ侵入するので、エミッタとベースの短絡を
回避するためには、0.05μｍ以上間隔をあける必要があ
る。また、0.5μｍ以上間隔をとると、セルファライン
によるメリットが得られずベース及びコレクタ幅の縮小
をすることができない。
領域に使われる半導体材料の種類、不純物のドーピング
濃度、電極材料の種類，処理条件等種々の要因を考慮
し、適宜決定されるものであるが、一般に行なわれるア
ロイエ程（例えばAuZnでは350℃）ではベース領域に金
属が0.05μｍ侵入するので、エミッタとベースの短絡を
回避するためには、0.05μｍ以上間隔をあける必要があ
る。また、0.5μｍ以上間隔をとると、セルファライン
によるメリットが得られずベース及びコレクタ幅の縮小
をすることができない。
また、第２の発明は半導体基板上に第１導電形の第１
半導体層と、第２導電形の第２半導体層と第１導電形の
第３半導体層を順次積層し、各々の半導体層に電極を形
成する半導体装置の製造方法において、前記第３半導体
層上にエミッタ領域形成用のマスク材１とベース電極形
成用マスク材２をこの順は形成し、マスク材２にベース
電極パターンを形成し、マスク材１に前記ベース電極パ
ターンより幅が大きいパターンを形成する工程と、前記
マスク材１をマスクに第３半導体層を第２半導体層が露
出するまでエッチングしてメサ型エミッタ領域を形成す
る工程と、前記マスク材２をマスクにして金属を蒸着し
露出した第２半導体層上にベース電極を形成した後、前
記マスク材２を除去する工程と、該工程の後全面に樹脂
材を被覆する工程と、該工程により形成した樹脂材を前
記マスク材１が露出するまでエッチングする工程と、該
工程により露出したマスク材１を除去し第３半導体層を
露出させエミッタ電極を形成する工程を具備したことを
特徴とする半導体装置の製造方法である。
半導体層と、第２導電形の第２半導体層と第１導電形の
第３半導体層を順次積層し、各々の半導体層に電極を形
成する半導体装置の製造方法において、前記第３半導体
層上にエミッタ領域形成用のマスク材１とベース電極形
成用マスク材２をこの順は形成し、マスク材２にベース
電極パターンを形成し、マスク材１に前記ベース電極パ
ターンより幅が大きいパターンを形成する工程と、前記
マスク材１をマスクに第３半導体層を第２半導体層が露
出するまでエッチングしてメサ型エミッタ領域を形成す
る工程と、前記マスク材２をマスクにして金属を蒸着し
露出した第２半導体層上にベース電極を形成した後、前
記マスク材２を除去する工程と、該工程の後全面に樹脂
材を被覆する工程と、該工程により形成した樹脂材を前
記マスク材１が露出するまでエッチングする工程と、該
工程により露出したマスク材１を除去し第３半導体層を
露出させエミッタ電極を形成する工程を具備したことを
特徴とする半導体装置の製造方法である。
（作用） 本発明は、エミッタとなる第３半導体層上にエミッタ
領域形成のためのマスク材１とベース電極形成のための
マスク材２をこの順に積層し、マスク材１に形成する穴
をマスク材２の穴よりも大きくし、第３半導体層のエッ
チングを行なうことにより、マスク材１に形成された穴
の幅よりも大きい幅で第２半導体層を露出することがで
きる。この露出された第２半導体層上に形成されるベー
ス電極の幅はマスク材１の穴の幅で決まるものであり、
先に述べたように露出された第２半導体層の幅はマスク
材１の穴の幅より大きいので、自己整合的にエミッタ領
域とベース電極の分離を行なうことができる。
領域形成のためのマスク材１とベース電極形成のための
マスク材２をこの順に積層し、マスク材１に形成する穴
をマスク材２の穴よりも大きくし、第３半導体層のエッ
チングを行なうことにより、マスク材１に形成された穴
の幅よりも大きい幅で第２半導体層を露出することがで
きる。この露出された第２半導体層上に形成されるベー
ス電極の幅はマスク材１の穴の幅で決まるものであり、
先に述べたように露出された第２半導体層の幅はマスク
材１の穴の幅より大きいので、自己整合的にエミッタ領
域とベース電極の分離を行なうことができる。
従って本発明では製造工程が簡略になると共に、エミ
ッタ電極とベース電極の形成にマスク合わせの余裕を持
たせる必要がないため、エミッタ幅の縮小によるベース
抵抗の低減及びベースとコレクタ幅の縮小によるベース
とコレクタ間の容量の低減をすることができるので、高
速性が改善され、遮断周波数が高くなる。また、エミッ
タを逆メサ形にする必要がないので、エミッタストライ
プをそろえる必要がなく、高集積化が可能である。
ッタ電極とベース電極の形成にマスク合わせの余裕を持
たせる必要がないため、エミッタ幅の縮小によるベース
抵抗の低減及びベースとコレクタ幅の縮小によるベース
とコレクタ間の容量の低減をすることができるので、高
速性が改善され、遮断周波数が高くなる。また、エミッ
タを逆メサ形にする必要がないので、エミッタストライ
プをそろえる必要がなく、高集積化が可能である。
（実施例） 以下、GaAsとAlGaAsのヘテロ接合を用いたHBTの製造
の場合について、本発明の実施例を説明する。
の場合について、本発明の実施例を説明する。
第２図Ａ〜Ｌに示した工程で第１図に示すようなHBT
を作製した。
を作製した。
まず、第２図Ａに示す様に半絶縁性GaAs基板（１）上
に、埋め込みｎ＋GaAsコレクタ層（２）を0.5μｍキャ
リア密度５×1016cm-3のｎ−GaAsコレクタ層（３）を、
0.5μｍ、キャリア密度３×1019cm-3のｐ＋GaAsベース
層（４）を0.1μｍ、キャリア密度５×1017cm-3のｎ−A
l0.25Ga0.75Asエミッタ層（５）を0.1μｍ、キャリア密
度１×1019cm-3のｎ＋AlGaInAs層（６）を0.05μｍ、キ
ャリア密度１×1019cm-3のｎ−Ga0.5In0.5As層（７）を
0.05μmMBE法により順次成長する。ここでAlGaInAs層
（６）の組成は、Al0.25Ga0.75As層（５）の組成から、
段階的にAlとGaの組成比を減少させInの組成比を増加さ
せ、In0.5Ga0.5As層（７）の組成と成る様にする。次
に、第２図Ｂに示す様に素子間分離用の高抵抗層（８）
と、ベース／コレクタ間分離用の高抵抗層（９）をプロ
トン注入により形成する。この際、高抵抗領域（８）を
形成する時に用いたマスク材（例えばポリイミドなど）
をエッチング用のマスクとして、表面側のGaInAs層
（７）とAlGaInAs層（６）をエッチングにより除去す
る。これは、これらの層の禁止帯幅が狭いためプロトン
注入では高抵抗化が困難なためである。次に、このウエ
ハ全面にSiO2膜（10）をCVD法により0.5μｍ堆積する
（第２図Ｃ）。このSiO2上にフォトレジスト（11）でベ
ース電極のパターンを形成する（第２図Ｄ）。フォトレ
ジストをマスクとしてSiO2をRIE法によりエッチングと
共にウエットエッチングでSiO2のサイドエッチングを行
なう（第２図Ｅ）。SiO2をマスクとしてGaInAs層（７）
とAlGaInAs層（６）とエミッタ層（５）をウエットエッ
チングで除去し、ベース層（４）を露出させる。この過
程で、エミッタ領域（15）の大きさが決定される（第２
図Ｆ）。次に、AuZn合金（121）をウエハ全面に蒸着し
てから（第２図Ｇ）フォトレジストを溶解し、リフトオ
フ法によりベース電極（12）のパターン形成を行う（第
２図Ｈ）。この時、第２図Ｅと第２図Ｆで示したエッチ
ング工程で、SiO2とエミッタ領域がそれぞれフォトレジ
ストとSiO2に対してサイドエッチングされるため、エミ
ッタ領域（15）とベース電極（12）の間隔はこのサイド
エッチング量で決定され、0.1μｍから0.2μｍ程度と極
めて微細な物が得られる。次にウエハ全面にポリイミド
樹脂のプレポリマ溶液をスピンコート法により塗布し、
320℃まで段階的に加熱しポリイミド樹脂（13）とする
（第２図Ｉ）。このポリイミド樹脂を酸素とCF4の混合
ガスを用いたプラズマ中でSiO2（10）が露出するまでエ
ッチングする。この際、第２図Ｉでプリポリマ溶液の粘
性のためポリイミド樹脂の表面は平担となるので、ベー
ス電極上にはポリイミド樹脂が残存する（第２図Ｊ）。
しかる後、第２図Ｆから第２図Ｈに示したのと同様の方
法によりAuGeNi合金よりなるコレクタ電極（14）を形成
し、アルゴンガス中で360℃に加熱しAuZn（12）とAuGeN
i（14）をGaAsと合金化しオーム性コンタクトを得る
（第２図Ｋ）。次にSiO2をフッ化アンモニウムと弗酸の
混合溶液で溶解除法しエミッタ層を露出させる。この
後、GaInAs層（７）及びポリイミド樹脂（13）の表面を
弗化アンモニウムで前処理（GaInAs層表面の自然酸化膜
を除去する為）を施す。尚ポリイミド樹脂（７）の代り
にSiO2を用いた場合、弗化アンモニウム等で前処理を行
うと、SiO2がエッチングされてしまうという問題が生ず
る。この露出したエミッタ層上にリフトオフ法でTi/Pt/
Auからなるエミッタコンタクト（16）を設ける（第２図
Ｌ及び第１図）。ここでエミッタ電極のパターンはエミ
ッタ領域（15）より0.5μｍ大きくする。エミッタ領域
（15）を囲むポリイミド樹脂（13）によりエミッタ電極
（16）がベース電極（12）と短絡する事が防がれる。ま
た、エミッタ電極の合せ余裕がエミッタ領域の外側に設
けられているので、エミッタ幅を合せ余裕に無関係に縮
小することが出来る。従って本実施例ではエミッタ幅は
1.5μｍとした。またベース電極幅は１μｍとしたの
で、ベース／コレクタ幅は3.5μｍまで縮小出来た。こ
れは最少線幅と最少合せ余裕を１μｍとした時の従来法
によるメサ形トランジスタでは、エミッタ幅が３μｍ、
ベース／コレクタ幅が７μｍとなるのに比べて二分の一
の大きさである。
に、埋め込みｎ＋GaAsコレクタ層（２）を0.5μｍキャ
リア密度５×1016cm-3のｎ−GaAsコレクタ層（３）を、
0.5μｍ、キャリア密度３×1019cm-3のｐ＋GaAsベース
層（４）を0.1μｍ、キャリア密度５×1017cm-3のｎ−A
l0.25Ga0.75Asエミッタ層（５）を0.1μｍ、キャリア密
度１×1019cm-3のｎ＋AlGaInAs層（６）を0.05μｍ、キ
ャリア密度１×1019cm-3のｎ−Ga0.5In0.5As層（７）を
0.05μmMBE法により順次成長する。ここでAlGaInAs層
（６）の組成は、Al0.25Ga0.75As層（５）の組成から、
段階的にAlとGaの組成比を減少させInの組成比を増加さ
せ、In0.5Ga0.5As層（７）の組成と成る様にする。次
に、第２図Ｂに示す様に素子間分離用の高抵抗層（８）
と、ベース／コレクタ間分離用の高抵抗層（９）をプロ
トン注入により形成する。この際、高抵抗領域（８）を
形成する時に用いたマスク材（例えばポリイミドなど）
をエッチング用のマスクとして、表面側のGaInAs層
（７）とAlGaInAs層（６）をエッチングにより除去す
る。これは、これらの層の禁止帯幅が狭いためプロトン
注入では高抵抗化が困難なためである。次に、このウエ
ハ全面にSiO2膜（10）をCVD法により0.5μｍ堆積する
（第２図Ｃ）。このSiO2上にフォトレジスト（11）でベ
ース電極のパターンを形成する（第２図Ｄ）。フォトレ
ジストをマスクとしてSiO2をRIE法によりエッチングと
共にウエットエッチングでSiO2のサイドエッチングを行
なう（第２図Ｅ）。SiO2をマスクとしてGaInAs層（７）
とAlGaInAs層（６）とエミッタ層（５）をウエットエッ
チングで除去し、ベース層（４）を露出させる。この過
程で、エミッタ領域（15）の大きさが決定される（第２
図Ｆ）。次に、AuZn合金（121）をウエハ全面に蒸着し
てから（第２図Ｇ）フォトレジストを溶解し、リフトオ
フ法によりベース電極（12）のパターン形成を行う（第
２図Ｈ）。この時、第２図Ｅと第２図Ｆで示したエッチ
ング工程で、SiO2とエミッタ領域がそれぞれフォトレジ
ストとSiO2に対してサイドエッチングされるため、エミ
ッタ領域（15）とベース電極（12）の間隔はこのサイド
エッチング量で決定され、0.1μｍから0.2μｍ程度と極
めて微細な物が得られる。次にウエハ全面にポリイミド
樹脂のプレポリマ溶液をスピンコート法により塗布し、
320℃まで段階的に加熱しポリイミド樹脂（13）とする
（第２図Ｉ）。このポリイミド樹脂を酸素とCF4の混合
ガスを用いたプラズマ中でSiO2（10）が露出するまでエ
ッチングする。この際、第２図Ｉでプリポリマ溶液の粘
性のためポリイミド樹脂の表面は平担となるので、ベー
ス電極上にはポリイミド樹脂が残存する（第２図Ｊ）。
しかる後、第２図Ｆから第２図Ｈに示したのと同様の方
法によりAuGeNi合金よりなるコレクタ電極（14）を形成
し、アルゴンガス中で360℃に加熱しAuZn（12）とAuGeN
i（14）をGaAsと合金化しオーム性コンタクトを得る
（第２図Ｋ）。次にSiO2をフッ化アンモニウムと弗酸の
混合溶液で溶解除法しエミッタ層を露出させる。この
後、GaInAs層（７）及びポリイミド樹脂（13）の表面を
弗化アンモニウムで前処理（GaInAs層表面の自然酸化膜
を除去する為）を施す。尚ポリイミド樹脂（７）の代り
にSiO2を用いた場合、弗化アンモニウム等で前処理を行
うと、SiO2がエッチングされてしまうという問題が生ず
る。この露出したエミッタ層上にリフトオフ法でTi/Pt/
Auからなるエミッタコンタクト（16）を設ける（第２図
Ｌ及び第１図）。ここでエミッタ電極のパターンはエミ
ッタ領域（15）より0.5μｍ大きくする。エミッタ領域
（15）を囲むポリイミド樹脂（13）によりエミッタ電極
（16）がベース電極（12）と短絡する事が防がれる。ま
た、エミッタ電極の合せ余裕がエミッタ領域の外側に設
けられているので、エミッタ幅を合せ余裕に無関係に縮
小することが出来る。従って本実施例ではエミッタ幅は
1.5μｍとした。またベース電極幅は１μｍとしたの
で、ベース／コレクタ幅は3.5μｍまで縮小出来た。こ
れは最少線幅と最少合せ余裕を１μｍとした時の従来法
によるメサ形トランジスタでは、エミッタ幅が３μｍ、
ベース／コレクタ幅が７μｍとなるのに比べて二分の一
の大きさである。
本実施例によれば、エミッタ領域に対しベース電極と
エミッタ電極の合せ余裕を含む必要が無くなるので、従
来法に比べて素子のサイズを約二分の一に縮小できた。
このため、トランジスタの遮断周波数が向上し、回路の
動作速度も向上した。実施例の構造ではエミッタからコ
レクタまでの電子走行時間は2psであるので、遮断周波
数の限界値は80GHzである。これに対しベース／コレク
タ幅を3.5μｍとしたトランジスタでは、遮断周波数は7
5GHzとほぼ限界に近い値が得られた。これは素子サイズ
の縮小により、ベース／コレクタ間容量とコレクタ抵抗
が各々二分の一に減少したためである。この様に、本発
明はトランジスタの高周波特性の改善に有効である。さ
らに、本発明の様な自己整合技術を用いるとマスクの合
せ工程で発生するばらつきが無くなるので素子の均一性
が向上し、高集積化できる。
エミッタ電極の合せ余裕を含む必要が無くなるので、従
来法に比べて素子のサイズを約二分の一に縮小できた。
このため、トランジスタの遮断周波数が向上し、回路の
動作速度も向上した。実施例の構造ではエミッタからコ
レクタまでの電子走行時間は2psであるので、遮断周波
数の限界値は80GHzである。これに対しベース／コレク
タ幅を3.5μｍとしたトランジスタでは、遮断周波数は7
5GHzとほぼ限界に近い値が得られた。これは素子サイズ
の縮小により、ベース／コレクタ間容量とコレクタ抵抗
が各々二分の一に減少したためである。この様に、本発
明はトランジスタの高周波特性の改善に有効である。さ
らに、本発明の様な自己整合技術を用いるとマスクの合
せ工程で発生するばらつきが無くなるので素子の均一性
が向上し、高集積化できる。
また、比較例として本発明と同様の構造で、エミッタ
面積１μｍ×３μｍ、ポリイミドの代わりに光CVD法でS
iO2膜を形成した素子を作成した。この比較例と同じエ
ミッタ面積を持ち本発明を採用した素子（樹脂層はポリ
イミド）を実施例２として作製した。実施例２と比較例
のコレクタ電流密度と電流増幅度の関係を調べた結果を
第３図に示す。（ａ）は本実施例２、（ｂ）は比較例で
ある。SiO2をエミッタ電極とベース電極の分離に用いた
比較例に比べ、ポリイミドを用いた本実施例では電流増
幅率が1.5倍に増加したことがわかる。これはSiO2被着
により生じたストレスによりエミッタ・ベース界面に再
結合中心が生成され電流増幅率が低下するのに対し、本
実施例２ではストレスが軽減され、再結合中心の数が減
り電流増幅率が改善されたものと考えられる。
面積１μｍ×３μｍ、ポリイミドの代わりに光CVD法でS
iO2膜を形成した素子を作成した。この比較例と同じエ
ミッタ面積を持ち本発明を採用した素子（樹脂層はポリ
イミド）を実施例２として作製した。実施例２と比較例
のコレクタ電流密度と電流増幅度の関係を調べた結果を
第３図に示す。（ａ）は本実施例２、（ｂ）は比較例で
ある。SiO2をエミッタ電極とベース電極の分離に用いた
比較例に比べ、ポリイミドを用いた本実施例では電流増
幅率が1.5倍に増加したことがわかる。これはSiO2被着
により生じたストレスによりエミッタ・ベース界面に再
結合中心が生成され電流増幅率が低下するのに対し、本
実施例２ではストレスが軽減され、再結合中心の数が減
り電流増幅率が改善されたものと考えられる。
本発明によれば高速で、遮断周波数が高い半導体装置
及びその製造方法を提供することができる。
及びその製造方法を提供することができる。
第１図は本発明の半導体装置の一例を説明するための断
面図、第２図は本発明の製造方法の一実施例を示す図、
第３図は本発明の特性を説明するための図、第４図及び
第５図は従来技術を説明するための図である。 ５……エミッタ、12……ベース電極、13……樹脂層。
面図、第２図は本発明の製造方法の一実施例を示す図、
第３図は本発明の特性を説明するための図、第４図及び
第５図は従来技術を説明するための図である。 ５……エミッタ、12……ベース電極、13……樹脂層。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/68 - 29/73 H01L 21/331
Claims (4)
- 【請求項１】半導体基板上に第１導電形の第１半導体層
と、第２導電形の第２半導体層と、第１導電形の第３半
導体層を順次積層し、各々の半導体層に電極を形成する
半導体装置の製造方法において、 前記第３半導体層上にエミッタ領域形成用のマスク材１
とベース電極形成用マスク材２をこの順に形成し、マス
ク材２にベース電極パターンを形成し、マスク材１に前
記ベース電極パターンより幅が広いパターンを形成する
工程と、 前記マスク材１をマスクに第３半導体層を第２半導体層
が露出するまでエッチングしてメサ型のエミッタ領域を
形成する工程と、 前記マスク材２をマスクにして金属を蒸着し露出した第
２半導体層上にベース電極を形成した後、前記マスク材
２を除去する工程と、 該工程の後全面に樹脂材を被覆する工程と、 該工程により形成した樹脂材を前記マスク材１が露出す
るまでエッチングする工程と、 該工程により露出したマスク材１を除去し第３半導体層
を露出させエミッタ電極を形成する工程を具備したこと
を特徴とする半導体装置の製造方法。 - 【請求項２】前記樹脂材がポリイミドであることを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項３】前記第１半導体層、前記第２半導体層及び
第３半導体層をエピタキシャル成長法により形成するこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】前記エミッタ電極を形成する前に、弗化ア
ンモニウムで前処理することを特徴とする請求項２記載
の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63074443A JP2851044B2 (ja) | 1988-03-30 | 1988-03-30 | 半導体装置の製造方法 |
| EP89303158A EP0335720B1 (en) | 1988-03-30 | 1989-03-30 | Bipolar transistor device and method of manufacturing the same |
| DE1989623574 DE68923574T2 (de) | 1988-03-30 | 1989-03-30 | Bipolartransistor und Verfahren zu seiner Herstellung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63074443A JP2851044B2 (ja) | 1988-03-30 | 1988-03-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01248559A JPH01248559A (ja) | 1989-10-04 |
| JP2851044B2 true JP2851044B2 (ja) | 1999-01-27 |
Family
ID=13547380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63074443A Expired - Fee Related JP2851044B2 (ja) | 1988-03-30 | 1988-03-30 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0335720B1 (ja) |
| JP (1) | JP2851044B2 (ja) |
| DE (1) | DE68923574T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2243716B (en) * | 1988-11-02 | 1993-05-05 | Hughes Aircraft Co | Self-aligned,planar heterojunction bipolar transistor and method of forming the same |
| JP2817191B2 (ja) * | 1989-04-28 | 1998-10-27 | 住友電気工業株式会社 | ヘテロ接合バイポーラトランジスタの製造方法 |
| EP0501279A1 (en) * | 1991-02-28 | 1992-09-02 | Texas Instruments Incorporated | Microwave heterojunction bipolar transistors suitable for low-power, low-noise and high-power applications and method for fabricating same |
| US5446294A (en) * | 1991-07-31 | 1995-08-29 | Texas Instruments Incorporated | Microwave heterojunction bipolar transistors suitable for low-power, low-noise and high-power applications and method for fabricating same |
| GB2273201B (en) * | 1992-09-18 | 1996-07-10 | Texas Instruments Ltd | High reliablity contact scheme |
| DE102018002895A1 (de) * | 2018-04-09 | 2019-10-10 | 3-5 Power Electronics GmbH | Stapelförmiges III-V-Halbleiterbauelement |
| DE102018003982A1 (de) * | 2018-05-17 | 2019-11-21 | 3-5 Power Electronics GmbH | Halbleiterbauelementherstellungsverfahren und Halbleiterbauelement |
| US11355617B2 (en) * | 2019-10-01 | 2022-06-07 | Qualcomm Incorporated | Self-aligned collector heterojunction bipolar transistor (HBT) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6182474A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | ヘテロ接合バイポ−ラトランジスタの製造方法 |
| JP2542676B2 (ja) * | 1987-07-02 | 1996-10-09 | 株式会社東芝 | ヘテロ接合バイポ―ラトランジスタ |
-
1988
- 1988-03-30 JP JP63074443A patent/JP2851044B2/ja not_active Expired - Fee Related
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1989
- 1989-03-30 DE DE1989623574 patent/DE68923574T2/de not_active Expired - Fee Related
- 1989-03-30 EP EP89303158A patent/EP0335720B1/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 菅野卓雄監修「超高速デジタルデバイスシリーズ１：超高速バイポーラデバイス」（昭和６０年１１月１５日初版 培風館） |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0335720B1 (en) | 1995-07-26 |
| EP0335720A2 (en) | 1989-10-04 |
| DE68923574D1 (de) | 1995-08-31 |
| EP0335720A3 (en) | 1990-03-21 |
| DE68923574T2 (de) | 1995-12-14 |
| JPH01248559A (ja) | 1989-10-04 |
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