JP2946553B2 - 横型ｎｐｎトランジスタを備えた半導体装置 - Google Patents
横型ｎｐｎトランジスタを備えた半導体装置Info
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- JP2946553B2 JP2946553B2 JP1241508A JP24150889A JP2946553B2 JP 2946553 B2 JP2946553 B2 JP 2946553B2 JP 1241508 A JP1241508 A JP 1241508A JP 24150889 A JP24150889 A JP 24150889A JP 2946553 B2 JP2946553 B2 JP 2946553B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、横型NPNトランジスタを備えた半導体装置
に関し、特に絶縁ゲート電界効果型トランジスタ（MOSF
ET）と横型NPNトランジスタとを併有するBi−MOS型半導
体装置に関する。
に関し、特に絶縁ゲート電界効果型トランジスタ（MOSF
ET）と横型NPNトランジスタとを併有するBi−MOS型半導
体装置に関する。
従来のBi−MOS型半導体装置における横型PNPトランジ
スタの構造は、第３図に示すように、Ｎ型層１の表面側
に形成されたＰ型エミッタ層２と、このＰ型エミッタ層
２を取り囲み同一拡散で形成されたＰ型コレクタ層３
と、このＰ型コレクタ層３を取り囲むＮ型ベースコンタ
クト層４と、シリコン酸化膜５のコンタクトホール6a,7
a,8aを介してＰ型エミッタ層2,P型コレクタ層3,N型ベー
スコンタクト層４に導電接触するAl等のエミッタ配線6,
コレクタ配線7,ベース配線８とを有している。そして、
エミッタ配線６は、Ｐ型エミッタ層２に導電接触する接
触部6bと、Ｎ型層１のうちＰ型エミッタ層２とＰ型コレ
クタ層３とに挟まれた領域1aまで覆う拡大被覆部6cとか
ら構成され、この拡大被覆部6cはＰ型コレクタ層３と重
なっている。
スタの構造は、第３図に示すように、Ｎ型層１の表面側
に形成されたＰ型エミッタ層２と、このＰ型エミッタ層
２を取り囲み同一拡散で形成されたＰ型コレクタ層３
と、このＰ型コレクタ層３を取り囲むＮ型ベースコンタ
クト層４と、シリコン酸化膜５のコンタクトホール6a,7
a,8aを介してＰ型エミッタ層2,P型コレクタ層3,N型ベー
スコンタクト層４に導電接触するAl等のエミッタ配線6,
コレクタ配線7,ベース配線８とを有している。そして、
エミッタ配線６は、Ｐ型エミッタ層２に導電接触する接
触部6bと、Ｎ型層１のうちＰ型エミッタ層２とＰ型コレ
クタ層３とに挟まれた領域1aまで覆う拡大被覆部6cとか
ら構成され、この拡大被覆部6cはＰ型コレクタ層３と重
なっている。
拡大被覆部6cの形成の理由は、拡大被覆部6cが最高電
位（正電位）であるＰ型エミッタ層２と同電位に維持さ
れることによって、Ｐ型エミッタ層２からＮ型層１（ベ
ース領域）に注入されたキャリアであるホールがＰ型エ
ミッタ層２とＰ型コレクタ層３とに挟まれた領域1aとシ
リコン酸化膜５との界面に接近するのを静電斥力により
阻止し、再結合によるベース電流の増加を防止するため
である。従って、ベース電流の増加が抑制されるので、
結果として電流増幅率hFEの低下が防止される。
位（正電位）であるＰ型エミッタ層２と同電位に維持さ
れることによって、Ｐ型エミッタ層２からＮ型層１（ベ
ース領域）に注入されたキャリアであるホールがＰ型エ
ミッタ層２とＰ型コレクタ層３とに挟まれた領域1aとシ
リコン酸化膜５との界面に接近するのを静電斥力により
阻止し、再結合によるベース電流の増加を防止するため
である。従って、ベース電流の増加が抑制されるので、
結果として電流増幅率hFEの低下が防止される。
このように、エミッタ配線６の拡大被覆部6cの形成に
より、静電斥力を以てキャリアの再結合を阻止する手段
は、第４図に示すように横型NPNトランジスタにも適用
され得ると類推される。即ち、第４図示の横型NPNトラ
ンジスタの構造は、Ｎ型層１上に拡散形成されたＰウェ
ル層10と、このＰウェル層10の表面側に形成されたＮ型
エミッタ層11と、このＮ型エミッタ層11を取り囲み同一
拡散で形成されたＮ型コレクタ層12と、このＮ型コレク
タ層12を取り囲むＰ型ベースコンタクト層13と、シリコ
ン酸化膜14のコンタクトホール15a,16a,17aを介してＮ
型エミッタ層11,N型コレクタ層12,P型ベースコンタクト
層13に導電接触するAl等のエミッタ配線15,コレクタ配
線16,ベース配線17とを有しており、エミッタ配線15は
Ｎ型エミッタ層11に導電接触する接触部15bと、Ｐウェ
ル層10のうちＮ型エミッタ層11とＮ型コレクタ層12とに
挟まれた領域10aまで覆う拡大被覆部15cとから構成され
ている。
より、静電斥力を以てキャリアの再結合を阻止する手段
は、第４図に示すように横型NPNトランジスタにも適用
され得ると類推される。即ち、第４図示の横型NPNトラ
ンジスタの構造は、Ｎ型層１上に拡散形成されたＰウェ
ル層10と、このＰウェル層10の表面側に形成されたＮ型
エミッタ層11と、このＮ型エミッタ層11を取り囲み同一
拡散で形成されたＮ型コレクタ層12と、このＮ型コレク
タ層12を取り囲むＰ型ベースコンタクト層13と、シリコ
ン酸化膜14のコンタクトホール15a,16a,17aを介してＮ
型エミッタ層11,N型コレクタ層12,P型ベースコンタクト
層13に導電接触するAl等のエミッタ配線15,コレクタ配
線16,ベース配線17とを有しており、エミッタ配線15は
Ｎ型エミッタ層11に導電接触する接触部15bと、Ｐウェ
ル層10のうちＮ型エミッタ層11とＮ型コレクタ層12とに
挟まれた領域10aまで覆う拡大被覆部15cとから構成され
ている。
上記横型NPNトランジスタにおいて、拡大被覆部15cが
最低電位（零又は負電位）であるＮ型エミッタ層11と同
電位に維持されることによって、Ｎ型エミッタ層11から
Ｐウェル層10に注入されたキャリアである電子が拡大被
覆部15cの電位による静電斥力で領域10aとシリコン酸化
膜14の界面に接近し難し、キャリアの再結合が防止さ
れ、それ故ベース電流の増加が抑制されて電流増幅率h
FEが高くなると期待されたが、しかしながら、上記横型
トランジスタの試作品につき実際に電流増幅率hFEを測
定してみると、第５図に示すコレクタ電流対電流増幅率
hFEの特性曲線（破線で示す）は、最大値が100程度で、
期待されるほど高い値を示さず、また素子毎で電流増幅
率hFEが１桁に亘って大きくバラつき、安定性がなかっ
た。
最低電位（零又は負電位）であるＮ型エミッタ層11と同
電位に維持されることによって、Ｎ型エミッタ層11から
Ｐウェル層10に注入されたキャリアである電子が拡大被
覆部15cの電位による静電斥力で領域10aとシリコン酸化
膜14の界面に接近し難し、キャリアの再結合が防止さ
れ、それ故ベース電流の増加が抑制されて電流増幅率h
FEが高くなると期待されたが、しかしながら、上記横型
トランジスタの試作品につき実際に電流増幅率hFEを測
定してみると、第５図に示すコレクタ電流対電流増幅率
hFEの特性曲線（破線で示す）は、最大値が100程度で、
期待されるほど高い値を示さず、また素子毎で電流増幅
率hFEが１桁に亘って大きくバラつき、安定性がなかっ
た。
その原因としては、拡大被覆部15cはPSG（リンガラ
ス）等の比較的厚いシリコン酸化膜14を介して領域10a
上に形成されているが、そのシリコン酸化膜14と領域10
aの界面に生じた不規則な正の界面準位，電離，荷電粒
子のトラップ等による影響で拡大被覆部15cによる静電
斥力が有効に作用しないと推定される。
ス）等の比較的厚いシリコン酸化膜14を介して領域10a
上に形成されているが、そのシリコン酸化膜14と領域10
aの界面に生じた不規則な正の界面準位，電離，荷電粒
子のトラップ等による影響で拡大被覆部15cによる静電
斥力が有効に作用しないと推定される。
そこで、本発明は上記問題点を解決するものであり、
その課題は、電流増幅率が高く、しかも素子毎の電流増
幅率のバラつきのない横型NPNトランジスタを備えた半
導体装置を提供することにある。
その課題は、電流増幅率が高く、しかも素子毎の電流増
幅率のバラつきのない横型NPNトランジスタを備えた半
導体装置を提供することにある。
上記課題を解決するために、本発明の講じた手段は、
Ｐ型層の表面側に相離間したＮ型のエミッタ層及びコレ
クタ層と、上記Ｐ型層のうち少なくとも上記エミッタ層
と前記コレクタ層とに挟まれた狭間領域の上に、薄いシ
リコン酸化膜を介して形成された多結晶シリコン層と、
この多結晶シリコン層を覆う層間絶縁膜と、この層間絶
縁膜の上で上記多結晶シリコン層を覆うエミッタ配線と
を有しており、上記多結晶シリコン層が上記エミッタ配
線に同電位に接続されて成る横型NPNトランジスタを備
えた半導体装置において、上記多結晶シリコン層は、上
記エミッタ層に導電接触するエミッタ電極部を有してお
り、上記エミッタ配線は、上記層間絶縁膜を挟んで上記
多結晶シリコン層を覆う拡大被覆部と、上記拡大被覆部
から下方に突出したコンタクトホールを介して上記多結
晶シリコン層に導電接触するエミッタ電位印加用電極部
とを有して成ることを特徴とする。更にまた多結晶シリ
コン層がエミッタ層に直接導電接触する場合にあって
は、エミッタ配線のうちコレクタ配線側の端縁位置が多
結晶シリコン層のコレクタ配線側の端縁位置に対してエ
ミッタ層寄りに設定される。
Ｐ型層の表面側に相離間したＮ型のエミッタ層及びコレ
クタ層と、上記Ｐ型層のうち少なくとも上記エミッタ層
と前記コレクタ層とに挟まれた狭間領域の上に、薄いシ
リコン酸化膜を介して形成された多結晶シリコン層と、
この多結晶シリコン層を覆う層間絶縁膜と、この層間絶
縁膜の上で上記多結晶シリコン層を覆うエミッタ配線と
を有しており、上記多結晶シリコン層が上記エミッタ配
線に同電位に接続されて成る横型NPNトランジスタを備
えた半導体装置において、上記多結晶シリコン層は、上
記エミッタ層に導電接触するエミッタ電極部を有してお
り、上記エミッタ配線は、上記層間絶縁膜を挟んで上記
多結晶シリコン層を覆う拡大被覆部と、上記拡大被覆部
から下方に突出したコンタクトホールを介して上記多結
晶シリコン層に導電接触するエミッタ電位印加用電極部
とを有して成ることを特徴とする。更にまた多結晶シリ
コン層がエミッタ層に直接導電接触する場合にあって
は、エミッタ配線のうちコレクタ配線側の端縁位置が多
結晶シリコン層のコレクタ配線側の端縁位置に対してエ
ミッタ層寄りに設定される。
上記発明において、狭間領域とエミッタ電位が印加さ
れる多結晶シリコン層との間には、リンガラス等の厚い
シリコン酸化膜ではなく、薄いシリコン酸化膜が形成さ
れているから、不規則な界面準位，電離，電荷粒子のト
ラップ等による狭間領域の中の電子に及ぼす影響を排除
できるので、シリコン酸化膜の界面での再結合が抑制さ
れて電流増幅率が向上し、しかも素子毎のバラツキの少
ない横型NPNトランジスタを実現できる。また、薄いシ
リコン酸化膜によりエミッタ電位印加の多結晶シリコン
層からの静電斥力がより大きくなるので、再結合が極力
抑制され、低コレクタ電流域まで高電流増幅率が得られ
る。さらに、多結晶シリコン層自身がエミッタ層に導電
接触するエミッタ電極部を有しているため、エミッタ領
域の上に窓明けをしてから多結晶シリコン層を被着形成
した後、それに不純物をドープし、窓明け部を介して不
純物拡散させることで、エミッタ領域を作り込むことが
できる。このため、エミッタ領域及びコレクタ領域をセ
ルフアラインで形成できると共に、工程の削減を図るこ
とができる。
れる多結晶シリコン層との間には、リンガラス等の厚い
シリコン酸化膜ではなく、薄いシリコン酸化膜が形成さ
れているから、不規則な界面準位，電離，電荷粒子のト
ラップ等による狭間領域の中の電子に及ぼす影響を排除
できるので、シリコン酸化膜の界面での再結合が抑制さ
れて電流増幅率が向上し、しかも素子毎のバラツキの少
ない横型NPNトランジスタを実現できる。また、薄いシ
リコン酸化膜によりエミッタ電位印加の多結晶シリコン
層からの静電斥力がより大きくなるので、再結合が極力
抑制され、低コレクタ電流域まで高電流増幅率が得られ
る。さらに、多結晶シリコン層自身がエミッタ層に導電
接触するエミッタ電極部を有しているため、エミッタ領
域の上に窓明けをしてから多結晶シリコン層を被着形成
した後、それに不純物をドープし、窓明け部を介して不
純物拡散させることで、エミッタ領域を作り込むことが
できる。このため、エミッタ領域及びコレクタ領域をセ
ルフアラインで形成できると共に、工程の削減を図るこ
とができる。
次に、本発明の実施例を添付図面に基づいて説明す
る。
る。
第１図（Ａ）は本発明の参考例であるBi−MOS型半導
体装置における横型NPNトランジスタの構造を示す平面
図、第１図（Ｂ）は同構造の断面図である。なお、第１
図において第４図に示す部分と同一部分には同一参照符
号を付し、その説明は省略する。
体装置における横型NPNトランジスタの構造を示す平面
図、第１図（Ｂ）は同構造の断面図である。なお、第１
図において第４図に示す部分と同一部分には同一参照符
号を付し、その説明は省略する。
この横型NPNトランジスタ構造において、Ｐウェル層1
0の表面濃度は１×1016／cm2で、その拡散深さは４μｍ
としてあり、Ｎ型エミッタ層11とＮ型コレクタ層12と挟
まれた領域10aの上には、図示しないMOSFETのゲート絶
縁膜形成工程において同時にそのゲート絶縁膜と膜厚
（例えば25nm）の等しい薄いシリコン酸化膜21が形成さ
れている。このシリコン酸化膜21の上にはＮ型エミッタ
層11とＮ型コレクタ層12とに重なる厚さ500nm程度の多
結晶シリコン層22が図示しないMOSFETのポリシリコンゲ
ート形成工程において同時に形成されている。現実の製
造手順では、多結晶シリコン層22をマスクとして、例え
ばドーズ量４×1015／cm2程度のイオン注入によってセ
ルフアラインによりＮ型エミッタ層11及びＮ型コレクタ
層12が形成される。またＰ型ベースコンタクト層13も例
えばドーズ量２×1015／cm2程度のイオン注入によって
形成される。イオン注入後は熱処理により不純物の活性
化と所望の拡散深さとを得る。この多結晶シリコン層22
は中央のＮ型エミッタ層11を取り囲む方形リング状に形
成されており、層間絶縁膜たるリンガラス（PSG）膜23
で覆われている。Al（AlSi）のエミッタ配線25は、リン
ガラス膜23を挟んで多結晶シリコン層22を覆う拡大被覆
部25aと、拡大被覆部25aの中央から下方に突出しコンタ
クトホール25bを介してＮ型エミッタ層11に導電接触す
るエミッタ接触部25cと、このエミッタ接触部25cの周り
で拡大被覆部25aから下方に突出してコンタクトホール2
5bを介して多結晶シリコン層22に導電接触する複数の接
触部25dとから構成されている。
0の表面濃度は１×1016／cm2で、その拡散深さは４μｍ
としてあり、Ｎ型エミッタ層11とＮ型コレクタ層12と挟
まれた領域10aの上には、図示しないMOSFETのゲート絶
縁膜形成工程において同時にそのゲート絶縁膜と膜厚
（例えば25nm）の等しい薄いシリコン酸化膜21が形成さ
れている。このシリコン酸化膜21の上にはＮ型エミッタ
層11とＮ型コレクタ層12とに重なる厚さ500nm程度の多
結晶シリコン層22が図示しないMOSFETのポリシリコンゲ
ート形成工程において同時に形成されている。現実の製
造手順では、多結晶シリコン層22をマスクとして、例え
ばドーズ量４×1015／cm2程度のイオン注入によってセ
ルフアラインによりＮ型エミッタ層11及びＮ型コレクタ
層12が形成される。またＰ型ベースコンタクト層13も例
えばドーズ量２×1015／cm2程度のイオン注入によって
形成される。イオン注入後は熱処理により不純物の活性
化と所望の拡散深さとを得る。この多結晶シリコン層22
は中央のＮ型エミッタ層11を取り囲む方形リング状に形
成されており、層間絶縁膜たるリンガラス（PSG）膜23
で覆われている。Al（AlSi）のエミッタ配線25は、リン
ガラス膜23を挟んで多結晶シリコン層22を覆う拡大被覆
部25aと、拡大被覆部25aの中央から下方に突出しコンタ
クトホール25bを介してＮ型エミッタ層11に導電接触す
るエミッタ接触部25cと、このエミッタ接触部25cの周り
で拡大被覆部25aから下方に突出してコンタクトホール2
5bを介して多結晶シリコン層22に導電接触する複数の接
触部25dとから構成されている。
領域10a上にはリンガラス膜が形成されず、リンガラ
ス膜23は多結晶シリコン層22の上に層間絶縁膜として形
成されている。このため、リンガラス膜23の界面に生じ
る正の界面準位，電離，荷電粒子のトラップ等による影
響が領域10aには及ぼさない。特に、領域10a上の界面に
は不規則な正電荷が生じないので、領域10aに注入され
た電子が再結合に殆どあずからず、零又は負電位に維持
される多結晶シリコン層による静電斥力によって、領域
10aの表面に接近する電子が排斥される。その静電斥力
は従来に比して薄いシリコン酸化膜21の存在により相当
大きいので、再結合の度合いが少なくなる。よって、ベ
ース電流が大きくならず、電流増幅率hFEは第５図に実
線で示す如く高い値を取る。第５図から明らかなよう
に、10μＡ程度の低コレクタ電流域まで、hFE＞100とい
う高い値を示した。しかも素子毎のバラつきがなく安定
的であることが判明した。
ス膜23は多結晶シリコン層22の上に層間絶縁膜として形
成されている。このため、リンガラス膜23の界面に生じ
る正の界面準位，電離，荷電粒子のトラップ等による影
響が領域10aには及ぼさない。特に、領域10a上の界面に
は不規則な正電荷が生じないので、領域10aに注入され
た電子が再結合に殆どあずからず、零又は負電位に維持
される多結晶シリコン層による静電斥力によって、領域
10aの表面に接近する電子が排斥される。その静電斥力
は従来に比して薄いシリコン酸化膜21の存在により相当
大きいので、再結合の度合いが少なくなる。よって、ベ
ース電流が大きくならず、電流増幅率hFEは第５図に実
線で示す如く高い値を取る。第５図から明らかなよう
に、10μＡ程度の低コレクタ電流域まで、hFE＞100とい
う高い値を示した。しかも素子毎のバラつきがなく安定
的であることが判明した。
第２図（Ａ）は本発明に係るBi−MOS型半導体装置に
おける横型NPNトランジスタの構造を示す平面図で、第
２図（Ｂ）は同構造の断面図である。なお、第２図にお
いて第１図に示す部分と同一部分には同一参照符号を付
し、その説明を省略する。
おける横型NPNトランジスタの構造を示す平面図で、第
２図（Ｂ）は同構造の断面図である。なお、第２図にお
いて第１図に示す部分と同一部分には同一参照符号を付
し、その説明を省略する。
この実施例においても、領域10a上にはゲート絶縁膜
の厚さと等しいシリコン酸化膜21が形成され、その上に
は多結晶シリコン層32が形成されている。多結晶シリコ
ン層32はその中央にＮ型エミッタ層11に導電接触するエ
ミッタ接触部32aを有している。この多結晶シリコン層3
2はＮ型エミッタ層11を形成した後に形成しても良い
が、多結晶シリコン層32を形成した後、それに不純物を
ドープしてからそれをエミッタ導電接触部32aを介して
拡散し、セルフアラインでＮ型エミッタ層11を形成する
ことができる。このエミッタ導電接触部32aを有する多
結晶シリコン層32の上にはリンガラス膜23を層間絶縁膜
として挟んでAl（AlSi）のエミッタ配線35が被覆されて
いる。このエミッタ配線35はその中央に多結晶シリコン
層32に導電接触する接触部35aとそれから張り出た拡散
被覆部35bとから構成されている。この拡散被覆部35bの
端縁とコレクタ配線16との距離d1は多結晶シリコン層の
端縁とコレクタ配線16との距離d2より長く、拡散被覆部
35bの端縁が多結晶シリコン層の端縁よりエミッタ層11
寄りにある。これは、多結晶シリコン層32上の厚いリン
ガラス膜の存在により、エミッタ配線35とコレクタ配線
16の間隔を確保しつつ、エミッタ層11とコレクタ層12と
のコンタクト部相互の距離を縮めるとが可能となる。
の厚さと等しいシリコン酸化膜21が形成され、その上に
は多結晶シリコン層32が形成されている。多結晶シリコ
ン層32はその中央にＮ型エミッタ層11に導電接触するエ
ミッタ接触部32aを有している。この多結晶シリコン層3
2はＮ型エミッタ層11を形成した後に形成しても良い
が、多結晶シリコン層32を形成した後、それに不純物を
ドープしてからそれをエミッタ導電接触部32aを介して
拡散し、セルフアラインでＮ型エミッタ層11を形成する
ことができる。このエミッタ導電接触部32aを有する多
結晶シリコン層32の上にはリンガラス膜23を層間絶縁膜
として挟んでAl（AlSi）のエミッタ配線35が被覆されて
いる。このエミッタ配線35はその中央に多結晶シリコン
層32に導電接触する接触部35aとそれから張り出た拡散
被覆部35bとから構成されている。この拡散被覆部35bの
端縁とコレクタ配線16との距離d1は多結晶シリコン層の
端縁とコレクタ配線16との距離d2より長く、拡散被覆部
35bの端縁が多結晶シリコン層の端縁よりエミッタ層11
寄りにある。これは、多結晶シリコン層32上の厚いリン
ガラス膜の存在により、エミッタ配線35とコレクタ配線
16の間隔を確保しつつ、エミッタ層11とコレクタ層12と
のコンタクト部相互の距離を縮めるとが可能となる。
以上説明したように、本発明に係る横型NPNトランジ
スタを備えた半導体装置は、エミッタ層とコレクタ層と
に挟まれた狭間領域上に、その領域内のキャリアたる電
子に対して静電斥力を付与すべき導電体としてMOSFETの
ゲート絶縁膜を援用できる薄いシリコン酸化膜を介して
多結晶シリコン層を形成した点に特徴を有するものであ
るから、次のような効果を奏する。
スタを備えた半導体装置は、エミッタ層とコレクタ層と
に挟まれた狭間領域上に、その領域内のキャリアたる電
子に対して静電斥力を付与すべき導電体としてMOSFETの
ゲート絶縁膜を援用できる薄いシリコン酸化膜を介して
多結晶シリコン層を形成した点に特徴を有するものであ
るから、次のような効果を奏する。
狭間領域とエミッタ電位が印加される多結晶シリコン
層との間には、リンガラス等の厚いシリコン酸化膜では
なく、薄いシリコン酸化膜が形成されているから、不規
則な界面準位，電離，荷電粒子のトラップ等による狭間
領域中の電子に及ぼす影響を排除できるので、シリコン
酸化膜の界面での再結合が抑制されて電流増幅率が向上
し、しかも素子毎のバラツキの少ない横型NPNトランジ
スタを実現できる。また、薄いシリコン酸化膜によりエ
ミッタ電位印加の多結晶シリコン層からの静電斥力がよ
り大きくなるので、再結合が極力抑制され、低コレクタ
電流域まで高電流増幅率が得られる。
層との間には、リンガラス等の厚いシリコン酸化膜では
なく、薄いシリコン酸化膜が形成されているから、不規
則な界面準位，電離，荷電粒子のトラップ等による狭間
領域中の電子に及ぼす影響を排除できるので、シリコン
酸化膜の界面での再結合が抑制されて電流増幅率が向上
し、しかも素子毎のバラツキの少ない横型NPNトランジ
スタを実現できる。また、薄いシリコン酸化膜によりエ
ミッタ電位印加の多結晶シリコン層からの静電斥力がよ
り大きくなるので、再結合が極力抑制され、低コレクタ
電流域まで高電流増幅率が得られる。
多結晶シリコン層自身がエミッタ層に導電接触するエ
ミッタ電極部を有しているため、エミッタ領域の上に窓
明けをしてから多結晶シリコン層を被着形成した後、そ
れに不純物をドープし、窓明け部を介して不純物拡散さ
せることで、エミッタ領域を作り込むことができる。こ
のため、エミッタ領域及びコレクタ領域をセルフアライ
ンで形成できると共に、工程の削減を図ることができ
る。
ミッタ電極部を有しているため、エミッタ領域の上に窓
明けをしてから多結晶シリコン層を被着形成した後、そ
れに不純物をドープし、窓明け部を介して不純物拡散さ
せることで、エミッタ領域を作り込むことができる。こ
のため、エミッタ領域及びコレクタ領域をセルフアライ
ンで形成できると共に、工程の削減を図ることができ
る。
第１図（Ａ）は本発明の参考例のBi−MOS型半導体装置
における横型NPNトランジスタの構造を示す平面図で、
第１図（Ｂ）は同構造の断面図である。 第２図（Ａ）は本発明の第２実施例に係るBi−MOS型半
導体装置における横型NPNトランジスタの構造を示す平
面図で、第２図（Ｂ）は同構造の断面図である。 第３図（Ａ）は従来の横型NPNトランジスタの構造を示
す平面図で、第３図（Ｂ）は同構造の断面図である。 第４図（Ａ）は従来の横型NPNトランジスタの構造を示
す平面図で、第４図（Ｂ）は同構造の断面図である。 第５図は第１図示の横型NPNトランジスタと第４図示の
横型トランジスタにおけるコレクタ電流対電流増幅率h
FEとを比較して示すグラフ図である。 〔符号の説明〕 １…Ｎ型層 10…Ｐウェル層 11…Ｎ型エミッタ層 12…Ｎ型コレクタ層 13…Ｐ型ベースコンタクト層 16…コレクタ配線 17…ベース配線 21…薄いシリコン酸化膜 22,32…多結晶シリコン層 23…リンガラス膜 25,35…エミッタ電極 25a…拡大被覆部 25c,32a…エミッタ接触部 25d…接触部。
における横型NPNトランジスタの構造を示す平面図で、
第１図（Ｂ）は同構造の断面図である。 第２図（Ａ）は本発明の第２実施例に係るBi−MOS型半
導体装置における横型NPNトランジスタの構造を示す平
面図で、第２図（Ｂ）は同構造の断面図である。 第３図（Ａ）は従来の横型NPNトランジスタの構造を示
す平面図で、第３図（Ｂ）は同構造の断面図である。 第４図（Ａ）は従来の横型NPNトランジスタの構造を示
す平面図で、第４図（Ｂ）は同構造の断面図である。 第５図は第１図示の横型NPNトランジスタと第４図示の
横型トランジスタにおけるコレクタ電流対電流増幅率h
FEとを比較して示すグラフ図である。 〔符号の説明〕 １…Ｎ型層 10…Ｐウェル層 11…Ｎ型エミッタ層 12…Ｎ型コレクタ層 13…Ｐ型ベースコンタクト層 16…コレクタ配線 17…ベース配線 21…薄いシリコン酸化膜 22,32…多結晶シリコン層 23…リンガラス膜 25,35…エミッタ電極 25a…拡大被覆部 25c,32a…エミッタ接触部 25d…接触部。
Claims (2)
- 【請求項１】Ｐ型層の表面側に相離間したＮ型のエミッ
タ層及びコレクタ層と、前記Ｐ型層のうち少なくとも前
記エミッタ層と前記コレクタ層とに挟まれた挟間領域の
上に、薄いシリコン酸化膜を介して形成された多結晶シ
リコン層と、この多結晶シリコン層を覆う層間絶縁膜
と、この層間絶縁膜の上で前記多結晶シリコン層を覆う
エミッタ配線とを有しており、前記多結晶シリコン層が
前記エミッタ配線に同電位に接続されて成る横型NPNト
ランジスタを備えた半導体装置において、 前記多結晶シリコン層は、前記エミッタ層に導電接触す
るエミッタ電極部を有しており、前記エミッタ配線は、
前記層間絶縁膜を挟んで前記多結晶シリコン層を覆う拡
大被覆部と、前記拡大被覆部から下方に突出したコンタ
クトホールを介して前記多結晶シリコン層に導電接触す
るエミッタ電位印加用電極部とを有して成ることを特徴
とする横型NPNトランジスタを備えた半導体装置。 - 【請求項２】請求項第１項において、前記エミッタ配線
のうち少なくともコレクタ配線側の端縁位置が前記多結
晶シリコン層の前記コレクタ配線側の端縁位置に対して
前記エミッタ層寄りにあることを特徴とする横型NPNト
ランジスタを備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241508A JP2946553B2 (ja) | 1989-09-18 | 1989-09-18 | 横型ｎｐｎトランジスタを備えた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241508A JP2946553B2 (ja) | 1989-09-18 | 1989-09-18 | 横型ｎｐｎトランジスタを備えた半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03104157A JPH03104157A (ja) | 1991-05-01 |
| JP2946553B2 true JP2946553B2 (ja) | 1999-09-06 |
Family
ID=17075375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1241508A Expired - Fee Related JP2946553B2 (ja) | 1989-09-18 | 1989-09-18 | 横型ｎｐｎトランジスタを備えた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2946553B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2567642Y2 (ja) * | 1991-04-20 | 1998-04-02 | 日本電気アイシーマイコンシステム株式会社 | 横型バイポーラトランジスタ |
| JP4865077B1 (ja) * | 2010-10-05 | 2012-02-01 | 株式会社Ｆｏｒｋ | エアクリーナー |
| CN103890458B (zh) | 2011-11-02 | 2016-11-16 | 本田技研工业株式会社 | 动力装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5939905B2 (ja) * | 1978-12-28 | 1984-09-27 | 富士通株式会社 | 半導体装置の製造方法 |
| JPS62293767A (ja) * | 1986-06-13 | 1987-12-21 | Fuji Electric Co Ltd | 半導体集積回路 |
| JP3041854B2 (ja) * | 1988-11-22 | 2000-05-15 | ソニー株式会社 | ラテラルトランジスタ及びその製造方法 |
-
1989
- 1989-09-18 JP JP1241508A patent/JP2946553B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03104157A (ja) | 1991-05-01 |
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Legal Events
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