JP2941048B2 - Ｓｏｉ基板の作製方法 - Google Patents
Ｓｏｉ基板の作製方法Info
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Description
この発明はSOI（シリコン・オン・インシュレータ）
基板の作製方法に関する。
基板の作製方法に関する。
半導体デバイスの微細化が進むにつれて、製造面では
素子間を分離するためにプロセスが複雑化し、また、素
子特性面ではショートチャネル効果が生じるなど種々の
問題が生じている。これらの問題の多くはSOI基板を用
いることにより解決できるため、近年、SOI基板の開発
が盛んに行われている。 例えば、第４図は従来の貼り合わせ研磨法によりSOI
基板を作製する手順を示している。まず、同図（ａ）に
示すように、シリコン基板１の表面1aに、フォトレジス
トＲをマスクとして断面凹状で深さＤ（Ｄ〜100nm程
度）の溝A1,A2,A3を複数形成する。これにより、各溝A
1,A2,A3の間に、基板表面1aを突出させた領域（以下
「素子領域」という。）S1,S2を形成する。次に、同図
（ｂ）に示すように、フォトレジストＲを除去した後、
熱酸化により、シリコン基板１の表面1aに、各溝A1,A2,
A3および素子領域S1,S2を覆うシリコン酸化膜３を形成
し、続いて、上記各溝A1,A2,A3の深さＤを越える厚さの
多結晶シリコン膜４を堆積する。このとき、多結晶シリ
コン膜４の表面4aには、上記各溝A1,A2,A3の形状が反映
した窪みA11,A12,A13が形成される。次に、同図（ｃ）
に示すように、多結晶シリコン膜４の表面4aを研削およ
び研磨して、上記窪みA11,A12,A13を除去し、平坦面4f
を形成する。次に、同図（ｄ）に示すように、多結晶シ
リコン膜４の平坦面4fに、シリコン基板９を密着させ、
高温に加熱して原子結合レベルで貼り合わせる。次に、
シリコン基板１の裏面1bから上記各溝A1,A2,A3内の絶縁
膜３が露出するところまでシリコン基板１を研削および
研磨して、同図（ｅ）に示すように、上記溝A1,A2,A3の
間に上記素子領域S1,S2を露出させる。このようにし
て、絶縁膜３に囲まれた状態で素子領域S1,S2を残し
て、SOI基板100を形成している。なお、素子領域S1,S2
は半導体素子を作り込むべき領域であり、一方、絶縁膜
３の溝A1,A2,A3内の部分は素子領域S1,S2を分離するフ
ィールド領域F1,F2,F3となる。
素子間を分離するためにプロセスが複雑化し、また、素
子特性面ではショートチャネル効果が生じるなど種々の
問題が生じている。これらの問題の多くはSOI基板を用
いることにより解決できるため、近年、SOI基板の開発
が盛んに行われている。 例えば、第４図は従来の貼り合わせ研磨法によりSOI
基板を作製する手順を示している。まず、同図（ａ）に
示すように、シリコン基板１の表面1aに、フォトレジス
トＲをマスクとして断面凹状で深さＤ（Ｄ〜100nm程
度）の溝A1,A2,A3を複数形成する。これにより、各溝A
1,A2,A3の間に、基板表面1aを突出させた領域（以下
「素子領域」という。）S1,S2を形成する。次に、同図
（ｂ）に示すように、フォトレジストＲを除去した後、
熱酸化により、シリコン基板１の表面1aに、各溝A1,A2,
A3および素子領域S1,S2を覆うシリコン酸化膜３を形成
し、続いて、上記各溝A1,A2,A3の深さＤを越える厚さの
多結晶シリコン膜４を堆積する。このとき、多結晶シリ
コン膜４の表面4aには、上記各溝A1,A2,A3の形状が反映
した窪みA11,A12,A13が形成される。次に、同図（ｃ）
に示すように、多結晶シリコン膜４の表面4aを研削およ
び研磨して、上記窪みA11,A12,A13を除去し、平坦面4f
を形成する。次に、同図（ｄ）に示すように、多結晶シ
リコン膜４の平坦面4fに、シリコン基板９を密着させ、
高温に加熱して原子結合レベルで貼り合わせる。次に、
シリコン基板１の裏面1bから上記各溝A1,A2,A3内の絶縁
膜３が露出するところまでシリコン基板１を研削および
研磨して、同図（ｅ）に示すように、上記溝A1,A2,A3の
間に上記素子領域S1,S2を露出させる。このようにし
て、絶縁膜３に囲まれた状態で素子領域S1,S2を残し
て、SOI基板100を形成している。なお、素子領域S1,S2
は半導体素子を作り込むべき領域であり、一方、絶縁膜
３の溝A1,A2,A3内の部分は素子領域S1,S2を分離するフ
ィールド領域F1,F2,F3となる。
ところで、上に述べた方法で形成したSOI基板100を用
いて形成されるMOSFET（電界効果トランジスタ）は、第
３図に示すような構成となる。すなわち、各素子領域S
1,S2に、ソース領域10sとドレイン領域10dとが形成され
る。さらに、このソース領域10sとドレイン領域10dの間
のチャネル領域10c上にゲート酸化膜14を介してゲート
電極11が設けられて、MOSFET TR1,TR2が構成される。そ
して、層間絶縁膜12が堆積され、この層間絶縁膜12に各
トランジスタごとに２箇所ずつ開口（コンタクトホー
ル）12Wが形成されてソース電極13sとドレイン電極13d
とが設けられる。このように各MOSFET TR1,TR2は、層間
絶縁膜12に数多くのコンタクトホール12Wを設けて電極
配線がなされる。このため、この上に多層配線を行う場
合にコンタクト不良が生じ易く、歩留や信頼性が低下す
るという問題がある。 そこで、この発明の目的は、層間絶縁膜に設けるコン
タクトホール数を減少でき、したがって素子領域に形成
された素子の歩留および信頼性を向上できるSOI基板の
作製方法を提供することにある。
いて形成されるMOSFET（電界効果トランジスタ）は、第
３図に示すような構成となる。すなわち、各素子領域S
1,S2に、ソース領域10sとドレイン領域10dとが形成され
る。さらに、このソース領域10sとドレイン領域10dの間
のチャネル領域10c上にゲート酸化膜14を介してゲート
電極11が設けられて、MOSFET TR1,TR2が構成される。そ
して、層間絶縁膜12が堆積され、この層間絶縁膜12に各
トランジスタごとに２箇所ずつ開口（コンタクトホー
ル）12Wが形成されてソース電極13sとドレイン電極13d
とが設けられる。このように各MOSFET TR1,TR2は、層間
絶縁膜12に数多くのコンタクトホール12Wを設けて電極
配線がなされる。このため、この上に多層配線を行う場
合にコンタクト不良が生じ易く、歩留や信頼性が低下す
るという問題がある。 そこで、この発明の目的は、層間絶縁膜に設けるコン
タクトホール数を減少でき、したがって素子領域に形成
された素子の歩留および信頼性を向上できるSOI基板の
作製方法を提供することにある。
上記目的を達成するために、この発明のSOI基板の作
製方法は、第１のシリコン基板の表面に、断面凹状で所
定の深さの溝を複数形成することにより、この各溝の間
に上記基板表面の平坦部を突出させた素子領域を形成す
る工程と、上記第１のシリコン基板の表面に、上記溝お
よび突出領域を覆う第１の絶縁膜を形成する工程と、上
記第１の絶縁膜のうち上記素子領域のソース，ドレイン
となるべき箇所を覆う部分を所定のパターンでエッチン
グして除去する工程と、上記第１のシリコン基板の表面
側に導電膜を堆積して、この導電膜を所定のパターンで
エッチングして上記ソース，ドレインとなるべき箇所に
つながる電極配線を形成する工程と、上記第１のシリコ
ン基板の表面側に、上記溝の深さおよび上記第１の絶縁
膜，導電膜の厚さを超える厚さの第２の絶縁膜を堆積す
る工程と、上記第２の絶縁膜の表面に、表面側が平坦面
をなすように有機膜を塗布して、上記第２の絶縁膜の表
面に上記溝の形状および上記第１の絶縁膜，導電膜のパ
ターンが反映して形成された窪みを埋める工程と、上記
有機膜および第２の絶縁膜のエッチングレートが等しく
なる条件で上記有機膜の表面側から上記第２の絶縁膜の
上記窪みが消えるところまでエッチングを行って、上記
第１のシリコン基板の表面側に平坦面を形成する工程
と、平坦となった上記第１のシリコン基板の表面側に第
２のシリコン基板を加熱して貼り合わせる工程と、上記
第１のシリコン基板の裏面側から上記各溝内の上記第１
の絶縁膜が露出するところまで上記第１のシリコン基板
を削って、上記素子領域を上記第１の絶縁膜に囲まれた
状態で上記各溝の間に露出させる工程とを有することを
特徴としている。
製方法は、第１のシリコン基板の表面に、断面凹状で所
定の深さの溝を複数形成することにより、この各溝の間
に上記基板表面の平坦部を突出させた素子領域を形成す
る工程と、上記第１のシリコン基板の表面に、上記溝お
よび突出領域を覆う第１の絶縁膜を形成する工程と、上
記第１の絶縁膜のうち上記素子領域のソース，ドレイン
となるべき箇所を覆う部分を所定のパターンでエッチン
グして除去する工程と、上記第１のシリコン基板の表面
側に導電膜を堆積して、この導電膜を所定のパターンで
エッチングして上記ソース，ドレインとなるべき箇所に
つながる電極配線を形成する工程と、上記第１のシリコ
ン基板の表面側に、上記溝の深さおよび上記第１の絶縁
膜，導電膜の厚さを超える厚さの第２の絶縁膜を堆積す
る工程と、上記第２の絶縁膜の表面に、表面側が平坦面
をなすように有機膜を塗布して、上記第２の絶縁膜の表
面に上記溝の形状および上記第１の絶縁膜，導電膜のパ
ターンが反映して形成された窪みを埋める工程と、上記
有機膜および第２の絶縁膜のエッチングレートが等しく
なる条件で上記有機膜の表面側から上記第２の絶縁膜の
上記窪みが消えるところまでエッチングを行って、上記
第１のシリコン基板の表面側に平坦面を形成する工程
と、平坦となった上記第１のシリコン基板の表面側に第
２のシリコン基板を加熱して貼り合わせる工程と、上記
第１のシリコン基板の裏面側から上記各溝内の上記第１
の絶縁膜が露出するところまで上記第１のシリコン基板
を削って、上記素子領域を上記第１の絶縁膜に囲まれた
状態で上記各溝の間に露出させる工程とを有することを
特徴としている。
この発明のSOI基板の作製方法によれば、各素子領域
の第２のシリコン基板側にソース，ドレインとなるべき
箇所につながる電極配線が設けられる。したがって、上
記素子領域の露出している側にゲート絶縁膜，ゲート電
極を設けて素子を形成した後、層間絶縁膜に設けるべき
コンタクトホール数が減少する。したがって、上記素子
領域に形成される素子の歩留および信頼性が高められ
る。なお、上記電極配線の一部は、素子外部へ信号を出
力できるように上記層間絶縁膜に開口を設けて配線がな
される。
の第２のシリコン基板側にソース，ドレインとなるべき
箇所につながる電極配線が設けられる。したがって、上
記素子領域の露出している側にゲート絶縁膜，ゲート電
極を設けて素子を形成した後、層間絶縁膜に設けるべき
コンタクトホール数が減少する。したがって、上記素子
領域に形成される素子の歩留および信頼性が高められ
る。なお、上記電極配線の一部は、素子外部へ信号を出
力できるように上記層間絶縁膜に開口を設けて配線がな
される。
以下、この発明のSOI基板の作製方法を実施例により
詳細に説明する。 第１図（ａ）に示すように、まず、従来と同様に第１
のシリコン基板１の表面1aに、RIE（リアクティブ・イ
オン・エッチング）法により、レジストＲをマスクとし
て断面凹状で深さＤ（Ｄ〜100nm程度）の溝A1,A2,A3を
複数形成する。これにより、各溝A1,A2,A3の間に、基板
表面1aの平坦部を突出させた素子領域S1,S2を形成す
る。 次に、同図（ｂ）に示すように、レジストＲを除去し
た後、熱酸化により、シリコン基板１の表面1aに、各溝
A1,A2,A3および素子領域S1,S2を覆う厚さ400nmのシリコ
ン酸化膜（第１の絶縁膜）３を形成する。 次に、同図（ｃ）に示すように、フォトリソグラフィ
法により、シリコン酸化膜３の表面に所定パターンのレ
ジストR2を設ける。そして、シリコン酸化膜３のうち素
子領域S1,S2のソース，ドレインとなるべき箇所を覆う
部分を除去して開口W1,…,W4を形成する。 次に、フォトレジストR2除去後、同図（ｄ）に示すよ
うに、CVD（化学気相成長）法により、開口W1,…,W4を
形成したシリコン酸化膜３の上に厚さ400nmの高融点金
属（たとえばＷ）膜５を堆積する。 続いて、同図（ｅ）に示すように、フォトリソグラフ
ィ法により、高融点金属膜５の表面に所定パターンのフ
ォトレジストR3を設ける。そして、高融点金属膜５のう
ち素子領域S1,S2の中央部を覆う部分をRIE法によりエッ
チングして除去する。このとき、高融点金属膜５のうち
開口W1,…,W4を覆う部分はエッチングせず、そのまま残
すようにする。これにより、素子領域S1,S2のソース，
ドレインとなるべき箇所につながる電極配線51,52,53を
形成する。 次に、同図（ｆ）に示すようにフォトレジストR3を除
去する。続いて、シリコン基板１の表面1a側に、CVD法
により、第２の絶縁膜として、各溝A1,A2、A3の深さＤ
〜100nm,シリコン酸化膜３の厚さ400nm,高融点金属膜５
の厚さ400nmを併せた寸法を越える１μｍ程度の厚さのP
SG（リンガラス）膜６を堆積する。このとき、PSG膜６
の表面6aには、上記各溝A1,A2,A3の形状およびシリコン
酸化膜3,高融点金属膜５のパターンが反映した窪みA21,
…,A24が形成される。 さらに、このPSG膜６の表面6aに、表面R4f側が平坦面
をなすように有機物からなるフォトレジトR4を回転塗布
する。これにより、PSG膜６の窪みA21,…,A24がフォト
レジストR4で埋められる。 次に、同図（ｇ）に示すように、RIE法により、上記
フォトレジストR4およびPSG膜６のエッチングレートが
等しくなる条件で、フォトレジストR4の表面R4f側からP
SG膜６の窪みA21,…,A24が消えるところまでエッチング
を行う。これにより、PSG膜６の表面側に平坦面6fを形
成する（エッチバック法）。 次に、同図（ｈ）に示すように、PSG膜６の平坦面6f
上に、CVD法により、表面側が平坦面8fとなるように均
一な厚さの多結晶シリコン膜８を堆積する。 続いて、多結晶シリコン膜８の平坦面8fに第２のシリ
コン基板９を密着させ、1000℃程度の高温熱処理を施し
て原子結合レベルで貼り合わせる。 次に、シリコン基板１の裏面1b側から上記各溝A1,A2,
A3内のシリコン酸化膜３が露出するところまでシリコン
基板１を研削および研磨して、同図（ｉ）に示すよう
に、素子領域S1,S2をシリコン酸化膜３に囲まれた状態
で各溝A1,A2,A3の間に露出させる。なお、シリコン酸化
膜３は、シリコン基板１よりも硬度が高いので、露出し
た時点で研磨を停止させる役割を果たす。 このようにして、シリコン酸化膜３に囲まれた状態で
素子領域S1,S2を残して、SOI基板200を形成する。な
お、F1,F2,F3はそれぞれフィールド領域を示している。
このように、従来の貼り合わせ研磨法に対して僅かの工
程を追加することにより、SOI基板200を形成することが
できる。 上記SOI基板200を用いて形成される相補型MOSFETは第
２図に示すような構成となる。すなわち、各素子領域S
1,S2に、ソース領域10sとドレイン領域10dとが形成され
る。さらに、このソース領域10sとドレイン領域10dの間
のチャネル領域10c上にゲート酸化膜14を介してゲート
電極11が設けられて、ｎチャネル型MOSFET TR10,pチャ
ネル型MOSFET TR20が構成される。続いて、層間絶縁膜1
2が堆積され、この層間絶縁膜12に各トランジスタごと
に１箇所ずつコンタクトホール12Wが形成される。そし
て、各ソース領域10sにつながる配線15が設けられる。 このように、SOI基板200のシリコン基板９側にソース
領域10s,ドレイン領域10dにつながる電極配線51,52,63
が設けられているので、層間絶縁膜12に設けるべきコン
タクトホール数を減少させることができる。したがっ
て、上記素子領域S1,S2に形成されたMOSFET TR10,TR20
の歩留および信頼性を向上させることができる。 なお、この実施例はバックバイアス電極５は高融点金
属膜からなるものとしたが、これに限られず、多結晶シ
リコン膜など導電性を有する膜を広く用いることができ
る。 また、PSG膜６の表面側に平坦面6fを形成した後（工
程）、多結晶シリコン膜８を堆積した（工程）が、
これに限られるものではない。PSG膜６の表面6aに窪みA
21,…,A24を残したまま、多結晶シリコン膜８を堆積し
て、この多結晶シリコン膜８の表面にできる窪みをエッ
チバック法により平坦化するようにしても良い。また、
PSG膜６の表面側に平坦面6fを形成した後（工程）、
多結晶シリコン膜８を堆積せず、平坦面6fにそのままシ
リコン基板９を貼り合わせても良い。
詳細に説明する。 第１図（ａ）に示すように、まず、従来と同様に第１
のシリコン基板１の表面1aに、RIE（リアクティブ・イ
オン・エッチング）法により、レジストＲをマスクとし
て断面凹状で深さＤ（Ｄ〜100nm程度）の溝A1,A2,A3を
複数形成する。これにより、各溝A1,A2,A3の間に、基板
表面1aの平坦部を突出させた素子領域S1,S2を形成す
る。 次に、同図（ｂ）に示すように、レジストＲを除去し
た後、熱酸化により、シリコン基板１の表面1aに、各溝
A1,A2,A3および素子領域S1,S2を覆う厚さ400nmのシリコ
ン酸化膜（第１の絶縁膜）３を形成する。 次に、同図（ｃ）に示すように、フォトリソグラフィ
法により、シリコン酸化膜３の表面に所定パターンのレ
ジストR2を設ける。そして、シリコン酸化膜３のうち素
子領域S1,S2のソース，ドレインとなるべき箇所を覆う
部分を除去して開口W1,…,W4を形成する。 次に、フォトレジストR2除去後、同図（ｄ）に示すよ
うに、CVD（化学気相成長）法により、開口W1,…,W4を
形成したシリコン酸化膜３の上に厚さ400nmの高融点金
属（たとえばＷ）膜５を堆積する。 続いて、同図（ｅ）に示すように、フォトリソグラフ
ィ法により、高融点金属膜５の表面に所定パターンのフ
ォトレジストR3を設ける。そして、高融点金属膜５のう
ち素子領域S1,S2の中央部を覆う部分をRIE法によりエッ
チングして除去する。このとき、高融点金属膜５のうち
開口W1,…,W4を覆う部分はエッチングせず、そのまま残
すようにする。これにより、素子領域S1,S2のソース，
ドレインとなるべき箇所につながる電極配線51,52,53を
形成する。 次に、同図（ｆ）に示すようにフォトレジストR3を除
去する。続いて、シリコン基板１の表面1a側に、CVD法
により、第２の絶縁膜として、各溝A1,A2、A3の深さＤ
〜100nm,シリコン酸化膜３の厚さ400nm,高融点金属膜５
の厚さ400nmを併せた寸法を越える１μｍ程度の厚さのP
SG（リンガラス）膜６を堆積する。このとき、PSG膜６
の表面6aには、上記各溝A1,A2,A3の形状およびシリコン
酸化膜3,高融点金属膜５のパターンが反映した窪みA21,
…,A24が形成される。 さらに、このPSG膜６の表面6aに、表面R4f側が平坦面
をなすように有機物からなるフォトレジトR4を回転塗布
する。これにより、PSG膜６の窪みA21,…,A24がフォト
レジストR4で埋められる。 次に、同図（ｇ）に示すように、RIE法により、上記
フォトレジストR4およびPSG膜６のエッチングレートが
等しくなる条件で、フォトレジストR4の表面R4f側からP
SG膜６の窪みA21,…,A24が消えるところまでエッチング
を行う。これにより、PSG膜６の表面側に平坦面6fを形
成する（エッチバック法）。 次に、同図（ｈ）に示すように、PSG膜６の平坦面6f
上に、CVD法により、表面側が平坦面8fとなるように均
一な厚さの多結晶シリコン膜８を堆積する。 続いて、多結晶シリコン膜８の平坦面8fに第２のシリ
コン基板９を密着させ、1000℃程度の高温熱処理を施し
て原子結合レベルで貼り合わせる。 次に、シリコン基板１の裏面1b側から上記各溝A1,A2,
A3内のシリコン酸化膜３が露出するところまでシリコン
基板１を研削および研磨して、同図（ｉ）に示すよう
に、素子領域S1,S2をシリコン酸化膜３に囲まれた状態
で各溝A1,A2,A3の間に露出させる。なお、シリコン酸化
膜３は、シリコン基板１よりも硬度が高いので、露出し
た時点で研磨を停止させる役割を果たす。 このようにして、シリコン酸化膜３に囲まれた状態で
素子領域S1,S2を残して、SOI基板200を形成する。な
お、F1,F2,F3はそれぞれフィールド領域を示している。
このように、従来の貼り合わせ研磨法に対して僅かの工
程を追加することにより、SOI基板200を形成することが
できる。 上記SOI基板200を用いて形成される相補型MOSFETは第
２図に示すような構成となる。すなわち、各素子領域S
1,S2に、ソース領域10sとドレイン領域10dとが形成され
る。さらに、このソース領域10sとドレイン領域10dの間
のチャネル領域10c上にゲート酸化膜14を介してゲート
電極11が設けられて、ｎチャネル型MOSFET TR10,pチャ
ネル型MOSFET TR20が構成される。続いて、層間絶縁膜1
2が堆積され、この層間絶縁膜12に各トランジスタごと
に１箇所ずつコンタクトホール12Wが形成される。そし
て、各ソース領域10sにつながる配線15が設けられる。 このように、SOI基板200のシリコン基板９側にソース
領域10s,ドレイン領域10dにつながる電極配線51,52,63
が設けられているので、層間絶縁膜12に設けるべきコン
タクトホール数を減少させることができる。したがっ
て、上記素子領域S1,S2に形成されたMOSFET TR10,TR20
の歩留および信頼性を向上させることができる。 なお、この実施例はバックバイアス電極５は高融点金
属膜からなるものとしたが、これに限られず、多結晶シ
リコン膜など導電性を有する膜を広く用いることができ
る。 また、PSG膜６の表面側に平坦面6fを形成した後（工
程）、多結晶シリコン膜８を堆積した（工程）が、
これに限られるものではない。PSG膜６の表面6aに窪みA
21,…,A24を残したまま、多結晶シリコン膜８を堆積し
て、この多結晶シリコン膜８の表面にできる窪みをエッ
チバック法により平坦化するようにしても良い。また、
PSG膜６の表面側に平坦面6fを形成した後（工程）、
多結晶シリコン膜８を堆積せず、平坦面6fにそのままシ
リコン基板９を貼り合わせても良い。
以上より明らかなように、この発明のSOI基板の作製
方法によれば、僅かの工程を追加するだけでもって、素
子領域の第２のシリコン基板側に電極配線を有するSOI
基板を作製することができる。したがって、層間絶縁膜
に設けるべきコンタクトホール数を減少でき、上記素子
領域に形成される素子の歩留および信頼性を向上させる
ことができる。
方法によれば、僅かの工程を追加するだけでもって、素
子領域の第２のシリコン基板側に電極配線を有するSOI
基板を作製することができる。したがって、層間絶縁膜
に設けるべきコンタクトホール数を減少でき、上記素子
領域に形成される素子の歩留および信頼性を向上させる
ことができる。
第１図はこの発明の一実施例のSOI基板の作製方法を説
明する工程図、第２図は上記作製方法により作製された
SOI基板にMOSFETを作り込んだ状態を示す断面図、第３
図は従来の作製方法により作製されたSOI基板にMOSFET
を作り込んだ状態を示す断面図、第４図は従来のSOI基
板の作製方法を説明する工程図である。 １…第１のシリコン基板、３…シリコン酸化膜、５…高
融点金属膜、６…PSG膜、８…多結晶シリコン膜、９…
第２のシリコン基板、12…層間絶縁膜、12W…コンタク
トホール、15…配線、51,52,53…電極配線、200…SOI基
板、A1,A2,A3…溝、F1,F2,F3…フィールド領域、R,R2,R
3…フォトレジスト、S1,S2…素子領域、W1,…,W4…開
口。
明する工程図、第２図は上記作製方法により作製された
SOI基板にMOSFETを作り込んだ状態を示す断面図、第３
図は従来の作製方法により作製されたSOI基板にMOSFET
を作り込んだ状態を示す断面図、第４図は従来のSOI基
板の作製方法を説明する工程図である。 １…第１のシリコン基板、３…シリコン酸化膜、５…高
融点金属膜、６…PSG膜、８…多結晶シリコン膜、９…
第２のシリコン基板、12…層間絶縁膜、12W…コンタク
トホール、15…配線、51,52,53…電極配線、200…SOI基
板、A1,A2,A3…溝、F1,F2,F3…フィールド領域、R,R2,R
3…フォトレジスト、S1,S2…素子領域、W1,…,W4…開
口。
Claims (1)
- 【請求項１】第１のシリコン基板の表面に、断面凹状で
所定の深さの溝を複数形成することにより、この各溝の
間に上記基板表面の平坦部を突出させた素子領域を形成
する工程と、 上記第１のシリコン基板の表面に、上記溝および突出領
域を覆う第１の絶縁膜を形成する工程と、 上記第１の絶縁膜のうち上記素子領域のソース，ドレイ
ンとなるべき箇所を覆う部分を所定のパターンでエッチ
ングして除去する工程と、 上記第１のシリコン基板の表面側に導電膜を堆積して、
この導電膜を所定のパターンでエッチングして上記ソー
ス，ドレインとなるべき箇所につながる電極配線を形成
する工程と、 上記第１のシリコン基板の表面側に、上記溝の深さおよ
び上記第１の絶縁膜，導電膜の厚さを越える厚さの第２
の絶縁膜を堆積する工程と、 上記第２の絶縁膜の表面に、表面側が平坦面をなすよう
に有機膜を塗布して、上記第２の絶縁膜の表面に上記溝
の形状および上記第１の絶縁膜，導電膜のパターンが反
映して形成された窪みを埋める工程と、 上記有機膜および第２の絶縁膜のエッチングレートが等
しくなる条件で上記有機膜の表面側から上記第２の絶縁
膜の上記窪みが消えるところまでエッチングを行って、
上記第１のシリコン基板の表面側に平坦面を形成する工
程と、 平坦となった上記第１のシリコン基板の表面側に第２の
シリコン基板を加熱して貼り合わせる工程と、 上記第１のシリコン基板の裏面側から上記各溝内の上記
第１の絶縁膜が露出するところまで上記第１のシリコン
基板を削って、上記素子領域を上記第１の絶縁膜に囲ま
れた状態で上記各溝の間に露出させる工程とを有するこ
とを特徴とするSOI基板の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32778390A JP2941048B2 (ja) | 1990-11-27 | 1990-11-27 | Ｓｏｉ基板の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32778390A JP2941048B2 (ja) | 1990-11-27 | 1990-11-27 | Ｓｏｉ基板の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04196269A JPH04196269A (ja) | 1992-07-16 |
| JP2941048B2 true JP2941048B2 (ja) | 1999-08-25 |
Family
ID=18202937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32778390A Expired - Fee Related JP2941048B2 (ja) | 1990-11-27 | 1990-11-27 | Ｓｏｉ基板の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2941048B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090057903A (ko) * | 2007-12-03 | 2009-06-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
-
1990
- 1990-11-27 JP JP32778390A patent/JP2941048B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090057903A (ko) * | 2007-12-03 | 2009-06-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
| KR101594335B1 (ko) | 2007-12-03 | 2016-02-16 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04196269A (ja) | 1992-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |