JP3596062B2 - コンタクト構造の形成方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、半導体装置の製造プロセスに関し、特にはコンタクト構造の形成方法に関するものである。
【0002】
【従来の技術】
LSIの微細化にともない特に厳しくなるのがリソグラフィー技術であり、微細なパターン形成方法には、高度な技術とコストが要求される。また一方で微細化の時流に乗った素子の高速化、高性能化が求められてきており性能を確保するための技術の一つとしてサリサイド(SALICIDE)技術が提案されている。
【0003】
そしてリソグラフィー技術では、微細化にともない重ね合わせ精度がより厳しくなってきており、例えばコンタクトを取るべき領域とコンタクトホールとがずれて形成された場合にはコンタクト面積の減少、もしくはコンタクト不良が生じる。そのため、製造上の寸法ばらつきを考慮して寸歩的に余裕度を大きく取った設計が必要になる。
【0004】
これを改善するため、自己整合的なコンタクト(Self Align Contact)技術が提案されている。これはデバイス構造上でコンタクトの余裕度を高めようとするもので、ソース・ドレイン上のコンタクト領域よりも広いコンタクト用のパターンを多結晶シリコンで形成する方法が開示されている。この方法は、ソース・ドレインに接続する状態に多結晶シリコン膜を形成する。その後リソグラフィー技術とエッチングとによって、上記多結晶シリコン膜をパターニングして、ソース・ドレイン上のコンタクト領域よりも広いコンタクト用の接続パターンを形成する方法である。
【0005】
【発明が解決しようとする課題】
上記多結晶シリコンを用いた方法では、多結晶シリコン層からなる接続パターンの形成方法が自己整合的な形成方法ではないために、トランジスタのゲート長が短くなると、ゲート上で多結晶シリコン層を分離することができなくなる。そのため、接続パターンを形成することが困難になっている。
【0006】
本発明は、自己整合的に広いコンタクト領域を形成して微細化に対応し、コンタクト構造の信頼性の向上を図るのに優れたコンタクト構造の形成方法を提供することを目的とする。
【0007】
【課題を解決するための手段】
本発明は、上記目的を達成するためになされたコンタクト構造の形成方法である。
すなわち、第1工程で、基板上に形成したゲート電極を含むパターンとLOCOS酸化膜とを覆う状態に、高融点金属または高融点金属シリサイドからなる接続層を形成する。続いて第2工程で、接続層上に、前記パターンと前記LOCOS酸化膜とを覆うもので絶縁膜からなるマスク層を形成した後、このマスク層をエッチバックし、上記パターン上のマスク層を除去して前記パターン上の前記接続層を露出させるとともに、前記LOCOS酸化膜上を覆うように該パターンの側方に該マスク層を残すことで平坦化を行う。そして第3工程で、この残したマスク層をエッチングマスクに用いて上記パターン上の接続層をエッチング除去して、基板に接続する接続層からなる接続パターンを形成する。その後第4工程で、接続パターン側を覆う状態に前記平坦化がなされたマスク層上に層間絶縁膜を形成した後、この接続パターン上の層間絶縁膜およびマスク層にコンタクトホールを形成する。
【0008】
上記マスク層は絶縁膜として、例えばSOG(Spin on glass ),ポリイミド等で形成される。
【0009】
【作用】
上記コンタクト構造の形成方法では、基板上のゲート電極を含むパターンとLOCOS酸化膜とを覆う状態に接続層を形成し、さらに接続層上に、パターンとLOCOS酸化膜とを覆うマスク層を形成した後、このマスク層をエッチバックし、上記パターン上のマスク層を除去してパターン上の接続層を露出させるとともにLOCOS酸化膜上を覆うようにパターンの側方にマスク層を残す。したがって、マスク層は、上記パターンの段差下部に残る状態で形成される。そしてこのマスク層をエッチングマスクに用いて上記接続層をエッチング除去することから、パターン上の接続層がエッチング除去されて接続パターンが形成される。したがって、接続パターンは、リソグラフィー技術を用いないで自己整合的に形成されることになる。
【0010】
上記マスク層は絶縁膜で形成することから、マスク層をそのまま層間絶縁膜として用いることが可能になる。また、マスク層は段差部を埋める状態に形成されているので、基板上はマスク層によって平坦化がなされた状態になっている。このため、層間絶縁膜の平坦性が高くなる。
【0011】
【実施例】
本発明の実施例を図1の形成工程図によって説明する。図では、MOSトランジスタのソース・ドレインコンタクトの構造を一例として示す。
【0012】
図1の(1)に示すように、従来の一般的なプロセスとして、LOCOS法によって、半導体基板11にLOCOS酸化膜12を例えば300nmの厚さに形成する。さらに熱酸化法によって、半導体基板11の表面にゲート酸化膜13を例えば10nmの厚さに形成する。
【0013】
そしてCVD法によって、多結晶シリコン膜14を例えば70nmの厚さに堆積する。続いてスパッタリングによって、タングステンシリサイド(WSi2)膜15を例えば50nmの厚さに堆積する。さらにCVD法によって、酸化シリコン膜16を例えば150nmの厚さに堆積する。その後リソグラフィーおよびドライエッチングによって、上記酸化シリコン膜16,タングステンシリサイド膜15および多結晶シリコン膜14をパターニングして、酸化シリコン膜16を載せたゲート電極17を形成する。
【0014】
続いてイオン注入法によって、例えば、不純物に二フッ化ホウ素(BF2)を用い、打ち込み角度を7°、打ち込みエネルギーを15keV、ドーズ量を50T(tera)個・cm-2に設定して、基板11を回転させながらイオン注入を行う。
続いてCVD法によって、酸化シリコン膜を150nmの厚さに堆積した後、全面をエッチバックして、ゲート電極17の両側壁側にサイドウォールスペーサ18,19を形成する。このサイドウォールスペーサ18,19がLDD(Lightly Doped Drain )構造を形成するためのイオン注入マスクになる。
このようにして、酸化シリコン膜16,ゲート電極17およびサイドウォールスペーサ18,19からなるパターン20が形成される。
続いてイオン注入法によって、例えば、不純物に二フッ化ホウ素(BF2)を用い、打ち込みエネルギーを15keV、ドーズ量が5P(peta)個・cm-2になるように行う。その後、RTA(Rapid Thermal Annealing )により、10秒間のアニーリングを行う。その結果、LDD構造のソース・ドレイン領域21,22が形成される。
【0015】
次に図1の(2)に示す第1工程を行う。この工程では、スパッタリングによって、上記半導体基体11上にパターン20,LOCOS酸化膜12等を覆う状態に高融点金属または高融点金属シリサイドからなる接続層23を形成する。ここでは、接続層23としてチタンシリサイド(TiSi2)層を例えば35nmの厚さに堆積する。
【0016】
さらに第2工程を行う。この工程では、全面にマスク層24を成膜する。このマスク層24は、例えばSOGによって形成し、SOGの場合には回転塗布によって成膜する。このマスク層24は、極めて薄く成膜してもよく、または厚めに成膜した後エッチバックして形成してもよい。その結果、パターン20上の接続層23が露出する状態でかつパターン20の両側にマスク層24が残る状態にする。
【0017】
続いて図1の(3)に示す第3工程を行う。この工程では、マスク層24に覆われていない接続層23(2点鎖線で示す部分)のみをエッチングして除去する。このようにして、ソース・ドレイン領域21,22に接続するもので接続層(23)からなる接続パターン25,26を形成する。この接続パターン25,26は、サイドウォールスペーサ18,19の側壁上やLOCOS酸化膜12上にも形成される。
【0018】
なお、LOCOS酸化膜12上などで必要がない接続パターン25,26は、マスク層24を形成する前にリソグラフィーとエッチングとによって除去しておく。
【0019】
この実施例の方法ではSOGからなるマスク層24がパターン20の両側に残るため、平坦化を行うのに有利となる。
【0020】
その後、図2に示す第4工程を行う。この工程では、マスク層24側の全面に層間絶縁膜31を堆積する。その後は通常のLSIプロセスによって、上記ソース・ドレイン領域21,22上の層間絶縁膜31およびマスク層24にコンタクトホール32,33を形成し、さらにコンタクトホール32,33を介して接続パターン25,26に接続する配線層34,35を形成する。したがって、配線層34,35は接続パターン25,26を介してソース・ドレイン領域21,22に接続されることになる。
【0021】
さらに、図示していないが、続いて従来の半導体装置の製造方法と同様にして、さらに上層の層間絶縁膜や配線層およびコンタクトホールを形成し、電極の形成、シンタリング処理によりトランジスタを完成させることができる。
【0022】
上記実施例では、パターン20の段差を利用して自己整合的にパターン20の両側にマスク層24を残し、これをエッチングマスクにしてゲート電極17上の接続層23を除去することから、接続層23がゲート電極17の両側に分離形成される。このため、ゲート長が非常に狭い微細ゲートに対してもマスク工程を追加することなく接続パターン25,26を形成することが可能になる。
【0023】
そして、コンタクトホール32,33がソース・ドレイン領域21,22から多少ずれて形成された場合でもサイドウォール18,19の側壁やLOCOS酸化膜12上にまで延びた接続パターン25,26に接続されるので低いコンタクト抵抗で配線34,35を接続パターン25,26を介してソース・ドレイン領域21,22に接続することができる。
したがって、微細なトランジスタに対するセルフアラインコンタクトに適用できるため、セルフアラインコンタクトが安定して形成でき、トランジスタの高速化が図れる。
【0024】
なお上記実施例では、一つのMOSトランジスタで説明したが、複数のMOSトランジスタの場合も上記同様にして接続パターン25,26を形成すれば、それぞれのMOSトランジスタに対してセルフアラインコンタクトを形成することが可能である。
また、マスク層24にSOGを用いたが、SOGに限定されることはなく、例えばポリイミドのような樹脂を用いることもできる。なお、マスク層23が例えば耐熱性が低い樹脂からなる場合には、接続パターン25,26を形成した後、その樹脂を除去する必要が生じることもある。
【0025】
上記実施例では接続層22をタングステンシリサイドで形成したが、これに限定されることはなく、例えばチタン(Ti),タングステン(W)、コバルト(Co)等の半導体装置に用いられるような高融点金属、チタンシリサイド(TiSi2),モリブデンシリサイド(MoSi2),コバルトシリサイド(CoSi2)等の半導体装置に用いられるような高融点金属シリサイド、チタンタングステン(TiW)のような高融点金属合金、窒化チタン(TiN),酸窒化チタン(TiON),酸化チタン(TiO2)のような高融点金属化合物を用いることも可能である。
【0026】
【発明の効果】
以上、説明したように本発明によれば、基板上に形成したゲート電極を含むパターンとLOCOS酸化膜との段差を利用して、パターンの側方側にマスク層を自己整合的に残し、それをエッチングマスクにして接続パターンを形成したので、微細なパターン上の接続層を除去することが可能になる。そのため、リソグラフィー工程が削減できるので低コストで高精度に接続パターンを形成することができる。しかも自己整合的にエッチングマスクになるマスク層を残しているので、特にパターンと接続パターンとの合わせ精度の点で大きな余裕が得られる。
【図面の簡単な説明】
【図1】本発明の実施例の製造工程図(その1)である。
【図2】本発明の実施例の製造工程図(その2)である。
【符号の説明】
11 半導体基板
20 パターン
23 接続層
24 マスク層
25,26 接続パターン
31 層間絶縁膜
32,33 コンタクトホール
Claims (2)
- 基板上に形成したゲート電極を含むパターンとLOCOS酸化膜とを覆う状態に、高融点金属または高融点金属シリサイドからなる接続層を形成する第1工程と、
前記接続層上に、前記パターンと前記LOCOS酸化膜とを覆うもので絶縁膜からなるマスク層を形成した後、該マスク層をエッチバックし、前記パターン上の該マスク層を除去して前記パターン上の前記接続層を露出させるとともに、前記LOCOS酸化膜上を覆うように該パターンの側方に該マスク層を残すことで平坦化を行う第2工程と、
前記マスク層をエッチングマスクに用いて前記パターン上の接続層をエッチング除去して、前記基板に接続する前記接続層からなる接続パターンを形成する第3工程と、
前記接続パターン側を覆う状態に前記平坦化がなされたマスク層上に層間絶縁膜を形成した後、該接続パターン上の層間絶縁膜およびマスク層にコンタクトホールを形成する第4工程とからなることを特徴とするコンタクト構造の形成方法。 - 請求項1記載のコンタクト構造の形成方法において、
前記コンタクトホールを形成する工程では、セルフアラインコンタクトホールが形成されることを特徴とするコンタクト構造の形成方法。
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