JP2940818B2 - 光半導体装置とその製造方法 - Google Patents
光半導体装置とその製造方法Info
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Description
イポーラICとを一体化した光半導体装置に関する。
リシックに形成した光半導体装置は、受光素子と回路素
子とを別個に作ってハイブリッドIC化したものと異な
り、コストダウンが期待でき、また、外部電磁界による
雑音に対して強いというメリットを持つ。
て、例えば特開平1−205564号公報に記載された
ものが公知である。これを図8に示す。同図において、
(1)はP型の半導体基板、(2)はP型のエピタキシ
ャル層、(3)はN型のエピタキシャル層、(4)はP
+型分離領域、(5)はN+型拡散領域、(6)はN+型
埋め込み層、(7)はP型ベース領域、(8)はN+型
エミッタ領域である。ホトダイオード(9)はP型エピ
タキシャル層(2)とN型エピタキシャル層(3)との
PN接合で形成し、N+型拡散領域(5)をカソード取
出し、分離領域(4)をアノード取出しとしたものであ
る。NPNトランジスタ(10)はP型エピタキシャル
層(2)とN型エピタキシャル層(3)との境界に埋め
込み層(6)を設け、N型エピタキシャル層(3)をコ
レクタとしたものである。そして、基板(1)からのオ
ートドープ層(11)によって加速電界を形成し、空乏
層より深部の領域で発生したキャリアの移動を容易にし
たものである。
イオード(9)の高速応答性という点では空乏層の幅を
広げて空乏層外生成キャリアを抑制する方が望ましい。
図8の構造ではP型エピタキシャル層(2)にオートド
ープ層(11)が重畳するので、不純物濃度が増大し、
空乏層を拡大することが困難である欠点があった。
すると装置がアクセプタ不純物で汚染されるので、N型
エピタキシャル層成長用装置とは分離しなければなら
ず、一般的な他のバイポーラICとのラインの共用化が
困難である欠点があった。
鑑み成されたもので、基板(23)上にノンドープで積
層した第1のエピタキシャル層(24)と、第1のエピ
タキシャル層(24)上に積層したN型の第2のエピタ
キシャル層(25)と、第1と第2のエピタキシャル層
(24)(25)を完全に貫通する分離領域(26)
と、第2のエピタキシャル層(25)の表面に形成した
ホトダイオード(21)のN+型拡散領域(30)と、
第1と第2のエピタキシャル層(24)(25)の境界
に形成したN+型埋め込み層(34)と、埋め込み層
(34)上の第2のエピタキシャル層(25)表面に形
成したNPNトランジスタ(22)とを具備することに
より、高速ホトダイオード(21)とNPNトランジス
タ(22)とを一体化した光半導体装置を提供するもの
である。
(24)と第2のエピタキシャル層(25)との接合に
よってホトダイオード(21)を形成できる。第1のエ
ピタキシャル層(24)をノンドープで積層したので、
空乏層は第1のエピタキシャル層(24)の膜厚の分だ
け極めて厚く拡大できる。従ってホトダイオードの容量
を低減できる他、空乏層での光吸収率を増大し、空乏層
外生成キャリアの発生を抑制できる。
態を図面を参照しながら詳細に説明する。
ランジスタ(22)とを組み込んだICの断面図であ
る。同図において、(23)はP型の単結晶シリコン半
導体基板、(24)は基板(23)上に気相成長法によ
りノンドープで積層した厚さ15〜20μの第1のエピ
タキシャル層、(25)は第1のエピタキシャル層(2
4)上に気相成長法によりリン(P)ドープで積層した
厚さ4〜6μの第2のエピタキシャル層である。基板
(23)は一般的なバイポーラICのものより不純物濃
度が低い40〜60Ω・cmの比抵抗のものを用い、第
1のエピタキシャル層(24)はノンドープで積層する
ことにより、積層時で1000Ω・cm以上、拡散領域
を形成するための熱処理を与えた後の完成時で200〜
1500Ω・cmの比抵抗を有する。第2のエピタキシ
ャル層(25)は、リン(P)を10の15乗〜10の
16乗cm-3程ドープすることにより、0.5〜3.0
Ω・cmの比抵抗を有する。
(25)は、両者を完全に貫通するP+型分離領域(2
6)によってホトダイオード(21)形成部分とNPN
トランジスタ(22)形成部分とに電気的に分離され
る。この分離領域(26)は、基板(23)表面から上
下方向に拡散した第1の分離領域(27)と、第1と第
2のエピタキシャル層(24)(25)の境界から上下
方向に拡散した第2の分離領域(28)と、第2のエピ
タキシャル層(25)表面から形成した第3の分離領域
(29)から成り、3者が連結することで第1と第2の
エピタキシャル層(24)(25)を島状に分離する。
キシャル層(25)表面には、ホトダイオード(21)
のカソード取出しとなるN+型拡散領域(30)を略全
面に形成する。第2のエピタキシャル層(25)の表面
は酸化膜(31)で覆われ、酸化膜(31)を部分的に
開孔したコンタクトホールを介してカソード電極(3
2)がN+型拡散領域(30)にコンタクトする。ま
た、分離領域(26)をホトダイオード(21)のアノ
ード側低抵抗取出し領域として、アノード電極(33)
が分離領域(26)の表面にコンタクトする。
2のエピタキシャル層(24)(25)の境界部には、
N+型の埋め込み層(34)が埋め込まれている。埋め
込み層(34)上方の第2のエピタキシャル層(25)
表面には、NPNトランジスタ(22)のP型のベース
領域(35)、N+型のエミッタ領域(36)、および
N+型のコレクタコンタクト領域(37)を形成する。
タクトし、酸化膜(31)上を延在するAl配線が各素
子を連結することにより、ホトダイオード(21)が光
信号入力部を、NPNトランジスタ(22)が他の素子
と共に信号処理回路を構成する。
する。
(32)に+5Vの如きVCC電位を、アノード電極(3
3)にGND電位を印加した逆バイアス状態で動作させ
る。このような逆バイアスを与えると、ホトダイオード
(21)の第1と第2のエピタキシャル層(24)(2
5)の境界から空乏層が拡がり、第1のエピタキシャル
層(24)が高比抵抗層であることから特に第1のエピ
タキシャル層(24)中に大きく拡がる。その空乏層は
基板(23)に達するまで容易に拡がり、厚さ20〜2
5μの極めて厚い空乏層を得ることができる。そのた
め、ホトダイオード(21)の接合容量を低減し、高速
応答を可能にする。
によって基板(23)中の不純物(ボロン)が第1のエ
ピタキシャル層(24)中に拡散されてP型のオートド
ープ層を形成する。しかしながら、ノンドープ層に重畳
するので不純物濃度はそれ程高くならずに済み、基板
(23)として40〜60Ω・cmの比較的低不純物濃
度のものを用いるとこの効果が倍増される。そのため、
熱拡散によるオートドープ層は空乏層の拡がりを阻害せ
ず、この点でも厚い空乏層を得ることができる。
をノンドープで積層すると、エピタキシャル成長工程
中、エピタキシャル層は基板(23)や第1の分離領域
(27)から飛散したボロン(B)がシリコン原子と再
結合して堆積したり、外界からの予期せぬ不純物(主と
してボロン)の侵入によって、イントリシック層に極め
て近いP型層となり得る。しかしながら、N型反転する
ことはまずあり得ないので、N型の第2のエピタキシャ
ル層(25)を形成することにより空乏層形成に適した
PIN接合又はPN接合を容易に形成できる。
厚み以上の厚い空乏層が得られるので、入射光の吸収効
率が高く、その分だけホトダイオード(21)の深部で
発生するキャリア(空乏層外生成キャリア)の割合も減
少し、ホトダイオード(21)の高速化が図れる。
は、アノード側では低抵抗の分離領域(26)を介して
アノード電極(33)に達するので、ホトダイオード
(21)の直列抵抗を小さくできる。カソード側は全面
を覆うように形成したN+型拡散領域(30)で回収す
るので、直列抵抗を小さくできる。
することができる。先ずP型基板(23)の表面を熱酸
化して酸化膜を形成し、酸化膜をホトエッチングして選
択マスクとする。そして基板(23)表面に分離領域
(26)の第1の分離領域(27)を形成するボロン
(B)を拡散する(図2)。
て除去した後、基板(23)をエピタキシャル成長装置
のサセプタ上に配置し、ランプ加熱によって基板(2
3)に1140℃程度の高温を与えると共に反応管内に
SiH2Cl2ガスとH2ガスを導入することにより、ノ
ンドープの第1のエピタキシャル層(24)を15〜2
0μ成長させる。この様にノンドープで成長させると、
全工程が終了した完成時で200〜1500Ω・cmの
高比抵抗層に形成できる(図3)。
面を熱酸化して選択マスクを形成し、NPNトランジス
タ(22)のN+型埋め込み層(34)を形成するアン
チモンを拡散する。この熱処理で第1の分離領域(2
7)も少し拡散される。
6)の第2の分離領域(28)を形成するボロン(B)
を拡散する。そして酸化膜付けを行いながら基板(2
3)全体に熱処理を与え、第1と第2の分離領域(2
7)(28)を拡散することにより両者を連結する。本
工程で第1の分離領域(27)は8〜10μ、第2の分
離領域(28)は6〜8μ拡散される。(図4)その
後、酸化膜を除去して第1のエピタキシャル層(24)
の上に膜厚4〜6μのリンドープの第2のエピタキシャ
ル層(25)を形成する(図5)。
面を熱酸化して選択マスクを形成し、分離領域(26)
の第3の分離領域(29)を形成するボロン(B)を拡
散し、熱処理を加えて第2と第3の分離領域(28)
(29)を連結する。この工程で第2の分離領域(2
8)は上方向へ4〜5μ、第3の分離領域(29)は1
〜3μ拡散される(図6)。
スタ(22)のベース領域(35)を形成し、さらにエ
ミッタ拡散を行ってNPNトランジスタ(22)のエミ
ッタ領域(36)とコレクタコンタクト領域(37)、
およびホトダイオード(21)のN+型拡散領域(3
0)を形成する(図7)。尚、第3の分離領域(29)
は上記ベース拡散で形成することも可能である。
り各種電極配線を形成することによって、図1の構造を
達成できる。
ノンドープの第1のエピタキシャル層(24)を積層し
たので、空乏層を第1のエピタキシャル層(24)中に
極めて厚く拡げることができる。そのため接合容量を小
さく、光吸収率を向上して空乏層外生成キャリアの発生
を抑えることができるので、応答速度が極めて速いホト
ダイオード(21)を提供できる利点を有する。
が基板(23)にまで到達しているので、ホトダイオー
ド(21)の直列抵抗を著しく低減できる他、分離領域
(26)がホトダイオード(21)とNPNトランジス
タ(22)とを完全に分離しているので、寄生効果等を
防止できる利点を有する。
り、不純物濃度の制御が不要であるので、高比抵抗層が
容易に得られる利点を有する他、エピタキシャル成長装
置を多量のボロン(B)で汚染しないので、装置の保守
が容易である、他機種とのラインの共用化ができるとい
う利点を有する。
層(24)を第1と第2の分離領域(27)(28)で
分離するので、第2の分離領域(28)を浅くできその
分だけ横方向拡散も少なくて済む。そのため、第2の分
離領域(28)とN+埋め込み層(34)との耐圧が大
きくとれ、NPNトランジスタ(22)の微細化にも寄
与できる利点を有する。
である。
Claims (3)
- 【請求項1】 一導電型の半導体基板と、 前記半導体基板の表面にノンドープで積層した第1のエ
ピタキシャル層と、 前記第1のエピタキシャル層の表面に形成した逆導電型
の第2のエピタキシャル層と、 前記第1と第2のエピタキシャル層を貫通して前記第1
と第2のエピタキシャル層を複数の島領域に形成する一
導電型の分離領域と、 前記分離領域の一部を形成し、前記基板の表面から上下
方向に拡散し、上方向には前記第1のエピタキシャル層
の途中まで拡散した第1の分離領域と、 前記分離領域の一部を形成し、前記第1のエピタキシャ
ル層の表面から上下方向に拡散した第2の分離領域と、 前記分離領域の一部を形成し、前記第2のエピタキシャ
ル層の表面から前記第2のエピタキシャル層の途中まで
拡散した第3の分離領域と、 第1の島領域の表面に形成した逆導電型の拡散領域にコ
ンタクトするホトダイオードの一方の電極と、 前記分離領域の表面にコンタクトするホトダイオードの
他方の電極と、 第2の島領域の前記第1のエピタキシャル層の表面に形
成した逆導電型の埋め込み層と、 前記第2の島領域の表面に形成した一導電型のベース領
域および逆導電型のエミッタ領域とを具備し、前記半導体基板が前記第1、第2及び第3の分離領域を
介して前記ホトダイオードの他方の電極と電気的に接続
されていること を特徴とする光半導体装置。 - 【請求項2】 前記第1のエピタキシャル層は比抵抗が
200〜1500Ω・cmであることを特徴とする請求
項第1項記載の光半導体装置。 - 【請求項3】 一導電型の半導体基板を準備する工程
と、 前記半導体基板の表面に選択的に一導電型の不純物を拡
散して第1の分離領域を形成する工程と、 前記一導電型の半導体基板の上に第1のエピタキシャル
層をほぼノンドープの状態で形成する工程と、 前記第1のエピタキシャル層の表面に一導電型の第2の
分離領域を形成し、前記第1の分離領域と連結する工程
と、 前記第1のエピタキシャル層の上に第2のエピタキシャ
ル層を逆導電型不純物をドープして形成する工程と、 前記第1のエピタキシャル層表面に一導電型の第2の分
離領域を形成する工程と、 前記第1のエピタキシャル層表面に一導電型の第3の分
離領域を形成し、前記第1、第2、及び第3の分離領域
を連結して前記第1と第2のエピタキシャル層を第1と
第2の島領域に分離する工程と、 前記第2の島領域の表面に一導電型のベース領域を形成
する工程と、 前記ベース領域の表面に逆導電型のエミッタ領域を形成
し、前記第1の島領域には逆導電型の拡散領域を形成す
る工程と、 前記分離領域の表面にホトダイオードの一方の電極を、
前記逆導電型の拡散領域の表面に前記ホトダイオードの
他方の電極を形成する工程とを具備し、前記半導体基板が前記第1、第2及び第3の分離領域を
介して前記ホトダイオードの他方の電極と電気的に接続
されていること を特徴とする光半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8210192A JP2940818B2 (ja) | 1996-08-08 | 1996-08-08 | 光半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8210192A JP2940818B2 (ja) | 1996-08-08 | 1996-08-08 | 光半導体装置とその製造方法 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3028623A Division JP2620655B2 (ja) | 1991-02-22 | 1991-02-22 | 光半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0918050A JPH0918050A (ja) | 1997-01-17 |
JP2940818B2 true JP2940818B2 (ja) | 1999-08-25 |
Family
ID=16585317
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8210192A Expired - Lifetime JP2940818B2 (ja) | 1996-08-08 | 1996-08-08 | 光半導体装置とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2940818B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100803502B1 (ko) * | 2002-01-08 | 2008-02-14 | 매그나칩 반도체 유한회사 | 면저항를 측정하기 위한 이미지센서의 테스트 패턴 및 그제조 방법 |
JP2003224253A (ja) | 2002-01-31 | 2003-08-08 | Sanyo Electric Co Ltd | 光半導体集積回路装置およびその製造方法 |
JP4582111B2 (ja) * | 2007-05-01 | 2010-11-17 | ソニー株式会社 | 半導体装置とその製造方法 |
-
1996
- 1996-08-08 JP JP8210192A patent/JP2940818B2/ja not_active Expired - Lifetime
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---|---|
JPH0918050A (ja) | 1997-01-17 |
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