JP2935318B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JP2935318B2 JP2935318B2 JP4270074A JP27007492A JP2935318B2 JP 2935318 B2 JP2935318 B2 JP 2935318B2 JP 4270074 A JP4270074 A JP 4270074A JP 27007492 A JP27007492 A JP 27007492A JP 2935318 B2 JP2935318 B2 JP 2935318B2
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Description
【０００１】
【産業上の利用分野】本発明は出力バッファ回路に関
し、特にＣＭＯＳによる出力バッファ回路に関する。
し、特にＣＭＯＳによる出力バッファ回路に関する。
【０００２】
【従来の技術】従来の出力バッファ回路１Ｃは、図４に
示すように、データ信号入力端子２から入力する入力デ
ータＤＩをクロック信号入力端子から入力するクロック
信号ＣＫに同期して取り込み保持するデータフリップフ
ロップ（以下、ＤＦＦ４と称す）と、ＤＦＦ４の出力反
転Ｑをｔ時間遅延させるインバータ５，９と遅延した信
号反転ＱＤと反転ＱによりＰチャネル型絶縁ゲート電界
効果トランジスタ（以下、Ｐ型ＭＯＳトランジスタと称
す）Ｐ９とＮチャネル型絶縁ゲート電界効果トランジス
タ（以下、Ｎ型ＭＯＳトランジスタと称す）Ｎ９が同時
に導通しないようにするＮＡＮＤゲート１０１，ＮＯＲ
ゲート１０２とからなる３ステートバッファ１０と、出
力端子８とを有している。
示すように、データ信号入力端子２から入力する入力デ
ータＤＩをクロック信号入力端子から入力するクロック
信号ＣＫに同期して取り込み保持するデータフリップフ
ロップ（以下、ＤＦＦ４と称す）と、ＤＦＦ４の出力反
転Ｑをｔ時間遅延させるインバータ５，９と遅延した信
号反転ＱＤと反転ＱによりＰチャネル型絶縁ゲート電界
効果トランジスタ（以下、Ｐ型ＭＯＳトランジスタと称
す）Ｐ９とＮチャネル型絶縁ゲート電界効果トランジス
タ（以下、Ｎ型ＭＯＳトランジスタと称す）Ｎ９が同時
に導通しないようにするＮＡＮＤゲート１０１，ＮＯＲ
ゲート１０２とからなる３ステートバッファ１０と、出
力端子８とを有している。
【０００３】次に動作について説明する。図５は図４に
おける出力バッファ回路１Ｃの動作を説明するための動
作波形図である。
おける出力バッファ回路１Ｃの動作を説明するための動
作波形図である。
【０００４】図５によればクロック信号ＣＫとデータ入
力ＤＩが出力バッファ回路１Ｃのデータ信号入力端子
２，クロック信号入力端子３にそれぞれ入力されるとＤ
ＦＦ４により反転Ｑの波形が出力される。反転ＱＤは反
転Ｑをインバータでｔ時間だけ遅延させたものである。
反転Ｑと反転ＱＤはＮＡＮＤゲート１０１、ＮＯＲゲー
ト１０２にそれぞれ入力され、その出力信号ＱＡ，ＱＯ
が得られる。
力ＤＩが出力バッファ回路１Ｃのデータ信号入力端子
２，クロック信号入力端子３にそれぞれ入力されるとＤ
ＦＦ４により反転Ｑの波形が出力される。反転ＱＤは反
転Ｑをインバータでｔ時間だけ遅延させたものである。
反転Ｑと反転ＱＤはＮＡＮＤゲート１０１、ＮＯＲゲー
ト１０２にそれぞれ入力され、その出力信号ＱＡ，ＱＯ
が得られる。
【０００５】信号ＱＡの変化位置と信号ＱＯの変化位置
はｔ時間の間隔をもっており、信号ＱＡはＰ型ＭＯＳト
ランジスタＰ９へ、信号ＱＯはＮ型ＭＯＳトランジスタ
Ｎ９へ入力することにより信号ＱＡ，ＱＯがｔ時間ずれ
ているため、トランジスタＰ９，Ｎ９が同時にＯＮする
ことがなく貫通電流を長さずにデータＤＩが出力信号Ｄ
Ｏとして出力端子８から出力される。
はｔ時間の間隔をもっており、信号ＱＡはＰ型ＭＯＳト
ランジスタＰ９へ、信号ＱＯはＮ型ＭＯＳトランジスタ
Ｎ９へ入力することにより信号ＱＡ，ＱＯがｔ時間ずれ
ているため、トランジスタＰ９，Ｎ９が同時にＯＮする
ことがなく貫通電流を長さずにデータＤＩが出力信号Ｄ
Ｏとして出力端子８から出力される。
【０００６】
【発明が解決しようとする課題】この従来の出力バッフ
ァ回路では、出力トランジスタのＰ型ＭＯＳトランジス
タとＮ型ＭＯＳトランジスタの入力信号をそれぞれディ
レイさせることにより両方のトランジスタが同時に導通
しないようにしているため、出力までの遅延時間が長い
という問題点があった。
ァ回路では、出力トランジスタのＰ型ＭＯＳトランジス
タとＮ型ＭＯＳトランジスタの入力信号をそれぞれディ
レイさせることにより両方のトランジスタが同時に導通
しないようにしているため、出力までの遅延時間が長い
という問題点があった。
【０００７】本発明の目的は、上述の欠点を除去するこ
とにより、ＣＭＯＳ構造による出力バッファ回路に、３
ステートバッファを用いることにより、高速動作をする
とともに貫通電流を低減することにある。
とにより、ＣＭＯＳ構造による出力バッファ回路に、３
ステートバッファを用いることにより、高速動作をする
とともに貫通電流を低減することにある。
【０００８】
【課題を解決するための手段】本発明の特徴は、クロッ
ク信号の立ち上りに同期して入力データを読み込み保持
するデータフリップフロップと、前記データフリップフ
ロップの出力データを駆動して出力端子に出力するバッ
ファと、前記クロック信号が高レベルのときに出力電位
の状態が高レベルまたは低レベルとなり、前記クロック
信号が低レベルのときに前記出力電位の状態がハイイン
ピーダンスになる第１の３ステートバッファとを有し、
前記データフリップフロップの出力端と前記出力端子と
の間に前記第１の３ステートバッファと前記バッファと
を並列接続して構成することにある。
ク信号の立ち上りに同期して入力データを読み込み保持
するデータフリップフロップと、前記データフリップフ
ロップの出力データを駆動して出力端子に出力するバッ
ファと、前記クロック信号が高レベルのときに出力電位
の状態が高レベルまたは低レベルとなり、前記クロック
信号が低レベルのときに前記出力電位の状態がハイイン
ピーダンスになる第１の３ステートバッファとを有し、
前記データフリップフロップの出力端と前記出力端子と
の間に前記第１の３ステートバッファと前記バッファと
を並列接続して構成することにある。
【０００９】本発明の他の特徴は、クロック信号の立ち
上りに同期して入力データを読み込み保持するデータフ
リップフロップと、前記クロック信号が高レベルのとき
に出力電位の状態が高レベレまたは低レベルとなり、前
記クロック信号が低レベルのときに前記出力電位の状態
がハイインピーダンスになる第１の３ステートバッファ
と、前記クロック信号が低レベルのときに出力電位の状
態が高レベルまたは低レベルとなり、前記クロック信号
が高レベルのときに前記出力電位の状態がハイインピー
ダンスになる第２の３ステートバッファとを有し、前記
データフリップフロップの出力端と出力端子との間に前
記第１の３ステートバッファと前記第２の３ステートバ
ッファとを並列接続して構成することにある。
上りに同期して入力データを読み込み保持するデータフ
リップフロップと、前記クロック信号が高レベルのとき
に出力電位の状態が高レベレまたは低レベルとなり、前
記クロック信号が低レベルのときに前記出力電位の状態
がハイインピーダンスになる第１の３ステートバッファ
と、前記クロック信号が低レベルのときに出力電位の状
態が高レベルまたは低レベルとなり、前記クロック信号
が高レベルのときに前記出力電位の状態がハイインピー
ダンスになる第２の３ステートバッファとを有し、前記
データフリップフロップの出力端と出力端子との間に前
記第１の３ステートバッファと前記第２の３ステートバ
ッファとを並列接続して構成することにある。
【００１０】本発明の更に他の特徴は、クロック信号の
立ち下りに同期して入力データを読み込み保持するデー
タフリップフロップと、前記データフリップフロップの
出力データを駆動して出力端子に出力するバッファと、
前記クロック信号が低レベルのときに出力電位の状態が
高レベルまたは低レベルとなり、前記クロック信号が高
レベルのときに前記出力電位の状態がハイインピーダン
スになる第１の３ステートバッファとを有し、前記デー
タフリップフロップの出力端と前記出力端子との間に前
記第１の３ステートバッファと前記バッファとを並列接
続して構成することにある。
立ち下りに同期して入力データを読み込み保持するデー
タフリップフロップと、前記データフリップフロップの
出力データを駆動して出力端子に出力するバッファと、
前記クロック信号が低レベルのときに出力電位の状態が
高レベルまたは低レベルとなり、前記クロック信号が高
レベルのときに前記出力電位の状態がハイインピーダン
スになる第１の３ステートバッファとを有し、前記デー
タフリップフロップの出力端と前記出力端子との間に前
記第１の３ステートバッファと前記バッファとを並列接
続して構成することにある。
【００１１】本発明の更にまた他の特徴は、クロック信
号の立ち下りに同期して入力データを読み込み保持する
データフリップフロップと、前記クロック信号が低レベ
ルのときに出力電位の状態が高レベルまたは低レベルと
なり、前記クロック信号が高レベルのときに前記出力電
位の状態がハイインピーダンスになる第１の３ステート
バッファと、前記クロック信号が高レベルのときに出力
電位の状態が高レベルまたは低レベルとなり、前記クロ
ック信号が低レベルのときに前記出力電位の状態がハイ
インピーダンスになる第２の３ステートバッファとを有
し、前記データフリップフロップの出力端と出力端子と
の間に前記第１の３ステートバッファと前記第２の３ス
テートバッファとを並列接続して構成することにある。
号の立ち下りに同期して入力データを読み込み保持する
データフリップフロップと、前記クロック信号が低レベ
ルのときに出力電位の状態が高レベルまたは低レベルと
なり、前記クロック信号が高レベルのときに前記出力電
位の状態がハイインピーダンスになる第１の３ステート
バッファと、前記クロック信号が高レベルのときに出力
電位の状態が高レベルまたは低レベルとなり、前記クロ
ック信号が低レベルのときに前記出力電位の状態がハイ
インピーダンスになる第２の３ステートバッファとを有
し、前記データフリップフロップの出力端と出力端子と
の間に前記第１の３ステートバッファと前記第２の３ス
テートバッファとを並列接続して構成することにある。
【００１２】また、前記第１，前記第２および前記第３
の各３ステートバッファは、電源電位と接地電位間に第
１のＰ型ＭＯＳトランジスタと第１のＮ型ＭＯＳトラン
ジスタと第２のＮ型ＭＯＳトランジスタとを直列接属
し、前記第１のＰ型ＭＯＳトランジスタと前記第２のＮ
型ＭＯＳトランジスタの各ゲートを接続して第１のクロ
ック入力端とし、前記電源電位と前記接地電位間に第２
のＰ型ＭＯＳトランジスタと第３のＰ型ＭＯＳトランジ
スタと第３のＮ型ＭＯＳトランジスタとを直列接属し、
前記第２のＰ型ＭＯＳトランジスタと前記第３のＮ型Ｍ
ＯＳトランジスタの各ゲートを接続して第２のクロック
入力端とし、前記第１のＮ型ＭＯＳトランジスタと前記
第３のＰ型ＭＯＳトランジスタの各ゲートを接続してデ
ータ入力端とし、前記第１のＰ型ＭＯＳトランジスタと
前記第１のＮ型ＭＯＳトランジスタの各ドレインはソー
スが前記電源電位に接続された第４のＰ型ＭＯＳトラン
ジスタのゲートと接続し、前記第３のＰ型ＭＯＳトラン
ジスタと前記第３のＮ型ＭＯＳトランジスタの各ドレイ
ンはソースが前記接地電位に接続された第４のＮ型ＭＯ
Ｓトランジスタのゲートと接続し、前記第４のＰ型ＭＯ
Ｓトランジスタと前記第４のＮ型ＭＯＳトランジスタの
各ドレインを接続して出力端とし、前記データ入力端に
は前記データフリップフロップの出力信号を、前記第１
のクロック入力端には前記クロックの正転信号または反
転信号を、前記第２のクロック入力端には前記反転信号
または前記正転信号をそれぞれ入力して構成することが
できる。
の各３ステートバッファは、電源電位と接地電位間に第
１のＰ型ＭＯＳトランジスタと第１のＮ型ＭＯＳトラン
ジスタと第２のＮ型ＭＯＳトランジスタとを直列接属
し、前記第１のＰ型ＭＯＳトランジスタと前記第２のＮ
型ＭＯＳトランジスタの各ゲートを接続して第１のクロ
ック入力端とし、前記電源電位と前記接地電位間に第２
のＰ型ＭＯＳトランジスタと第３のＰ型ＭＯＳトランジ
スタと第３のＮ型ＭＯＳトランジスタとを直列接属し、
前記第２のＰ型ＭＯＳトランジスタと前記第３のＮ型Ｍ
ＯＳトランジスタの各ゲートを接続して第２のクロック
入力端とし、前記第１のＮ型ＭＯＳトランジスタと前記
第３のＰ型ＭＯＳトランジスタの各ゲートを接続してデ
ータ入力端とし、前記第１のＰ型ＭＯＳトランジスタと
前記第１のＮ型ＭＯＳトランジスタの各ドレインはソー
スが前記電源電位に接続された第４のＰ型ＭＯＳトラン
ジスタのゲートと接続し、前記第３のＰ型ＭＯＳトラン
ジスタと前記第３のＮ型ＭＯＳトランジスタの各ドレイ
ンはソースが前記接地電位に接続された第４のＮ型ＭＯ
Ｓトランジスタのゲートと接続し、前記第４のＰ型ＭＯ
Ｓトランジスタと前記第４のＮ型ＭＯＳトランジスタの
各ドレインを接続して出力端とし、前記データ入力端に
は前記データフリップフロップの出力信号を、前記第１
のクロック入力端には前記クロックの正転信号または反
転信号を、前記第２のクロック入力端には前記反転信号
または前記正転信号をそれぞれ入力して構成することが
できる。
【００１３】
【実施例】次に、本発明の第１の実施例について図面を
参照して説明する。
参照して説明する。
【００１４】図１は本発明の出力バッファ回路の第１の
実施例を示す回路図である。
実施例を示す回路図である。
【００１５】本実施例の出力バッファ回路１ａは、図１
に示すように、クロック信号ＣＫの立ち上りに同期して
入力データＤＩを読み込み保持するＤＦＦ４と、ＤＦＦ
４の出力データを駆動して出力端子８に出力するバッフ
ァ７と、クロック信号ＣＫが高レベルのときに出力端Ｂ
ＯＨの出力電位の状態が高レベルまたは低レベルとな
り、クロック信号ＣＫが低レベルのときに出力端ＢＯＨ
の出力電位の状態がハイインピーダンスになる（第１
の）３ステートバッファ６ａとを有する。
に示すように、クロック信号ＣＫの立ち上りに同期して
入力データＤＩを読み込み保持するＤＦＦ４と、ＤＦＦ
４の出力データを駆動して出力端子８に出力するバッフ
ァ７と、クロック信号ＣＫが高レベルのときに出力端Ｂ
ＯＨの出力電位の状態が高レベルまたは低レベルとな
り、クロック信号ＣＫが低レベルのときに出力端ＢＯＨ
の出力電位の状態がハイインピーダンスになる（第１
の）３ステートバッファ６ａとを有する。
【００１６】３ステートバッファ６ａはデータ入力端Ｂ
Ｉ１，クロック入力端Ｃ１，反転Ｃ１，出力端ＢＯＨを
備え、バッファ７は入力端ＶＩ，出力端ＶＯを備えてお
り、ＤＦＦ４の出力端Ｑと出力端子８との間に３ステー
トバッファ６ａとバッファ７とを並列接続する。
Ｉ１，クロック入力端Ｃ１，反転Ｃ１，出力端ＢＯＨを
備え、バッファ７は入力端ＶＩ，出力端ＶＯを備えてお
り、ＤＦＦ４の出力端Ｑと出力端子８との間に３ステー
トバッファ６ａとバッファ７とを並列接続する。
【００１７】このとき、ＤＦＦ４の出力端Ｑはデータ入
力端ＢＩ１に接続され、出力端反転Ｑはバッファ７の入
力端ＶＩに接続され、クロック信号入力端子３はＤＦＦ
４のクロック端ＣＫと３ステートバッファのクロック入
力端Ｃ１に接続され、クロック信号を反転するインバー
タ５の出力端はクロック入力端反転Ｃ１に接続され、バ
ッファ７の出力端ＶＯと３ステートバッファの出力端Ｂ
ＯＨは出力端子８に接続される。
力端ＢＩ１に接続され、出力端反転Ｑはバッファ７の入
力端ＶＩに接続され、クロック信号入力端子３はＤＦＦ
４のクロック端ＣＫと３ステートバッファのクロック入
力端Ｃ１に接続され、クロック信号を反転するインバー
タ５の出力端はクロック入力端反転Ｃ１に接続され、バ
ッファ７の出力端ＶＯと３ステートバッファの出力端Ｂ
ＯＨは出力端子８に接続される。
【００１８】さらに、３ステートバッファ６ａは、電源
電位（ＶDD）と接地電位間に（第１の）Ｐ型ＭＯＳトラ
ンジスタＰ１と（第１の）Ｎ型ＭＯＳトランジスタＮ１
と（第２の）Ｎ型ＭＯＳトランジスタＮ２とを直列接属
し、Ｐ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトランジ
スタＮ２の各ゲートを接続して（第１の）クロック入力
端Ｃ１とする。
電位（ＶDD）と接地電位間に（第１の）Ｐ型ＭＯＳトラ
ンジスタＰ１と（第１の）Ｎ型ＭＯＳトランジスタＮ１
と（第２の）Ｎ型ＭＯＳトランジスタＮ２とを直列接属
し、Ｐ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳトランジ
スタＮ２の各ゲートを接続して（第１の）クロック入力
端Ｃ１とする。
【００１９】また、電源電位と接地電位間に（第２の）
Ｐ型ＭＯＳトランジスタＰ２と（第３の）Ｐ型ＭＯＳト
ランジスタＰ３と（第３の）Ｎ型ＭＯＳトランジスタＮ
３とを直列接属し、Ｐ型ＭＯＳトランジスタＰ２とＮ型
ＭＯＳトランジスタＮ３の各ゲートを接続して（第２
の）クロック入力端反転Ｃ１とする。
Ｐ型ＭＯＳトランジスタＰ２と（第３の）Ｐ型ＭＯＳト
ランジスタＰ３と（第３の）Ｎ型ＭＯＳトランジスタＮ
３とを直列接属し、Ｐ型ＭＯＳトランジスタＰ２とＮ型
ＭＯＳトランジスタＮ３の各ゲートを接続して（第２
の）クロック入力端反転Ｃ１とする。
【００２０】Ｎ型ＭＯＳトランジスタＮ１とＰ型ＭＯＳ
トランジスタＰ３の各ゲートを接続してデータ入力端Ｂ
Ｉ１とする。
トランジスタＰ３の各ゲートを接続してデータ入力端Ｂ
Ｉ１とする。
【００２１】Ｐ型ＭＯＳトランジスタＰ１とＮ型ＭＯＳ
トランジスタＮ１の各ドレインは共通接続され（接続点
ＢＰ１）ソースが電源電位に接続された（第４の）Ｐ型
ＭＯＳトランジスタＰ４のゲートと接続し、Ｐ型ＭＯＳ
トランジスタＰ３とＮ型ＭＯＳトランジスタＮ３の各ド
レインは共通接続され（接続点ＢＮ１）ソースが接地電
位に接続された（第４の）Ｎ型ＭＯＳトランジスタＮ４
のゲートと接続する。
トランジスタＮ１の各ドレインは共通接続され（接続点
ＢＰ１）ソースが電源電位に接続された（第４の）Ｐ型
ＭＯＳトランジスタＰ４のゲートと接続し、Ｐ型ＭＯＳ
トランジスタＰ３とＮ型ＭＯＳトランジスタＮ３の各ド
レインは共通接続され（接続点ＢＮ１）ソースが接地電
位に接続された（第４の）Ｎ型ＭＯＳトランジスタＮ４
のゲートと接続する。
【００２２】Ｐ型ＭＯＳトランジスタＰ４とＮ型ＭＯＳ
トランジスタＮ４の各ドレインを接続して出力端ＢＯＨ
とする。そして、データ入力端ＢＩ１にはＤＦＦ４の出
力端Ｑの出力信号を、クロック入力端Ｃ１にはクロック
ＣＫの正転信号または反転信号を、クロック入力端反転
Ｃ１には反転信号または正転信号をそれぞれ入力して構
成する。
トランジスタＮ４の各ドレインを接続して出力端ＢＯＨ
とする。そして、データ入力端ＢＩ１にはＤＦＦ４の出
力端Ｑの出力信号を、クロック入力端Ｃ１にはクロック
ＣＫの正転信号または反転信号を、クロック入力端反転
Ｃ１には反転信号または正転信号をそれぞれ入力して構
成する。
【００２３】次に、本実施例の動作について説明する。
【００２４】図３は図１における回路の動作を説明する
ための動作波形図である。
ための動作波形図である。
【００２５】図３に示すクロック信号ＣＫ，データ入力
ＤＩが回路に入力されるとＤＦＦ４により、その出力端
Ｑから正転出力信号Ｑと出力端反転Ｑから出力信号反転
Ｑが得られる。
ＤＩが回路に入力されるとＤＦＦ４により、その出力端
Ｑから正転出力信号Ｑと出力端反転Ｑから出力信号反転
Ｑが得られる。
【００２６】バッファ７の入力端ＶＩは反転Ｑに接続さ
れており、図１に示す出力端ＶＯからその図３に示す出
力信号ＶＯが得られる。３ステートバッファ６ａのデー
タ入力端ＢＩ１，クロック入力Ｃ１，反転Ｃ１は、それ
ぞれＤＦＦ４の出力信号ＣＫ，反転ＣＫが入力される。
れており、図１に示す出力端ＶＯからその図３に示す出
力信号ＶＯが得られる。３ステートバッファ６ａのデー
タ入力端ＢＩ１，クロック入力Ｃ１，反転Ｃ１は、それ
ぞれＤＦＦ４の出力信号ＣＫ，反転ＣＫが入力される。
【００２７】クロック信号ＣＫが低レベルのときクロッ
ク入力端Ｃ１は低レベル、クロック入力端反転Ｃ１は高
レベルとなり、Ｐ型ＭＯＳトランジスタＰ１，Ｎ型ＭＯ
ＳトランジスタＮ３が導通し、Ｎ型ＭＯＳトランジスタ
Ｎ２，Ｐ型ＭＯＳトランジスタＰ２が非導通になり、入
力端ＢＰ１が高レベル、入力端ＢＮ１が低レベルとなる
ため、３ステートバッファ６ａの出力端ＢＯＨはハイイ
ンピーダンス状態Ｚになる。
ク入力端Ｃ１は低レベル、クロック入力端反転Ｃ１は高
レベルとなり、Ｐ型ＭＯＳトランジスタＰ１，Ｎ型ＭＯ
ＳトランジスタＮ３が導通し、Ｎ型ＭＯＳトランジスタ
Ｎ２，Ｐ型ＭＯＳトランジスタＰ２が非導通になり、入
力端ＢＰ１が高レベル、入力端ＢＮ１が低レベルとなる
ため、３ステートバッファ６ａの出力端ＢＯＨはハイイ
ンピーダンス状態Ｚになる。
【００２８】クロック信号ＣＫが高レベルのとき、入力
端Ｃ１は高レベル、入力端反転Ｃ１は低レベルとなり、
Ｐ型ＭＯＳトランジスタＰ１，Ｎ型ＭＯＳトランジスタ
Ｎ３が非導通となり、Ｎ型ＭＯＳトランジスタＮ２、Ｐ
型ＭＯＳトランジスタＰ２が導通する。
端Ｃ１は高レベル、入力端反転Ｃ１は低レベルとなり、
Ｐ型ＭＯＳトランジスタＰ１，Ｎ型ＭＯＳトランジスタ
Ｎ３が非導通となり、Ｎ型ＭＯＳトランジスタＮ２、Ｐ
型ＭＯＳトランジスタＰ２が導通する。
【００２９】このとき、ＤＦＦ４の出力端Ｑの出力信号
が高レベルであれば、データ入力端ＢＩ１は高レベルと
なり、Ｎ型ＭＯＳトランジスタＮ１が導通、Ｐ型ＭＯＳ
トランジタＰ３が非導通となる。そして接続点ＢＰ１は
低レベル、接続点ＢＮ１はクロック信号ＣＫが低レベル
のときの電位である低レベルを保持するため、Ｐ型ＭＯ
ＳトランジスタＰ４のみが導通し、出力端ＢＯＨの電位
は高レベルになる。
が高レベルであれば、データ入力端ＢＩ１は高レベルと
なり、Ｎ型ＭＯＳトランジスタＮ１が導通、Ｐ型ＭＯＳ
トランジタＰ３が非導通となる。そして接続点ＢＰ１は
低レベル、接続点ＢＮ１はクロック信号ＣＫが低レベル
のときの電位である低レベルを保持するため、Ｐ型ＭＯ
ＳトランジスタＰ４のみが導通し、出力端ＢＯＨの電位
は高レベルになる。
【００３０】ＤＦＦ４の出力端Ｑの出力信号が低レベル
であれば、データ入力端ＢＩ１の電位は低レベルにな
り、Ｎ型ＭＯＳトランジスタＮ１が非導通、Ｐ型ＭＯＳ
トランジスタＰ３が導通状態となる。
であれば、データ入力端ＢＩ１の電位は低レベルにな
り、Ｎ型ＭＯＳトランジスタＮ１が非導通、Ｐ型ＭＯＳ
トランジスタＰ３が導通状態となる。
【００３１】そして接続点ＢＰ１はクロック信号ＣＫが
低レベルのときの電位である高レベルを保持し、接続点
ＢＮ１は高レベルになるため、Ｎ型ＭＯＳトランジスタ
Ｎ４のみが導通し、出力端ＢＯＨの電位は低レベルにな
る。
低レベルのときの電位である高レベルを保持し、接続点
ＢＮ１は高レベルになるため、Ｎ型ＭＯＳトランジスタ
Ｎ４のみが導通し、出力端ＢＯＨの電位は低レベルにな
る。
【００３２】よって、出力端ＢＯＨの電位は、図３に示
すようになりクロック信号入力端Ｃ１の電位が高レベ
ル、クロック信号入力端反転Ｃのクロックレベルが低レ
ベルのときのみ動作する。
すようになりクロック信号入力端Ｃ１の電位が高レベ
ル、クロック信号入力端反転Ｃのクロックレベルが低レ
ベルのときのみ動作する。
【００３３】出力バッファ回路１の出力端子８には、３
ステートバッファ６ａの出力端ＢＯＨとバッファ７の出
力端ＶＯとが共通接続されているため、その出力信号Ｄ
Ｏ１は図３に示す出力波形になる。
ステートバッファ６ａの出力端ＢＯＨとバッファ７の出
力端ＶＯとが共通接続されているため、その出力信号Ｄ
Ｏ１は図３に示す出力波形になる。
【００３４】以上の結果により、第１の実施例はバッフ
ァ７と３ステートバッファ６ａとを並列接続することに
よって、３ステートバッファ６ａのＰ型ＭＯＳトランジ
スタＰ４とＮ型ＭＯＳトランジスタＮ４との間に貫通電
流が流れないように、出力データの変化前はＰ型ＭＯＳ
トランジスタＰ４，Ｎ型ＭＯＳトランジスタＮ４を非導
通状態にする。従って、出力データが変化するときの駆
動能力を保持しながら貫通電流を減少させる効果があ
る。
ァ７と３ステートバッファ６ａとを並列接続することに
よって、３ステートバッファ６ａのＰ型ＭＯＳトランジ
スタＰ４とＮ型ＭＯＳトランジスタＮ４との間に貫通電
流が流れないように、出力データの変化前はＰ型ＭＯＳ
トランジスタＰ４，Ｎ型ＭＯＳトランジスタＮ４を非導
通状態にする。従って、出力データが変化するときの駆
動能力を保持しながら貫通電流を減少させる効果があ
る。
【００３５】次に、本発明の第２の実施例について図面
を参照して説明する。
を参照して説明する。
【００３６】図２は本発明の出力バッファ回路の第２の
実施例を示す回路図である。
実施例を示す回路図である。
【００３７】本実施例の出力バッファ回路１ｂは、図２
に示すように、クロック信号ＣＫの立ち上りに同期して
入力データＤＩを読み込み保持するＤＦＦ４と、クロッ
ク信号ＣＫが高レベルのときに出力電位の状態が高レベ
ルまたは低レベルとなり、クロック信号が低レベルのと
きに出力電位の状態がハイインピーダンスになる３ステ
ートバッファ６ａと、クロック信号ＣＫが低レベルのと
きに出力電位の状態が高レベルまたは低レベルとなり、
クロック信号ＣＫが高レベルのときに出力電位の状態が
ハイインピーダンスになる３ステートバッファ６ｂとを
有する。
に示すように、クロック信号ＣＫの立ち上りに同期して
入力データＤＩを読み込み保持するＤＦＦ４と、クロッ
ク信号ＣＫが高レベルのときに出力電位の状態が高レベ
ルまたは低レベルとなり、クロック信号が低レベルのと
きに出力電位の状態がハイインピーダンスになる３ステ
ートバッファ６ａと、クロック信号ＣＫが低レベルのと
きに出力電位の状態が高レベルまたは低レベルとなり、
クロック信号ＣＫが高レベルのときに出力電位の状態が
ハイインピーダンスになる３ステートバッファ６ｂとを
有する。
【００３８】３ステートバッファ６ａはデータ入力端Ｂ
Ｉ１，クロック入力端Ｃ１，反転Ｃ１，出力端ＢＯＨを
備え、３ステートバッファ６ｂはデータ入力端ＢＩ２，
クロック入力端Ｃ２，反転Ｃ２，出力端ＢＯＬを備えて
おり、ＤＦＦ４の出力端Ｑと出力端子ＤＯとの間に３ス
テートバッファ６ａと３ステートバッファ６ｂとを並列
接続する。
Ｉ１，クロック入力端Ｃ１，反転Ｃ１，出力端ＢＯＨを
備え、３ステートバッファ６ｂはデータ入力端ＢＩ２，
クロック入力端Ｃ２，反転Ｃ２，出力端ＢＯＬを備えて
おり、ＤＦＦ４の出力端Ｑと出力端子ＤＯとの間に３ス
テートバッファ６ａと３ステートバッファ６ｂとを並列
接続する。
【００３９】このとき、ＤＦＦ４の出力端Ｑはデータ入
力端ＢＩ１とデータ入力端ＢＩ２に接続され、クロック
信号入力端子３はＤＦＦ４のクロック端ＣＫと３ステー
トバッファのクロック入力端Ｃ１，Ｃ２に接続され、ク
ロック信号を反転するインバータ５の出力端はクロック
入力端反転Ｃ１，反転Ｃ２に接続され、出力端ＢＯＨと
出力端ＢＯＬは出力端子８に共通接続される。
力端ＢＩ１とデータ入力端ＢＩ２に接続され、クロック
信号入力端子３はＤＦＦ４のクロック端ＣＫと３ステー
トバッファのクロック入力端Ｃ１，Ｃ２に接続され、ク
ロック信号を反転するインバータ５の出力端はクロック
入力端反転Ｃ１，反転Ｃ２に接続され、出力端ＢＯＨと
出力端ＢＯＬは出力端子８に共通接続される。
【００４０】なお、３ステートバッファ６ｂの内部構成
は第１の実施例で説明した３ステートバッファ６ａと同
様であるので省略する。
は第１の実施例で説明した３ステートバッファ６ａと同
様であるので省略する。
【００４１】次に第２の実施例の動作について説明す
る。
る。
【００４２】図２は、図１のバッファ７の部分を３ステ
ートバッファ６ｂに置き換え、データの保持時のみ動作
するようにクロック入力端Ｃ２，反転入力端Ｃ２に反転
クロック信号ＣＫ２，クロック信号ＣＫ２を入力してい
る。３ステートバッファ１０は３ステートバッファ６ａ
と比較するとクロック入力が逆に接続されているため、
クロック信号ＣＫが高レベルの時出力端ＢＯＬの電位が
ハイインピーダンスとなり図３に示すような波形とな
る。３ステートバッファ６ａ，６ｂは並列に接続されて
いるため、この出力バッファ回路１ｂの出力は出力波形
ＤＯ２のようになる。この第２の実施例は、第１の実施
例のバッファ７において出力信号が変化するとき、Ｐ型
ＭＯＳトランジスタＰ５とＮ型ＭＯＳトランジスタＮ５
の間に流れていた貫通電流を無くすことができる。
ートバッファ６ｂに置き換え、データの保持時のみ動作
するようにクロック入力端Ｃ２，反転入力端Ｃ２に反転
クロック信号ＣＫ２，クロック信号ＣＫ２を入力してい
る。３ステートバッファ１０は３ステートバッファ６ａ
と比較するとクロック入力が逆に接続されているため、
クロック信号ＣＫが高レベルの時出力端ＢＯＬの電位が
ハイインピーダンスとなり図３に示すような波形とな
る。３ステートバッファ６ａ，６ｂは並列に接続されて
いるため、この出力バッファ回路１ｂの出力は出力波形
ＤＯ２のようになる。この第２の実施例は、第１の実施
例のバッファ７において出力信号が変化するとき、Ｐ型
ＭＯＳトランジスタＰ５とＮ型ＭＯＳトランジスタＮ５
の間に流れていた貫通電流を無くすことができる。
【００４３】
【発明の効果】以上説明したように本発明の出力バッフ
ァ回路は、クロック信号によりデータを取込み保持する
データフリップフロップの出力信号を出力するバッファ
回路と３ステートバッファ回路を並列に接続することに
より、３ステートバッファ回路はデータの変化時に動作
し、保持時にハイインピーダンスとなる。
ァ回路は、クロック信号によりデータを取込み保持する
データフリップフロップの出力信号を出力するバッファ
回路と３ステートバッファ回路を並列に接続することに
より、３ステートバッファ回路はデータの変化時に動作
し、保持時にハイインピーダンスとなる。
【００４４】また、データフリップフロップの出力信号
を出力端子に出力する２個の３ステートバッファ回路を
それぞれ並列に接続することにより、一方の３ステート
バッファ回路はデータの変化時に動作し、保持時にハイ
インピーダンスとなり、他方の３ステートバッファ回路
はデータの保持時に動作し、データの変化時にハイイン
ピーダンスとなるように構成する。従って、３ステート
バッファの出力トランジスタであるＰ型ＭＯＳトランジ
スタ，Ｎ型ＭＯＳトランジスタ間に貫通電流が流れない
ため消費電流が低減でき、かつ大きなサイズのトランジ
スタを用いることにより遅延時間の短い高速動作が可能
であるという効果を有する。
を出力端子に出力する２個の３ステートバッファ回路を
それぞれ並列に接続することにより、一方の３ステート
バッファ回路はデータの変化時に動作し、保持時にハイ
インピーダンスとなり、他方の３ステートバッファ回路
はデータの保持時に動作し、データの変化時にハイイン
ピーダンスとなるように構成する。従って、３ステート
バッファの出力トランジスタであるＰ型ＭＯＳトランジ
スタ，Ｎ型ＭＯＳトランジスタ間に貫通電流が流れない
ため消費電流が低減でき、かつ大きなサイズのトランジ
スタを用いることにより遅延時間の短い高速動作が可能
であるという効果を有する。
【図１】第１の実施例を示す出力バッファ回路の回路図
である。
である。
【図２】第２の実施例を示す出力バッファ回路の回路図
である。
である。
【図３】第１及び第２の各実施例を説明するための動作
波形図である。
波形図である。
【図４】従来の出力バッファ回路の回路図である。
【図５】従来の出力バッファ回路を説明するための動作
波形図である。
波形図である。
１ａ，１ｂ 出力バッファ回路 ２ データ信号入力端子 ３ クロック信号入力端子 ４ データフリップフロップ ５ インバータ ２２，２４，３１，３２，３７，３８ Ｎ型ＭＯＳト
ランジスタ ６ａ，６ｂ，１０ ３ステートバッファ ７ バッファ ８ 出力端子 Ｐ１〜Ｐ５ Ｐ型ＭＯＳトランジスタ Ｎ１〜Ｎ５ Ｎ型ＭＯＳトランジスタ Ｃ１，反転Ｃ１，Ｃ２，反転Ｃ２ クロック信号入力
端 ＢＩ１，ＢＩ２ データ信号入力端 ＤＩ 入力データ ＣＫ，反転ＣＫ クロック信号 ＢＯＨ，ＢＯＬ 出力端 ＶＩ バッファ７の入力端 ＶＯ バッファ７の出力端
ランジスタ ６ａ，６ｂ，１０ ３ステートバッファ ７ バッファ ８ 出力端子 Ｐ１〜Ｐ５ Ｐ型ＭＯＳトランジスタ Ｎ１〜Ｎ５ Ｎ型ＭＯＳトランジスタ Ｃ１，反転Ｃ１，Ｃ２，反転Ｃ２ クロック信号入力
端 ＢＩ１，ＢＩ２ データ信号入力端 ＤＩ 入力データ ＣＫ，反転ＣＫ クロック信号 ＢＯＨ，ＢＯＬ 出力端 ＶＩ バッファ７の入力端 ＶＯ バッファ７の出力端
Claims (5)
- 【請求項１】 クロック信号の立ち上りに同期して入力
データを読み込み保持するデータフリップフロップと、
前記データフリップフロップの出力データを駆動して出
力端子に出力するバッファと、前記クロック信号が高レ
ベルのときに出力電位の状態が高レベルまたは低レベル
となり、前記クロック信号が低レベルのときに前記出力
電位の状態がハイインピーダンスになる第１の３ステー
トバッファとを有し、前記データフリップフロップの出
力端と前記出力端子との間に前記第１の３ステートバッ
ファと前記バッファとを並列接続して構成することを特
徴とした出力バッファ回路。 - 【請求項２】 クロック信号の立ち上りに同期して入力
データを読み込み保持するデータフリップフロップと、
前記クロック信号が高レベルのときに出力電位の状態が
高レベルまたは低レベルとなり、前記クロック信号が低
レベルのときに前記出力電位の状態がハイインピーダン
スになる第１の３ステートバッファと、前記クロック信
号が低レベルのときに出力電位の状態が高レベルまたは
低レベルとなり、前記クロック信号が高レベルのときに
前記出力電位の状態がハイインピーダンスになる第２の
３ステートバッファとを有し、前記データフリップフロ
ップの出力端と出力端子との間に前記第１の３ステート
バッファと前記第２の３ステートバッファとを並列接続
して構成することを特徴とした出力バッファ回路。 - 【請求項３】 クロック信号の立ち上りに同期して入力
データを読み込み保持するデータフリップフロップと、
前記データフリップフロップの出力データを駆動して出
力端子に出力するバッファと、前記クロック信号が低レ
ベルのときに出力電位の状態が高レベルまたは低レベル
となり、前記クロック信号が高レベルのときに前記出力
電位の状態がハイインピーダンスになる第１の３ステー
トバッファとを有し、前記データフリップフロップの出
力端と前記出力端子との間に前記第１の３ステートバッ
ファと前記バッファとを並列接続して構成することを特
徴とした出力バッファ回路。 - 【請求項４】 クロック信号の立ち下りに同期して入力
データを読み込み保持するデータフリップフロップと、
前記クロック信号が低レベルのときに出力電位の状態が
高レベルまたは低レベルとなり、前記クロック信号が高
レベルのときに前記出力電位の状態がハイインピーダン
スになる第１の３ステートバッファと、前記クロック信
号が高レベルのときに出力電位の状態が高レベルまたは
低レベルとなり、前記クロック信号が低レベルのときに
前記出力電位の状態がハイインピーダンスになる第２の
３ステートバッファとを有し、前記データフリップフロ
ップの出力端と出力端子との間に前記第１の３ステート
バッファと前記第２の３ステートバッファとを並列接続
して構成することを特徴とした出力バッファ回路。 - 【請求項５】 前記第１，前記第２および前記第３の各
３ステートバッファは、電源電位と接地電位間に第１の
Ｐチャネル型絶縁ゲート電界効果トランジスタと第１の
Ｎチャネル型絶縁ゲート電界効果トランジスタと第２の
Ｎチャネル型絶縁ゲート電界効果トランジスタとを直列
接属し、前記第１のＰチャネル型絶縁ゲート電界効果ト
ランジスタと前記第２のＮチャネル型絶縁ゲート電界効
果トランジスタの各ゲートを接続して第１のクロック入
力端とし、前記電源電位と前記接地電位間に第２のＰチ
ャネル型絶縁ゲート電界効果トランジスタと第３のＰチ
ャネル型絶縁ゲート電界効果トランジスタと第３のＮチ
ャネル型絶縁ゲート電界効果トランジスタとを直列接属
し、前記第２のＰチャネル型絶縁ゲート電界効果トラン
ジスタと前記第３のＮチャネル型絶縁ゲート電界効果ト
ランジスタの各ゲートを接続して第２のクロック入力端
とし、前記第１のＮチャネル型絶縁ゲート電界効果トラ
ンジスタと前記第３のＰチャネル型絶縁ゲート電界効果
トランジスタの各ゲートを接続してデータ入力端とし、
前記第１のＰチャネル型絶縁ゲート電界効果トランジス
タと前記第１のＮチャネル型絶縁ゲート電界効果トラン
ジスタの各ドレインはソースが前記電源電位に接続され
た第４のＰチャネル型絶縁ゲート電界効果トランジスタ
のゲートと接続し、前記第３のＰチャネル型絶縁ゲート
電界効果トランジスタと前記第３のＮチャネル型絶縁ゲ
ート電界効果トランジスタの各ドレインはソースが前記
接地電位に接続された第４のＮチャネル型絶縁ゲート電
界効果トランジスタのゲートと接続し、前記第４のＰチ
ャネル型絶縁ゲート電界効果トランジスタと前記第４の
Ｎチャネル型絶縁ゲート電界効果トランジスタの各ドレ
インを接続して出力端とし、前記データ入力端には前記
データフリップフロップの出力信号を、前記第１のクロ
ック入力端には前記クロックの正転信号または反転信号
を、前記第２のクロック入力端には前記反転信号または
前記正転信号をそれぞれ入力して構成したことを特徴と
する請求項１，請求項２，請求項３または請求項４に記
載の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270074A JP2935318B2 (ja) | 1992-10-08 | 1992-10-08 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270074A JP2935318B2 (ja) | 1992-10-08 | 1992-10-08 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120803A JPH06120803A (ja) | 1994-04-28 |
| JP2935318B2 true JP2935318B2 (ja) | 1999-08-16 |
Family
ID=17481166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4270074A Expired - Lifetime JP2935318B2 (ja) | 1992-10-08 | 1992-10-08 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2935318B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100397464C (zh) * | 2003-11-03 | 2008-06-25 | 联咏科技股份有限公司 | 电压电平转换器 |
| JP6705592B2 (ja) | 2016-06-20 | 2020-06-03 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-10-08 JP JP4270074A patent/JP2935318B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06120803A (ja) | 1994-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990506 |