JP2935318B2 - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JP2935318B2 JP2935318B2 JP4270074A JP27007492A JP2935318B2 JP 2935318 B2 JP2935318 B2 JP 2935318B2 JP 4270074 A JP4270074 A JP 4270074A JP 27007492 A JP27007492 A JP 27007492A JP 2935318 B2 JP2935318 B2 JP 2935318B2
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Description
【0001】
【産業上の利用分野】本発明は出力バッファ回路に関
し、特にCMOSによる出力バッファ回路に関する。
し、特にCMOSによる出力バッファ回路に関する。
【0002】
【従来の技術】従来の出力バッファ回路1Cは、図4に
示すように、データ信号入力端子2から入力する入力デ
ータDIをクロック信号入力端子から入力するクロック
信号CKに同期して取り込み保持するデータフリップフ
ロップ(以下、DFF4と称す)と、DFF4の出力反
転Qをt時間遅延させるインバータ5,9と遅延した信
号反転QDと反転QによりPチャネル型絶縁ゲート電界
効果トランジスタ(以下、P型MOSトランジスタと称
す)P9とNチャネル型絶縁ゲート電界効果トランジス
タ(以下、N型MOSトランジスタと称す)N9が同時
に導通しないようにするNANDゲート101,NOR
ゲート102とからなる3ステートバッファ10と、出
力端子8とを有している。
示すように、データ信号入力端子2から入力する入力デ
ータDIをクロック信号入力端子から入力するクロック
信号CKに同期して取り込み保持するデータフリップフ
ロップ(以下、DFF4と称す)と、DFF4の出力反
転Qをt時間遅延させるインバータ5,9と遅延した信
号反転QDと反転QによりPチャネル型絶縁ゲート電界
効果トランジスタ(以下、P型MOSトランジスタと称
す)P9とNチャネル型絶縁ゲート電界効果トランジス
タ(以下、N型MOSトランジスタと称す)N9が同時
に導通しないようにするNANDゲート101,NOR
ゲート102とからなる3ステートバッファ10と、出
力端子8とを有している。
【0003】次に動作について説明する。図5は図4に
おける出力バッファ回路1Cの動作を説明するための動
作波形図である。
おける出力バッファ回路1Cの動作を説明するための動
作波形図である。
【0004】図5によればクロック信号CKとデータ入
力DIが出力バッファ回路1Cのデータ信号入力端子
2,クロック信号入力端子3にそれぞれ入力されるとD
FF4により反転Qの波形が出力される。反転QDは反
転Qをインバータでt時間だけ遅延させたものである。
反転Qと反転QDはNANDゲート101、NORゲー
ト102にそれぞれ入力され、その出力信号QA,QO
が得られる。
力DIが出力バッファ回路1Cのデータ信号入力端子
2,クロック信号入力端子3にそれぞれ入力されるとD
FF4により反転Qの波形が出力される。反転QDは反
転Qをインバータでt時間だけ遅延させたものである。
反転Qと反転QDはNANDゲート101、NORゲー
ト102にそれぞれ入力され、その出力信号QA,QO
が得られる。
【0005】信号QAの変化位置と信号QOの変化位置
はt時間の間隔をもっており、信号QAはP型MOSト
ランジスタP9へ、信号QOはN型MOSトランジスタ
N9へ入力することにより信号QA,QOがt時間ずれ
ているため、トランジスタP9,N9が同時にONする
ことがなく貫通電流を長さずにデータDIが出力信号D
Oとして出力端子8から出力される。
はt時間の間隔をもっており、信号QAはP型MOSト
ランジスタP9へ、信号QOはN型MOSトランジスタ
N9へ入力することにより信号QA,QOがt時間ずれ
ているため、トランジスタP9,N9が同時にONする
ことがなく貫通電流を長さずにデータDIが出力信号D
Oとして出力端子8から出力される。
【0006】
【発明が解決しようとする課題】この従来の出力バッフ
ァ回路では、出力トランジスタのP型MOSトランジス
タとN型MOSトランジスタの入力信号をそれぞれディ
レイさせることにより両方のトランジスタが同時に導通
しないようにしているため、出力までの遅延時間が長い
という問題点があった。
ァ回路では、出力トランジスタのP型MOSトランジス
タとN型MOSトランジスタの入力信号をそれぞれディ
レイさせることにより両方のトランジスタが同時に導通
しないようにしているため、出力までの遅延時間が長い
という問題点があった。
【0007】本発明の目的は、上述の欠点を除去するこ
とにより、CMOS構造による出力バッファ回路に、3
ステートバッファを用いることにより、高速動作をする
とともに貫通電流を低減することにある。
とにより、CMOS構造による出力バッファ回路に、3
ステートバッファを用いることにより、高速動作をする
とともに貫通電流を低減することにある。
【0008】
【課題を解決するための手段】本発明の特徴は、クロッ
ク信号の立ち上りに同期して入力データを読み込み保持
するデータフリップフロップと、前記データフリップフ
ロップの出力データを駆動して出力端子に出力するバッ
ファと、前記クロック信号が高レベルのときに出力電位
の状態が高レベルまたは低レベルとなり、前記クロック
信号が低レベルのときに前記出力電位の状態がハイイン
ピーダンスになる第1の3ステートバッファとを有し、
前記データフリップフロップの出力端と前記出力端子と
の間に前記第1の3ステートバッファと前記バッファと
を並列接続して構成することにある。
ク信号の立ち上りに同期して入力データを読み込み保持
するデータフリップフロップと、前記データフリップフ
ロップの出力データを駆動して出力端子に出力するバッ
ファと、前記クロック信号が高レベルのときに出力電位
の状態が高レベルまたは低レベルとなり、前記クロック
信号が低レベルのときに前記出力電位の状態がハイイン
ピーダンスになる第1の3ステートバッファとを有し、
前記データフリップフロップの出力端と前記出力端子と
の間に前記第1の3ステートバッファと前記バッファと
を並列接続して構成することにある。
【0009】本発明の他の特徴は、クロック信号の立ち
上りに同期して入力データを読み込み保持するデータフ
リップフロップと、前記クロック信号が高レベルのとき
に出力電位の状態が高レベレまたは低レベルとなり、前
記クロック信号が低レベルのときに前記出力電位の状態
がハイインピーダンスになる第1の3ステートバッファ
と、前記クロック信号が低レベルのときに出力電位の状
態が高レベルまたは低レベルとなり、前記クロック信号
が高レベルのときに前記出力電位の状態がハイインピー
ダンスになる第2の3ステートバッファとを有し、前記
データフリップフロップの出力端と出力端子との間に前
記第1の3ステートバッファと前記第2の3ステートバ
ッファとを並列接続して構成することにある。
上りに同期して入力データを読み込み保持するデータフ
リップフロップと、前記クロック信号が高レベルのとき
に出力電位の状態が高レベレまたは低レベルとなり、前
記クロック信号が低レベルのときに前記出力電位の状態
がハイインピーダンスになる第1の3ステートバッファ
と、前記クロック信号が低レベルのときに出力電位の状
態が高レベルまたは低レベルとなり、前記クロック信号
が高レベルのときに前記出力電位の状態がハイインピー
ダンスになる第2の3ステートバッファとを有し、前記
データフリップフロップの出力端と出力端子との間に前
記第1の3ステートバッファと前記第2の3ステートバ
ッファとを並列接続して構成することにある。
【0010】本発明の更に他の特徴は、クロック信号の
立ち下りに同期して入力データを読み込み保持するデー
タフリップフロップと、前記データフリップフロップの
出力データを駆動して出力端子に出力するバッファと、
前記クロック信号が低レベルのときに出力電位の状態が
高レベルまたは低レベルとなり、前記クロック信号が高
レベルのときに前記出力電位の状態がハイインピーダン
スになる第1の3ステートバッファとを有し、前記デー
タフリップフロップの出力端と前記出力端子との間に前
記第1の3ステートバッファと前記バッファとを並列接
続して構成することにある。
立ち下りに同期して入力データを読み込み保持するデー
タフリップフロップと、前記データフリップフロップの
出力データを駆動して出力端子に出力するバッファと、
前記クロック信号が低レベルのときに出力電位の状態が
高レベルまたは低レベルとなり、前記クロック信号が高
レベルのときに前記出力電位の状態がハイインピーダン
スになる第1の3ステートバッファとを有し、前記デー
タフリップフロップの出力端と前記出力端子との間に前
記第1の3ステートバッファと前記バッファとを並列接
続して構成することにある。
【0011】本発明の更にまた他の特徴は、クロック信
号の立ち下りに同期して入力データを読み込み保持する
データフリップフロップと、前記クロック信号が低レベ
ルのときに出力電位の状態が高レベルまたは低レベルと
なり、前記クロック信号が高レベルのときに前記出力電
位の状態がハイインピーダンスになる第1の3ステート
バッファと、前記クロック信号が高レベルのときに出力
電位の状態が高レベルまたは低レベルとなり、前記クロ
ック信号が低レベルのときに前記出力電位の状態がハイ
インピーダンスになる第2の3ステートバッファとを有
し、前記データフリップフロップの出力端と出力端子と
の間に前記第1の3ステートバッファと前記第2の3ス
テートバッファとを並列接続して構成することにある。
号の立ち下りに同期して入力データを読み込み保持する
データフリップフロップと、前記クロック信号が低レベ
ルのときに出力電位の状態が高レベルまたは低レベルと
なり、前記クロック信号が高レベルのときに前記出力電
位の状態がハイインピーダンスになる第1の3ステート
バッファと、前記クロック信号が高レベルのときに出力
電位の状態が高レベルまたは低レベルとなり、前記クロ
ック信号が低レベルのときに前記出力電位の状態がハイ
インピーダンスになる第2の3ステートバッファとを有
し、前記データフリップフロップの出力端と出力端子と
の間に前記第1の3ステートバッファと前記第2の3ス
テートバッファとを並列接続して構成することにある。
【0012】また、前記第1,前記第2および前記第3
の各3ステートバッファは、電源電位と接地電位間に第
1のP型MOSトランジスタと第1のN型MOSトラン
ジスタと第2のN型MOSトランジスタとを直列接属
し、前記第1のP型MOSトランジスタと前記第2のN
型MOSトランジスタの各ゲートを接続して第1のクロ
ック入力端とし、前記電源電位と前記接地電位間に第2
のP型MOSトランジスタと第3のP型MOSトランジ
スタと第3のN型MOSトランジスタとを直列接属し、
前記第2のP型MOSトランジスタと前記第3のN型M
OSトランジスタの各ゲートを接続して第2のクロック
入力端とし、前記第1のN型MOSトランジスタと前記
第3のP型MOSトランジスタの各ゲートを接続してデ
ータ入力端とし、前記第1のP型MOSトランジスタと
前記第1のN型MOSトランジスタの各ドレインはソー
スが前記電源電位に接続された第4のP型MOSトラン
ジスタのゲートと接続し、前記第3のP型MOSトラン
ジスタと前記第3のN型MOSトランジスタの各ドレイ
ンはソースが前記接地電位に接続された第4のN型MO
Sトランジスタのゲートと接続し、前記第4のP型MO
Sトランジスタと前記第4のN型MOSトランジスタの
各ドレインを接続して出力端とし、前記データ入力端に
は前記データフリップフロップの出力信号を、前記第1
のクロック入力端には前記クロックの正転信号または反
転信号を、前記第2のクロック入力端には前記反転信号
または前記正転信号をそれぞれ入力して構成することが
できる。
の各3ステートバッファは、電源電位と接地電位間に第
1のP型MOSトランジスタと第1のN型MOSトラン
ジスタと第2のN型MOSトランジスタとを直列接属
し、前記第1のP型MOSトランジスタと前記第2のN
型MOSトランジスタの各ゲートを接続して第1のクロ
ック入力端とし、前記電源電位と前記接地電位間に第2
のP型MOSトランジスタと第3のP型MOSトランジ
スタと第3のN型MOSトランジスタとを直列接属し、
前記第2のP型MOSトランジスタと前記第3のN型M
OSトランジスタの各ゲートを接続して第2のクロック
入力端とし、前記第1のN型MOSトランジスタと前記
第3のP型MOSトランジスタの各ゲートを接続してデ
ータ入力端とし、前記第1のP型MOSトランジスタと
前記第1のN型MOSトランジスタの各ドレインはソー
スが前記電源電位に接続された第4のP型MOSトラン
ジスタのゲートと接続し、前記第3のP型MOSトラン
ジスタと前記第3のN型MOSトランジスタの各ドレイ
ンはソースが前記接地電位に接続された第4のN型MO
Sトランジスタのゲートと接続し、前記第4のP型MO
Sトランジスタと前記第4のN型MOSトランジスタの
各ドレインを接続して出力端とし、前記データ入力端に
は前記データフリップフロップの出力信号を、前記第1
のクロック入力端には前記クロックの正転信号または反
転信号を、前記第2のクロック入力端には前記反転信号
または前記正転信号をそれぞれ入力して構成することが
できる。
【0013】
【実施例】次に、本発明の第1の実施例について図面を
参照して説明する。
参照して説明する。
【0014】図1は本発明の出力バッファ回路の第1の
実施例を示す回路図である。
実施例を示す回路図である。
【0015】本実施例の出力バッファ回路1aは、図1
に示すように、クロック信号CKの立ち上りに同期して
入力データDIを読み込み保持するDFF4と、DFF
4の出力データを駆動して出力端子8に出力するバッフ
ァ7と、クロック信号CKが高レベルのときに出力端B
OHの出力電位の状態が高レベルまたは低レベルとな
り、クロック信号CKが低レベルのときに出力端BOH
の出力電位の状態がハイインピーダンスになる(第1
の)3ステートバッファ6aとを有する。
に示すように、クロック信号CKの立ち上りに同期して
入力データDIを読み込み保持するDFF4と、DFF
4の出力データを駆動して出力端子8に出力するバッフ
ァ7と、クロック信号CKが高レベルのときに出力端B
OHの出力電位の状態が高レベルまたは低レベルとな
り、クロック信号CKが低レベルのときに出力端BOH
の出力電位の状態がハイインピーダンスになる(第1
の)3ステートバッファ6aとを有する。
【0016】3ステートバッファ6aはデータ入力端B
I1,クロック入力端C1,反転C1,出力端BOHを
備え、バッファ7は入力端VI,出力端VOを備えてお
り、DFF4の出力端Qと出力端子8との間に3ステー
トバッファ6aとバッファ7とを並列接続する。
I1,クロック入力端C1,反転C1,出力端BOHを
備え、バッファ7は入力端VI,出力端VOを備えてお
り、DFF4の出力端Qと出力端子8との間に3ステー
トバッファ6aとバッファ7とを並列接続する。
【0017】このとき、DFF4の出力端Qはデータ入
力端BI1に接続され、出力端反転Qはバッファ7の入
力端VIに接続され、クロック信号入力端子3はDFF
4のクロック端CKと3ステートバッファのクロック入
力端C1に接続され、クロック信号を反転するインバー
タ5の出力端はクロック入力端反転C1に接続され、バ
ッファ7の出力端VOと3ステートバッファの出力端B
OHは出力端子8に接続される。
力端BI1に接続され、出力端反転Qはバッファ7の入
力端VIに接続され、クロック信号入力端子3はDFF
4のクロック端CKと3ステートバッファのクロック入
力端C1に接続され、クロック信号を反転するインバー
タ5の出力端はクロック入力端反転C1に接続され、バ
ッファ7の出力端VOと3ステートバッファの出力端B
OHは出力端子8に接続される。
【0018】さらに、3ステートバッファ6aは、電源
電位(VDD)と接地電位間に(第1の)P型MOSトラ
ンジスタP1と(第1の)N型MOSトランジスタN1
と(第2の)N型MOSトランジスタN2とを直列接属
し、P型MOSトランジスタP1とN型MOSトランジ
スタN2の各ゲートを接続して(第1の)クロック入力
端C1とする。
電位(VDD)と接地電位間に(第1の)P型MOSトラ
ンジスタP1と(第1の)N型MOSトランジスタN1
と(第2の)N型MOSトランジスタN2とを直列接属
し、P型MOSトランジスタP1とN型MOSトランジ
スタN2の各ゲートを接続して(第1の)クロック入力
端C1とする。
【0019】また、電源電位と接地電位間に(第2の)
P型MOSトランジスタP2と(第3の)P型MOSト
ランジスタP3と(第3の)N型MOSトランジスタN
3とを直列接属し、P型MOSトランジスタP2とN型
MOSトランジスタN3の各ゲートを接続して(第2
の)クロック入力端反転C1とする。
P型MOSトランジスタP2と(第3の)P型MOSト
ランジスタP3と(第3の)N型MOSトランジスタN
3とを直列接属し、P型MOSトランジスタP2とN型
MOSトランジスタN3の各ゲートを接続して(第2
の)クロック入力端反転C1とする。
【0020】N型MOSトランジスタN1とP型MOS
トランジスタP3の各ゲートを接続してデータ入力端B
I1とする。
トランジスタP3の各ゲートを接続してデータ入力端B
I1とする。
【0021】P型MOSトランジスタP1とN型MOS
トランジスタN1の各ドレインは共通接続され(接続点
BP1)ソースが電源電位に接続された(第4の)P型
MOSトランジスタP4のゲートと接続し、P型MOS
トランジスタP3とN型MOSトランジスタN3の各ド
レインは共通接続され(接続点BN1)ソースが接地電
位に接続された(第4の)N型MOSトランジスタN4
のゲートと接続する。
トランジスタN1の各ドレインは共通接続され(接続点
BP1)ソースが電源電位に接続された(第4の)P型
MOSトランジスタP4のゲートと接続し、P型MOS
トランジスタP3とN型MOSトランジスタN3の各ド
レインは共通接続され(接続点BN1)ソースが接地電
位に接続された(第4の)N型MOSトランジスタN4
のゲートと接続する。
【0022】P型MOSトランジスタP4とN型MOS
トランジスタN4の各ドレインを接続して出力端BOH
とする。そして、データ入力端BI1にはDFF4の出
力端Qの出力信号を、クロック入力端C1にはクロック
CKの正転信号または反転信号を、クロック入力端反転
C1には反転信号または正転信号をそれぞれ入力して構
成する。
トランジスタN4の各ドレインを接続して出力端BOH
とする。そして、データ入力端BI1にはDFF4の出
力端Qの出力信号を、クロック入力端C1にはクロック
CKの正転信号または反転信号を、クロック入力端反転
C1には反転信号または正転信号をそれぞれ入力して構
成する。
【0023】次に、本実施例の動作について説明する。
【0024】図3は図1における回路の動作を説明する
ための動作波形図である。
ための動作波形図である。
【0025】図3に示すクロック信号CK,データ入力
DIが回路に入力されるとDFF4により、その出力端
Qから正転出力信号Qと出力端反転Qから出力信号反転
Qが得られる。
DIが回路に入力されるとDFF4により、その出力端
Qから正転出力信号Qと出力端反転Qから出力信号反転
Qが得られる。
【0026】バッファ7の入力端VIは反転Qに接続さ
れており、図1に示す出力端VOからその図3に示す出
力信号VOが得られる。3ステートバッファ6aのデー
タ入力端BI1,クロック入力C1,反転C1は、それ
ぞれDFF4の出力信号CK,反転CKが入力される。
れており、図1に示す出力端VOからその図3に示す出
力信号VOが得られる。3ステートバッファ6aのデー
タ入力端BI1,クロック入力C1,反転C1は、それ
ぞれDFF4の出力信号CK,反転CKが入力される。
【0027】クロック信号CKが低レベルのときクロッ
ク入力端C1は低レベル、クロック入力端反転C1は高
レベルとなり、P型MOSトランジスタP1,N型MO
SトランジスタN3が導通し、N型MOSトランジスタ
N2,P型MOSトランジスタP2が非導通になり、入
力端BP1が高レベル、入力端BN1が低レベルとなる
ため、3ステートバッファ6aの出力端BOHはハイイ
ンピーダンス状態Zになる。
ク入力端C1は低レベル、クロック入力端反転C1は高
レベルとなり、P型MOSトランジスタP1,N型MO
SトランジスタN3が導通し、N型MOSトランジスタ
N2,P型MOSトランジスタP2が非導通になり、入
力端BP1が高レベル、入力端BN1が低レベルとなる
ため、3ステートバッファ6aの出力端BOHはハイイ
ンピーダンス状態Zになる。
【0028】クロック信号CKが高レベルのとき、入力
端C1は高レベル、入力端反転C1は低レベルとなり、
P型MOSトランジスタP1,N型MOSトランジスタ
N3が非導通となり、N型MOSトランジスタN2、P
型MOSトランジスタP2が導通する。
端C1は高レベル、入力端反転C1は低レベルとなり、
P型MOSトランジスタP1,N型MOSトランジスタ
N3が非導通となり、N型MOSトランジスタN2、P
型MOSトランジスタP2が導通する。
【0029】このとき、DFF4の出力端Qの出力信号
が高レベルであれば、データ入力端BI1は高レベルと
なり、N型MOSトランジスタN1が導通、P型MOS
トランジタP3が非導通となる。そして接続点BP1は
低レベル、接続点BN1はクロック信号CKが低レベル
のときの電位である低レベルを保持するため、P型MO
SトランジスタP4のみが導通し、出力端BOHの電位
は高レベルになる。
が高レベルであれば、データ入力端BI1は高レベルと
なり、N型MOSトランジスタN1が導通、P型MOS
トランジタP3が非導通となる。そして接続点BP1は
低レベル、接続点BN1はクロック信号CKが低レベル
のときの電位である低レベルを保持するため、P型MO
SトランジスタP4のみが導通し、出力端BOHの電位
は高レベルになる。
【0030】DFF4の出力端Qの出力信号が低レベル
であれば、データ入力端BI1の電位は低レベルにな
り、N型MOSトランジスタN1が非導通、P型MOS
トランジスタP3が導通状態となる。
であれば、データ入力端BI1の電位は低レベルにな
り、N型MOSトランジスタN1が非導通、P型MOS
トランジスタP3が導通状態となる。
【0031】そして接続点BP1はクロック信号CKが
低レベルのときの電位である高レベルを保持し、接続点
BN1は高レベルになるため、N型MOSトランジスタ
N4のみが導通し、出力端BOHの電位は低レベルにな
る。
低レベルのときの電位である高レベルを保持し、接続点
BN1は高レベルになるため、N型MOSトランジスタ
N4のみが導通し、出力端BOHの電位は低レベルにな
る。
【0032】よって、出力端BOHの電位は、図3に示
すようになりクロック信号入力端C1の電位が高レベ
ル、クロック信号入力端反転Cのクロックレベルが低レ
ベルのときのみ動作する。
すようになりクロック信号入力端C1の電位が高レベ
ル、クロック信号入力端反転Cのクロックレベルが低レ
ベルのときのみ動作する。
【0033】出力バッファ回路1の出力端子8には、3
ステートバッファ6aの出力端BOHとバッファ7の出
力端VOとが共通接続されているため、その出力信号D
O1は図3に示す出力波形になる。
ステートバッファ6aの出力端BOHとバッファ7の出
力端VOとが共通接続されているため、その出力信号D
O1は図3に示す出力波形になる。
【0034】以上の結果により、第1の実施例はバッフ
ァ7と3ステートバッファ6aとを並列接続することに
よって、3ステートバッファ6aのP型MOSトランジ
スタP4とN型MOSトランジスタN4との間に貫通電
流が流れないように、出力データの変化前はP型MOS
トランジスタP4,N型MOSトランジスタN4を非導
通状態にする。従って、出力データが変化するときの駆
動能力を保持しながら貫通電流を減少させる効果があ
る。
ァ7と3ステートバッファ6aとを並列接続することに
よって、3ステートバッファ6aのP型MOSトランジ
スタP4とN型MOSトランジスタN4との間に貫通電
流が流れないように、出力データの変化前はP型MOS
トランジスタP4,N型MOSトランジスタN4を非導
通状態にする。従って、出力データが変化するときの駆
動能力を保持しながら貫通電流を減少させる効果があ
る。
【0035】次に、本発明の第2の実施例について図面
を参照して説明する。
を参照して説明する。
【0036】図2は本発明の出力バッファ回路の第2の
実施例を示す回路図である。
実施例を示す回路図である。
【0037】本実施例の出力バッファ回路1bは、図2
に示すように、クロック信号CKの立ち上りに同期して
入力データDIを読み込み保持するDFF4と、クロッ
ク信号CKが高レベルのときに出力電位の状態が高レベ
ルまたは低レベルとなり、クロック信号が低レベルのと
きに出力電位の状態がハイインピーダンスになる3ステ
ートバッファ6aと、クロック信号CKが低レベルのと
きに出力電位の状態が高レベルまたは低レベルとなり、
クロック信号CKが高レベルのときに出力電位の状態が
ハイインピーダンスになる3ステートバッファ6bとを
有する。
に示すように、クロック信号CKの立ち上りに同期して
入力データDIを読み込み保持するDFF4と、クロッ
ク信号CKが高レベルのときに出力電位の状態が高レベ
ルまたは低レベルとなり、クロック信号が低レベルのと
きに出力電位の状態がハイインピーダンスになる3ステ
ートバッファ6aと、クロック信号CKが低レベルのと
きに出力電位の状態が高レベルまたは低レベルとなり、
クロック信号CKが高レベルのときに出力電位の状態が
ハイインピーダンスになる3ステートバッファ6bとを
有する。
【0038】3ステートバッファ6aはデータ入力端B
I1,クロック入力端C1,反転C1,出力端BOHを
備え、3ステートバッファ6bはデータ入力端BI2,
クロック入力端C2,反転C2,出力端BOLを備えて
おり、DFF4の出力端Qと出力端子DOとの間に3ス
テートバッファ6aと3ステートバッファ6bとを並列
接続する。
I1,クロック入力端C1,反転C1,出力端BOHを
備え、3ステートバッファ6bはデータ入力端BI2,
クロック入力端C2,反転C2,出力端BOLを備えて
おり、DFF4の出力端Qと出力端子DOとの間に3ス
テートバッファ6aと3ステートバッファ6bとを並列
接続する。
【0039】このとき、DFF4の出力端Qはデータ入
力端BI1とデータ入力端BI2に接続され、クロック
信号入力端子3はDFF4のクロック端CKと3ステー
トバッファのクロック入力端C1,C2に接続され、ク
ロック信号を反転するインバータ5の出力端はクロック
入力端反転C1,反転C2に接続され、出力端BOHと
出力端BOLは出力端子8に共通接続される。
力端BI1とデータ入力端BI2に接続され、クロック
信号入力端子3はDFF4のクロック端CKと3ステー
トバッファのクロック入力端C1,C2に接続され、ク
ロック信号を反転するインバータ5の出力端はクロック
入力端反転C1,反転C2に接続され、出力端BOHと
出力端BOLは出力端子8に共通接続される。
【0040】なお、3ステートバッファ6bの内部構成
は第1の実施例で説明した3ステートバッファ6aと同
様であるので省略する。
は第1の実施例で説明した3ステートバッファ6aと同
様であるので省略する。
【0041】次に第2の実施例の動作について説明す
る。
る。
【0042】図2は、図1のバッファ7の部分を3ステ
ートバッファ6bに置き換え、データの保持時のみ動作
するようにクロック入力端C2,反転入力端C2に反転
クロック信号CK2,クロック信号CK2を入力してい
る。3ステートバッファ10は3ステートバッファ6a
と比較するとクロック入力が逆に接続されているため、
クロック信号CKが高レベルの時出力端BOLの電位が
ハイインピーダンスとなり図3に示すような波形とな
る。3ステートバッファ6a,6bは並列に接続されて
いるため、この出力バッファ回路1bの出力は出力波形
DO2のようになる。この第2の実施例は、第1の実施
例のバッファ7において出力信号が変化するとき、P型
MOSトランジスタP5とN型MOSトランジスタN5
の間に流れていた貫通電流を無くすことができる。
ートバッファ6bに置き換え、データの保持時のみ動作
するようにクロック入力端C2,反転入力端C2に反転
クロック信号CK2,クロック信号CK2を入力してい
る。3ステートバッファ10は3ステートバッファ6a
と比較するとクロック入力が逆に接続されているため、
クロック信号CKが高レベルの時出力端BOLの電位が
ハイインピーダンスとなり図3に示すような波形とな
る。3ステートバッファ6a,6bは並列に接続されて
いるため、この出力バッファ回路1bの出力は出力波形
DO2のようになる。この第2の実施例は、第1の実施
例のバッファ7において出力信号が変化するとき、P型
MOSトランジスタP5とN型MOSトランジスタN5
の間に流れていた貫通電流を無くすことができる。
【0043】
【発明の効果】以上説明したように本発明の出力バッフ
ァ回路は、クロック信号によりデータを取込み保持する
データフリップフロップの出力信号を出力するバッファ
回路と3ステートバッファ回路を並列に接続することに
より、3ステートバッファ回路はデータの変化時に動作
し、保持時にハイインピーダンスとなる。
ァ回路は、クロック信号によりデータを取込み保持する
データフリップフロップの出力信号を出力するバッファ
回路と3ステートバッファ回路を並列に接続することに
より、3ステートバッファ回路はデータの変化時に動作
し、保持時にハイインピーダンスとなる。
【0044】また、データフリップフロップの出力信号
を出力端子に出力する2個の3ステートバッファ回路を
それぞれ並列に接続することにより、一方の3ステート
バッファ回路はデータの変化時に動作し、保持時にハイ
インピーダンスとなり、他方の3ステートバッファ回路
はデータの保持時に動作し、データの変化時にハイイン
ピーダンスとなるように構成する。従って、3ステート
バッファの出力トランジスタであるP型MOSトランジ
スタ,N型MOSトランジスタ間に貫通電流が流れない
ため消費電流が低減でき、かつ大きなサイズのトランジ
スタを用いることにより遅延時間の短い高速動作が可能
であるという効果を有する。
を出力端子に出力する2個の3ステートバッファ回路を
それぞれ並列に接続することにより、一方の3ステート
バッファ回路はデータの変化時に動作し、保持時にハイ
インピーダンスとなり、他方の3ステートバッファ回路
はデータの保持時に動作し、データの変化時にハイイン
ピーダンスとなるように構成する。従って、3ステート
バッファの出力トランジスタであるP型MOSトランジ
スタ,N型MOSトランジスタ間に貫通電流が流れない
ため消費電流が低減でき、かつ大きなサイズのトランジ
スタを用いることにより遅延時間の短い高速動作が可能
であるという効果を有する。
【図1】第1の実施例を示す出力バッファ回路の回路図
である。
である。
【図2】第2の実施例を示す出力バッファ回路の回路図
である。
である。
【図3】第1及び第2の各実施例を説明するための動作
波形図である。
波形図である。
【図4】従来の出力バッファ回路の回路図である。
【図5】従来の出力バッファ回路を説明するための動作
波形図である。
波形図である。
1a,1b 出力バッファ回路 2 データ信号入力端子 3 クロック信号入力端子 4 データフリップフロップ 5 インバータ 22,24,31,32,37,38 N型MOSト
ランジスタ 6a,6b,10 3ステートバッファ 7 バッファ 8 出力端子 P1〜P5 P型MOSトランジスタ N1〜N5 N型MOSトランジスタ C1,反転C1,C2,反転C2 クロック信号入力
端 BI1,BI2 データ信号入力端 DI 入力データ CK,反転CK クロック信号 BOH,BOL 出力端 VI バッファ7の入力端 VO バッファ7の出力端
ランジスタ 6a,6b,10 3ステートバッファ 7 バッファ 8 出力端子 P1〜P5 P型MOSトランジスタ N1〜N5 N型MOSトランジスタ C1,反転C1,C2,反転C2 クロック信号入力
端 BI1,BI2 データ信号入力端 DI 入力データ CK,反転CK クロック信号 BOH,BOL 出力端 VI バッファ7の入力端 VO バッファ7の出力端
Claims (5)
- 【請求項1】 クロック信号の立ち上りに同期して入力
データを読み込み保持するデータフリップフロップと、
前記データフリップフロップの出力データを駆動して出
力端子に出力するバッファと、前記クロック信号が高レ
ベルのときに出力電位の状態が高レベルまたは低レベル
となり、前記クロック信号が低レベルのときに前記出力
電位の状態がハイインピーダンスになる第1の3ステー
トバッファとを有し、前記データフリップフロップの出
力端と前記出力端子との間に前記第1の3ステートバッ
ファと前記バッファとを並列接続して構成することを特
徴とした出力バッファ回路。 - 【請求項2】 クロック信号の立ち上りに同期して入力
データを読み込み保持するデータフリップフロップと、
前記クロック信号が高レベルのときに出力電位の状態が
高レベルまたは低レベルとなり、前記クロック信号が低
レベルのときに前記出力電位の状態がハイインピーダン
スになる第1の3ステートバッファと、前記クロック信
号が低レベルのときに出力電位の状態が高レベルまたは
低レベルとなり、前記クロック信号が高レベルのときに
前記出力電位の状態がハイインピーダンスになる第2の
3ステートバッファとを有し、前記データフリップフロ
ップの出力端と出力端子との間に前記第1の3ステート
バッファと前記第2の3ステートバッファとを並列接続
して構成することを特徴とした出力バッファ回路。 - 【請求項3】 クロック信号の立ち上りに同期して入力
データを読み込み保持するデータフリップフロップと、
前記データフリップフロップの出力データを駆動して出
力端子に出力するバッファと、前記クロック信号が低レ
ベルのときに出力電位の状態が高レベルまたは低レベル
となり、前記クロック信号が高レベルのときに前記出力
電位の状態がハイインピーダンスになる第1の3ステー
トバッファとを有し、前記データフリップフロップの出
力端と前記出力端子との間に前記第1の3ステートバッ
ファと前記バッファとを並列接続して構成することを特
徴とした出力バッファ回路。 - 【請求項4】 クロック信号の立ち下りに同期して入力
データを読み込み保持するデータフリップフロップと、
前記クロック信号が低レベルのときに出力電位の状態が
高レベルまたは低レベルとなり、前記クロック信号が高
レベルのときに前記出力電位の状態がハイインピーダン
スになる第1の3ステートバッファと、前記クロック信
号が高レベルのときに出力電位の状態が高レベルまたは
低レベルとなり、前記クロック信号が低レベルのときに
前記出力電位の状態がハイインピーダンスになる第2の
3ステートバッファとを有し、前記データフリップフロ
ップの出力端と出力端子との間に前記第1の3ステート
バッファと前記第2の3ステートバッファとを並列接続
して構成することを特徴とした出力バッファ回路。 - 【請求項5】 前記第1,前記第2および前記第3の各
3ステートバッファは、電源電位と接地電位間に第1の
Pチャネル型絶縁ゲート電界効果トランジスタと第1の
Nチャネル型絶縁ゲート電界効果トランジスタと第2の
Nチャネル型絶縁ゲート電界効果トランジスタとを直列
接属し、前記第1のPチャネル型絶縁ゲート電界効果ト
ランジスタと前記第2のNチャネル型絶縁ゲート電界効
果トランジスタの各ゲートを接続して第1のクロック入
力端とし、前記電源電位と前記接地電位間に第2のPチ
ャネル型絶縁ゲート電界効果トランジスタと第3のPチ
ャネル型絶縁ゲート電界効果トランジスタと第3のNチ
ャネル型絶縁ゲート電界効果トランジスタとを直列接属
し、前記第2のPチャネル型絶縁ゲート電界効果トラン
ジスタと前記第3のNチャネル型絶縁ゲート電界効果ト
ランジスタの各ゲートを接続して第2のクロック入力端
とし、前記第1のNチャネル型絶縁ゲート電界効果トラ
ンジスタと前記第3のPチャネル型絶縁ゲート電界効果
トランジスタの各ゲートを接続してデータ入力端とし、
前記第1のPチャネル型絶縁ゲート電界効果トランジス
タと前記第1のNチャネル型絶縁ゲート電界効果トラン
ジスタの各ドレインはソースが前記電源電位に接続され
た第4のPチャネル型絶縁ゲート電界効果トランジスタ
のゲートと接続し、前記第3のPチャネル型絶縁ゲート
電界効果トランジスタと前記第3のNチャネル型絶縁ゲ
ート電界効果トランジスタの各ドレインはソースが前記
接地電位に接続された第4のNチャネル型絶縁ゲート電
界効果トランジスタのゲートと接続し、前記第4のPチ
ャネル型絶縁ゲート電界効果トランジスタと前記第4の
Nチャネル型絶縁ゲート電界効果トランジスタの各ドレ
インを接続して出力端とし、前記データ入力端には前記
データフリップフロップの出力信号を、前記第1のクロ
ック入力端には前記クロックの正転信号または反転信号
を、前記第2のクロック入力端には前記反転信号または
前記正転信号をそれぞれ入力して構成したことを特徴と
する請求項1,請求項2,請求項3または請求項4に記
載の出力バッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4270074A JP2935318B2 (ja) | 1992-10-08 | 1992-10-08 | 出力バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4270074A JP2935318B2 (ja) | 1992-10-08 | 1992-10-08 | 出力バッファ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06120803A JPH06120803A (ja) | 1994-04-28 |
JP2935318B2 true JP2935318B2 (ja) | 1999-08-16 |
Family
ID=17481166
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4270074A Expired - Lifetime JP2935318B2 (ja) | 1992-10-08 | 1992-10-08 | 出力バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2935318B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100397464C (zh) * | 2003-11-03 | 2008-06-25 | 联咏科技股份有限公司 | 电压电平转换器 |
JP6705592B2 (ja) | 2016-06-20 | 2020-06-03 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-10-08 JP JP4270074A patent/JP2935318B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH06120803A (ja) | 1994-04-28 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990506 |