JP2932855B2 - 多重入出力メモリ - Google Patents
多重入出力メモリInfo
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- JP2932855B2 JP2932855B2 JP4239479A JP23947992A JP2932855B2 JP 2932855 B2 JP2932855 B2 JP 2932855B2 JP 4239479 A JP4239479 A JP 4239479A JP 23947992 A JP23947992 A JP 23947992A JP 2932855 B2 JP2932855 B2 JP 2932855B2
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Description
【０００１】
【産業上の利用分野】本発明は多重入出力メモリに関
し、特に複数のデータを入出力するためのバスと接続さ
れ、これら複数のバスを介して主記憶部内へのデータの
書き込みおよび読み出しを行うことができる多重入出力
メモリに関する。
し、特に複数のデータを入出力するためのバスと接続さ
れ、これら複数のバスを介して主記憶部内へのデータの
書き込みおよび読み出しを行うことができる多重入出力
メモリに関する。
【０００２】
【従来の技術】従来のこのような複数のバスに接続され
一つの主記憶部を持つ多重入出力メモリは、先着順に、
これらバスに接続されている外部からのデータのリード
またはライト命令に従ったデータの書き込みあるいは読
み出しを一つずつ行うだけで、互いに異なるバスからの
データについてのリードまたはライト命令が競合したと
きには、その内の一つについてのデータの書き込みまた
は読み出しを行うのみで、先にアクセスを行っているバ
スに対する上述の動作が終了してから、次の命令に従っ
た書き込みまたは読み出しの動作を行う構成になってい
る。
一つの主記憶部を持つ多重入出力メモリは、先着順に、
これらバスに接続されている外部からのデータのリード
またはライト命令に従ったデータの書き込みあるいは読
み出しを一つずつ行うだけで、互いに異なるバスからの
データについてのリードまたはライト命令が競合したと
きには、その内の一つについてのデータの書き込みまた
は読み出しを行うのみで、先にアクセスを行っているバ
スに対する上述の動作が終了してから、次の命令に従っ
た書き込みまたは読み出しの動作を行う構成になってい
る。
【０００３】
【発明が解決しようとする課題】上述した従来の多重入
出力メモリでは、接続されているバスの数が増加するに
おのて主記憶部に対する読み出しあるいは書き込みの命
令が競合する頻度が増加し、１つのバスについての上述
の主記憶部に対するデータの読み出しおよび書き込みに
ついての平均アクセス時間が増加しデータの読み出しお
よび書き込みの効率が低下するという欠点を有してい
る。
出力メモリでは、接続されているバスの数が増加するに
おのて主記憶部に対する読み出しあるいは書き込みの命
令が競合する頻度が増加し、１つのバスについての上述
の主記憶部に対するデータの読み出しおよび書き込みに
ついての平均アクセス時間が増加しデータの読み出しお
よび書き込みの効率が低下するという欠点を有してい
る。
【０００４】本発明の目的は、互いに異なる複数のバス
を介して一つの主記憶部に対しそのアドレスの範囲が異
なるときには同時にデータの書き込みまたは読み出しの
アクセスを平行して行うことができる多重入出力メモリ
を提供することにある。
を介して一つの主記憶部に対しそのアドレスの範囲が異
なるときには同時にデータの書き込みまたは読み出しの
アクセスを平行して行うことができる多重入出力メモリ
を提供することにある。
【０００５】
【課題を解決するための手段】本発明の多重入出力メモ
リは、複数のデータバンクメモリで構成された主記憶部
と、複数のデータバスにそれぞれ１対１に接続され前記
データバスを介して加えられる書込データとアドレスを
含むコマンドとを分離して出力し前記主記憶部から読み
出されたデータを前記データバスへ出力する複数のメモ
リ・バスインタフェース部と、前記メモリ・バスインタ
フェース部に対し前記バスの接続側とは反対側に１対１
に接続されアドレスとコマンドとを受信するアドレス／
コマンド制御部と、前記メモリ・バスインタフェース部
に１対１に前記バスとは反対側に接続されるデータ入出
力部と、前記各メモリバンク別に１対１に接続され複数
の前記アドレス／コマンド制御部から出力されるコマン
ドとアドレスより一つずつ選択し前記接続されているメ
モリバンクに対するアドレスとコマンドを出力するメモ
リバンク制御部と、前記メモリバンクに１対１に接続さ
れ前記接続されているメモリバンクに対するライトデー
タの出力と前記データバンクからのリードデータを前記
データ入出力部に出力するメモリデータ入出力部とで構
成され、前記アドレス／コマンド制御部は前記メモリ・
バスインタフェース部よりアドレスとコマンドを受信す
ると該当するメモリバンクを前記複数のメモリバンクか
ら選択し選択したメモリバンクに接続されている前記メ
モリバンク制御部に対してアクセス要求信号を出力しか
つアドレスを保持すると共に送出し、該当する前記メモ
リバンク制御部より終了信号を受信するまでデータ保持
信号を同一のメモリ・バスインタフェース部に接続され
ている前記データ入力部に出力し前記終了信号を受信す
ると前記コマンドがライト命令であるときはデータ出力
信号を出力し前記コマンドがリード命令であるときに
は、該当するデータバンクからのリードデータを選択す
るリードデータ選択信号を出力し、前記データ入出力部
は前記データ保持信号を受信すると前記メモリ・バスイ
ンタフェース部より受信したライトデータを保持しデー
タ出力信号を受信すると保持しているデータを出力する
ライトデータラッチと前記リード選択信号を受信すると
該当するリードデータを選択してこのデータ入出力部に
接続されている前記メモリ・バスインタフェース部に出
力するリードデータセレクタとを備え、前記メモリバン
ク制御部は前記アクセス要求信号を受信すると先着順に
受付け該当するメモリバンクに書き込みまたは読み出し
が行われていないときまたは終了したとき前記アドレス
要求信号を出力した前記アドレス／コマンド制御部に対
して前記終了信号を出力すると共に該当するアドレス／
コマンド制御部からのアドレスとコマンドとを選択して
接続されている前記メモリバンクに対する書き込みまた
は読み出しのアクセスを行なうと共に前記選択したコマ
ンドがライト命令であるときには前記複数のデータ入出
力部の内で該当するデータ入出力部からのライトデータ
を選択するライトデータ選択信号を該当する前記メモリ
データ入出力部に出力し、前記メモリデータ入出力部は
該当するメモリバンクから読み出されたリードデータを
前記データ入力部に出力するリードデータバッファと前
記ライトデータ選択信号を受信すると前記複数のデータ
入出力部の出力するライトデータの内で前記ライトデー
タ選択信号により指定されたライトデータを選択して接
続された前記メモリバンクに出力するライトデータセレ
クタとを備えて構成されている。
リは、複数のデータバンクメモリで構成された主記憶部
と、複数のデータバスにそれぞれ１対１に接続され前記
データバスを介して加えられる書込データとアドレスを
含むコマンドとを分離して出力し前記主記憶部から読み
出されたデータを前記データバスへ出力する複数のメモ
リ・バスインタフェース部と、前記メモリ・バスインタ
フェース部に対し前記バスの接続側とは反対側に１対１
に接続されアドレスとコマンドとを受信するアドレス／
コマンド制御部と、前記メモリ・バスインタフェース部
に１対１に前記バスとは反対側に接続されるデータ入出
力部と、前記各メモリバンク別に１対１に接続され複数
の前記アドレス／コマンド制御部から出力されるコマン
ドとアドレスより一つずつ選択し前記接続されているメ
モリバンクに対するアドレスとコマンドを出力するメモ
リバンク制御部と、前記メモリバンクに１対１に接続さ
れ前記接続されているメモリバンクに対するライトデー
タの出力と前記データバンクからのリードデータを前記
データ入出力部に出力するメモリデータ入出力部とで構
成され、前記アドレス／コマンド制御部は前記メモリ・
バスインタフェース部よりアドレスとコマンドを受信す
ると該当するメモリバンクを前記複数のメモリバンクか
ら選択し選択したメモリバンクに接続されている前記メ
モリバンク制御部に対してアクセス要求信号を出力しか
つアドレスを保持すると共に送出し、該当する前記メモ
リバンク制御部より終了信号を受信するまでデータ保持
信号を同一のメモリ・バスインタフェース部に接続され
ている前記データ入力部に出力し前記終了信号を受信す
ると前記コマンドがライト命令であるときはデータ出力
信号を出力し前記コマンドがリード命令であるときに
は、該当するデータバンクからのリードデータを選択す
るリードデータ選択信号を出力し、前記データ入出力部
は前記データ保持信号を受信すると前記メモリ・バスイ
ンタフェース部より受信したライトデータを保持しデー
タ出力信号を受信すると保持しているデータを出力する
ライトデータラッチと前記リード選択信号を受信すると
該当するリードデータを選択してこのデータ入出力部に
接続されている前記メモリ・バスインタフェース部に出
力するリードデータセレクタとを備え、前記メモリバン
ク制御部は前記アクセス要求信号を受信すると先着順に
受付け該当するメモリバンクに書き込みまたは読み出し
が行われていないときまたは終了したとき前記アドレス
要求信号を出力した前記アドレス／コマンド制御部に対
して前記終了信号を出力すると共に該当するアドレス／
コマンド制御部からのアドレスとコマンドとを選択して
接続されている前記メモリバンクに対する書き込みまた
は読み出しのアクセスを行なうと共に前記選択したコマ
ンドがライト命令であるときには前記複数のデータ入出
力部の内で該当するデータ入出力部からのライトデータ
を選択するライトデータ選択信号を該当する前記メモリ
データ入出力部に出力し、前記メモリデータ入出力部は
該当するメモリバンクから読み出されたリードデータを
前記データ入力部に出力するリードデータバッファと前
記ライトデータ選択信号を受信すると前記複数のデータ
入出力部の出力するライトデータの内で前記ライトデー
タ選択信号により指定されたライトデータを選択して接
続された前記メモリバンクに出力するライトデータセレ
クタとを備えて構成されている。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の多重入出力メモリの一実施
例を示すブロック図であり、図２は図１に示されている
アドレス／コマンド制御部５Ａとデータ入出力部９Ａの
構成を示す詳細ブロック図であり、図３は図１中に示さ
れているメモリバンク制御部１２Ａとメモリデータ入出
力部１５Ａの構成を示す詳細ブロック図である。
例を示すブロック図であり、図２は図１に示されている
アドレス／コマンド制御部５Ａとデータ入出力部９Ａの
構成を示す詳細ブロック図であり、図３は図１中に示さ
れているメモリバンク制御部１２Ａとメモリデータ入出
力部１５Ａの構成を示す詳細ブロック図である。
【０００８】本実施例の多重入出力メモリは、図１に示
すように、Ｎ個のメモリバンク２Ａ〜２Ｎで構成されて
いる主記憶部２と、メモリバンク２Ａから２Ｎに１対１
にそれぞれ接続されている複数のメモリバンク制御部１
２Ａ〜１２Ｎと、メモリバンク２Ａ〜２Ｎにそれぞれ１
対１に接続されているメモリデータ入出力部１５Ａ〜１
５Ｎと、前述したメモリバンク制御部１２Ａ〜１２Ｎに
接続されているＭ個のアドレス／コマンド制御部５Ａ〜
５Ｍと、前述したメモリデータ入出力部１５Ａ〜１５Ｎ
に接続しているＭ個のデータ入出力部９Ａ〜９Ｍと、前
述したアドレス／コマンド制御部５Ａ〜５Ｍのそれぞれ
に一方が接続され他方がそれぞれバス４Ａ〜４Ｍに接続
されるＭ個のメモリ・バスインタフェース部３Ａ〜３Ｍ
とから構成されている。
すように、Ｎ個のメモリバンク２Ａ〜２Ｎで構成されて
いる主記憶部２と、メモリバンク２Ａから２Ｎに１対１
にそれぞれ接続されている複数のメモリバンク制御部１
２Ａ〜１２Ｎと、メモリバンク２Ａ〜２Ｎにそれぞれ１
対１に接続されているメモリデータ入出力部１５Ａ〜１
５Ｎと、前述したメモリバンク制御部１２Ａ〜１２Ｎに
接続されているＭ個のアドレス／コマンド制御部５Ａ〜
５Ｍと、前述したメモリデータ入出力部１５Ａ〜１５Ｎ
に接続しているＭ個のデータ入出力部９Ａ〜９Ｍと、前
述したアドレス／コマンド制御部５Ａ〜５Ｍのそれぞれ
に一方が接続され他方がそれぞれバス４Ａ〜４Ｍに接続
されるＭ個のメモリ・バスインタフェース部３Ａ〜３Ｍ
とから構成されている。
【０００９】なお、上述したデータ入出力部９Ａはメモ
リ・バスインタフェース部３Ａにも接続されており、同
様にデータ入出力部９Ｂはメモリ・バスインタフェース
部３Ｂに接続されている。以下同様にして、データ入出
力部９Ｍはメモリ・バスインタフェース部３Ｍにも接続
されている。
リ・バスインタフェース部３Ａにも接続されており、同
様にデータ入出力部９Ｂはメモリ・バスインタフェース
部３Ｂに接続されている。以下同様にして、データ入出
力部９Ｍはメモリ・バスインタフェース部３Ｍにも接続
されている。
【００１０】メモリバンク制御部１２Ａから１２Ｎはそ
れぞれ自己が接続されているメモリバンクがアクセス中
であるか否かを判断し対応するメモリデータ入出力部に
対して前述したライトデータ選択信号を出力する以外は
互いに同一の構成の物であり、メモリデータ入出力部１
５Ａから１５Ｎは互いに同一構成を成している。
れぞれ自己が接続されているメモリバンクがアクセス中
であるか否かを判断し対応するメモリデータ入出力部に
対して前述したライトデータ選択信号を出力する以外は
互いに同一の構成の物であり、メモリデータ入出力部１
５Ａから１５Ｎは互いに同一構成を成している。
【００１１】また、アドレス／コマンド制御部５Ｂ〜５
Ｍは何れもアドレス／コマンド制御部５Ａと同一の構成
であり、データ入出力部９Ｂ〜９Ｍは何れもデータ入出
力部９Ａと同一構成である。
Ｍは何れもアドレス／コマンド制御部５Ａと同一の構成
であり、データ入出力部９Ｂ〜９Ｍは何れもデータ入出
力部９Ａと同一構成である。
【００１２】さらにメモリ・バスインタフェース部３Ａ
から３Ｍもまた互いに同一の構成である。今までの説明
で明らかなように、バスの数と前述のアドレス／コマン
ド制御部およびメモリ・バスインタフェース部の個数は
等しく、同様に、データ入出力部の個数もバスの数に等
しい。
から３Ｍもまた互いに同一の構成である。今までの説明
で明らかなように、バスの数と前述のアドレス／コマン
ド制御部およびメモリ・バスインタフェース部の個数は
等しく、同様に、データ入出力部の個数もバスの数に等
しい。
【００１３】バス４Ａ〜４Ｍはそれぞれ図示されていな
い情報処理装置に接続されており、主記憶部２にデータ
を書き込む場合および主記憶部２からデータを読み取る
場合にアクセスすべき主記憶部内のアドレスを含むコマ
ンドと、コマンドがデータの書き込みのときは、その書
き込むべきデータとがこれらのバス４Ａ〜４Ｍの内の何
れかに外部から加えられる。
い情報処理装置に接続されており、主記憶部２にデータ
を書き込む場合および主記憶部２からデータを読み取る
場合にアクセスすべき主記憶部内のアドレスを含むコマ
ンドと、コマンドがデータの書き込みのときは、その書
き込むべきデータとがこれらのバス４Ａ〜４Ｍの内の何
れかに外部から加えられる。
【００１４】このようなアドレスを含むコマンドおよび
主記憶部２に対する書き込みの場合のデータとが、たと
えば、バス４Ａを介してメモリ・バスインタフェース部
３Ａに加えられると、メモリ・バスインタフェース部３
Ａは、入力されたアドレスを含むコマンドと、上述のデ
ータとを分離し、アドレスを含むコマンドをアドレス／
コマンド制御部５Ａに出力し、データをデータ入出力部
９Ａに出力する。
主記憶部２に対する書き込みの場合のデータとが、たと
えば、バス４Ａを介してメモリ・バスインタフェース部
３Ａに加えられると、メモリ・バスインタフェース部３
Ａは、入力されたアドレスを含むコマンドと、上述のデ
ータとを分離し、アドレスを含むコマンドをアドレス／
コマンド制御部５Ａに出力し、データをデータ入出力部
９Ａに出力する。
【００１５】また、主記憶部から読み出されたデータが
データ入出力部９Ａよりメモリ・バスインタフェース部
３Ａに出力されたとき、このデータをバス４Ａに出力す
る。
データ入出力部９Ａよりメモリ・バスインタフェース部
３Ａに出力されたとき、このデータをバス４Ａに出力す
る。
【００１６】他のメモリ・バスインタフェース３Ａ〜３
Ｍも同様な動作を行う。
Ｍも同様な動作を行う。
【００１７】アドレス／コマンド制御部５Ａとデータ入
出力部９Ａとは、図２に示されているように、構成され
ている、すなわち、アドレス／コマンド制御部５Ａはア
ドレスラッチ７Ａとコマンドラッチ８Ａおよびこれらの
出力側に接続されているコマンド判定部６Ａより構成さ
れ、アドレスラッチ７Ａとコマンドラッチ８Ａの入力側
はメモリ・バスインタフェース３Ａのアドレスを含むコ
マンドを出力する端子に接続されている。
出力部９Ａとは、図２に示されているように、構成され
ている、すなわち、アドレス／コマンド制御部５Ａはア
ドレスラッチ７Ａとコマンドラッチ８Ａおよびこれらの
出力側に接続されているコマンド判定部６Ａより構成さ
れ、アドレスラッチ７Ａとコマンドラッチ８Ａの入力側
はメモリ・バスインタフェース３Ａのアドレスを含むコ
マンドを出力する端子に接続されている。
【００１８】アドレスラッチ７Ａはメモリ・バスインタ
フェース部３Ａが出力するアドレスを分離しラッチし、
そのアドレスをアドレス２５Ａとしてメモリバンク制御
部１２Ａ〜１２Ｎのそれぞれに出力すると共にコマンド
判定部６Ａにも出力する。また、コマンドラッチ８Ａは
メモリ・バスインタフェース部３Ａの出力するコマンド
をラッチしコマンド判定部６Ａに出力する。コマンド判
定部６Ａは、コマンドラッチ８Ａがコマンドを出力する
と、これを受信し、別途受信したアドレスの値からコマ
ンドの指定するメモリバンクがメモリバンク２Ａから２
Ｎまでの内の何れであるかを判定し、メモリバンク制御
部１２Ａから１２Ｎの内の該当するメモリバンクに接続
されているメモリバンク制御部に対してアクセス要求信
号２６Ａ１から２６ＡＮまでの内の一つを出力する。
フェース部３Ａが出力するアドレスを分離しラッチし、
そのアドレスをアドレス２５Ａとしてメモリバンク制御
部１２Ａ〜１２Ｎのそれぞれに出力すると共にコマンド
判定部６Ａにも出力する。また、コマンドラッチ８Ａは
メモリ・バスインタフェース部３Ａの出力するコマンド
をラッチしコマンド判定部６Ａに出力する。コマンド判
定部６Ａは、コマンドラッチ８Ａがコマンドを出力する
と、これを受信し、別途受信したアドレスの値からコマ
ンドの指定するメモリバンクがメモリバンク２Ａから２
Ｎまでの内の何れであるかを判定し、メモリバンク制御
部１２Ａから１２Ｎの内の該当するメモリバンクに接続
されているメモリバンク制御部に対してアクセス要求信
号２６Ａ１から２６ＡＮまでの内の一つを出力する。
【００１９】該当する後述のアクセス終了信号をコマン
ド判定部６Ａが受信すると、それまでホールド信号２７
Ａを出力してアドレスラッチ７Ａおよびコマンドラッチ
８Ａにそれぞれラッチしていたアドレスとコマンドとを
メモリバンク制御部１２Ａから１２Ｎの内の該当するメ
モリバンク制御部に対して出力する。コマンド判定部６
Ａが受信したコマンドがライト命令であれば、コマンド
判定部６Ａはデータ保持信号３０Ａを出力し、また、上
述した終了信号を受信したとき、それまでに入力された
コマンドがリード命令であれば、メモリデータ入出力部
１５Ａから１５Ｎの内の該当するメモリバンクに接続さ
れているメモリデータ入出力部からの出力を選択するリ
ードデータ選択信号を出力し、また、関連するコマンド
がライト命令であれば、データ出力信号３０Ａを出力す
る。
ド判定部６Ａが受信すると、それまでホールド信号２７
Ａを出力してアドレスラッチ７Ａおよびコマンドラッチ
８Ａにそれぞれラッチしていたアドレスとコマンドとを
メモリバンク制御部１２Ａから１２Ｎの内の該当するメ
モリバンク制御部に対して出力する。コマンド判定部６
Ａが受信したコマンドがライト命令であれば、コマンド
判定部６Ａはデータ保持信号３０Ａを出力し、また、上
述した終了信号を受信したとき、それまでに入力された
コマンドがリード命令であれば、メモリデータ入出力部
１５Ａから１５Ｎの内の該当するメモリバンクに接続さ
れているメモリデータ入出力部からの出力を選択するリ
ードデータ選択信号を出力し、また、関連するコマンド
がライト命令であれば、データ出力信号３０Ａを出力す
る。
【００２０】データ入出力部９Ａは図２に示されている
ように、メモリ・バスインタフェース部３Ａのデータ入
出力側に入力側が接続されているメモリ・バスインタフ
ェース部３Ａから出力される書き込みデータをラッチす
るライトデータラッチ１０Ａと、前述したメモリ・バス
インタフェース部３Ａのデータ入出力側に出力側が接続
されているリードデータセレクタ１１Ａとから構成され
ている。
ように、メモリ・バスインタフェース部３Ａのデータ入
出力側に入力側が接続されているメモリ・バスインタフ
ェース部３Ａから出力される書き込みデータをラッチす
るライトデータラッチ１０Ａと、前述したメモリ・バス
インタフェース部３Ａのデータ入出力側に出力側が接続
されているリードデータセレクタ１１Ａとから構成され
ている。
【００２１】ライトデータラッチ１０Ａの出力側はメモ
リデータ入出力部１５Ａから１４Ｎのそれぞれに接続さ
れコマンド判定部６Ａからデータ出力信号３０Ａが出力
されるとライトデータラッチ１０に保持しているライト
データを出力する。
リデータ入出力部１５Ａから１４Ｎのそれぞれに接続さ
れコマンド判定部６Ａからデータ出力信号３０Ａが出力
されるとライトデータラッチ１０に保持しているライト
データを出力する。
【００２２】リードデータセレクタ１１Ａはメモリデー
タ入出力部１５Ａ〜１５Ｎから出力されるリードデータ
である３２Ａ〜３２Ｎを入力とし、リードデータ選択信
号２９Ａにより指定されたリードデータを選択してメモ
リ・バスインタフェース部３Ａに出力する。
タ入出力部１５Ａ〜１５Ｎから出力されるリードデータ
である３２Ａ〜３２Ｎを入力とし、リードデータ選択信
号２９Ａにより指定されたリードデータを選択してメモ
リ・バスインタフェース部３Ａに出力する。
【００２３】図１に示されているアドレス／コマンド制
御部５Ｂ〜５Ｍもそれぞれアドレス／コマンド制御部５
Ａと同様な構成であり、同図中に示されているデータ入
出力部９Ｂ〜９Ｍもデータ入出力部９Ａと同様な構成で
ある。
御部５Ｂ〜５Ｍもそれぞれアドレス／コマンド制御部５
Ａと同様な構成であり、同図中に示されているデータ入
出力部９Ｂ〜９Ｍもデータ入出力部９Ａと同様な構成で
ある。
【００２４】メモリバンク制御部１２Ａの構成はアドレ
ス／コマンド制御部５Ａ〜５Ｍから出力されるアドレス
２５Ａ〜２５Ｍを受信し、後述するアドレス選択信号３
４Ａによりその内の一つを選択しメモリバンク２Ａに出
力するアドレスセレクタ１３Ａと、アドレス／コマンド
制御部５Ａ〜５Ｍから出力されるアクセス要求信号２６
Ａ１〜２６Ｎ１を受信し、受信した順にアドレス／コマ
ンド制御部５Ａ〜５Ｍから出力されるアドレス２５Ａ〜
２５Ｍの内で該当するアドレスを指定するアドレス選択
信号３４Ａを出力しアクセス要求信号２６Ａ１〜２６Ｍ
１の内の該当するアドレス要求信号に応じてメモリバン
ク２Ａに対してアクセスを行い、受信したアクセス要求
がライト命令のときはデータ入出力部９Ａ〜９Ｍの出力
であるライトデータ３１Ａ〜３１Ｍの内の該当する一つ
を指定するライトデータ選択信号３３Ａを出力するコマ
ンド選択部１４Ａとから構成されている。
ス／コマンド制御部５Ａ〜５Ｍから出力されるアドレス
２５Ａ〜２５Ｍを受信し、後述するアドレス選択信号３
４Ａによりその内の一つを選択しメモリバンク２Ａに出
力するアドレスセレクタ１３Ａと、アドレス／コマンド
制御部５Ａ〜５Ｍから出力されるアクセス要求信号２６
Ａ１〜２６Ｎ１を受信し、受信した順にアドレス／コマ
ンド制御部５Ａ〜５Ｍから出力されるアドレス２５Ａ〜
２５Ｍの内で該当するアドレスを指定するアドレス選択
信号３４Ａを出力しアクセス要求信号２６Ａ１〜２６Ｍ
１の内の該当するアドレス要求信号に応じてメモリバン
ク２Ａに対してアクセスを行い、受信したアクセス要求
がライト命令のときはデータ入出力部９Ａ〜９Ｍの出力
であるライトデータ３１Ａ〜３１Ｍの内の該当する一つ
を指定するライトデータ選択信号３３Ａを出力するコマ
ンド選択部１４Ａとから構成されている。
【００２５】メモリデータ入出力部１５Ａは図３に示さ
れているように、データ入出力部９Ａ〜９Ｍから出力さ
れるライトデータ３１Ａ〜３１Ｍを受信し、ライトデー
タ選択信号３３Ａにより指定されたライトデータを選択
してメモリバンク２Ａに出力するライトデータセレクタ
１６Ａと、コマンド選択部１４Ａがアクセスしメモリバ
ンク２Ａから読み出され出力されるデータを受信しリー
ドデータ３２Ａとして出力するリードデータバッファ１
７Ａとから構成されている。
れているように、データ入出力部９Ａ〜９Ｍから出力さ
れるライトデータ３１Ａ〜３１Ｍを受信し、ライトデー
タ選択信号３３Ａにより指定されたライトデータを選択
してメモリバンク２Ａに出力するライトデータセレクタ
１６Ａと、コマンド選択部１４Ａがアクセスしメモリバ
ンク２Ａから読み出され出力されるデータを受信しリー
ドデータ３２Ａとして出力するリードデータバッファ１
７Ａとから構成されている。
【００２６】図１中に示されているメモリバンク制御部
１２Ｂ〜１２Ｎはそれぞれメモリバンク２Ｂ〜２Ｎに接
続されており該当するメモリバンクに対するアクセスを
行う以外は前述したメモリバンク制御部１２Ａと同様な
構成を持ち同様な動作を行う。
１２Ｂ〜１２Ｎはそれぞれメモリバンク２Ｂ〜２Ｎに接
続されており該当するメモリバンクに対するアクセスを
行う以外は前述したメモリバンク制御部１２Ａと同様な
構成を持ち同様な動作を行う。
【００２７】また、図１中に示されているメモリデータ
入出力部１５Ｂ〜１５Ｎは、それぞれ、メモリバンク２
Ｂ〜２Ｎに接続され、またそれぞれメモリバンク制御部
１２Ｂ〜１２Ｎからのライトデータ選択信号により制御
され、データ入出力部９Ａ〜９Ｍの出力するライトデー
タ３１Ａ〜３１Ｍの内の一つを選択し該当するデータバ
ンクへ出力する以外はメモリデータ入出力部１５Ａと同
様な構成を持ち同様な動作を行う。
入出力部１５Ｂ〜１５Ｎは、それぞれ、メモリバンク２
Ｂ〜２Ｎに接続され、またそれぞれメモリバンク制御部
１２Ｂ〜１２Ｎからのライトデータ選択信号により制御
され、データ入出力部９Ａ〜９Ｍの出力するライトデー
タ３１Ａ〜３１Ｍの内の一つを選択し該当するデータバ
ンクへ出力する以外はメモリデータ入出力部１５Ａと同
様な構成を持ち同様な動作を行う。
【００２８】今、バス４Ａからメモリバンク２Ａのアド
レスを指定するアドレスを含むコマンドがメモリ・バス
インタフェース部３Ａに入力されると、メモリ・バスイ
ンタフェース部３Ａはアドレス／コマンド制御部５Ａに
これらコマンドとアドレスとを出力する。また、バス４
Ａから主記憶部２に書き込むべきデータであるライトデ
ータが入力されると、このライトデータをデータ入出力
部９Ａに出力する。
レスを指定するアドレスを含むコマンドがメモリ・バス
インタフェース部３Ａに入力されると、メモリ・バスイ
ンタフェース部３Ａはアドレス／コマンド制御部５Ａに
これらコマンドとアドレスとを出力する。また、バス４
Ａから主記憶部２に書き込むべきデータであるライトデ
ータが入力されると、このライトデータをデータ入出力
部９Ａに出力する。
【００２９】アドレス／コマンド制御部５Ａは、入力さ
れたコマンドとアドレスとを保持し、入力されたアドレ
スによりどのメモリバンクに該当するコマンドであるか
を判定する。この場合には、メモリバンク２Ａが該当す
るメモリバンクであることを判定し、入力されたコマン
ドに従ったアクセス要求信号２６Ａ１をメモリバンク制
御部１２Ａに出力する。
れたコマンドとアドレスとを保持し、入力されたアドレ
スによりどのメモリバンクに該当するコマンドであるか
を判定する。この場合には、メモリバンク２Ａが該当す
るメモリバンクであることを判定し、入力されたコマン
ドに従ったアクセス要求信号２６Ａ１をメモリバンク制
御部１２Ａに出力する。
【００３０】このとき、受信したコマンドがライト命令
であるときには、データ入出力部９Ａにデータ保持信号
を出力して、上述のコマンドに対応してメモリ・バスイ
ンタフェース部３Ａから出力された書き込みのためのデ
ータであるライトデータをデータ入出力部９Ａ内に保持
させる。
であるときには、データ入出力部９Ａにデータ保持信号
を出力して、上述のコマンドに対応してメモリ・バスイ
ンタフェース部３Ａから出力された書き込みのためのデ
ータであるライトデータをデータ入出力部９Ａ内に保持
させる。
【００３１】メモリバンク制御部１２Ａは、アクセス要
求信号２６Ａ１を受信すると、その要求の順位と共に記
憶し、メモリバンク２Ａについてのデータの書き込みま
たはデータの読み出しのアクセス中でなく受け付け順位
が１位であれば、アクセス終了信号を３５Ａ１をアドレ
ス／コマンド制御部５Ａに出力する。アドレス／コマン
ド制御部５Ａは、このアクセス終了信号３５Ａ１を受信
すると、アドレス２５Ａを出力させると共に、コマンド
がライト命令であれば、データ出力信号３０Ａをデータ
入出力部９Ａに出力して、それまで保持していたライト
データをライトデータ３１Ａとしてメモリデータ入出力
部１５Ａにデータ入出力部９Ａから出力させる。
求信号２６Ａ１を受信すると、その要求の順位と共に記
憶し、メモリバンク２Ａについてのデータの書き込みま
たはデータの読み出しのアクセス中でなく受け付け順位
が１位であれば、アクセス終了信号を３５Ａ１をアドレ
ス／コマンド制御部５Ａに出力する。アドレス／コマン
ド制御部５Ａは、このアクセス終了信号３５Ａ１を受信
すると、アドレス２５Ａを出力させると共に、コマンド
がライト命令であれば、データ出力信号３０Ａをデータ
入出力部９Ａに出力して、それまで保持していたライト
データをライトデータ３１Ａとしてメモリデータ入出力
部１５Ａにデータ入出力部９Ａから出力させる。
【００３２】もし、コマンドの内容がリード命令である
ときには、アドレス／コマンド制御部５Ａは、メモリデ
ータ入出力部１５Ａからのリードデータ３２Ａを選択す
るように指定したリードデータ選択信号２９Ａをデータ
入出力部９Ａに出力し、選択したリードデータをメモリ
・バスインタフェース部３Ａに出力させる。
ときには、アドレス／コマンド制御部５Ａは、メモリデ
ータ入出力部１５Ａからのリードデータ３２Ａを選択す
るように指定したリードデータ選択信号２９Ａをデータ
入出力部９Ａに出力し、選択したリードデータをメモリ
・バスインタフェース部３Ａに出力させる。
【００３３】メモリバンク制御部１２Ａは、アクセス要
求信号２６Ａ１の内容がライト命令であるときには、該
当するデータ入出力部９Ａからのライトデータ３１Ａを
指定したライトデータ選択信号３３Ａをメモリデータ入
出力部１５Ａに出力し、メモリデータ入出力部１５Ａか
らライトデータ２２Ａとして出力させ、かつ、メモリ／
コマンド制御部５Ａから出力されるアドレス２５Ａを選
択し、このアドレス２５Ａで指定されるメモリバンク２
Ａのアドレスにライトデータ２２Ａを記憶させる。
求信号２６Ａ１の内容がライト命令であるときには、該
当するデータ入出力部９Ａからのライトデータ３１Ａを
指定したライトデータ選択信号３３Ａをメモリデータ入
出力部１５Ａに出力し、メモリデータ入出力部１５Ａか
らライトデータ２２Ａとして出力させ、かつ、メモリ／
コマンド制御部５Ａから出力されるアドレス２５Ａを選
択し、このアドレス２５Ａで指定されるメモリバンク２
Ａのアドレスにライトデータ２２Ａを記憶させる。
【００３４】また、メモリバンク制御部１２Ａは、アク
セス要求信号２６Ａ１の内容がリード命令であるときに
は、アドレス／コマンド制御部５Ａから出力されるアド
レス２５Ａを選択しメモリバンク２Ａ内の該当するアド
レスにあるデータを読み出しリードデータ２２Ａとして
メモリデータ入出力部１５Ａに入力させ、この入力され
たリードデータをリードデータ３２Ａとしてデータ入力
部９Ａに出力させる。
セス要求信号２６Ａ１の内容がリード命令であるときに
は、アドレス／コマンド制御部５Ａから出力されるアド
レス２５Ａを選択しメモリバンク２Ａ内の該当するアド
レスにあるデータを読み出しリードデータ２２Ａとして
メモリデータ入出力部１５Ａに入力させ、この入力され
たリードデータをリードデータ３２Ａとしてデータ入力
部９Ａに出力させる。
【００３５】もし、このようなアクセスを実行中に、た
とえば、バス４Ｂから、メモリバンク２Ａを指定したア
ドレスとデータを読み出すコマンドがメモリ・バスイン
タフェース部３Ｂに加えられると、これらのアドレスと
コマンドがメモリ・バスインタフェース部３Ｂからアド
レス／コマンド制御部５Ｂに出力される。
とえば、バス４Ｂから、メモリバンク２Ａを指定したア
ドレスとデータを読み出すコマンドがメモリ・バスイン
タフェース部３Ｂに加えられると、これらのアドレスと
コマンドがメモリ・バスインタフェース部３Ｂからアド
レス／コマンド制御部５Ｂに出力される。
【００３６】アドレス／コマンド制御部５Ｂはこのコマ
ンドとアドレスを保持し、該当するメモリバンクが２Ａ
であることを識別し、メモリバンク制御部１２Ａに対し
てアクセス要求信号２６Ｂ１を出力する。
ンドとアドレスを保持し、該当するメモリバンクが２Ａ
であることを識別し、メモリバンク制御部１２Ａに対し
てアクセス要求信号２６Ｂ１を出力する。
【００３７】メモリバンク制御部１２Ａはこのアクセス
要求信号２６Ｂ１を受け付けるが、すでにアクセスして
いるアドレス／コマンド制御部５Ａから出されたアクセ
ス要求２６Ａ１に関するアクセスが終了するまで、アク
セス終了信号３５Ｂ１を出さず、この先行しているアク
セスが終了すると、アクセス終了信号３５Ｂ１をアドレ
ス／コマンド制御部５Ｂに出力する。また、このとき、
メモリバンク制御部１２Ａはアドレス／コマンド制御部
５Ｂから出力されるアドレス２５Ｂを選択してメモリバ
ンク２Ａに出力させる。
要求信号２６Ｂ１を受け付けるが、すでにアクセスして
いるアドレス／コマンド制御部５Ａから出されたアクセ
ス要求２６Ａ１に関するアクセスが終了するまで、アク
セス終了信号３５Ｂ１を出さず、この先行しているアク
セスが終了すると、アクセス終了信号３５Ｂ１をアドレ
ス／コマンド制御部５Ｂに出力する。また、このとき、
メモリバンク制御部１２Ａはアドレス／コマンド制御部
５Ｂから出力されるアドレス２５Ｂを選択してメモリバ
ンク２Ａに出力させる。
【００３８】このアクセス終了信号３５Ｂをアドレス／
コマンド制御部５Ｂが受信すると、アドレス／コマンド
制御部５Ｂは、データ入出力部９Ｂに対してリードデー
タ選択信号を出力してメモリデータ入出力部１５Ａから
出力されるリードデータ３２Ａをメモリ・バスインタフ
ェース部３Ｂを介してバス４Ｂに出力させる。
コマンド制御部５Ｂが受信すると、アドレス／コマンド
制御部５Ｂは、データ入出力部９Ｂに対してリードデー
タ選択信号を出力してメモリデータ入出力部１５Ａから
出力されるリードデータ３２Ａをメモリ・バスインタフ
ェース部３Ｂを介してバス４Ｂに出力させる。
【００３９】もし、上述のような主記憶部２に対するデ
ータの書き込みあるいは主記憶部２からのデータの読み
出しが、バス４Ａ〜４Ｍの内の何れかから、メモリバン
ク２Ａ〜２Ｎの内の何れかについて実行されていると
き、上述のバス４Ａ〜４Ｍの内で残りの何れかから、上
述のメモリバンクの内の上述のアクセスが行なわれてい
る以外の残りのメモリバンクに対してのコマンドがある
ときには、すでに実行されているアクセスと平行して新
たなコマンドに対応するアクセスを行わせることができ
る。
ータの書き込みあるいは主記憶部２からのデータの読み
出しが、バス４Ａ〜４Ｍの内の何れかから、メモリバン
ク２Ａ〜２Ｎの内の何れかについて実行されていると
き、上述のバス４Ａ〜４Ｍの内で残りの何れかから、上
述のメモリバンクの内の上述のアクセスが行なわれてい
る以外の残りのメモリバンクに対してのコマンドがある
ときには、すでに実行されているアクセスと平行して新
たなコマンドに対応するアクセスを行わせることができ
る。
【００４０】
【発明の効果】以上説明したように、本発明の多重入出
力メモリは、複数のバスからのアクセス要求があって
も、アクセスすべき主記憶部内のメモリバンクが異なる
ときにはこれらのアクセス要求を同時に処理することが
できるので、接続されるバスの数が大となりアクセスの
頻度が大となっても主記憶部に対するアクセスを効率よ
く実行することが可能となるという効果を有している。
力メモリは、複数のバスからのアクセス要求があって
も、アクセスすべき主記憶部内のメモリバンクが異なる
ときにはこれらのアクセス要求を同時に処理することが
できるので、接続されるバスの数が大となりアクセスの
頻度が大となっても主記憶部に対するアクセスを効率よ
く実行することが可能となるという効果を有している。
【図１】本発明の多重入出力メモリの一実施例を示すブ
ロック図である。
ロック図である。
【図２】図１中のアドレス／コマンド制御部５Ａとデー
タ入出力部９Ａを示す詳細ブロック図である。
タ入出力部９Ａを示す詳細ブロック図である。
【図３】図１中のメモリバンク制御部１２Ａとメモリデ
ータ入出力部１５Ａを示す詳細ブロック図である。
ータ入出力部１５Ａを示す詳細ブロック図である。
１ 制御部 ２ 主記憶部 ２Ａ〜２Ｎ メモリバンク ３Ａ〜３Ｍ メモリ・バスインタフェース部 ５Ａ〜５Ｍ アドレス／コマンド制御部 ９Ａ〜９Ｍ データ入出力部 １２Ａ〜１２Ｎ メモリバンク制御部 １５Ａ〜１５Ｎ メモリデータ入出力部
Claims (1)
- 【請求項１】 複数のデータバンクメモリで構成された
主記憶部と、複数のデータバスにそれぞれ１対１に接続
され前記データバスを介して加えられる書込データとア
ドレスを含むコマンドとを分離して出力し前記主記憶部
から読み出されたデータを前記データバスへ出力する複
数のメモリ・バスインタフェース部と、前記メモリ・バ
スインタフェース部に対し前記バスの接続側とは反対側
に１対１に接続されアドレスとコマンドとを受信するア
ドレス／コマンド制御部と、前記メモリ・バスインタフ
ェース部に１対１に前記バスとは反対側に接続されるデ
ータ入出力部と、前記各メモリバンク別に１対１に接続
され複数の前記アドレス／コマンド制御部から出力され
るコマンドとアドレスより一つずつ選択し前記接続され
ているメモリバンクに対するアドレスとコマンドを出力
するメモリバンク制御部と、前記メモリバンクに１対１
に接続され前記接続されているメモリバンクに対するラ
イトデータの出力と前記データバンクからのリードデー
タを前記データ入出力部に出力するメモリデータ入出力
部とで構成され、前記アドレス／コマンド制御部は前記
メモリ・バスインタフェース部よりアドレスとコマンド
を受信すると該当するメモリバンクを前記複数のメモリ
バンクから選択し選択したメモリバンクに接続されてい
る前記メモリバンク制御部に対してアクセス要求信号を
出力しかつアドレスを保持すると共に送出し、該当する
前記メモリバンク制御部より終了信号を受信するまでデ
ータ保持信号を同一のメモリ・バスインタフェース部に
接続されている前記データ入力部に出力し前記終了信号
を受信すると前記コマンドがライト命令であるときはデ
ータ出力信号を出力し前記コマンドがリード命令である
ときには、該当するデータバンクからのリードデータを
選択するリードデータ選択信号を出力し、前記データ入
出力部は前記データ保持信号を受信すると前記メモリ・
バスインタフェース部より受信したライトデータを保持
しデータ出力信号を受信すると保持しているデータを出
力するライトデータラッチと前記リード選択信号を受信
すると該当するリードデータを選択してこのデータ入出
力部に接続されている前記メモリ・バスインタフェース
部に出力するリードデータセレクタとを備え、前記メモ
リバンク制御部は前記アクセス要求信号を受信すると先
着順に受付け該当するメモリバンクに書き込みまたは読
み出しが行われていないときまたは終了したとき前記ア
ドレス要求信号を出力した前記アドレス／コマンド制御
部に対して前記終了信号を出力すると共に該当するアド
レス／コマンド制御部からのアドレスとコマンドとを選
択して接続されている前記メモリバンクに対する書き込
みまたは読み出しのアクセスを行なうと共に前記選択し
たコマンドがライト命令であるときには前記複数のデー
タ入出力部の内で該当するデータ入出力部からのライト
データを選択するライトデータ選択信号を該当する前記
メモリデータ入出力部に出力し、前記メモリデータ入出
力部は該当するメモリバンクから読み出されたリードデ
ータを前記データ入力部に出力するリードデータバッフ
ァと前記ライトデータ選択信号を受信すると前記複数の
データ入出力部の出力するライトデータの内で前記ライ
トデータ選択信号により指定されたライトデータを選択
して接続された前記メモリバンクに出力するライトデー
タセレクタとを備えることを特徴とする多重入出力メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239479A JP2932855B2 (ja) | 1992-09-08 | 1992-09-08 | 多重入出力メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4239479A JP2932855B2 (ja) | 1992-09-08 | 1992-09-08 | 多重入出力メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0689227A JPH0689227A (ja) | 1994-03-29 |
| JP2932855B2 true JP2932855B2 (ja) | 1999-08-09 |
Family
ID=17045389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4239479A Expired - Lifetime JP2932855B2 (ja) | 1992-09-08 | 1992-09-08 | 多重入出力メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2932855B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11422707B2 (en) * | 2017-12-21 | 2022-08-23 | Advanced Micro Devices, Inc. | Scheduling memory requests for a ganged memory device |
-
1992
- 1992-09-08 JP JP4239479A patent/JP2932855B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0689227A (ja) | 1994-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990427 |