JP2932855B2 - 多重入出力メモリ - Google Patents
多重入出力メモリInfo
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Description
【0001】
【産業上の利用分野】本発明は多重入出力メモリに関
し、特に複数のデータを入出力するためのバスと接続さ
れ、これら複数のバスを介して主記憶部内へのデータの
書き込みおよび読み出しを行うことができる多重入出力
メモリに関する。
し、特に複数のデータを入出力するためのバスと接続さ
れ、これら複数のバスを介して主記憶部内へのデータの
書き込みおよび読み出しを行うことができる多重入出力
メモリに関する。
【0002】
【従来の技術】従来のこのような複数のバスに接続され
一つの主記憶部を持つ多重入出力メモリは、先着順に、
これらバスに接続されている外部からのデータのリード
またはライト命令に従ったデータの書き込みあるいは読
み出しを一つずつ行うだけで、互いに異なるバスからの
データについてのリードまたはライト命令が競合したと
きには、その内の一つについてのデータの書き込みまた
は読み出しを行うのみで、先にアクセスを行っているバ
スに対する上述の動作が終了してから、次の命令に従っ
た書き込みまたは読み出しの動作を行う構成になってい
る。
一つの主記憶部を持つ多重入出力メモリは、先着順に、
これらバスに接続されている外部からのデータのリード
またはライト命令に従ったデータの書き込みあるいは読
み出しを一つずつ行うだけで、互いに異なるバスからの
データについてのリードまたはライト命令が競合したと
きには、その内の一つについてのデータの書き込みまた
は読み出しを行うのみで、先にアクセスを行っているバ
スに対する上述の動作が終了してから、次の命令に従っ
た書き込みまたは読み出しの動作を行う構成になってい
る。
【0003】
【発明が解決しようとする課題】上述した従来の多重入
出力メモリでは、接続されているバスの数が増加するに
おのて主記憶部に対する読み出しあるいは書き込みの命
令が競合する頻度が増加し、1つのバスについての上述
の主記憶部に対するデータの読み出しおよび書き込みに
ついての平均アクセス時間が増加しデータの読み出しお
よび書き込みの効率が低下するという欠点を有してい
る。
出力メモリでは、接続されているバスの数が増加するに
おのて主記憶部に対する読み出しあるいは書き込みの命
令が競合する頻度が増加し、1つのバスについての上述
の主記憶部に対するデータの読み出しおよび書き込みに
ついての平均アクセス時間が増加しデータの読み出しお
よび書き込みの効率が低下するという欠点を有してい
る。
【0004】本発明の目的は、互いに異なる複数のバス
を介して一つの主記憶部に対しそのアドレスの範囲が異
なるときには同時にデータの書き込みまたは読み出しの
アクセスを平行して行うことができる多重入出力メモリ
を提供することにある。
を介して一つの主記憶部に対しそのアドレスの範囲が異
なるときには同時にデータの書き込みまたは読み出しの
アクセスを平行して行うことができる多重入出力メモリ
を提供することにある。
【0005】
【課題を解決するための手段】本発明の多重入出力メモ
リは、複数のデータバンクメモリで構成された主記憶部
と、複数のデータバスにそれぞれ1対1に接続され前記
データバスを介して加えられる書込データとアドレスを
含むコマンドとを分離して出力し前記主記憶部から読み
出されたデータを前記データバスへ出力する複数のメモ
リ・バスインタフェース部と、前記メモリ・バスインタ
フェース部に対し前記バスの接続側とは反対側に1対1
に接続されアドレスとコマンドとを受信するアドレス/
コマンド制御部と、前記メモリ・バスインタフェース部
に1対1に前記バスとは反対側に接続されるデータ入出
力部と、前記各メモリバンク別に1対1に接続され複数
の前記アドレス/コマンド制御部から出力されるコマン
ドとアドレスより一つずつ選択し前記接続されているメ
モリバンクに対するアドレスとコマンドを出力するメモ
リバンク制御部と、前記メモリバンクに1対1に接続さ
れ前記接続されているメモリバンクに対するライトデー
タの出力と前記データバンクからのリードデータを前記
データ入出力部に出力するメモリデータ入出力部とで構
成され、前記アドレス/コマンド制御部は前記メモリ・
バスインタフェース部よりアドレスとコマンドを受信す
ると該当するメモリバンクを前記複数のメモリバンクか
ら選択し選択したメモリバンクに接続されている前記メ
モリバンク制御部に対してアクセス要求信号を出力しか
つアドレスを保持すると共に送出し、該当する前記メモ
リバンク制御部より終了信号を受信するまでデータ保持
信号を同一のメモリ・バスインタフェース部に接続され
ている前記データ入力部に出力し前記終了信号を受信す
ると前記コマンドがライト命令であるときはデータ出力
信号を出力し前記コマンドがリード命令であるときに
は、該当するデータバンクからのリードデータを選択す
るリードデータ選択信号を出力し、前記データ入出力部
は前記データ保持信号を受信すると前記メモリ・バスイ
ンタフェース部より受信したライトデータを保持しデー
タ出力信号を受信すると保持しているデータを出力する
ライトデータラッチと前記リード選択信号を受信すると
該当するリードデータを選択してこのデータ入出力部に
接続されている前記メモリ・バスインタフェース部に出
力するリードデータセレクタとを備え、前記メモリバン
ク制御部は前記アクセス要求信号を受信すると先着順に
受付け該当するメモリバンクに書き込みまたは読み出し
が行われていないときまたは終了したとき前記アドレス
要求信号を出力した前記アドレス/コマンド制御部に対
して前記終了信号を出力すると共に該当するアドレス/
コマンド制御部からのアドレスとコマンドとを選択して
接続されている前記メモリバンクに対する書き込みまた
は読み出しのアクセスを行なうと共に前記選択したコマ
ンドがライト命令であるときには前記複数のデータ入出
力部の内で該当するデータ入出力部からのライトデータ
を選択するライトデータ選択信号を該当する前記メモリ
データ入出力部に出力し、前記メモリデータ入出力部は
該当するメモリバンクから読み出されたリードデータを
前記データ入力部に出力するリードデータバッファと前
記ライトデータ選択信号を受信すると前記複数のデータ
入出力部の出力するライトデータの内で前記ライトデー
タ選択信号により指定されたライトデータを選択して接
続された前記メモリバンクに出力するライトデータセレ
クタとを備えて構成されている。
リは、複数のデータバンクメモリで構成された主記憶部
と、複数のデータバスにそれぞれ1対1に接続され前記
データバスを介して加えられる書込データとアドレスを
含むコマンドとを分離して出力し前記主記憶部から読み
出されたデータを前記データバスへ出力する複数のメモ
リ・バスインタフェース部と、前記メモリ・バスインタ
フェース部に対し前記バスの接続側とは反対側に1対1
に接続されアドレスとコマンドとを受信するアドレス/
コマンド制御部と、前記メモリ・バスインタフェース部
に1対1に前記バスとは反対側に接続されるデータ入出
力部と、前記各メモリバンク別に1対1に接続され複数
の前記アドレス/コマンド制御部から出力されるコマン
ドとアドレスより一つずつ選択し前記接続されているメ
モリバンクに対するアドレスとコマンドを出力するメモ
リバンク制御部と、前記メモリバンクに1対1に接続さ
れ前記接続されているメモリバンクに対するライトデー
タの出力と前記データバンクからのリードデータを前記
データ入出力部に出力するメモリデータ入出力部とで構
成され、前記アドレス/コマンド制御部は前記メモリ・
バスインタフェース部よりアドレスとコマンドを受信す
ると該当するメモリバンクを前記複数のメモリバンクか
ら選択し選択したメモリバンクに接続されている前記メ
モリバンク制御部に対してアクセス要求信号を出力しか
つアドレスを保持すると共に送出し、該当する前記メモ
リバンク制御部より終了信号を受信するまでデータ保持
信号を同一のメモリ・バスインタフェース部に接続され
ている前記データ入力部に出力し前記終了信号を受信す
ると前記コマンドがライト命令であるときはデータ出力
信号を出力し前記コマンドがリード命令であるときに
は、該当するデータバンクからのリードデータを選択す
るリードデータ選択信号を出力し、前記データ入出力部
は前記データ保持信号を受信すると前記メモリ・バスイ
ンタフェース部より受信したライトデータを保持しデー
タ出力信号を受信すると保持しているデータを出力する
ライトデータラッチと前記リード選択信号を受信すると
該当するリードデータを選択してこのデータ入出力部に
接続されている前記メモリ・バスインタフェース部に出
力するリードデータセレクタとを備え、前記メモリバン
ク制御部は前記アクセス要求信号を受信すると先着順に
受付け該当するメモリバンクに書き込みまたは読み出し
が行われていないときまたは終了したとき前記アドレス
要求信号を出力した前記アドレス/コマンド制御部に対
して前記終了信号を出力すると共に該当するアドレス/
コマンド制御部からのアドレスとコマンドとを選択して
接続されている前記メモリバンクに対する書き込みまた
は読み出しのアクセスを行なうと共に前記選択したコマ
ンドがライト命令であるときには前記複数のデータ入出
力部の内で該当するデータ入出力部からのライトデータ
を選択するライトデータ選択信号を該当する前記メモリ
データ入出力部に出力し、前記メモリデータ入出力部は
該当するメモリバンクから読み出されたリードデータを
前記データ入力部に出力するリードデータバッファと前
記ライトデータ選択信号を受信すると前記複数のデータ
入出力部の出力するライトデータの内で前記ライトデー
タ選択信号により指定されたライトデータを選択して接
続された前記メモリバンクに出力するライトデータセレ
クタとを備えて構成されている。
【0006】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0007】図1は本発明の多重入出力メモリの一実施
例を示すブロック図であり、図2は図1に示されている
アドレス/コマンド制御部5Aとデータ入出力部9Aの
構成を示す詳細ブロック図であり、図3は図1中に示さ
れているメモリバンク制御部12Aとメモリデータ入出
力部15Aの構成を示す詳細ブロック図である。
例を示すブロック図であり、図2は図1に示されている
アドレス/コマンド制御部5Aとデータ入出力部9Aの
構成を示す詳細ブロック図であり、図3は図1中に示さ
れているメモリバンク制御部12Aとメモリデータ入出
力部15Aの構成を示す詳細ブロック図である。
【0008】本実施例の多重入出力メモリは、図1に示
すように、N個のメモリバンク2A〜2Nで構成されて
いる主記憶部2と、メモリバンク2Aから2Nに1対1
にそれぞれ接続されている複数のメモリバンク制御部1
2A〜12Nと、メモリバンク2A〜2Nにそれぞれ1
対1に接続されているメモリデータ入出力部15A〜1
5Nと、前述したメモリバンク制御部12A〜12Nに
接続されているM個のアドレス/コマンド制御部5A〜
5Mと、前述したメモリデータ入出力部15A〜15N
に接続しているM個のデータ入出力部9A〜9Mと、前
述したアドレス/コマンド制御部5A〜5Mのそれぞれ
に一方が接続され他方がそれぞれバス4A〜4Mに接続
されるM個のメモリ・バスインタフェース部3A〜3M
とから構成されている。
すように、N個のメモリバンク2A〜2Nで構成されて
いる主記憶部2と、メモリバンク2Aから2Nに1対1
にそれぞれ接続されている複数のメモリバンク制御部1
2A〜12Nと、メモリバンク2A〜2Nにそれぞれ1
対1に接続されているメモリデータ入出力部15A〜1
5Nと、前述したメモリバンク制御部12A〜12Nに
接続されているM個のアドレス/コマンド制御部5A〜
5Mと、前述したメモリデータ入出力部15A〜15N
に接続しているM個のデータ入出力部9A〜9Mと、前
述したアドレス/コマンド制御部5A〜5Mのそれぞれ
に一方が接続され他方がそれぞれバス4A〜4Mに接続
されるM個のメモリ・バスインタフェース部3A〜3M
とから構成されている。
【0009】なお、上述したデータ入出力部9Aはメモ
リ・バスインタフェース部3Aにも接続されており、同
様にデータ入出力部9Bはメモリ・バスインタフェース
部3Bに接続されている。以下同様にして、データ入出
力部9Mはメモリ・バスインタフェース部3Mにも接続
されている。
リ・バスインタフェース部3Aにも接続されており、同
様にデータ入出力部9Bはメモリ・バスインタフェース
部3Bに接続されている。以下同様にして、データ入出
力部9Mはメモリ・バスインタフェース部3Mにも接続
されている。
【0010】メモリバンク制御部12Aから12Nはそ
れぞれ自己が接続されているメモリバンクがアクセス中
であるか否かを判断し対応するメモリデータ入出力部に
対して前述したライトデータ選択信号を出力する以外は
互いに同一の構成の物であり、メモリデータ入出力部1
5Aから15Nは互いに同一構成を成している。
れぞれ自己が接続されているメモリバンクがアクセス中
であるか否かを判断し対応するメモリデータ入出力部に
対して前述したライトデータ選択信号を出力する以外は
互いに同一の構成の物であり、メモリデータ入出力部1
5Aから15Nは互いに同一構成を成している。
【0011】また、アドレス/コマンド制御部5B〜5
Mは何れもアドレス/コマンド制御部5Aと同一の構成
であり、データ入出力部9B〜9Mは何れもデータ入出
力部9Aと同一構成である。
Mは何れもアドレス/コマンド制御部5Aと同一の構成
であり、データ入出力部9B〜9Mは何れもデータ入出
力部9Aと同一構成である。
【0012】さらにメモリ・バスインタフェース部3A
から3Mもまた互いに同一の構成である。今までの説明
で明らかなように、バスの数と前述のアドレス/コマン
ド制御部およびメモリ・バスインタフェース部の個数は
等しく、同様に、データ入出力部の個数もバスの数に等
しい。
から3Mもまた互いに同一の構成である。今までの説明
で明らかなように、バスの数と前述のアドレス/コマン
ド制御部およびメモリ・バスインタフェース部の個数は
等しく、同様に、データ入出力部の個数もバスの数に等
しい。
【0013】バス4A〜4Mはそれぞれ図示されていな
い情報処理装置に接続されており、主記憶部2にデータ
を書き込む場合および主記憶部2からデータを読み取る
場合にアクセスすべき主記憶部内のアドレスを含むコマ
ンドと、コマンドがデータの書き込みのときは、その書
き込むべきデータとがこれらのバス4A〜4Mの内の何
れかに外部から加えられる。
い情報処理装置に接続されており、主記憶部2にデータ
を書き込む場合および主記憶部2からデータを読み取る
場合にアクセスすべき主記憶部内のアドレスを含むコマ
ンドと、コマンドがデータの書き込みのときは、その書
き込むべきデータとがこれらのバス4A〜4Mの内の何
れかに外部から加えられる。
【0014】このようなアドレスを含むコマンドおよび
主記憶部2に対する書き込みの場合のデータとが、たと
えば、バス4Aを介してメモリ・バスインタフェース部
3Aに加えられると、メモリ・バスインタフェース部3
Aは、入力されたアドレスを含むコマンドと、上述のデ
ータとを分離し、アドレスを含むコマンドをアドレス/
コマンド制御部5Aに出力し、データをデータ入出力部
9Aに出力する。
主記憶部2に対する書き込みの場合のデータとが、たと
えば、バス4Aを介してメモリ・バスインタフェース部
3Aに加えられると、メモリ・バスインタフェース部3
Aは、入力されたアドレスを含むコマンドと、上述のデ
ータとを分離し、アドレスを含むコマンドをアドレス/
コマンド制御部5Aに出力し、データをデータ入出力部
9Aに出力する。
【0015】また、主記憶部から読み出されたデータが
データ入出力部9Aよりメモリ・バスインタフェース部
3Aに出力されたとき、このデータをバス4Aに出力す
る。
データ入出力部9Aよりメモリ・バスインタフェース部
3Aに出力されたとき、このデータをバス4Aに出力す
る。
【0016】他のメモリ・バスインタフェース3A〜3
Mも同様な動作を行う。
Mも同様な動作を行う。
【0017】アドレス/コマンド制御部5Aとデータ入
出力部9Aとは、図2に示されているように、構成され
ている、すなわち、アドレス/コマンド制御部5Aはア
ドレスラッチ7Aとコマンドラッチ8Aおよびこれらの
出力側に接続されているコマンド判定部6Aより構成さ
れ、アドレスラッチ7Aとコマンドラッチ8Aの入力側
はメモリ・バスインタフェース3Aのアドレスを含むコ
マンドを出力する端子に接続されている。
出力部9Aとは、図2に示されているように、構成され
ている、すなわち、アドレス/コマンド制御部5Aはア
ドレスラッチ7Aとコマンドラッチ8Aおよびこれらの
出力側に接続されているコマンド判定部6Aより構成さ
れ、アドレスラッチ7Aとコマンドラッチ8Aの入力側
はメモリ・バスインタフェース3Aのアドレスを含むコ
マンドを出力する端子に接続されている。
【0018】アドレスラッチ7Aはメモリ・バスインタ
フェース部3Aが出力するアドレスを分離しラッチし、
そのアドレスをアドレス25Aとしてメモリバンク制御
部12A〜12Nのそれぞれに出力すると共にコマンド
判定部6Aにも出力する。また、コマンドラッチ8Aは
メモリ・バスインタフェース部3Aの出力するコマンド
をラッチしコマンド判定部6Aに出力する。コマンド判
定部6Aは、コマンドラッチ8Aがコマンドを出力する
と、これを受信し、別途受信したアドレスの値からコマ
ンドの指定するメモリバンクがメモリバンク2Aから2
Nまでの内の何れであるかを判定し、メモリバンク制御
部12Aから12Nの内の該当するメモリバンクに接続
されているメモリバンク制御部に対してアクセス要求信
号26A1から26ANまでの内の一つを出力する。
フェース部3Aが出力するアドレスを分離しラッチし、
そのアドレスをアドレス25Aとしてメモリバンク制御
部12A〜12Nのそれぞれに出力すると共にコマンド
判定部6Aにも出力する。また、コマンドラッチ8Aは
メモリ・バスインタフェース部3Aの出力するコマンド
をラッチしコマンド判定部6Aに出力する。コマンド判
定部6Aは、コマンドラッチ8Aがコマンドを出力する
と、これを受信し、別途受信したアドレスの値からコマ
ンドの指定するメモリバンクがメモリバンク2Aから2
Nまでの内の何れであるかを判定し、メモリバンク制御
部12Aから12Nの内の該当するメモリバンクに接続
されているメモリバンク制御部に対してアクセス要求信
号26A1から26ANまでの内の一つを出力する。
【0019】該当する後述のアクセス終了信号をコマン
ド判定部6Aが受信すると、それまでホールド信号27
Aを出力してアドレスラッチ7Aおよびコマンドラッチ
8Aにそれぞれラッチしていたアドレスとコマンドとを
メモリバンク制御部12Aから12Nの内の該当するメ
モリバンク制御部に対して出力する。コマンド判定部6
Aが受信したコマンドがライト命令であれば、コマンド
判定部6Aはデータ保持信号30Aを出力し、また、上
述した終了信号を受信したとき、それまでに入力された
コマンドがリード命令であれば、メモリデータ入出力部
15Aから15Nの内の該当するメモリバンクに接続さ
れているメモリデータ入出力部からの出力を選択するリ
ードデータ選択信号を出力し、また、関連するコマンド
がライト命令であれば、データ出力信号30Aを出力す
る。
ド判定部6Aが受信すると、それまでホールド信号27
Aを出力してアドレスラッチ7Aおよびコマンドラッチ
8Aにそれぞれラッチしていたアドレスとコマンドとを
メモリバンク制御部12Aから12Nの内の該当するメ
モリバンク制御部に対して出力する。コマンド判定部6
Aが受信したコマンドがライト命令であれば、コマンド
判定部6Aはデータ保持信号30Aを出力し、また、上
述した終了信号を受信したとき、それまでに入力された
コマンドがリード命令であれば、メモリデータ入出力部
15Aから15Nの内の該当するメモリバンクに接続さ
れているメモリデータ入出力部からの出力を選択するリ
ードデータ選択信号を出力し、また、関連するコマンド
がライト命令であれば、データ出力信号30Aを出力す
る。
【0020】データ入出力部9Aは図2に示されている
ように、メモリ・バスインタフェース部3Aのデータ入
出力側に入力側が接続されているメモリ・バスインタフ
ェース部3Aから出力される書き込みデータをラッチす
るライトデータラッチ10Aと、前述したメモリ・バス
インタフェース部3Aのデータ入出力側に出力側が接続
されているリードデータセレクタ11Aとから構成され
ている。
ように、メモリ・バスインタフェース部3Aのデータ入
出力側に入力側が接続されているメモリ・バスインタフ
ェース部3Aから出力される書き込みデータをラッチす
るライトデータラッチ10Aと、前述したメモリ・バス
インタフェース部3Aのデータ入出力側に出力側が接続
されているリードデータセレクタ11Aとから構成され
ている。
【0021】ライトデータラッチ10Aの出力側はメモ
リデータ入出力部15Aから14Nのそれぞれに接続さ
れコマンド判定部6Aからデータ出力信号30Aが出力
されるとライトデータラッチ10に保持しているライト
データを出力する。
リデータ入出力部15Aから14Nのそれぞれに接続さ
れコマンド判定部6Aからデータ出力信号30Aが出力
されるとライトデータラッチ10に保持しているライト
データを出力する。
【0022】リードデータセレクタ11Aはメモリデー
タ入出力部15A〜15Nから出力されるリードデータ
である32A〜32Nを入力とし、リードデータ選択信
号29Aにより指定されたリードデータを選択してメモ
リ・バスインタフェース部3Aに出力する。
タ入出力部15A〜15Nから出力されるリードデータ
である32A〜32Nを入力とし、リードデータ選択信
号29Aにより指定されたリードデータを選択してメモ
リ・バスインタフェース部3Aに出力する。
【0023】図1に示されているアドレス/コマンド制
御部5B〜5Mもそれぞれアドレス/コマンド制御部5
Aと同様な構成であり、同図中に示されているデータ入
出力部9B〜9Mもデータ入出力部9Aと同様な構成で
ある。
御部5B〜5Mもそれぞれアドレス/コマンド制御部5
Aと同様な構成であり、同図中に示されているデータ入
出力部9B〜9Mもデータ入出力部9Aと同様な構成で
ある。
【0024】メモリバンク制御部12Aの構成はアドレ
ス/コマンド制御部5A〜5Mから出力されるアドレス
25A〜25Mを受信し、後述するアドレス選択信号3
4Aによりその内の一つを選択しメモリバンク2Aに出
力するアドレスセレクタ13Aと、アドレス/コマンド
制御部5A〜5Mから出力されるアクセス要求信号26
A1〜26N1を受信し、受信した順にアドレス/コマ
ンド制御部5A〜5Mから出力されるアドレス25A〜
25Mの内で該当するアドレスを指定するアドレス選択
信号34Aを出力しアクセス要求信号26A1〜26M
1の内の該当するアドレス要求信号に応じてメモリバン
ク2Aに対してアクセスを行い、受信したアクセス要求
がライト命令のときはデータ入出力部9A〜9Mの出力
であるライトデータ31A〜31Mの内の該当する一つ
を指定するライトデータ選択信号33Aを出力するコマ
ンド選択部14Aとから構成されている。
ス/コマンド制御部5A〜5Mから出力されるアドレス
25A〜25Mを受信し、後述するアドレス選択信号3
4Aによりその内の一つを選択しメモリバンク2Aに出
力するアドレスセレクタ13Aと、アドレス/コマンド
制御部5A〜5Mから出力されるアクセス要求信号26
A1〜26N1を受信し、受信した順にアドレス/コマ
ンド制御部5A〜5Mから出力されるアドレス25A〜
25Mの内で該当するアドレスを指定するアドレス選択
信号34Aを出力しアクセス要求信号26A1〜26M
1の内の該当するアドレス要求信号に応じてメモリバン
ク2Aに対してアクセスを行い、受信したアクセス要求
がライト命令のときはデータ入出力部9A〜9Mの出力
であるライトデータ31A〜31Mの内の該当する一つ
を指定するライトデータ選択信号33Aを出力するコマ
ンド選択部14Aとから構成されている。
【0025】メモリデータ入出力部15Aは図3に示さ
れているように、データ入出力部9A〜9Mから出力さ
れるライトデータ31A〜31Mを受信し、ライトデー
タ選択信号33Aにより指定されたライトデータを選択
してメモリバンク2Aに出力するライトデータセレクタ
16Aと、コマンド選択部14Aがアクセスしメモリバ
ンク2Aから読み出され出力されるデータを受信しリー
ドデータ32Aとして出力するリードデータバッファ1
7Aとから構成されている。
れているように、データ入出力部9A〜9Mから出力さ
れるライトデータ31A〜31Mを受信し、ライトデー
タ選択信号33Aにより指定されたライトデータを選択
してメモリバンク2Aに出力するライトデータセレクタ
16Aと、コマンド選択部14Aがアクセスしメモリバ
ンク2Aから読み出され出力されるデータを受信しリー
ドデータ32Aとして出力するリードデータバッファ1
7Aとから構成されている。
【0026】図1中に示されているメモリバンク制御部
12B〜12Nはそれぞれメモリバンク2B〜2Nに接
続されており該当するメモリバンクに対するアクセスを
行う以外は前述したメモリバンク制御部12Aと同様な
構成を持ち同様な動作を行う。
12B〜12Nはそれぞれメモリバンク2B〜2Nに接
続されており該当するメモリバンクに対するアクセスを
行う以外は前述したメモリバンク制御部12Aと同様な
構成を持ち同様な動作を行う。
【0027】また、図1中に示されているメモリデータ
入出力部15B〜15Nは、それぞれ、メモリバンク2
B〜2Nに接続され、またそれぞれメモリバンク制御部
12B〜12Nからのライトデータ選択信号により制御
され、データ入出力部9A〜9Mの出力するライトデー
タ31A〜31Mの内の一つを選択し該当するデータバ
ンクへ出力する以外はメモリデータ入出力部15Aと同
様な構成を持ち同様な動作を行う。
入出力部15B〜15Nは、それぞれ、メモリバンク2
B〜2Nに接続され、またそれぞれメモリバンク制御部
12B〜12Nからのライトデータ選択信号により制御
され、データ入出力部9A〜9Mの出力するライトデー
タ31A〜31Mの内の一つを選択し該当するデータバ
ンクへ出力する以外はメモリデータ入出力部15Aと同
様な構成を持ち同様な動作を行う。
【0028】今、バス4Aからメモリバンク2Aのアド
レスを指定するアドレスを含むコマンドがメモリ・バス
インタフェース部3Aに入力されると、メモリ・バスイ
ンタフェース部3Aはアドレス/コマンド制御部5Aに
これらコマンドとアドレスとを出力する。また、バス4
Aから主記憶部2に書き込むべきデータであるライトデ
ータが入力されると、このライトデータをデータ入出力
部9Aに出力する。
レスを指定するアドレスを含むコマンドがメモリ・バス
インタフェース部3Aに入力されると、メモリ・バスイ
ンタフェース部3Aはアドレス/コマンド制御部5Aに
これらコマンドとアドレスとを出力する。また、バス4
Aから主記憶部2に書き込むべきデータであるライトデ
ータが入力されると、このライトデータをデータ入出力
部9Aに出力する。
【0029】アドレス/コマンド制御部5Aは、入力さ
れたコマンドとアドレスとを保持し、入力されたアドレ
スによりどのメモリバンクに該当するコマンドであるか
を判定する。この場合には、メモリバンク2Aが該当す
るメモリバンクであることを判定し、入力されたコマン
ドに従ったアクセス要求信号26A1をメモリバンク制
御部12Aに出力する。
れたコマンドとアドレスとを保持し、入力されたアドレ
スによりどのメモリバンクに該当するコマンドであるか
を判定する。この場合には、メモリバンク2Aが該当す
るメモリバンクであることを判定し、入力されたコマン
ドに従ったアクセス要求信号26A1をメモリバンク制
御部12Aに出力する。
【0030】このとき、受信したコマンドがライト命令
であるときには、データ入出力部9Aにデータ保持信号
を出力して、上述のコマンドに対応してメモリ・バスイ
ンタフェース部3Aから出力された書き込みのためのデ
ータであるライトデータをデータ入出力部9A内に保持
させる。
であるときには、データ入出力部9Aにデータ保持信号
を出力して、上述のコマンドに対応してメモリ・バスイ
ンタフェース部3Aから出力された書き込みのためのデ
ータであるライトデータをデータ入出力部9A内に保持
させる。
【0031】メモリバンク制御部12Aは、アクセス要
求信号26A1を受信すると、その要求の順位と共に記
憶し、メモリバンク2Aについてのデータの書き込みま
たはデータの読み出しのアクセス中でなく受け付け順位
が1位であれば、アクセス終了信号を35A1をアドレ
ス/コマンド制御部5Aに出力する。アドレス/コマン
ド制御部5Aは、このアクセス終了信号35A1を受信
すると、アドレス25Aを出力させると共に、コマンド
がライト命令であれば、データ出力信号30Aをデータ
入出力部9Aに出力して、それまで保持していたライト
データをライトデータ31Aとしてメモリデータ入出力
部15Aにデータ入出力部9Aから出力させる。
求信号26A1を受信すると、その要求の順位と共に記
憶し、メモリバンク2Aについてのデータの書き込みま
たはデータの読み出しのアクセス中でなく受け付け順位
が1位であれば、アクセス終了信号を35A1をアドレ
ス/コマンド制御部5Aに出力する。アドレス/コマン
ド制御部5Aは、このアクセス終了信号35A1を受信
すると、アドレス25Aを出力させると共に、コマンド
がライト命令であれば、データ出力信号30Aをデータ
入出力部9Aに出力して、それまで保持していたライト
データをライトデータ31Aとしてメモリデータ入出力
部15Aにデータ入出力部9Aから出力させる。
【0032】もし、コマンドの内容がリード命令である
ときには、アドレス/コマンド制御部5Aは、メモリデ
ータ入出力部15Aからのリードデータ32Aを選択す
るように指定したリードデータ選択信号29Aをデータ
入出力部9Aに出力し、選択したリードデータをメモリ
・バスインタフェース部3Aに出力させる。
ときには、アドレス/コマンド制御部5Aは、メモリデ
ータ入出力部15Aからのリードデータ32Aを選択す
るように指定したリードデータ選択信号29Aをデータ
入出力部9Aに出力し、選択したリードデータをメモリ
・バスインタフェース部3Aに出力させる。
【0033】メモリバンク制御部12Aは、アクセス要
求信号26A1の内容がライト命令であるときには、該
当するデータ入出力部9Aからのライトデータ31Aを
指定したライトデータ選択信号33Aをメモリデータ入
出力部15Aに出力し、メモリデータ入出力部15Aか
らライトデータ22Aとして出力させ、かつ、メモリ/
コマンド制御部5Aから出力されるアドレス25Aを選
択し、このアドレス25Aで指定されるメモリバンク2
Aのアドレスにライトデータ22Aを記憶させる。
求信号26A1の内容がライト命令であるときには、該
当するデータ入出力部9Aからのライトデータ31Aを
指定したライトデータ選択信号33Aをメモリデータ入
出力部15Aに出力し、メモリデータ入出力部15Aか
らライトデータ22Aとして出力させ、かつ、メモリ/
コマンド制御部5Aから出力されるアドレス25Aを選
択し、このアドレス25Aで指定されるメモリバンク2
Aのアドレスにライトデータ22Aを記憶させる。
【0034】また、メモリバンク制御部12Aは、アク
セス要求信号26A1の内容がリード命令であるときに
は、アドレス/コマンド制御部5Aから出力されるアド
レス25Aを選択しメモリバンク2A内の該当するアド
レスにあるデータを読み出しリードデータ22Aとして
メモリデータ入出力部15Aに入力させ、この入力され
たリードデータをリードデータ32Aとしてデータ入力
部9Aに出力させる。
セス要求信号26A1の内容がリード命令であるときに
は、アドレス/コマンド制御部5Aから出力されるアド
レス25Aを選択しメモリバンク2A内の該当するアド
レスにあるデータを読み出しリードデータ22Aとして
メモリデータ入出力部15Aに入力させ、この入力され
たリードデータをリードデータ32Aとしてデータ入力
部9Aに出力させる。
【0035】もし、このようなアクセスを実行中に、た
とえば、バス4Bから、メモリバンク2Aを指定したア
ドレスとデータを読み出すコマンドがメモリ・バスイン
タフェース部3Bに加えられると、これらのアドレスと
コマンドがメモリ・バスインタフェース部3Bからアド
レス/コマンド制御部5Bに出力される。
とえば、バス4Bから、メモリバンク2Aを指定したア
ドレスとデータを読み出すコマンドがメモリ・バスイン
タフェース部3Bに加えられると、これらのアドレスと
コマンドがメモリ・バスインタフェース部3Bからアド
レス/コマンド制御部5Bに出力される。
【0036】アドレス/コマンド制御部5Bはこのコマ
ンドとアドレスを保持し、該当するメモリバンクが2A
であることを識別し、メモリバンク制御部12Aに対し
てアクセス要求信号26B1を出力する。
ンドとアドレスを保持し、該当するメモリバンクが2A
であることを識別し、メモリバンク制御部12Aに対し
てアクセス要求信号26B1を出力する。
【0037】メモリバンク制御部12Aはこのアクセス
要求信号26B1を受け付けるが、すでにアクセスして
いるアドレス/コマンド制御部5Aから出されたアクセ
ス要求26A1に関するアクセスが終了するまで、アク
セス終了信号35B1を出さず、この先行しているアク
セスが終了すると、アクセス終了信号35B1をアドレ
ス/コマンド制御部5Bに出力する。また、このとき、
メモリバンク制御部12Aはアドレス/コマンド制御部
5Bから出力されるアドレス25Bを選択してメモリバ
ンク2Aに出力させる。
要求信号26B1を受け付けるが、すでにアクセスして
いるアドレス/コマンド制御部5Aから出されたアクセ
ス要求26A1に関するアクセスが終了するまで、アク
セス終了信号35B1を出さず、この先行しているアク
セスが終了すると、アクセス終了信号35B1をアドレ
ス/コマンド制御部5Bに出力する。また、このとき、
メモリバンク制御部12Aはアドレス/コマンド制御部
5Bから出力されるアドレス25Bを選択してメモリバ
ンク2Aに出力させる。
【0038】このアクセス終了信号35Bをアドレス/
コマンド制御部5Bが受信すると、アドレス/コマンド
制御部5Bは、データ入出力部9Bに対してリードデー
タ選択信号を出力してメモリデータ入出力部15Aから
出力されるリードデータ32Aをメモリ・バスインタフ
ェース部3Bを介してバス4Bに出力させる。
コマンド制御部5Bが受信すると、アドレス/コマンド
制御部5Bは、データ入出力部9Bに対してリードデー
タ選択信号を出力してメモリデータ入出力部15Aから
出力されるリードデータ32Aをメモリ・バスインタフ
ェース部3Bを介してバス4Bに出力させる。
【0039】もし、上述のような主記憶部2に対するデ
ータの書き込みあるいは主記憶部2からのデータの読み
出しが、バス4A〜4Mの内の何れかから、メモリバン
ク2A〜2Nの内の何れかについて実行されていると
き、上述のバス4A〜4Mの内で残りの何れかから、上
述のメモリバンクの内の上述のアクセスが行なわれてい
る以外の残りのメモリバンクに対してのコマンドがある
ときには、すでに実行されているアクセスと平行して新
たなコマンドに対応するアクセスを行わせることができ
る。
ータの書き込みあるいは主記憶部2からのデータの読み
出しが、バス4A〜4Mの内の何れかから、メモリバン
ク2A〜2Nの内の何れかについて実行されていると
き、上述のバス4A〜4Mの内で残りの何れかから、上
述のメモリバンクの内の上述のアクセスが行なわれてい
る以外の残りのメモリバンクに対してのコマンドがある
ときには、すでに実行されているアクセスと平行して新
たなコマンドに対応するアクセスを行わせることができ
る。
【0040】
【発明の効果】以上説明したように、本発明の多重入出
力メモリは、複数のバスからのアクセス要求があって
も、アクセスすべき主記憶部内のメモリバンクが異なる
ときにはこれらのアクセス要求を同時に処理することが
できるので、接続されるバスの数が大となりアクセスの
頻度が大となっても主記憶部に対するアクセスを効率よ
く実行することが可能となるという効果を有している。
力メモリは、複数のバスからのアクセス要求があって
も、アクセスすべき主記憶部内のメモリバンクが異なる
ときにはこれらのアクセス要求を同時に処理することが
できるので、接続されるバスの数が大となりアクセスの
頻度が大となっても主記憶部に対するアクセスを効率よ
く実行することが可能となるという効果を有している。
【図1】本発明の多重入出力メモリの一実施例を示すブ
ロック図である。
ロック図である。
【図2】図1中のアドレス/コマンド制御部5Aとデー
タ入出力部9Aを示す詳細ブロック図である。
タ入出力部9Aを示す詳細ブロック図である。
【図3】図1中のメモリバンク制御部12Aとメモリデ
ータ入出力部15Aを示す詳細ブロック図である。
ータ入出力部15Aを示す詳細ブロック図である。
1 制御部 2 主記憶部 2A〜2N メモリバンク 3A〜3M メモリ・バスインタフェース部 5A〜5M アドレス/コマンド制御部 9A〜9M データ入出力部 12A〜12N メモリバンク制御部 15A〜15N メモリデータ入出力部
Claims (1)
- 【請求項1】 複数のデータバンクメモリで構成された
主記憶部と、複数のデータバスにそれぞれ1対1に接続
され前記データバスを介して加えられる書込データとア
ドレスを含むコマンドとを分離して出力し前記主記憶部
から読み出されたデータを前記データバスへ出力する複
数のメモリ・バスインタフェース部と、前記メモリ・バ
スインタフェース部に対し前記バスの接続側とは反対側
に1対1に接続されアドレスとコマンドとを受信するア
ドレス/コマンド制御部と、前記メモリ・バスインタフ
ェース部に1対1に前記バスとは反対側に接続されるデ
ータ入出力部と、前記各メモリバンク別に1対1に接続
され複数の前記アドレス/コマンド制御部から出力され
るコマンドとアドレスより一つずつ選択し前記接続され
ているメモリバンクに対するアドレスとコマンドを出力
するメモリバンク制御部と、前記メモリバンクに1対1
に接続され前記接続されているメモリバンクに対するラ
イトデータの出力と前記データバンクからのリードデー
タを前記データ入出力部に出力するメモリデータ入出力
部とで構成され、前記アドレス/コマンド制御部は前記
メモリ・バスインタフェース部よりアドレスとコマンド
を受信すると該当するメモリバンクを前記複数のメモリ
バンクから選択し選択したメモリバンクに接続されてい
る前記メモリバンク制御部に対してアクセス要求信号を
出力しかつアドレスを保持すると共に送出し、該当する
前記メモリバンク制御部より終了信号を受信するまでデ
ータ保持信号を同一のメモリ・バスインタフェース部に
接続されている前記データ入力部に出力し前記終了信号
を受信すると前記コマンドがライト命令であるときはデ
ータ出力信号を出力し前記コマンドがリード命令である
ときには、該当するデータバンクからのリードデータを
選択するリードデータ選択信号を出力し、前記データ入
出力部は前記データ保持信号を受信すると前記メモリ・
バスインタフェース部より受信したライトデータを保持
しデータ出力信号を受信すると保持しているデータを出
力するライトデータラッチと前記リード選択信号を受信
すると該当するリードデータを選択してこのデータ入出
力部に接続されている前記メモリ・バスインタフェース
部に出力するリードデータセレクタとを備え、前記メモ
リバンク制御部は前記アクセス要求信号を受信すると先
着順に受付け該当するメモリバンクに書き込みまたは読
み出しが行われていないときまたは終了したとき前記ア
ドレス要求信号を出力した前記アドレス/コマンド制御
部に対して前記終了信号を出力すると共に該当するアド
レス/コマンド制御部からのアドレスとコマンドとを選
択して接続されている前記メモリバンクに対する書き込
みまたは読み出しのアクセスを行なうと共に前記選択し
たコマンドがライト命令であるときには前記複数のデー
タ入出力部の内で該当するデータ入出力部からのライト
データを選択するライトデータ選択信号を該当する前記
メモリデータ入出力部に出力し、前記メモリデータ入出
力部は該当するメモリバンクから読み出されたリードデ
ータを前記データ入力部に出力するリードデータバッフ
ァと前記ライトデータ選択信号を受信すると前記複数の
データ入出力部の出力するライトデータの内で前記ライ
トデータ選択信号により指定されたライトデータを選択
して接続された前記メモリバンクに出力するライトデー
タセレクタとを備えることを特徴とする多重入出力メモ
リ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4239479A JP2932855B2 (ja) | 1992-09-08 | 1992-09-08 | 多重入出力メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4239479A JP2932855B2 (ja) | 1992-09-08 | 1992-09-08 | 多重入出力メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0689227A JPH0689227A (ja) | 1994-03-29 |
JP2932855B2 true JP2932855B2 (ja) | 1999-08-09 |
Family
ID=17045389
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4239479A Expired - Lifetime JP2932855B2 (ja) | 1992-09-08 | 1992-09-08 | 多重入出力メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2932855B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11422707B2 (en) * | 2017-12-21 | 2022-08-23 | Advanced Micro Devices, Inc. | Scheduling memory requests for a ganged memory device |
-
1992
- 1992-09-08 JP JP4239479A patent/JP2932855B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0689227A (ja) | 1994-03-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990427 |