JPH10187359A - データ記憶システム及び同システムに適用するデータ転送方法 - Google Patents
データ記憶システム及び同システムに適用するデータ転送方法Info
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- JPH10187359A JPH10187359A JP34896196A JP34896196A JPH10187359A JP H10187359 A JPH10187359 A JP H10187359A JP 34896196 A JP34896196 A JP 34896196A JP 34896196 A JP34896196 A JP 34896196A JP H10187359 A JPH10187359 A JP H10187359A
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- 238000010586 diagram Methods 0.000 description 5
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- 230000003287 optical effect Effects 0.000 description 1
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- Read Only Memory (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】半導体ディスク装置を使用したシステムにおい
て、各フラッシュＥＥＰＲＯＭ毎にデータバスを設け
て、各フラッシュＥＥＰＲＯＭ毎に独立したデータ転送
を実現することにある。 【解決手段】フラッシュＥＥＰＲＯＭから構成される半
導体ディスク装置を使用したデータ記憶システムにおい
て、各フラッシュメモリ２Ａ，２Ｂ毎に設けられたデー
タバスＡ，Ｂと、この各データバスＡ，Ｂに接続されて
各フラッシュメモリ２Ａ，２Ｂ毎に入出力データの転送
を制御するためのコントローラ４とを備えたシステムで
ある。このような構成により、コントローラ４は各フラ
ッシュメモリ２Ａ，２Ｂ毎に独立して、入出力データの
転送を行なうことができるため、特にデータ書込み動作
における平均転送速度を高速化することができる。
て、各フラッシュＥＥＰＲＯＭ毎にデータバスを設け
て、各フラッシュＥＥＰＲＯＭ毎に独立したデータ転送
を実現することにある。 【解決手段】フラッシュＥＥＰＲＯＭから構成される半
導体ディスク装置を使用したデータ記憶システムにおい
て、各フラッシュメモリ２Ａ，２Ｂ毎に設けられたデー
タバスＡ，Ｂと、この各データバスＡ，Ｂに接続されて
各フラッシュメモリ２Ａ，２Ｂ毎に入出力データの転送
を制御するためのコントローラ４とを備えたシステムで
ある。このような構成により、コントローラ４は各フラ
ッシュメモリ２Ａ，２Ｂ毎に独立して、入出力データの
転送を行なうことができるため、特にデータ書込み動作
における平均転送速度を高速化することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータシス
テムに適用し、フラッシュＥＥＰＲＯＭから構成される
半導体ディスク装置を使用したデータ記憶システムに関
する。
テムに適用し、フラッシュＥＥＰＲＯＭから構成される
半導体ディスク装置を使用したデータ記憶システムに関
する。
【０００２】
【従来の技術】従来、コンピュータシステムでは、メイ
ンメモリとは異なり、電源遮断時にデータの保存を維持
し、かつ大容量のデータ保存機能を有する外部記憶装置
が必要不可欠な構成要素になっている。この外部記憶装
置として、磁気ディスク装置や光ディスク装置等と比較
して、高速アクセスの可能なフラッシュＥＥＰＲＯＭ
（フラッシュメモリ）から構成される半導体ディスク装
置が注目されている。
ンメモリとは異なり、電源遮断時にデータの保存を維持
し、かつ大容量のデータ保存機能を有する外部記憶装置
が必要不可欠な構成要素になっている。この外部記憶装
置として、磁気ディスク装置や光ディスク装置等と比較
して、高速アクセスの可能なフラッシュＥＥＰＲＯＭ
（フラッシュメモリ）から構成される半導体ディスク装
置が注目されている。
【０００３】半導体ディスク装置は、概略的には複数の
フラッシュＥＥＰＲＯＭのメモリチップと、コントロー
ラと、バッファＲＡＭとからなる。コントローラは、ホ
ストシステムと各フラッシュＥＥＰＲＯＭとのインター
フェースであり、ホストシステムのアクセス要求に応じ
て各フラッシュＥＥＰＲＯＭのリード／ライト制御を実
行する。バッファＲＡＭは、ホストシステムとコントロ
ーラとのデータ転送を行なうためのバッファメモリであ
り、ホストシステムから転送されたライトデータを格納
し、また各フラッシュＥＥＰＲＯＭから読出されたリー
ドデータを格納する。
フラッシュＥＥＰＲＯＭのメモリチップと、コントロー
ラと、バッファＲＡＭとからなる。コントローラは、ホ
ストシステムと各フラッシュＥＥＰＲＯＭとのインター
フェースであり、ホストシステムのアクセス要求に応じ
て各フラッシュＥＥＰＲＯＭのリード／ライト制御を実
行する。バッファＲＡＭは、ホストシステムとコントロ
ーラとのデータ転送を行なうためのバッファメモリであ
り、ホストシステムから転送されたライトデータを格納
し、また各フラッシュＥＥＰＲＯＭから読出されたリー
ドデータを格納する。
【０００４】
【発明が解決しようとする課題】前述したように、半導
体ディスク装置では、コントローラがホストシステムと
各フラッシュＥＥＰＲＯＭとのインターフェースを構成
し、入出力データ（リード／ライトデータ）の転送を制
御する方式である。ところで、コントローラと各フラッ
シュＥＥＰＲＯＭとの間のデータ転送は、通常では１本
のデータバスにより行なわれている。
体ディスク装置では、コントローラがホストシステムと
各フラッシュＥＥＰＲＯＭとのインターフェースを構成
し、入出力データ（リード／ライトデータ）の転送を制
御する方式である。ところで、コントローラと各フラッ
シュＥＥＰＲＯＭとの間のデータ転送は、通常では１本
のデータバスにより行なわれている。
【０００５】フラッシュＥＥＰＲＯＭは、データの読出
し動作に対して書込み動作（消去動作も含む）が低速で
ある。このため、特にデータの書込み動作時に、１本の
データバスによるデータ転送では、各フラッシュＥＥＰ
ＲＯＭを連続的にアクセスする際の処理効率が著しく低
下する。
し動作に対して書込み動作（消去動作も含む）が低速で
ある。このため、特にデータの書込み動作時に、１本の
データバスによるデータ転送では、各フラッシュＥＥＰ
ＲＯＭを連続的にアクセスする際の処理効率が著しく低
下する。
【０００６】そこで、本発明の目的は、半導体ディスク
装置を使用したシステムにおいて、各フラッシュＥＥＰ
ＲＯＭ毎または複数のフラッシュＥＥＰＲＯＭからなる
グループ毎にデータバスを設けて、各フラッシュＥＥＰ
ＲＯＭ毎のデータ転送を可能にして、特にデータ書込み
動作時のアクセス処理の効率を向上させることにある。
装置を使用したシステムにおいて、各フラッシュＥＥＰ
ＲＯＭ毎または複数のフラッシュＥＥＰＲＯＭからなる
グループ毎にデータバスを設けて、各フラッシュＥＥＰ
ＲＯＭ毎のデータ転送を可能にして、特にデータ書込み
動作時のアクセス処理の効率を向上させることにある。
【０００７】
【課題を解決するための手段】本発明は、フラッシュＥ
ＥＰＲＯＭから構成される半導体ディスク装置を使用し
たデータ記憶システムにおいて、例えば１グループが複
数のフラッシュＥＥＰＲＯＭからなる場合に、各グルー
プ毎に設けられた複数のデータバスと、この各データバ
スに接続されて各フラッシュＥＥＰＲＯＭ毎に入出力デ
ータの転送を制御するためのコントローラとを備えたシ
ステムである。このような構成により、コントローラは
各フラッシュＥＥＰＲＯＭ毎に独立して、入出力データ
の転送を行なうことができるため、特にデータ書込み動
作におけるアクセス効率を向上させることができる。
ＥＰＲＯＭから構成される半導体ディスク装置を使用し
たデータ記憶システムにおいて、例えば１グループが複
数のフラッシュＥＥＰＲＯＭからなる場合に、各グルー
プ毎に設けられた複数のデータバスと、この各データバ
スに接続されて各フラッシュＥＥＰＲＯＭ毎に入出力デ
ータの転送を制御するためのコントローラとを備えたシ
ステムである。このような構成により、コントローラは
各フラッシュＥＥＰＲＯＭ毎に独立して、入出力データ
の転送を行なうことができるため、特にデータ書込み動
作におけるアクセス効率を向上させることができる。
【０００８】さらに、本発明は、コントローラとバッフ
ァメモリ（バッファＲＡＭ）とは１本のバスにより接続
された構成を想定している。バッファメモリは、ホスト
システムから転送されたデータ（ライトデータ）および
コントローラから転送された各フラッシュＥＥＰＲＯＭ
から読出されたデータ（リードデータ）を格納する。コ
ントローラは、データ書込み動作時に、各フラッシュＥ
ＥＰＲＯＭ毎のデータバスに独立にデータ転送を実行す
るが、バッファメモリからは１本のバスによるデータ転
送を制御する必要がある。
ァメモリ（バッファＲＡＭ）とは１本のバスにより接続
された構成を想定している。バッファメモリは、ホスト
システムから転送されたデータ（ライトデータ）および
コントローラから転送された各フラッシュＥＥＰＲＯＭ
から読出されたデータ（リードデータ）を格納する。コ
ントローラは、データ書込み動作時に、各フラッシュＥ
ＥＰＲＯＭ毎のデータバスに独立にデータ転送を実行す
るが、バッファメモリからは１本のバスによるデータ転
送を制御する必要がある。
【０００９】そこで、本発明のコントローラは、各デー
タバス毎に第１と第２のレジスタを組みとするバス用レ
ジスタを有し、各データバス手段毎のデータ転送要求に
応じてバッファメモリに接続された１本のバスを時分割
転送によるバスアービトレーションを実行する手段を有
する。このとき、各データバス毎に設けられた第１と第
２のレジスタを交互に使用して、データバスに対するデ
ータ転送制御を実行する。これにより、データ書込み動
作時に、各フラッシュＥＥＰＲＯＭに対する独立したデ
ータ転送と共に、バッファメモリからは時分割転送制御
によるデータ転送を実現して、データ転送効率を向上さ
せて結果的にデータ書込み動作時のアクセス処理の効率
を高めることが可能となる。
タバス毎に第１と第２のレジスタを組みとするバス用レ
ジスタを有し、各データバス手段毎のデータ転送要求に
応じてバッファメモリに接続された１本のバスを時分割
転送によるバスアービトレーションを実行する手段を有
する。このとき、各データバス毎に設けられた第１と第
２のレジスタを交互に使用して、データバスに対するデ
ータ転送制御を実行する。これにより、データ書込み動
作時に、各フラッシュＥＥＰＲＯＭに対する独立したデ
ータ転送と共に、バッファメモリからは時分割転送制御
によるデータ転送を実現して、データ転送効率を向上さ
せて結果的にデータ書込み動作時のアクセス処理の効率
を高めることが可能となる。
【００１０】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を説明する。図１は本発明の実施形態に関係する
半導体ディスク装置の要部を示すブロック図である。 （システム構成）本実施形態の半導体ディスク装置１は
大別して、図１に示すように、フラッシュＥＥＰＲＯＭ
（以下フラッシュメモリと称する）２Ａ，２Ｂと、コン
トローラ（ディスクコントローラ）４と、バッファＲＡ
Ｍ（バッファメモリ）８とを有する。ここで、各フラッ
シュメモリ２Ａ，２Ｂはそれぞれ、１グループが複数の
フラッシュＥＥＰＲＯＭからなる場合にグループ単位の
メモリチップからなる。
の形態を説明する。図１は本発明の実施形態に関係する
半導体ディスク装置の要部を示すブロック図である。 （システム構成）本実施形態の半導体ディスク装置１は
大別して、図１に示すように、フラッシュＥＥＰＲＯＭ
（以下フラッシュメモリと称する）２Ａ，２Ｂと、コン
トローラ（ディスクコントローラ）４と、バッファＲＡ
Ｍ（バッファメモリ）８とを有する。ここで、各フラッ
シュメモリ２Ａ，２Ｂはそれぞれ、１グループが複数の
フラッシュＥＥＰＲＯＭからなる場合にグループ単位の
メモリチップからなる。
【００１１】各フラッシュメモリ２Ａ，２ＢはＥＥＰＲ
ＯＭのメモリセル以外に、データレジスタ１２Ａ，１２
Ｂを有し、このデータレジスタ１２Ａ，１２Ｂをバッフ
ァとして入出力データ（Ｉ／Ｏ）の転送を行なう。各フ
ラッシュメモリ２Ａ，２Ｂは、リードアクセスまたはラ
イトアクセスに応じてデータのリード／ライト時にはビ
ジィ（ＢＵＳＹ）信号を出力し、またリード／ライトが
可能であればレディ（ＲＥＡＤＹ）信号を出力する（Ｒ
／Ｂ信号）。さらに、本発明では、入出力データを転送
するためのデータバス３として、各フラッシュメモリ２
Ａ，２Ｂ毎のデータバスＡ，Ｂが設けられている。
ＯＭのメモリセル以外に、データレジスタ１２Ａ，１２
Ｂを有し、このデータレジスタ１２Ａ，１２Ｂをバッフ
ァとして入出力データ（Ｉ／Ｏ）の転送を行なう。各フ
ラッシュメモリ２Ａ，２Ｂは、リードアクセスまたはラ
イトアクセスに応じてデータのリード／ライト時にはビ
ジィ（ＢＵＳＹ）信号を出力し、またリード／ライトが
可能であればレディ（ＲＥＡＤＹ）信号を出力する（Ｒ
／Ｂ信号）。さらに、本発明では、入出力データを転送
するためのデータバス３として、各フラッシュメモリ２
Ａ，２Ｂ毎のデータバスＡ，Ｂが設けられている。
【００１２】コントローラ４は大別して、データ転送ブ
ロック５と、マイクロプロセッサ（ＭＰＵ）ブロック６
と、ホストシステムとのインターフェース７とから構成
されている。データ転送ブロック５は、ＭＰＵブロック
（以下単にＭＰＵと称する）６からの制御により、バッ
ファＲＡＭ８と各フラッシュメモリ２Ａ，２Ｂとのデー
タ転送を実行する。このデータ転送動作に必要な制御信
号（Ｒ／Ｂ信号やチップセレクト信号ＣＥなど）を各フ
ラッシュメモリ２Ａ，２Ｂとの間で交換する。さらに、
データ転送ブロック５は、前記のように、各フラッシュ
メモリ２Ａ，２Ｂとはそれぞれ専用のデータバスＡ，Ｂ
を介して、入出力データ（リード／ライトデータ）の転
送（シリアルデータ転送）を行なう。また、データ転送
ブロック５は、後述するように、１本のバス９を介して
バッファＲＡＭ８とのデータ転送を行なう。
ロック５と、マイクロプロセッサ（ＭＰＵ）ブロック６
と、ホストシステムとのインターフェース７とから構成
されている。データ転送ブロック５は、ＭＰＵブロック
（以下単にＭＰＵと称する）６からの制御により、バッ
ファＲＡＭ８と各フラッシュメモリ２Ａ，２Ｂとのデー
タ転送を実行する。このデータ転送動作に必要な制御信
号（Ｒ／Ｂ信号やチップセレクト信号ＣＥなど）を各フ
ラッシュメモリ２Ａ，２Ｂとの間で交換する。さらに、
データ転送ブロック５は、前記のように、各フラッシュ
メモリ２Ａ，２Ｂとはそれぞれ専用のデータバスＡ，Ｂ
を介して、入出力データ（リード／ライトデータ）の転
送（シリアルデータ転送）を行なう。また、データ転送
ブロック５は、後述するように、１本のバス９を介して
バッファＲＡＭ８とのデータ転送を行なう。
【００１３】ＭＰＵ６は半導体ディスク装置１のメイン
制御装置であり、図示しないＲＯＭに格納されたプログ
ラムを実行することにより、ホストシステムのリード／
ライトコマンド処理などの各種の制御動作を実行する
（プログラムと共にファームウェアとも呼ばれる）。具
体的には、ＭＰＵ６はホストシステムからのアクセス要
求に応じて、データ転送ブロック５、インターフェース
７、バッファＲＡＭ８を制御して、ホストシステムとの
データ転送を制御する。インターフェース７は、ホスト
システムから転送されたデータをバッファＲＡＭ８に転
送し、またデータ転送ブロック５によりバッファＲＡＭ
８に格納されたデータをホストシステムに転送する。
制御装置であり、図示しないＲＯＭに格納されたプログ
ラムを実行することにより、ホストシステムのリード／
ライトコマンド処理などの各種の制御動作を実行する
（プログラムと共にファームウェアとも呼ばれる）。具
体的には、ＭＰＵ６はホストシステムからのアクセス要
求に応じて、データ転送ブロック５、インターフェース
７、バッファＲＡＭ８を制御して、ホストシステムとの
データ転送を制御する。インターフェース７は、ホスト
システムから転送されたデータをバッファＲＡＭ８に転
送し、またデータ転送ブロック５によりバッファＲＡＭ
８に格納されたデータをホストシステムに転送する。
【００１４】ホストシステムは、外部バスを介して半導
体ディスク装置１などの周辺デバイスと接続されるコン
ピュータ本体であり、ここでは半導体ディスク装置１を
外部記憶装置の周辺デバイスとして使用する場合を想定
している。 （本実施形態のデータ転送動作）前述のようなシステム
構成において、コントローラ４では、データ転送ブロッ
ク５がＭＰＵ６の指示に従って、バッファＲＡＭ８と各
フラッシュメモリ２Ａ，２Ｂとの間のデータ転送を実行
する。ここで、フラッシュメモリ２Ａ，２Ｂは便宜的に
２個のメモリチップであると想定する。
体ディスク装置１などの周辺デバイスと接続されるコン
ピュータ本体であり、ここでは半導体ディスク装置１を
外部記憶装置の周辺デバイスとして使用する場合を想定
している。 （本実施形態のデータ転送動作）前述のようなシステム
構成において、コントローラ４では、データ転送ブロッ
ク５がＭＰＵ６の指示に従って、バッファＲＡＭ８と各
フラッシュメモリ２Ａ，２Ｂとの間のデータ転送を実行
する。ここで、フラッシュメモリ２Ａ，２Ｂは便宜的に
２個のメモリチップであると想定する。
【００１５】本実施形態では、コントローラ４は、専用
のデータバスＡ，Ｂを介して、フラッシュメモリ２Ａ，
２Ｂとはそれぞれ独立してデータ転送を実行する。ここ
で、データ転送ブロック５は、図２に示すように、デー
タ転送動作に必要なレジスタ群を有する。レジスタ群
は、データバスＡ，Ｂ毎に設けられており、それぞれバ
ッファＲＡＭ８側のデータ開始アドレス用レジスタ２０
Ａ，２０Ｂ、フラッシュメモリ側のデータ開始アドレス
用レジスタ２１Ａ，２１Ｂ、データ転送方向の指示用レ
ジスタ２２Ａ，２２Ｂ、データ転送監視用レジスタ２３
Ａ，２３Ｂが含まれている。データ転送監視用レジスタ
２３Ａ，２３Ｂは、データ転送状態（動作中または終
了）を認識するためのフラグ情報を保持するレジスタで
ある。
のデータバスＡ，Ｂを介して、フラッシュメモリ２Ａ，
２Ｂとはそれぞれ独立してデータ転送を実行する。ここ
で、データ転送ブロック５は、図２に示すように、デー
タ転送動作に必要なレジスタ群を有する。レジスタ群
は、データバスＡ，Ｂ毎に設けられており、それぞれバ
ッファＲＡＭ８側のデータ開始アドレス用レジスタ２０
Ａ，２０Ｂ、フラッシュメモリ側のデータ開始アドレス
用レジスタ２１Ａ，２１Ｂ、データ転送方向の指示用レ
ジスタ２２Ａ，２２Ｂ、データ転送監視用レジスタ２３
Ａ，２３Ｂが含まれている。データ転送監視用レジスタ
２３Ａ，２３Ｂは、データ転送状態（動作中または終
了）を認識するためのフラグ情報を保持するレジスタで
ある。
【００１６】ＭＰＵ６は、これらのレジスタ群にアドレ
ス、方向の指示、データ転送状態のフラグの各制御情報
をセットし、かつセットした各制御情報を参照すること
によりデータ転送制御を実行する。即ち、データ転送ブ
ロック５は、データバスＡ，Ｂ毎に設けられたレジスタ
群を介したＭＰＵ６の制御により、データバスＡ，Ｂに
対して相互に干渉することなく、それぞれ独立してデー
タ転送を行なう。
ス、方向の指示、データ転送状態のフラグの各制御情報
をセットし、かつセットした各制御情報を参照すること
によりデータ転送制御を実行する。即ち、データ転送ブ
ロック５は、データバスＡ，Ｂ毎に設けられたレジスタ
群を介したＭＰＵ６の制御により、データバスＡ，Ｂに
対して相互に干渉することなく、それぞれ独立してデー
タ転送を行なう。
【００１７】ここで、フラッシュメモリ２Ａ，２Ｂの各
データバスＡ，Ｂは通常では８ビットのバスであるのに
対して、バッファＲＡＭ８のバス９は２倍の１６ビット
のバスである。従って、各データバスＡ，Ｂはそれぞ
れ、バッファＲＡＭ８のバス９に対して同じサイクルで
動作すれば２倍の転送速度差となる。また、前述したよ
うに、フラッシュメモリ２Ａ，２Ｂに対するデータ書込
み動作時のデータ転送速度は低速であるため、前記速度
差はデータ書込み動作時のデータ転送平均速度差はさら
に大きくなる。
データバスＡ，Ｂは通常では８ビットのバスであるのに
対して、バッファＲＡＭ８のバス９は２倍の１６ビット
のバスである。従って、各データバスＡ，Ｂはそれぞ
れ、バッファＲＡＭ８のバス９に対して同じサイクルで
動作すれば２倍の転送速度差となる。また、前述したよ
うに、フラッシュメモリ２Ａ，２Ｂに対するデータ書込
み動作時のデータ転送速度は低速であるため、前記速度
差はデータ書込み動作時のデータ転送平均速度差はさら
に大きくなる。
【００１８】そこで、本実施形態は、フラッシュメモリ
２Ａ，２Ｂ毎に専用に設けられたデータバスＡ，Ｂによ
り、それぞれ独立したデータ転送動作を実行する。これ
により、従来のように１本のデータバスの場合と比較し
て、フラッシュメモリ２Ａ，２Ｂのデータ転送速度を高
速化することができる。特に、フラッシュメモリ２Ａ，
２Ｂに対するデータ書込み動作時（ライトアクセス時）
では、従来ではバッファＲＡＭ８のバス９の転送速度に
対するデータ転送平均速度差をかなり縮小することが可
能である。 （バッファＲＡＭのバスアービトレーション）前述した
ように、本実施形態によればフラッシュメモリ２Ａ，２
Ｂ毎に専用に設けられたデータバスＡ，Ｂにより、それ
ぞれ独立したデータ転送が可能であるため、特にデータ
書込み動作時にデータ転送ブロック５とフラッシュメモ
リ２Ａ，２Ｂとのデータ転送速度を高速化することがで
きる。
２Ａ，２Ｂ毎に専用に設けられたデータバスＡ，Ｂによ
り、それぞれ独立したデータ転送動作を実行する。これ
により、従来のように１本のデータバスの場合と比較し
て、フラッシュメモリ２Ａ，２Ｂのデータ転送速度を高
速化することができる。特に、フラッシュメモリ２Ａ，
２Ｂに対するデータ書込み動作時（ライトアクセス時）
では、従来ではバッファＲＡＭ８のバス９の転送速度に
対するデータ転送平均速度差をかなり縮小することが可
能である。 （バッファＲＡＭのバスアービトレーション）前述した
ように、本実施形態によればフラッシュメモリ２Ａ，２
Ｂ毎に専用に設けられたデータバスＡ，Ｂにより、それ
ぞれ独立したデータ転送が可能であるため、特にデータ
書込み動作時にデータ転送ブロック５とフラッシュメモ
リ２Ａ，２Ｂとのデータ転送速度を高速化することがで
きる。
【００１９】ところで、データ書込み動作時には、デー
タ転送ブロック５は、バッファＲＡＭ８からライトデー
タを転送して、フラッシュメモリ２Ａ，２Ｂに転送す
る。バッファＲＡＭ８は、通常では１本のバス９により
データ転送ブロック５に接続されている。従って、ＭＰ
Ｕ６は、データバスＡ，Ｂに独立してデータを転送する
場合に、それらのデータを同一のバス９によりバッファ
ＲＡＭ８から転送するため、バス９上の干渉を回避する
ためのバスアービトレーション（バス調停機能）を行な
う必要がある。
タ転送ブロック５は、バッファＲＡＭ８からライトデー
タを転送して、フラッシュメモリ２Ａ，２Ｂに転送す
る。バッファＲＡＭ８は、通常では１本のバス９により
データ転送ブロック５に接続されている。従って、ＭＰ
Ｕ６は、データバスＡ，Ｂに独立してデータを転送する
場合に、それらのデータを同一のバス９によりバッファ
ＲＡＭ８から転送するため、バス９上の干渉を回避する
ためのバスアービトレーション（バス調停機能）を行な
う必要がある。
【００２０】以下、図３の概念図、図４のタイミングチ
ャート、および図５のフローチャートを参照して、本実
施形態のバッファＲＡＭ８側のバス９のデータ転送方式
を説明する。
ャート、および図５のフローチャートを参照して、本実
施形態のバッファＲＡＭ８側のバス９のデータ転送方式
を説明する。
【００２１】まず、本実施形態は、図３に示すように、
データ転送ブロック５は、データバスＡ，Ｂのそれぞれ
専用の第１と第２のレジスタを有する。データバスＡに
対応する第１と第２のレジスタをそれぞれバスＡ０レジ
スタとバスＡ１レジスタとする。同様に、データバスＢ
に対応する第１と第２のレジスタをそれぞれバスＢ０レ
ジスタとバスＢ１レジスタとする。各レジスタはいずれ
も例えば１６ワードである。
データ転送ブロック５は、データバスＡ，Ｂのそれぞれ
専用の第１と第２のレジスタを有する。データバスＡに
対応する第１と第２のレジスタをそれぞれバスＡ０レジ
スタとバスＡ１レジスタとする。同様に、データバスＢ
に対応する第１と第２のレジスタをそれぞれバスＢ０レ
ジスタとバスＢ１レジスタとする。各レジスタはいずれ
も例えば１６ワードである。
【００２２】データ転送ブロック５は、仮にデータバス
Ａの転送要求が発生すると、バス９の転送が可能であれ
ば、バッファＲＡＭ９からバスＡ０レジスタにデータの
転送を実行する（ステップＳ１〜Ｓ３）。次に、データ
バスＡの転送要求に応じてバス９の転送が可能であれ
ば、バッファＲＡＭ９からバスＡ１レジスタにデータの
転送を実行する（ステップＳ４〜Ｓ６）。このとき、デ
ータ転送ブロック５は、バスＡ０レジスタに保持されて
いるデータをデータバスＡに転送する（ステップＳ
７）。このような処理は、データバスＢの転送要求がな
ければ、繰り返すことになる。即ち、バスＡ０レジスタ
とバスＡ１レジスタとを交互に使用して、バッファＲＡ
Ｍ９から転送されたデータをデータバスＡに転送する。
Ａの転送要求が発生すると、バス９の転送が可能であれ
ば、バッファＲＡＭ９からバスＡ０レジスタにデータの
転送を実行する（ステップＳ１〜Ｓ３）。次に、データ
バスＡの転送要求に応じてバス９の転送が可能であれ
ば、バッファＲＡＭ９からバスＡ１レジスタにデータの
転送を実行する（ステップＳ４〜Ｓ６）。このとき、デ
ータ転送ブロック５は、バスＡ０レジスタに保持されて
いるデータをデータバスＡに転送する（ステップＳ
７）。このような処理は、データバスＢの転送要求がな
ければ、繰り返すことになる。即ち、バスＡ０レジスタ
とバスＡ１レジスタとを交互に使用して、バッファＲＡ
Ｍ９から転送されたデータをデータバスＡに転送する。
【００２３】一方、データバスＢの転送要求が発生する
と、バス９の転送が可能であれば、バッファＲＡＭ９か
らバスＢ０レジスタにデータの転送を実行する（ステッ
プＳ８〜Ｓ１０）。ここで、図４に示すように、バス９
の転送可能時間を時分割で２等分にして、転送可能時間
（ｙｅｓで示す時間）に転送要求があれば、データ転送
が実行される。従って、次のデータバスＢの転送要求が
発生したときに、バスＢよう転送可能時間でない時間
（ｎｏで示す時間）であれば、バッファＲＡＭ９からバ
スＢ１レジスタへのデータ転送は実行されないことにな
る（ステップＳ１１，Ｓ１２のＮＯ）。
と、バス９の転送が可能であれば、バッファＲＡＭ９か
らバスＢ０レジスタにデータの転送を実行する（ステッ
プＳ８〜Ｓ１０）。ここで、図４に示すように、バス９
の転送可能時間を時分割で２等分にして、転送可能時間
（ｙｅｓで示す時間）に転送要求があれば、データ転送
が実行される。従って、次のデータバスＢの転送要求が
発生したときに、バスＢよう転送可能時間でない時間
（ｎｏで示す時間）であれば、バッファＲＡＭ９からバ
スＢ１レジスタへのデータ転送は実行されないことにな
る（ステップＳ１１，Ｓ１２のＮＯ）。
【００２４】要するに、図４のタイミングチャートに示
すように、２等分に時分割された転送可能時間（ｙｅｓ
の時間）に、各データバスＡ，Ｂの転送要求が発生すれ
ば、バッファＲＡＭ９からバスＡ０レジスタ、バスＡ１
レジスタ、バスＢ０レジスタ、バスＢ１レジスタのいず
かに転送されることになる。そして、データバスＢも同
様に、バスＢ１レジスタにデータの転送が実行されたと
きに、データ転送ブロック５は、バスＢ０レジスタに保
持されているデータをデータバスＢに転送する（ステッ
プＳ１３，Ｓ１４）。従って、バスＢ０レジスタとバス
Ｂ１レジスタとを交互に使用して、バッファＲＡＭ９か
ら転送されたデータをデータバスＢに転送する。
すように、２等分に時分割された転送可能時間（ｙｅｓ
の時間）に、各データバスＡ，Ｂの転送要求が発生すれ
ば、バッファＲＡＭ９からバスＡ０レジスタ、バスＡ１
レジスタ、バスＢ０レジスタ、バスＢ１レジスタのいず
かに転送されることになる。そして、データバスＢも同
様に、バスＢ１レジスタにデータの転送が実行されたと
きに、データ転送ブロック５は、バスＢ０レジスタに保
持されているデータをデータバスＢに転送する（ステッ
プＳ１３，Ｓ１４）。従って、バスＢ０レジスタとバス
Ｂ１レジスタとを交互に使用して、バッファＲＡＭ９か
ら転送されたデータをデータバスＢに転送する。
【００２５】以上のように本実施形態によれば、フラッ
シュメモリ２Ａ，２Ｂ毎に専用に設けられたデータバス
Ａ，Ｂにより、それぞれ独立したデータ転送動作を実行
することができる。従って、特にデータ書込み動作時に
おいて、フラッシュメモリ２Ａ，２Ｂに対する平均転送
速度を高速化することができる。これにより、フラッシ
ュメモリ２Ａ，２Ｂに対するアクセス効率を向上するこ
とができる。
シュメモリ２Ａ，２Ｂ毎に専用に設けられたデータバス
Ａ，Ｂにより、それぞれ独立したデータ転送動作を実行
することができる。従って、特にデータ書込み動作時に
おいて、フラッシュメモリ２Ａ，２Ｂに対する平均転送
速度を高速化することができる。これにより、フラッシ
ュメモリ２Ａ，２Ｂに対するアクセス効率を向上するこ
とができる。
【００２６】ここで、バッファＲＡＭ８とのデータ転送
を１本のバス９に対して、各データバスＡ，Ｂ毎の時分
割転送によるバスアービトレーションを実行することに
より、各データバスＡ，Ｂから独立して転送要求が発生
した場合でも、バス９で干渉するような事態を防止し、
各データバスＡ，ＢにバッファＲＡＭ８からのデータを
確実に転送することができる。
を１本のバス９に対して、各データバスＡ，Ｂ毎の時分
割転送によるバスアービトレーションを実行することに
より、各データバスＡ，Ｂから独立して転送要求が発生
した場合でも、バス９で干渉するような事態を防止し、
各データバスＡ，ＢにバッファＲＡＭ８からのデータを
確実に転送することができる。
【００２７】
【発明の効果】以上詳述したように本発明によれば、半
導体ディスク装置を使用したシステムにおいて、各フラ
ッシュＥＥＰＲＯＭ毎にデータバスを設けて、各フラッ
シュＥＥＰＲＯＭ毎に独立したデータ転送を実現でき
る。従って、特にデータ書込み動作時に、各フラッシュ
ＥＥＰＲＯＭに対する平均転送速度を高速化して、アク
セス処理の効率を向上させることができる。
導体ディスク装置を使用したシステムにおいて、各フラ
ッシュＥＥＰＲＯＭ毎にデータバスを設けて、各フラッ
シュＥＥＰＲＯＭ毎に独立したデータ転送を実現でき
る。従って、特にデータ書込み動作時に、各フラッシュ
ＥＥＰＲＯＭに対する平均転送速度を高速化して、アク
セス処理の効率を向上させることができる。
【図１】本発明の実施形態に関係する半導体ディスク装
置の要部を示すブロック図。
置の要部を示すブロック図。
【図２】同実施形態に関係するコントローラの内部構成
を示す概念図。
を示す概念図。
【図３】同実施形態に関係するコントローラの内部構成
を示す概念図。
を示す概念図。
【図４】同実施形態に関係する動作を説明するためのタ
イミングチャート。
イミングチャート。
【図５】同実施形態に関係する動作を説明するためのフ
ローチャート。
ローチャート。
１…半導体ディスク装置 ２Ａ，２Ｂ…フラッシュＥＥＰＲＯＭ（フラッシュメモ
リ） ３…データバス（データバスＡ，Ｂ） ４…コントローラ ５…データ転送ブロック ６…ＭＰＵブロック ７…インターフェース ８…バッファＲＡＭ ９…バス（バッファＲＡＭ側バス） ２０Ａ，２０Ｂ…データ開始アドレス用レジスタ（バッ
ファＲＡＭ側） ２１Ａ，２１Ｂ…データ開始アドレス用レジスタ（フラ
ッシュメモリ側） ２２Ａ，２２Ｂ…データ転送方向の指示用レジスタ ２３Ａ，２３Ｂ…データ転送監視用レジスタ
リ） ３…データバス（データバスＡ，Ｂ） ４…コントローラ ５…データ転送ブロック ６…ＭＰＵブロック ７…インターフェース ８…バッファＲＡＭ ９…バス（バッファＲＡＭ側バス） ２０Ａ，２０Ｂ…データ開始アドレス用レジスタ（バッ
ファＲＡＭ側） ２１Ａ，２１Ｂ…データ開始アドレス用レジスタ（フラ
ッシュメモリ側） ２２Ａ，２２Ｂ…データ転送方向の指示用レジスタ ２３Ａ，２３Ｂ…データ転送監視用レジスタ
Claims (8)
- 【請求項１】 複数のフラッシュＥＥＰＲＯＭから構成
される半導体ディスク装置を使用したデータ記憶システ
ムであって、 前記各フラッシュＥＥＰＲＯＭ毎に独立して設けられ
て、前記フラッシュＥＥＰＲＯＭに対する入出力データ
の転送を行なうための複数のデータバス手段と、 前記各データバスに接続されて、ホストシステムからの
リード／ライト要求に応じて前記各フラッシュＥＥＰＲ
ＯＭ毎にアクセス制御し、前記入出力データの転送を制
御するためのコントローラ手段とを具備したことを特徴
とするデータ記憶システム。 - 【請求項２】 前記ホストシステムとの間でデータの転
送を行なうためのインターフェース手段を有し、 前記インターフェース手段を介して前記ホストシステム
から転送されたデータを格納し、また前記コントローラ
手段から転送されたデータを格納するバッファメモリ手
段を有し、 前記コントローラ手段は前記バッファメモリ手段と１本
のバスにより接続されて、前記バッファメモリ手段に格
納されたデータを指定の前記フラッシュＥＥＰＲＯＭに
転送するように制御する手段を有することを特徴とする
請求項１記載のデータ記憶システム。 - 【請求項３】 前記コントローラ手段はデータ転送を制
御するためのレジスタ群を有し、 レジスタ群はデータ転送開始アドレス、データ転送方
向、データ転送状態の監視の各レジスタを含み、かつ各
レジスタを前記各データバス手段毎に設けられているこ
とを特徴とする請求項１記載のデータ記憶システム。 - 【請求項４】 複数のフラッシュＥＥＰＲＯＭから構成
される半導体ディスク装置を使用したデータ記憶システ
ムであって、 前記各フラッシュＥＥＰＲＯＭ毎に独立して設けられ
て、前記フラッシュＥＥＰＲＯＭに対する入出力データ
の転送を行なうための複数のデータバス手段と、 ホストシステムから転送された入力データまたは前記フ
ラッシュＥＥＰＲＯＭから読出された出力データを一時
的に格納するためのバッファメモリ手段と、 前記各データバスを介して前記各フラッシュＥＥＰＲＯ
Ｍに接続されて、かつ１本のバスを介して前記バッファ
メモリ手段に接続されて、前記バッファメモリ手段と前
記各フラッシュＥＥＰＲＯＭとの間の入出力データの転
送を実行するデータ転送手段と、 前記ホストシステムからのリード／ライトコマンドを処
理して、前記各フラッシュＥＥＰＲＯＭに対するリード
／ライトアクセスを制御し、前記バッファメモリ手段と
前記データ転送手段とを制御して前記ホストシステムと
のデータ転送を制御するための制御手段とを具備したこ
とを特徴とするデータ記憶システム。 - 【請求項５】 前記ホストシステムと前記バッファメモ
リ手段との間でデータ転送を行なうためのインターフェ
ース手段を有し、 前記制御手段は、前記ホストシステムからのライトアク
セス要求に応じて前記インターフェース手段を介して前
記ホストシステムから転送された入力データを前記バッ
ファメモリ手段に格納し、かつ前記ホストシステムから
のリードアクセス要求に応じて前記データ転送手段によ
り前記バッファメモリ手段に格納された前記フラッシュ
ＥＥＰＲＯＭからの出力データを前記インターフェース
手段を介して前記ホストシステムから転送するように制
御することを特徴とする請求項４記載のデータ記憶シス
テム。 - 【請求項６】 前記データ転送手段は、前記各データバ
ス手段毎に前記バッファメモリ手段から出力されるデー
タを保持するための第１と第２のレジスタを組みとする
バス用レジスタを有し、 前記各データバス手段毎のデータ転送要求に応じて前記
バッファメモリ手段に接続された１本のバスを時分割転
送によるバスアービトレーションを実行する手段を有
し、 データ転送許可により前記バッファメモリ手段から転送
されたデータを、前記データバス手段に対応する前記第
１と第２のレジスタを交互に使用してアクセス対象の前
記データバス手段に転送する手段を有することを特徴と
する請求項４記載のデータ記憶システム。 - 【請求項７】 複数のフラッシュＥＥＰＲＯＭから構成
される半導体ディスク装置を使用したデータ記憶システ
ムに適用するデータ転送方法であって、 前記各フラッシュＥＥＰＲＯＭ毎に独立して設けられ
て、前記フラッシュＥＥＰＲＯＭに対する入出力データ
の転送を行なうための複数のデータバスＡ，Ｂと、ホス
トシステムから転送された入力データまたは前記フラッ
シュＥＥＰＲＯＭから読出された出力データを一時的に
格納するためのバッファメモリ手段と、前記各データバ
スＡ，Ｂを介して前記各フラッシュＥＥＰＲＯＭに接続
されて、かつ１本のバスを介して前記バッファメモリ手
段に接続されて、前記バッファメモリ手段と前記各フラ
ッシュＥＥＰＲＯＭとの間の入出力データの転送を実行
するデータ転送手段とを有し、 前記データ転送手段は前記データバスＡ，Ｂ毎に前記バ
ッファメモリ手段から出力されるデータを保持するため
のバスレジスタＡ０，Ａ１およびバスレジスタＢ０，Ｂ
１を有し、 前記ホストシステムからのライトアクセス要求に応じて
前記バッファメモリ手段からのデータをアクセス対象の
フラッシュＥＥＰＲＯＭに対応するデータバスＡ，Ｂに
転送するときに、前記データバスＡ，Ｂ毎に前記バッフ
ァメモリ手段の１本のバス転送可能時間を時分割し、 前記データバスＡの転送要求に応じて前記バッファメモ
リ手段のバス転送可能時に前記バッファメモリ手段から
転送されたデータを前記バスレジスタＡ０に格納する処
理と、 前記データバスＡの転送要求に応じて前記バッファメモ
リ手段のバス転送可能時に前記バッファメモリ手段から
転送されたデータを前記バスレジスタＡ１に格納すると
共に、前記バスレジスタＡ０またはＡ１のいずれからデ
ータを前記データバスＡの転送する処理と、 前記データバスＢの転送要求に応じて前記バッファメモ
リ手段のバス転送可能時に前記バッファメモリ手段から
転送されたデータを前記バスレジスタＢ０に格納する処
理と、 前記データバスＢの転送要求に応じて前記バッファメモ
リ手段のバス転送可能時に前記バッファメモリ手段から
転送されたデータを前記バスレジスタＢ１に格納すると
共に、前記バスレジスタＢ０またはＢ１のいずれからデ
ータを前記データバスＢの転送する処理とからなること
を特徴とするデータ転送方法。 - 【請求項８】 １グループが複数の前記フラッシュＥＥ
ＰＲＯＭからなり、前記データバス手段は、各グループ
毎に独立して設けられていることを特徴とする請求項１
から請求項６までのいずれか記載のデータ記憶システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34896196A JP3688835B2 (ja) | 1996-12-26 | 1996-12-26 | データ記憶システム及び同システムに適用するデータ転送方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34896196A JP3688835B2 (ja) | 1996-12-26 | 1996-12-26 | データ記憶システム及び同システムに適用するデータ転送方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH10187359A true JPH10187359A (ja) | 1998-07-14 |
| JP3688835B2 JP3688835B2 (ja) | 2005-08-31 |
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ID=18400564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34896196A Expired - Fee Related JP3688835B2 (ja) | 1996-12-26 | 1996-12-26 | データ記憶システム及び同システムに適用するデータ転送方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005038655A1 (ja) * | 2003-10-17 | 2005-04-28 | Matsushita Electric Industrial Co., Ltd. | 半導体メモリ装置及びコントローラ並びにその読み書き制御方法 |
| US6944723B2 (en) | 2001-03-02 | 2005-09-13 | Fujitsu Limited | Data processing device for processing data accessed by a buffer manager, and interface device |
| US7114117B2 (en) | 2001-08-09 | 2006-09-26 | Renesas Technology Corp. | Memory card and memory controller |
| CN100371873C (zh) * | 2003-09-18 | 2008-02-27 | 松下电器产业株式会社 | 半导体存储卡、半导体存储器控制装置以及半导体存储器控制方法 |
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| JP2009510594A (ja) * | 2005-09-29 | 2009-03-12 | トレック・２０００・インターナショナル・リミテッド | Ｓｌｃ及びｍｌｃフラッシュメモリを使用するポータブルデータ記憶装置 |
| WO2009107426A1 (en) * | 2008-02-29 | 2009-09-03 | Kabushiki Kaisha Toshiba | Memory system |
| JP2009211235A (ja) * | 2008-03-01 | 2009-09-17 | Toshiba Corp | メモリシステム |
| JP2010515197A (ja) * | 2006-12-21 | 2010-05-06 | インテル・コーポレーション | 不揮発性メモリ用の高速ファンアウトシステムアーキテクチャおよび入出力回路 |
| EP2250566A1 (en) * | 2008-03-01 | 2010-11-17 | Kabushiki Kaisha Toshiba | Memory system |
| EP2250567A1 (en) * | 2008-03-01 | 2010-11-17 | Kabushiki Kaisha Toshiba | Memory system |
| JP2020087498A (ja) * | 2018-11-28 | 2020-06-04 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 複数のメモリプレーンを含む不揮発性メモリ装置及びこれを含むメモリシステム |
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|---|---|---|---|---|
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| KR101067457B1 (ko) | 2008-03-01 | 2011-09-27 | 가부시끼가이샤 도시바 | 메모리 시스템 |
| JP5032371B2 (ja) | 2008-03-01 | 2012-09-26 | 株式会社東芝 | メモリシステム |
| US8706950B2 (en) | 2008-03-01 | 2014-04-22 | Kabushiki Kaisha Toshiba | Memory system |
| JP4691122B2 (ja) | 2008-03-01 | 2011-06-01 | 株式会社東芝 | メモリシステム |
| JP5253901B2 (ja) | 2008-06-20 | 2013-07-31 | 株式会社東芝 | メモリシステム |
| JP5317689B2 (ja) | 2008-12-27 | 2013-10-16 | 株式会社東芝 | メモリシステム |
| JP2010186341A (ja) | 2009-02-12 | 2010-08-26 | Toshiba Corp | メモリシステム |
-
1996
- 1996-12-26 JP JP34896196A patent/JP3688835B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7290198B2 (en) | 2001-08-09 | 2007-10-30 | Renesas Technology Corp. | Memory card and memory controller |
| US8042021B2 (en) | 2001-08-09 | 2011-10-18 | Renesas Electronics Corporation | Memory card and memory controller |
| US7954039B2 (en) | 2001-08-09 | 2011-05-31 | Renesas Electronics Corporation | Memory card and memory controller |
| CN100371873C (zh) * | 2003-09-18 | 2008-02-27 | 松下电器产业株式会社 | 半导体存储卡、半导体存储器控制装置以及半导体存储器控制方法 |
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| CN100422955C (zh) * | 2003-10-17 | 2008-10-01 | 松下电器产业株式会社 | 半导体存储器装置和控制器及其读写控制方法 |
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