JPS59149057A - 縦型ｍｏｓトランジスタ - Google Patents
縦型ｍｏｓトランジスタInfo
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- JPS59149057A JPS59149057A JP58023199A JP2319983A JPS59149057A JP S59149057 A JPS59149057 A JP S59149057A JP 58023199 A JP58023199 A JP 58023199A JP 2319983 A JP2319983 A JP 2319983A JP S59149057 A JPS59149057 A JP S59149057A
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 229910044991 metal oxide Inorganic materials 0.000 title 1
- 150000004706 metal oxides Chemical class 0.000 title 1
- 238000009792 diffusion process Methods 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 11
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- -1 boron ions Chemical class 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、耐圧向上のための改良を施した縦型ＭＯ８
ｌ〜ランジスタに関する。
ｌ〜ランジスタに関する。
近年、電力負荷のスイッヂング素子として電力用ＭＯＳ
トランジスタが利用されるようになり、一般に、この電
力用ＭＯ８ｌ−ランジスタは、縦型構造のＭＯＳトラン
ジスタ、いわゆる、縦型ＭＯ８１〜ランジスタによって
構成されている。
トランジスタが利用されるようになり、一般に、この電
力用ＭＯ８ｌ−ランジスタは、縦型構造のＭＯＳトラン
ジスタ、いわゆる、縦型ＭＯ８１〜ランジスタによって
構成されている。
従来の縦型Ｍ ＯＳ ｌ−ランジスタとしては、例えば
第１図に示すような構造のものが良く知られている。
第１図に示すような構造のものが良く知られている。
同図に示す縦型ＭＯ８ｌ−ランジスタは、基本的に、ド
レイン電極３が接合される高′ａ度のＮ中型半導体基板
（以下、Ｎ十型ドレイン領域ど称で−）１と、このＮ生
型ドレイン領Ｖｉ１の上面に積層された低濃度のＮ型半
導体層（以下、Ｎ−型ドレイン領域と称す）２と、この
Ｎ−型ドレイン領域２内に形成されたＰ型つ■ル領域４
と、このＰ型ウェル領域４内に形成されたＮ十型ソース
領域５と、このＮ十型ソース領域５および前記Ｎ−型ド
レイン領域２の双方に股かった状態で、グー１〜酸化膜
７を介して形成されたゲート電極８とを具備している。
レイン電極３が接合される高′ａ度のＮ中型半導体基板
（以下、Ｎ十型ドレイン領域ど称で−）１と、このＮ生
型ドレイン領Ｖｉ１の上面に積層された低濃度のＮ型半
導体層（以下、Ｎ−型ドレイン領域と称す）２と、この
Ｎ−型ドレイン領域２内に形成されたＰ型つ■ル領域４
と、このＰ型ウェル領域４内に形成されたＮ十型ソース
領域５と、このＮ十型ソース領域５および前記Ｎ−型ド
レイン領域２の双方に股かった状態で、グー１〜酸化膜
７を介して形成されたゲート電極８とを具備している。
また、ゲート電極８の引出し部分を除く上面部分がＰＳ
Ｇ （リンガラス）膜って被覆されており、その上面に
ソース電極１０が積層されている。このソース電極１０
は、上記Ｎ生型ソース領ＩＩｉ！５およびＰ型つ■小領
域４巾に形成されたＰ生型コンタクト領域６に接合され
ている。
Ｇ （リンガラス）膜って被覆されており、その上面に
ソース電極１０が積層されている。このソース電極１０
は、上記Ｎ生型ソース領ＩＩｉ！５およびＰ型つ■小領
域４巾に形成されたＰ生型コンタクト領域６に接合され
ている。
そして、電力用ＭＯＳトランジスタは、上記のような単
位セルが複数形成されて、並列接続されており、例えば
第２図（ａ ＞、 （＋） ）、 （ｃ ）に示す
ように、単位はルの形状を多角形とすることによって、
単位面積当りのセル密度を大きくする工夫がなされてい
る。一般に、角数が少ないほど、セル密度を大きくする
ことができ、これによって電流密度が大となり、小型で
大電流を流すことのできる素子を形成することが可能と
なる。
位セルが複数形成されて、並列接続されており、例えば
第２図（ａ ＞、 （＋） ）、 （ｃ ）に示す
ように、単位はルの形状を多角形とすることによって、
単位面積当りのセル密度を大きくする工夫がなされてい
る。一般に、角数が少ないほど、セル密度を大きくする
ことができ、これによって電流密度が大となり、小型で
大電流を流すことのできる素子を形成することが可能と
なる。
ところで、」−記のような縦型ＭＯＳトランジスタにお
いて、上記Ｐ型ウェル領域４を形成する場合には、セル
形状に対応した多角形状の拡散窓が設けられたゲート電
極８をマスクとしてイオンを打ち込み、熱拡散させる方
法が用いられている。
いて、上記Ｐ型ウェル領域４を形成する場合には、セル
形状に対応した多角形状の拡散窓が設けられたゲート電
極８をマスクとしてイオンを打ち込み、熱拡散させる方
法が用いられている。
第３図は、セル形状を六角形とした場合の各領域の形状
を示す図であり、グーミル電極に形成された六角形の拡
散窓を想像線８ａで示しである。
を示す図であり、グーミル電極に形成された六角形の拡
散窓を想像線８ａで示しである。
そして、上記Ｐ型つＩ小領域４が形成された後に、Ｎ生
型ソース領域５とＰ生型コンタクト領域６が拡散形成さ
れて、同図に示すＪ：うな六角形の単位セル領域が形成
される。
型ソース領域５とＰ生型コンタクト領域６が拡散形成さ
れて、同図に示すＪ：うな六角形の単位セル領域が形成
される。
しかしながら、上記のような従来の縦型ＭＯＳトランジ
スタにあっては、上述のように、Ｐ型ウェル領域がゲー
ト電極をマスクとしてイオン注入がなされた後、セル形
状に対応した多角形状に拡散する際に、Ｐ型ウェル領域
の多角形状における各頂点部（第３図の符号１３で示す
ような多角形の頂点付近をいう）の濃度が他の部分より
も薄くなってしまう。
スタにあっては、上述のように、Ｐ型ウェル領域がゲー
ト電極をマスクとしてイオン注入がなされた後、セル形
状に対応した多角形状に拡散する際に、Ｐ型ウェル領域
の多角形状における各頂点部（第３図の符号１３で示す
ような多角形の頂点付近をいう）の濃度が他の部分より
も薄くなってしまう。
このため、ソース・トレイン間に高電圧が印加されると
、第１図および第３図に示す如く、Ｎ−型ドレイン領域
２とＰ型ウェル領域４との接合部に空乏ｍ１２が発生し
、この空乏層１２は濃度が薄いほどその広がり幅が大と
なるため、Ｐ型ウェル領域４内においては、上記空乏層
１２の広がり幅が、」−配積点部１３の箇所で大となる
。
、第１図および第３図に示す如く、Ｎ−型ドレイン領域
２とＰ型ウェル領域４との接合部に空乏ｍ１２が発生し
、この空乏層１２は濃度が薄いほどその広がり幅が大と
なるため、Ｐ型ウェル領域４内においては、上記空乏層
１２の広がり幅が、」−配積点部１３の箇所で大となる
。
従って、上記印加電圧が高いと、上記頂点部１３におい
て空乏層１２が、Ｎ生型ソース領域５に達してパンチス
ルーが起こる可能性があり、このことは、素子の耐圧を
低下させる原因となっている。
て空乏層１２が、Ｎ生型ソース領域５に達してパンチス
ルーが起こる可能性があり、このことは、素子の耐圧を
低下させる原因となっている。
また、上記頂点部におけるパンチスルーは、単位セルの
形状が角数の少ない多角形であるほど起こり易くなり、
従って耐圧も低下することとなる（このことを第４図に
グラフで示す）。このため、単位セル形状の角数を減ら
して電流密度を増そうとすれば、耐圧が低下してしまう
という不都合が生じてくる。
形状が角数の少ない多角形であるほど起こり易くなり、
従って耐圧も低下することとなる（このことを第４図に
グラフで示す）。このため、単位セル形状の角数を減ら
して電流密度を増そうとすれば、耐圧が低下してしまう
という不都合が生じてくる。
この発明は上記の事情に鑑みてなされたもので、その目
的とするところは、上記のような単位セルの頂点部にお
けるパンチスルーの発生を防止して、素子の耐圧を向上
させることにある。
的とするところは、上記のような単位セルの頂点部にお
けるパンチスルーの発生を防止して、素子の耐圧を向上
させることにある。
上記の目的を達成するために、本発明は、第１５−
導電型半導体基体の上面側に、多角形状に拡散形成され
た第２導電型ウエル領域と、第２導電型ウエル領域内に
同心多角形状に拡散形成された第１導電型領域とを備え
た縦型ＭＯ８Ｉ−ランジスタにおいて、前記第１導電型
領域の呈する多角形状の各頂点部に第２導電型で高濃度
の領域を設（プたことを特徴とするものである。
た第２導電型ウエル領域と、第２導電型ウエル領域内に
同心多角形状に拡散形成された第１導電型領域とを備え
た縦型ＭＯ８Ｉ−ランジスタにおいて、前記第１導電型
領域の呈する多角形状の各頂点部に第２導電型で高濃度
の領域を設（プたことを特徴とするものである。
以下この発明の実施例を第５図以下の図面を用いて詳細
に説明する。
に説明する。
第５図は本発明に係る縦型ＭＯ８ｌ〜ランジスタの一実
施例における単位セルの構造を示す素子断面図である。
施例における単位セルの構造を示す素子断面図である。
同図に示す縦型ＭＯ８ｌ〜ランジスタは、第１図に示し
た従来例のものと同様に、ドレイン電極２０が接合され
るＮ＋型基板（以下、Ｎ生型ドレインＰＲ域と称す）２
１と、このＮ十型ドレイン領域２１の上面に積層された
Ｎ−型ドレイン領域２２と、このＮ−型ドレイン領域２
２内に所定間隔毎に複数形成され、かつ単位セル形状に
対応する多角形状に拡散形成されたＰ型ウェル領域２６
と、６− このＰ型つＩ／１．／領域２６内に、該Ｐ型ウェル領域
２６と同心同多角形状に拡散形成されたＮ生型ソース領
域３０と、このＮ生型ソース領域３０と前記Ｎ−型ドレ
イン領域２２の双方に股がっだ状態で、ゲート酸化膜２
３を介して積層され、かつＰＳＧ膜３２で被覆されたゲ
ート電極２＝′Ｉとを具備している。また、上記ＰＳＧ
膜３２の上面には、ソース電極３４が積層されて、ＰＳ
Ｇ膜３２に形成されたソースコンタクトホールにおいて
、上記Ｎ生型ソース領域３０おにびＰ型ウェル領域２６
中に形成されたＰ＋型コンタクト領域２９に接合されて
いる。このソース電ｆｆ１３４の上面には、更にｌ〕Ｓ
Ｇの保護膜３５が積層されている。
た従来例のものと同様に、ドレイン電極２０が接合され
るＮ＋型基板（以下、Ｎ生型ドレインＰＲ域と称す）２
１と、このＮ十型ドレイン領域２１の上面に積層された
Ｎ−型ドレイン領域２２と、このＮ−型ドレイン領域２
２内に所定間隔毎に複数形成され、かつ単位セル形状に
対応する多角形状に拡散形成されたＰ型ウェル領域２６
と、６− このＰ型つＩ／１．／領域２６内に、該Ｐ型ウェル領域
２６と同心同多角形状に拡散形成されたＮ生型ソース領
域３０と、このＮ生型ソース領域３０と前記Ｎ−型ドレ
イン領域２２の双方に股がっだ状態で、ゲート酸化膜２
３を介して積層され、かつＰＳＧ膜３２で被覆されたゲ
ート電極２＝′Ｉとを具備している。また、上記ＰＳＧ
膜３２の上面には、ソース電極３４が積層されて、ＰＳ
Ｇ膜３２に形成されたソースコンタクトホールにおいて
、上記Ｎ生型ソース領域３０おにびＰ型ウェル領域２６
中に形成されたＰ＋型コンタクト領域２９に接合されて
いる。このソース電ｆｆ１３４の上面には、更にｌ〕Ｓ
Ｇの保護膜３５が積層されている。
そして、この実施例の縦型ＭＯＳトランジスタは、上記
Ｎ生型ソース領域３０の呈する多角形状の各頂点部にＰ
＋型の小ウェル領域（以下、チャンネルカット領域と称
す）３１が設けられている。
Ｎ生型ソース領域３０の呈する多角形状の各頂点部にＰ
＋型の小ウェル領域（以下、チャンネルカット領域と称
す）３１が設けられている。
第６図は、単位セルの形状が六角形のものを示す単位ヒ
ルの平面図であり、同図に示す如く、上記チャンネルカ
ット領域３１は、一端がＮ生型つＪル領域３０の各頂点
部に喰い込む如く形成されており、また、その他端はＰ
型ウェル領域２６とＮ−型ドレイン領域２２との境界か
ら適宜間隔離れた状態に形成されている。
ルの平面図であり、同図に示す如く、上記チャンネルカ
ット領域３１は、一端がＮ生型つＪル領域３０の各頂点
部に喰い込む如く形成されており、また、その他端はＰ
型ウェル領域２６とＮ−型ドレイン領域２２との境界か
ら適宜間隔離れた状態に形成されている。
なお、同図中想像線２５で示しであるのは、ゲート電極
２４に穴あけされた六角形状の拡散窓を示している。
２４に穴あけされた六角形状の拡散窓を示している。
上記の如く構成された縦型ＭＯ８Ｉ−ランジスタにおい
て、ソース・ドレイン間に高圧が印加されると、第６図
に示す如く、Ｐ型ウェル領域２６とＮ−型ドレイン領域
２２との接合部に空乏層３６が発生する。
て、ソース・ドレイン間に高圧が印加されると、第６図
に示す如く、Ｐ型ウェル領域２６とＮ−型ドレイン領域
２２との接合部に空乏層３６が発生する。
このとき、上記Ｎ生型ソース領域３０の各頂点部には、
高温度のチャンネルカット領域３１が設けられているた
め、この頂点部におｔプる空乏層３６の広がりは、上記
チャンネルカット領域３１で閉止されて、空乏層３６が
Ｎ生型ソース領域３０に達してパンチスルーが起こるこ
とはない。
高温度のチャンネルカット領域３１が設けられているた
め、この頂点部におｔプる空乏層３６の広がりは、上記
チャンネルカット領域３１で閉止されて、空乏層３６が
Ｎ生型ソース領域３０に達してパンチスルーが起こるこ
とはない。
第７図は、単位セル形状を四角形とした場合を示す平面
図であり、各構成部分は、角数が異なるのみで前記第６
図で示した実施例のものと同一であるため、同一構成部
分には同一符号を付して説明は省略する。
図であり、各構成部分は、角数が異なるのみで前記第６
図で示した実施例のものと同一であるため、同一構成部
分には同一符号を付して説明は省略する。
この実施例の場合にも、前記実施例の場合と同様に、ソ
ース・ドレイン間に高圧が印加されても、上記Ｐ＋型ヂ
ャンネルカット領域３１によって、Ｎ生型ソース領域の
各頂点部におけるパンチスルーを防止することができる
。
ース・ドレイン間に高圧が印加されても、上記Ｐ＋型ヂ
ャンネルカット領域３１によって、Ｎ生型ソース領域の
各頂点部におけるパンチスルーを防止することができる
。
次に、第８Ａ図、第８Ｂ図は、上記縦型ＭＯＳトランジ
スタの！ｌＩ造方法の一例を示すＴ程図であり、その概
要を以下に簡単に説明する。
スタの！ｌＩ造方法の一例を示すＴ程図であり、その概
要を以下に簡単に説明する。
まず、第８Ａ図（ａ ）に示す如く、高８！度のＮ型、
すなわら低比抵抗（例えば、抵抗率ρ＝０゜０１Ωｃｍ
）のＮ十型半導体基板２１上に、低濃度のＮ型、すなわ
ち高比抵抗（例えば、抵抗率ρ−１Ωｃｍ）のＮ−型層
２２を、例えばエピタキシャル成長法によって積層形成
し、このＮ−型層２２の表面に、熱酸化（例えばｄｌ”
ＶＯｚ中、１０５００Ｃ，９０分）を行なって、ゲート
酸化膜２３を形成する。
すなわら低比抵抗（例えば、抵抗率ρ＝０゜０１Ωｃｍ
）のＮ十型半導体基板２１上に、低濃度のＮ型、すなわ
ち高比抵抗（例えば、抵抗率ρ−１Ωｃｍ）のＮ−型層
２２を、例えばエピタキシャル成長法によって積層形成
し、このＮ−型層２２の表面に、熱酸化（例えばｄｌ”
ＶＯｚ中、１０５００Ｃ，９０分）を行なって、ゲート
酸化膜２３を形成する。
９−
次に同図（ｂ）に示す如く、上記ゲート酸化膜２３上に
、ポリシリコンのグー１−電極２４を公知の気相成長法
にＪ：って形成し、所定パターンでフォトエツチング処
理を行なって、セル形状に対応する多角形状の拡散窓２
５を形成する。
、ポリシリコンのグー１−電極２４を公知の気相成長法
にＪ：って形成し、所定パターンでフォトエツチング処
理を行なって、セル形状に対応する多角形状の拡散窓２
５を形成する。
次に、上記グー１−電極２４をマスクとして、ボロンイ
オンＢ＋をＮ−型層２２表面の上記拡ｒＰ！、窓２５の
部分に導入（例えば３×１０１３ｃｍ〜２の割合）し、
同図（Ｃ）に示す如く、熱拡散（例えば１１２０°Ｃ９
２４時間）をさせてＰ型ウェル領域２６を形成する。
オンＢ＋をＮ−型層２２表面の上記拡ｒＰ！、窓２５の
部分に導入（例えば３×１０１３ｃｍ〜２の割合）し、
同図（Ｃ）に示す如く、熱拡散（例えば１１２０°Ｃ９
２４時間）をさせてＰ型ウェル領域２６を形成する。
次に同図（ｄ）に示す如く、所定パターンで穴あけされ
たレジスト２７をマスクとして、イオン注入法等により
、上記Ｐ型ウェル領域２６表面にボロンイオンＢ÷を導
入（例えば、５×１０１５ｃｍ’の割合）する。このと
き、上記レジスト２７には、上記多角形状の拡散窓２５
の頂点部および中心部に穴あけがなされている。
たレジスト２７をマスクとして、イオン注入法等により
、上記Ｐ型ウェル領域２６表面にボロンイオンＢ÷を導
入（例えば、５×１０１５ｃｍ’の割合）する。このと
き、上記レジスト２７には、上記多角形状の拡散窓２５
の頂点部および中心部に穴あけがなされている。
次に第８Ｂ図（ｅ ）に示す如く、上記第８Ａ図（ｄ
）に示したレジスト２７のパターンとは逆に、１０− １記拡散窓２５の頂点部および中心部を除く部分に穴あ
（プされたレジスト２８と、ゲート電極２４とをマスク
として、イオン注入法等によって、リンイオンＰ＋を上
記Ｐ型ウェル領域２６表面に導入（例えば５Ｘ１０１５
ａｍ−２の割合）する。
）に示したレジスト２７のパターンとは逆に、１０− １記拡散窓２５の頂点部および中心部を除く部分に穴あ
（プされたレジスト２８と、ゲート電極２４とをマスク
として、イオン注入法等によって、リンイオンＰ＋を上
記Ｐ型ウェル領域２６表面に導入（例えば５Ｘ１０１５
ａｍ−２の割合）する。
次に第８Ｂ図（ｆ）に示す如く、熱処理（例えば１０８
０’Ｃ，４０分）を行なって、上記第８Ａ図（ｄ ）お
よび第８Ｂ図（ｅ）の工程でＰ型ウェル領域２６表面に
導入されたボロンイオンＢ＋およびリンイオンＰ＋を拡
散させて、Ｐ中型コンタク１へ領域２９．Ｎ中型ソース
領域３０およびＰ＋型チャンネルカット領１ｎ１３１を
形成する。
０’Ｃ，４０分）を行なって、上記第８Ａ図（ｄ ）お
よび第８Ｂ図（ｅ）の工程でＰ型ウェル領域２６表面に
導入されたボロンイオンＢ＋およびリンイオンＰ＋を拡
散させて、Ｐ中型コンタク１へ領域２９．Ｎ中型ソース
領域３０およびＰ＋型チャンネルカット領１ｎ１３１を
形成する。
次に第８Ｂ図（ａ ）に示す如く、素子上面に層間絶縁
膜３２を形成（例えば、リンガラスを約７０００人の厚
さに形成）した後、ソースコンタクトホール３３の穴あ
けを行なう。
膜３２を形成（例えば、リンガラスを約７０００人の厚
さに形成）した後、ソースコンタクトホール３３の穴あ
けを行なう。
そして、同図（ｈ）に示す如く、素子上面に、アルミ蒸
着等によってソース電極３４を形成し、熱処理（例えば
、４５０°Ｃ，３分）を行なって、ソース電極３４と、
Ｎ中型ソース領域３０およびＰ中型コンタクト領１或２
９との間のオーミックコンタクトを形成した後、素子上
面にリンガラスの気相成長等によって、保′Ｓ膜３５を
形成する。
着等によってソース電極３４を形成し、熱処理（例えば
、４５０°Ｃ，３分）を行なって、ソース電極３４と、
Ｎ中型ソース領域３０およびＰ中型コンタクト領１或２
９との間のオーミックコンタクトを形成した後、素子上
面にリンガラスの気相成長等によって、保′Ｓ膜３５を
形成する。
上記の製造方法によれは、上記頂点部の高濃度小ウェル
領域を形成する工程を、従来のマスクのパターンを若干
変更するのみで行なうことができるため、従来の製造工
程をほとんど変更することなく行なえる。
領域を形成する工程を、従来のマスクのパターンを若干
変更するのみで行なうことができるため、従来の製造工
程をほとんど変更することなく行なえる。
なお、以上の説明では、Ｎチャンネル型の縦型ＭＯ８ｌ
−ランジスタについて記ｉホしであるが、Ｐチャンネル
型の縦型ＭＯ８トランジスタにも本発明は適用できるこ
とは明らかであり、その場合にはＰとＮを逆に寸ればＪ
：い。また、本発明は、単位セルの形状が多角形のもの
であれば、その角数によらず適用可能である。
−ランジスタについて記ｉホしであるが、Ｐチャンネル
型の縦型ＭＯ８トランジスタにも本発明は適用できるこ
とは明らかであり、その場合にはＰとＮを逆に寸ればＪ
：い。また、本発明は、単位セルの形状が多角形のもの
であれば、その角数によらず適用可能である。
以上詳細に説明したように、本発明の縦型ＭＯ８１〜ラ
ンジスタにあっては多角形状のｔｌｉ位セルの頂点部に
おけるパンチスルーの発生を防止することができ、素子
の耐圧の向上を図ることが可能となり、従って、面積効
率が段く、高耐圧の素子を提供することができる。
ンジスタにあっては多角形状のｔｌｉ位セルの頂点部に
おけるパンチスルーの発生を防止することができ、素子
の耐圧の向上を図ることが可能となり、従って、面積効
率が段く、高耐圧の素子を提供することができる。
第１図は従来の縦型ＭＯＳトランジスタの素子断面図、
第２図は多角形状単位セルの種々の例を示す図、第３図
【Ｊ、六角形単位セルの平面図、第４図は単位セルの形
状と素子耐圧の関係を示す図、第５図は本発明に係る縦
型ＭＯ３ｌ−ランジスタの一実施例を示す素子断面図、
第６図は本発明の縦を 型ＭＯ８Ｉ−ランジスタの六角形単位セルの例を示ず平
面図、第７図は同じく四角形単位セルの例を示す平面図
、第８Ａ図および第８Ｂ図は本発明に係る縦型ＭＯＳト
ランジスタの製造方法の一例を示す工程図である。 ２１・・・・・・Ｎ生型ドレイン領域 ２２・・・・・・Ｎ−型ドレイン領域 ２３・・・・・・ゲート酸化膜 ２４・・・・・・グーｌ−電極 ２５・・・・・・拡散窓 ２６・・・・・・Ｐ型ウェル領域 １３− ３０・・・・・・Ｎ十型ソース領域 ３１・・・・・・チャンネルカット領域特許出願人 日産自動車株式会ネ１ １４− −一−〜？ 盲田 へ へ ｏ Ｑ −− 問＆因次
第２図は多角形状単位セルの種々の例を示す図、第３図
【Ｊ、六角形単位セルの平面図、第４図は単位セルの形
状と素子耐圧の関係を示す図、第５図は本発明に係る縦
型ＭＯ３ｌ−ランジスタの一実施例を示す素子断面図、
第６図は本発明の縦を 型ＭＯ８Ｉ−ランジスタの六角形単位セルの例を示ず平
面図、第７図は同じく四角形単位セルの例を示す平面図
、第８Ａ図および第８Ｂ図は本発明に係る縦型ＭＯＳト
ランジスタの製造方法の一例を示す工程図である。 ２１・・・・・・Ｎ生型ドレイン領域 ２２・・・・・・Ｎ−型ドレイン領域 ２３・・・・・・ゲート酸化膜 ２４・・・・・・グーｌ−電極 ２５・・・・・・拡散窓 ２６・・・・・・Ｐ型ウェル領域 １３− ３０・・・・・・Ｎ十型ソース領域 ３１・・・・・・チャンネルカット領域特許出願人 日産自動車株式会ネ１ １４− −一−〜？ 盲田 へ へ ｏ Ｑ −− 問＆因次
Claims (1)
- （１）下面側が、一対の主電極の一方に導通する第１ｓ
Ｎ型半導体基体と； 前記基体の１−面側に該基体表面に多角形を形成する如
く拡散形成された第２導電型ウエル領域と；前記第２導
電型ウエル領域内に、同心同多角形状に拡散形成され、
かつ前記一対の主電極の他方に導通する第１導電型領域
と： 少なくとも前記第１導電型領域と前記基体との間の前記
第２導電型ウエル領域の上面に酸化膜を介１ノで積層さ
れたゲート電極とを備えた縦型ＭＯ８１〜ランジスタに
おいて； 前記第１導電型領域が呈する多角形の各頂点部に第２導
電型で高温度の領域を設【プたことを特徴とする縦型Ｍ
ＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023199A JPS59149057A (ja) | 1983-02-15 | 1983-02-15 | 縦型ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58023199A JPS59149057A (ja) | 1983-02-15 | 1983-02-15 | 縦型ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59149057A true JPS59149057A (ja) | 1984-08-25 |
Family
ID=12103996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58023199A Pending JPS59149057A (ja) | 1983-02-15 | 1983-02-15 | 縦型ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59149057A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61196578A (ja) * | 1985-02-25 | 1986-08-30 | ゼネラル・エレクトリック・カンパニイ | 絶縁ゲート電界効果トランジスタ装置 |
| JPH0256971A (ja) * | 1988-08-22 | 1990-02-26 | Ricoh Co Ltd | 縦型２重拡散ｍｏｓｆｅｔ |
| JPH02281758A (ja) * | 1989-04-24 | 1990-11-19 | Shindengen Electric Mfg Co Ltd | 絶縁ゲート型電界効果トランジスタ |
| JPH0697448A (ja) * | 1992-03-09 | 1994-04-08 | Nec Corp | 電界効果トランジスタ |
| US6656774B1 (en) * | 1989-07-03 | 2003-12-02 | Fairchild Semiconductor Corporation | Method to enhance operating characteristics of FET, IGBT, and MCT structures |
| US6703671B1 (en) * | 1996-08-23 | 2004-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| WO2015198468A1 (ja) * | 2014-06-27 | 2015-12-30 | 三菱電機株式会社 | 炭化珪素半導体装置 |
-
1983
- 1983-02-15 JP JP58023199A patent/JPS59149057A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61196578A (ja) * | 1985-02-25 | 1986-08-30 | ゼネラル・エレクトリック・カンパニイ | 絶縁ゲート電界効果トランジスタ装置 |
| JPH0256971A (ja) * | 1988-08-22 | 1990-02-26 | Ricoh Co Ltd | 縦型２重拡散ｍｏｓｆｅｔ |
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| WO2015198468A1 (ja) * | 2014-06-27 | 2015-12-30 | 三菱電機株式会社 | 炭化珪素半導体装置 |
| CN106663693A (zh) * | 2014-06-27 | 2017-05-10 | 三菱电机株式会社 | 碳化硅半导体装置 |
| US9985124B2 (en) | 2014-06-27 | 2018-05-29 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device |
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