JPS59149057A - 縦型mosトランジスタ - Google Patents
縦型mosトランジスタInfo
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- JPS59149057A JPS59149057A JP58023199A JP2319983A JPS59149057A JP S59149057 A JPS59149057 A JP S59149057A JP 58023199 A JP58023199 A JP 58023199A JP 2319983 A JP2319983 A JP 2319983A JP S59149057 A JPS59149057 A JP S59149057A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、耐圧向上のための改良を施した縦型MO8
l〜ランジスタに関する。
l〜ランジスタに関する。
近年、電力負荷のスイッヂング素子として電力用MOS
トランジスタが利用されるようになり、一般に、この電
力用MO8l−ランジスタは、縦型構造のMOSトラン
ジスタ、いわゆる、縦型MO81〜ランジスタによって
構成されている。
トランジスタが利用されるようになり、一般に、この電
力用MO8l−ランジスタは、縦型構造のMOSトラン
ジスタ、いわゆる、縦型MO81〜ランジスタによって
構成されている。
従来の縦型M OS l−ランジスタとしては、例えば
第1図に示すような構造のものが良く知られている。
第1図に示すような構造のものが良く知られている。
同図に示す縦型MO8l−ランジスタは、基本的に、ド
レイン電極3が接合される高′a度のN中型半導体基板
(以下、N十型ドレイン領域ど称で−)1と、このN生
型ドレイン領Vi1の上面に積層された低濃度のN型半
導体層(以下、N−型ドレイン領域と称す)2と、この
N−型ドレイン領域2内に形成されたP型つ■ル領域4
と、このP型ウェル領域4内に形成されたN十型ソース
領域5と、このN十型ソース領域5および前記N−型ド
レイン領域2の双方に股かった状態で、グー1〜酸化膜
7を介して形成されたゲート電極8とを具備している。
レイン電極3が接合される高′a度のN中型半導体基板
(以下、N十型ドレイン領域ど称で−)1と、このN生
型ドレイン領Vi1の上面に積層された低濃度のN型半
導体層(以下、N−型ドレイン領域と称す)2と、この
N−型ドレイン領域2内に形成されたP型つ■ル領域4
と、このP型ウェル領域4内に形成されたN十型ソース
領域5と、このN十型ソース領域5および前記N−型ド
レイン領域2の双方に股かった状態で、グー1〜酸化膜
7を介して形成されたゲート電極8とを具備している。
また、ゲート電極8の引出し部分を除く上面部分がPS
G (リンガラス)膜って被覆されており、その上面に
ソース電極10が積層されている。このソース電極10
は、上記N生型ソース領IIi!5およびP型つ■小領
域4巾に形成されたP生型コンタクト領域6に接合され
ている。
G (リンガラス)膜って被覆されており、その上面に
ソース電極10が積層されている。このソース電極10
は、上記N生型ソース領IIi!5およびP型つ■小領
域4巾に形成されたP生型コンタクト領域6に接合され
ている。
そして、電力用MOSトランジスタは、上記のような単
位セルが複数形成されて、並列接続されており、例えば
第2図(a >、 (+) )、 (c )に示す
ように、単位はルの形状を多角形とすることによって、
単位面積当りのセル密度を大きくする工夫がなされてい
る。一般に、角数が少ないほど、セル密度を大きくする
ことができ、これによって電流密度が大となり、小型で
大電流を流すことのできる素子を形成することが可能と
なる。
位セルが複数形成されて、並列接続されており、例えば
第2図(a >、 (+) )、 (c )に示す
ように、単位はルの形状を多角形とすることによって、
単位面積当りのセル密度を大きくする工夫がなされてい
る。一般に、角数が少ないほど、セル密度を大きくする
ことができ、これによって電流密度が大となり、小型で
大電流を流すことのできる素子を形成することが可能と
なる。
ところで、」−記のような縦型MOSトランジスタにお
いて、上記P型ウェル領域4を形成する場合には、セル
形状に対応した多角形状の拡散窓が設けられたゲート電
極8をマスクとしてイオンを打ち込み、熱拡散させる方
法が用いられている。
いて、上記P型ウェル領域4を形成する場合には、セル
形状に対応した多角形状の拡散窓が設けられたゲート電
極8をマスクとしてイオンを打ち込み、熱拡散させる方
法が用いられている。
第3図は、セル形状を六角形とした場合の各領域の形状
を示す図であり、グーミル電極に形成された六角形の拡
散窓を想像線8aで示しである。
を示す図であり、グーミル電極に形成された六角形の拡
散窓を想像線8aで示しである。
そして、上記P型つI小領域4が形成された後に、N生
型ソース領域5とP生型コンタクト領域6が拡散形成さ
れて、同図に示すJ:うな六角形の単位セル領域が形成
される。
型ソース領域5とP生型コンタクト領域6が拡散形成さ
れて、同図に示すJ:うな六角形の単位セル領域が形成
される。
しかしながら、上記のような従来の縦型MOSトランジ
スタにあっては、上述のように、P型ウェル領域がゲー
ト電極をマスクとしてイオン注入がなされた後、セル形
状に対応した多角形状に拡散する際に、P型ウェル領域
の多角形状における各頂点部(第3図の符号13で示す
ような多角形の頂点付近をいう)の濃度が他の部分より
も薄くなってしまう。
スタにあっては、上述のように、P型ウェル領域がゲー
ト電極をマスクとしてイオン注入がなされた後、セル形
状に対応した多角形状に拡散する際に、P型ウェル領域
の多角形状における各頂点部(第3図の符号13で示す
ような多角形の頂点付近をいう)の濃度が他の部分より
も薄くなってしまう。
このため、ソース・トレイン間に高電圧が印加されると
、第1図および第3図に示す如く、N−型ドレイン領域
2とP型ウェル領域4との接合部に空乏m12が発生し
、この空乏層12は濃度が薄いほどその広がり幅が大と
なるため、P型ウェル領域4内においては、上記空乏層
12の広がり幅が、」−配積点部13の箇所で大となる
。
、第1図および第3図に示す如く、N−型ドレイン領域
2とP型ウェル領域4との接合部に空乏m12が発生し
、この空乏層12は濃度が薄いほどその広がり幅が大と
なるため、P型ウェル領域4内においては、上記空乏層
12の広がり幅が、」−配積点部13の箇所で大となる
。
従って、上記印加電圧が高いと、上記頂点部13におい
て空乏層12が、N生型ソース領域5に達してパンチス
ルーが起こる可能性があり、このことは、素子の耐圧を
低下させる原因となっている。
て空乏層12が、N生型ソース領域5に達してパンチス
ルーが起こる可能性があり、このことは、素子の耐圧を
低下させる原因となっている。
また、上記頂点部におけるパンチスルーは、単位セルの
形状が角数の少ない多角形であるほど起こり易くなり、
従って耐圧も低下することとなる(このことを第4図に
グラフで示す)。このため、単位セル形状の角数を減ら
して電流密度を増そうとすれば、耐圧が低下してしまう
という不都合が生じてくる。
形状が角数の少ない多角形であるほど起こり易くなり、
従って耐圧も低下することとなる(このことを第4図に
グラフで示す)。このため、単位セル形状の角数を減ら
して電流密度を増そうとすれば、耐圧が低下してしまう
という不都合が生じてくる。
この発明は上記の事情に鑑みてなされたもので、その目
的とするところは、上記のような単位セルの頂点部にお
けるパンチスルーの発生を防止して、素子の耐圧を向上
させることにある。
的とするところは、上記のような単位セルの頂点部にお
けるパンチスルーの発生を防止して、素子の耐圧を向上
させることにある。
上記の目的を達成するために、本発明は、第15−
導電型半導体基体の上面側に、多角形状に拡散形成され
た第2導電型ウエル領域と、第2導電型ウエル領域内に
同心多角形状に拡散形成された第1導電型領域とを備え
た縦型MO8I−ランジスタにおいて、前記第1導電型
領域の呈する多角形状の各頂点部に第2導電型で高濃度
の領域を設(プたことを特徴とするものである。
た第2導電型ウエル領域と、第2導電型ウエル領域内に
同心多角形状に拡散形成された第1導電型領域とを備え
た縦型MO8I−ランジスタにおいて、前記第1導電型
領域の呈する多角形状の各頂点部に第2導電型で高濃度
の領域を設(プたことを特徴とするものである。
以下この発明の実施例を第5図以下の図面を用いて詳細
に説明する。
に説明する。
第5図は本発明に係る縦型MO8l〜ランジスタの一実
施例における単位セルの構造を示す素子断面図である。
施例における単位セルの構造を示す素子断面図である。
同図に示す縦型MO8l〜ランジスタは、第1図に示し
た従来例のものと同様に、ドレイン電極20が接合され
るN+型基板(以下、N生型ドレインPR域と称す)2
1と、このN十型ドレイン領域21の上面に積層された
N−型ドレイン領域22と、このN−型ドレイン領域2
2内に所定間隔毎に複数形成され、かつ単位セル形状に
対応する多角形状に拡散形成されたP型ウェル領域26
と、6− このP型つI/1./領域26内に、該P型ウェル領域
26と同心同多角形状に拡散形成されたN生型ソース領
域30と、このN生型ソース領域30と前記N−型ドレ
イン領域22の双方に股がっだ状態で、ゲート酸化膜2
3を介して積層され、かつPSG膜32で被覆されたゲ
ート電極2=′Iとを具備している。また、上記PSG
膜32の上面には、ソース電極34が積層されて、PS
G膜32に形成されたソースコンタクトホールにおいて
、上記N生型ソース領域30おにびP型ウェル領域26
中に形成されたP+型コンタクト領域29に接合されて
いる。このソース電ff134の上面には、更にl〕S
Gの保護膜35が積層されている。
た従来例のものと同様に、ドレイン電極20が接合され
るN+型基板(以下、N生型ドレインPR域と称す)2
1と、このN十型ドレイン領域21の上面に積層された
N−型ドレイン領域22と、このN−型ドレイン領域2
2内に所定間隔毎に複数形成され、かつ単位セル形状に
対応する多角形状に拡散形成されたP型ウェル領域26
と、6− このP型つI/1./領域26内に、該P型ウェル領域
26と同心同多角形状に拡散形成されたN生型ソース領
域30と、このN生型ソース領域30と前記N−型ドレ
イン領域22の双方に股がっだ状態で、ゲート酸化膜2
3を介して積層され、かつPSG膜32で被覆されたゲ
ート電極2=′Iとを具備している。また、上記PSG
膜32の上面には、ソース電極34が積層されて、PS
G膜32に形成されたソースコンタクトホールにおいて
、上記N生型ソース領域30おにびP型ウェル領域26
中に形成されたP+型コンタクト領域29に接合されて
いる。このソース電ff134の上面には、更にl〕S
Gの保護膜35が積層されている。
そして、この実施例の縦型MOSトランジスタは、上記
N生型ソース領域30の呈する多角形状の各頂点部にP
+型の小ウェル領域(以下、チャンネルカット領域と称
す)31が設けられている。
N生型ソース領域30の呈する多角形状の各頂点部にP
+型の小ウェル領域(以下、チャンネルカット領域と称
す)31が設けられている。
第6図は、単位セルの形状が六角形のものを示す単位ヒ
ルの平面図であり、同図に示す如く、上記チャンネルカ
ット領域31は、一端がN生型つJル領域30の各頂点
部に喰い込む如く形成されており、また、その他端はP
型ウェル領域26とN−型ドレイン領域22との境界か
ら適宜間隔離れた状態に形成されている。
ルの平面図であり、同図に示す如く、上記チャンネルカ
ット領域31は、一端がN生型つJル領域30の各頂点
部に喰い込む如く形成されており、また、その他端はP
型ウェル領域26とN−型ドレイン領域22との境界か
ら適宜間隔離れた状態に形成されている。
なお、同図中想像線25で示しであるのは、ゲート電極
24に穴あけされた六角形状の拡散窓を示している。
24に穴あけされた六角形状の拡散窓を示している。
上記の如く構成された縦型MO8I−ランジスタにおい
て、ソース・ドレイン間に高圧が印加されると、第6図
に示す如く、P型ウェル領域26とN−型ドレイン領域
22との接合部に空乏層36が発生する。
て、ソース・ドレイン間に高圧が印加されると、第6図
に示す如く、P型ウェル領域26とN−型ドレイン領域
22との接合部に空乏層36が発生する。
このとき、上記N生型ソース領域30の各頂点部には、
高温度のチャンネルカット領域31が設けられているた
め、この頂点部におtプる空乏層36の広がりは、上記
チャンネルカット領域31で閉止されて、空乏層36が
N生型ソース領域30に達してパンチスルーが起こるこ
とはない。
高温度のチャンネルカット領域31が設けられているた
め、この頂点部におtプる空乏層36の広がりは、上記
チャンネルカット領域31で閉止されて、空乏層36が
N生型ソース領域30に達してパンチスルーが起こるこ
とはない。
第7図は、単位セル形状を四角形とした場合を示す平面
図であり、各構成部分は、角数が異なるのみで前記第6
図で示した実施例のものと同一であるため、同一構成部
分には同一符号を付して説明は省略する。
図であり、各構成部分は、角数が異なるのみで前記第6
図で示した実施例のものと同一であるため、同一構成部
分には同一符号を付して説明は省略する。
この実施例の場合にも、前記実施例の場合と同様に、ソ
ース・ドレイン間に高圧が印加されても、上記P+型ヂ
ャンネルカット領域31によって、N生型ソース領域の
各頂点部におけるパンチスルーを防止することができる
。
ース・ドレイン間に高圧が印加されても、上記P+型ヂ
ャンネルカット領域31によって、N生型ソース領域の
各頂点部におけるパンチスルーを防止することができる
。
次に、第8A図、第8B図は、上記縦型MOSトランジ
スタの!lI造方法の一例を示すT程図であり、その概
要を以下に簡単に説明する。
スタの!lI造方法の一例を示すT程図であり、その概
要を以下に簡単に説明する。
まず、第8A図(a )に示す如く、高8!度のN型、
すなわら低比抵抗(例えば、抵抗率ρ=0゜01Ωcm
)のN十型半導体基板21上に、低濃度のN型、すなわ
ち高比抵抗(例えば、抵抗率ρ−1Ωcm)のN−型層
22を、例えばエピタキシャル成長法によって積層形成
し、このN−型層22の表面に、熱酸化(例えばdl”
VOz中、10500C,90分)を行なって、ゲート
酸化膜23を形成する。
すなわら低比抵抗(例えば、抵抗率ρ=0゜01Ωcm
)のN十型半導体基板21上に、低濃度のN型、すなわ
ち高比抵抗(例えば、抵抗率ρ−1Ωcm)のN−型層
22を、例えばエピタキシャル成長法によって積層形成
し、このN−型層22の表面に、熱酸化(例えばdl”
VOz中、10500C,90分)を行なって、ゲート
酸化膜23を形成する。
9−
次に同図(b)に示す如く、上記ゲート酸化膜23上に
、ポリシリコンのグー1−電極24を公知の気相成長法
にJ:って形成し、所定パターンでフォトエツチング処
理を行なって、セル形状に対応する多角形状の拡散窓2
5を形成する。
、ポリシリコンのグー1−電極24を公知の気相成長法
にJ:って形成し、所定パターンでフォトエツチング処
理を行なって、セル形状に対応する多角形状の拡散窓2
5を形成する。
次に、上記グー1−電極24をマスクとして、ボロンイ
オンB+をN−型層22表面の上記拡rP!、窓25の
部分に導入(例えば3×1013cm〜2の割合)し、
同図(C)に示す如く、熱拡散(例えば1120°C9
24時間)をさせてP型ウェル領域26を形成する。
オンB+をN−型層22表面の上記拡rP!、窓25の
部分に導入(例えば3×1013cm〜2の割合)し、
同図(C)に示す如く、熱拡散(例えば1120°C9
24時間)をさせてP型ウェル領域26を形成する。
次に同図(d)に示す如く、所定パターンで穴あけされ
たレジスト27をマスクとして、イオン注入法等により
、上記P型ウェル領域26表面にボロンイオンB÷を導
入(例えば、5×1015cm’の割合)する。このと
き、上記レジスト27には、上記多角形状の拡散窓25
の頂点部および中心部に穴あけがなされている。
たレジスト27をマスクとして、イオン注入法等により
、上記P型ウェル領域26表面にボロンイオンB÷を導
入(例えば、5×1015cm’の割合)する。このと
き、上記レジスト27には、上記多角形状の拡散窓25
の頂点部および中心部に穴あけがなされている。
次に第8B図(e )に示す如く、上記第8A図(d
)に示したレジスト27のパターンとは逆に、10− 1記拡散窓25の頂点部および中心部を除く部分に穴あ
(プされたレジスト28と、ゲート電極24とをマスク
として、イオン注入法等によって、リンイオンP+を上
記P型ウェル領域26表面に導入(例えば5X1015
am−2の割合)する。
)に示したレジスト27のパターンとは逆に、10− 1記拡散窓25の頂点部および中心部を除く部分に穴あ
(プされたレジスト28と、ゲート電極24とをマスク
として、イオン注入法等によって、リンイオンP+を上
記P型ウェル領域26表面に導入(例えば5X1015
am−2の割合)する。
次に第8B図(f)に示す如く、熱処理(例えば108
0’C,40分)を行なって、上記第8A図(d )お
よび第8B図(e)の工程でP型ウェル領域26表面に
導入されたボロンイオンB+およびリンイオンP+を拡
散させて、P中型コンタク1へ領域29.N中型ソース
領域30およびP+型チャンネルカット領1n131を
形成する。
0’C,40分)を行なって、上記第8A図(d )お
よび第8B図(e)の工程でP型ウェル領域26表面に
導入されたボロンイオンB+およびリンイオンP+を拡
散させて、P中型コンタク1へ領域29.N中型ソース
領域30およびP+型チャンネルカット領1n131を
形成する。
次に第8B図(a )に示す如く、素子上面に層間絶縁
膜32を形成(例えば、リンガラスを約7000人の厚
さに形成)した後、ソースコンタクトホール33の穴あ
けを行なう。
膜32を形成(例えば、リンガラスを約7000人の厚
さに形成)した後、ソースコンタクトホール33の穴あ
けを行なう。
そして、同図(h)に示す如く、素子上面に、アルミ蒸
着等によってソース電極34を形成し、熱処理(例えば
、450°C,3分)を行なって、ソース電極34と、
N中型ソース領域30およびP中型コンタクト領1或2
9との間のオーミックコンタクトを形成した後、素子上
面にリンガラスの気相成長等によって、保′S膜35を
形成する。
着等によってソース電極34を形成し、熱処理(例えば
、450°C,3分)を行なって、ソース電極34と、
N中型ソース領域30およびP中型コンタクト領1或2
9との間のオーミックコンタクトを形成した後、素子上
面にリンガラスの気相成長等によって、保′S膜35を
形成する。
上記の製造方法によれは、上記頂点部の高濃度小ウェル
領域を形成する工程を、従来のマスクのパターンを若干
変更するのみで行なうことができるため、従来の製造工
程をほとんど変更することなく行なえる。
領域を形成する工程を、従来のマスクのパターンを若干
変更するのみで行なうことができるため、従来の製造工
程をほとんど変更することなく行なえる。
なお、以上の説明では、Nチャンネル型の縦型MO8l
−ランジスタについて記iホしであるが、Pチャンネル
型の縦型MO8トランジスタにも本発明は適用できるこ
とは明らかであり、その場合にはPとNを逆に寸ればJ
:い。また、本発明は、単位セルの形状が多角形のもの
であれば、その角数によらず適用可能である。
−ランジスタについて記iホしであるが、Pチャンネル
型の縦型MO8トランジスタにも本発明は適用できるこ
とは明らかであり、その場合にはPとNを逆に寸ればJ
:い。また、本発明は、単位セルの形状が多角形のもの
であれば、その角数によらず適用可能である。
以上詳細に説明したように、本発明の縦型MO81〜ラ
ンジスタにあっては多角形状のtli位セルの頂点部に
おけるパンチスルーの発生を防止することができ、素子
の耐圧の向上を図ることが可能となり、従って、面積効
率が段く、高耐圧の素子を提供することができる。
ンジスタにあっては多角形状のtli位セルの頂点部に
おけるパンチスルーの発生を防止することができ、素子
の耐圧の向上を図ることが可能となり、従って、面積効
率が段く、高耐圧の素子を提供することができる。
第1図は従来の縦型MOSトランジスタの素子断面図、
第2図は多角形状単位セルの種々の例を示す図、第3図
【J、六角形単位セルの平面図、第4図は単位セルの形
状と素子耐圧の関係を示す図、第5図は本発明に係る縦
型MO3l−ランジスタの一実施例を示す素子断面図、
第6図は本発明の縦を 型MO8I−ランジスタの六角形単位セルの例を示ず平
面図、第7図は同じく四角形単位セルの例を示す平面図
、第8A図および第8B図は本発明に係る縦型MOSト
ランジスタの製造方法の一例を示す工程図である。 21・・・・・・N生型ドレイン領域 22・・・・・・N−型ドレイン領域 23・・・・・・ゲート酸化膜 24・・・・・・グーl−電極 25・・・・・・拡散窓 26・・・・・・P型ウェル領域 13− 30・・・・・・N十型ソース領域 31・・・・・・チャンネルカット領域特許出願人 日産自動車株式会ネ1 14− −一−〜? 盲田 へ へ o Q −− 問&因次
第2図は多角形状単位セルの種々の例を示す図、第3図
【J、六角形単位セルの平面図、第4図は単位セルの形
状と素子耐圧の関係を示す図、第5図は本発明に係る縦
型MO3l−ランジスタの一実施例を示す素子断面図、
第6図は本発明の縦を 型MO8I−ランジスタの六角形単位セルの例を示ず平
面図、第7図は同じく四角形単位セルの例を示す平面図
、第8A図および第8B図は本発明に係る縦型MOSト
ランジスタの製造方法の一例を示す工程図である。 21・・・・・・N生型ドレイン領域 22・・・・・・N−型ドレイン領域 23・・・・・・ゲート酸化膜 24・・・・・・グーl−電極 25・・・・・・拡散窓 26・・・・・・P型ウェル領域 13− 30・・・・・・N十型ソース領域 31・・・・・・チャンネルカット領域特許出願人 日産自動車株式会ネ1 14− −一−〜? 盲田 へ へ o Q −− 問&因次
Claims (1)
- (1)下面側が、一対の主電極の一方に導通する第1s
N型半導体基体と; 前記基体の1−面側に該基体表面に多角形を形成する如
く拡散形成された第2導電型ウエル領域と;前記第2導
電型ウエル領域内に、同心同多角形状に拡散形成され、
かつ前記一対の主電極の他方に導通する第1導電型領域
と: 少なくとも前記第1導電型領域と前記基体との間の前記
第2導電型ウエル領域の上面に酸化膜を介1ノで積層さ
れたゲート電極とを備えた縦型MO81〜ランジスタに
おいて; 前記第1導電型領域が呈する多角形の各頂点部に第2導
電型で高温度の領域を設【プたことを特徴とする縦型M
OSトランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58023199A JPS59149057A (ja) | 1983-02-15 | 1983-02-15 | 縦型mosトランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58023199A JPS59149057A (ja) | 1983-02-15 | 1983-02-15 | 縦型mosトランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59149057A true JPS59149057A (ja) | 1984-08-25 |
Family
ID=12103996
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58023199A Pending JPS59149057A (ja) | 1983-02-15 | 1983-02-15 | 縦型mosトランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59149057A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61196578A (ja) * | 1985-02-25 | 1986-08-30 | ゼネラル・エレクトリック・カンパニイ | 絶縁ゲート電界効果トランジスタ装置 |
JPH0256971A (ja) * | 1988-08-22 | 1990-02-26 | Ricoh Co Ltd | 縦型2重拡散mosfet |
JPH02281758A (ja) * | 1989-04-24 | 1990-11-19 | Shindengen Electric Mfg Co Ltd | 絶縁ゲート型電界効果トランジスタ |
JPH0697448A (ja) * | 1992-03-09 | 1994-04-08 | Nec Corp | 電界効果トランジスタ |
US6656774B1 (en) * | 1989-07-03 | 2003-12-02 | Fairchild Semiconductor Corporation | Method to enhance operating characteristics of FET, IGBT, and MCT structures |
US6703671B1 (en) * | 1996-08-23 | 2004-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
WO2015198468A1 (ja) * | 2014-06-27 | 2015-12-30 | 三菱電機株式会社 | 炭化珪素半導体装置 |
-
1983
- 1983-02-15 JP JP58023199A patent/JPS59149057A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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WO2015198468A1 (ja) * | 2014-06-27 | 2015-12-30 | 三菱電機株式会社 | 炭化珪素半導体装置 |
CN106663693A (zh) * | 2014-06-27 | 2017-05-10 | 三菱电机株式会社 | 碳化硅半导体装置 |
US9985124B2 (en) | 2014-06-27 | 2018-05-29 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device |
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