JP2924797B2

JP2924797B2 - Semiconductor device

Info

Publication number: JP2924797B2
Application number: JP8175620A
Authority: JP
Inventors: 徹長南
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1996-06-14
Filing date: 1996-06-14
Publication date: 1999-07-26
Anticipated expiration: 2016-06-14
Also published as: JPH103784A

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は半導体装置に関し、
特に、同期回路を備えた半導体記憶装置に関する。The present invention relates to a semiconductor device,
In particular, the present invention relates to a semiconductor memory device provided with a synchronization circuit.

【０００２】[0002]

【従来の技術】同期式メモリは、近時、クロック周波数
が１００ＭＨｚ（クロックサイクル１０ｎｓ）以上の高
周波数での動作が求められている。しかし、同期式メモ
リをＣＭＯＳ（相補型ＭＯＳ）で構成した場合、外部ク
ロックを入力レシーバ回路が受け、チップ内部クロック
として使用するために、バッファリングするまでの遅延
時間は、例えば３ｎｓ〜４ｎｓ程度かかる。2. Description of the Related Art Recently, a synchronous memory is required to operate at a high frequency of 100 MHz or more (clock cycle: 10 ns). However, when the synchronous memory is composed of a CMOS (complementary MOS), the input receiver circuit receives an external clock and uses it as a chip internal clock, so that a delay time until buffering takes, for example, about 3 ns to 4 ns. .

【０００３】チップ内の回路は、この内部クロックを起
点として動作し始めるため、この３ｎｓ〜４ｎｓがデッ
ドタイムとなる。[0003] The circuit in the chip starts operating with the internal clock as a starting point, so that 3 ns to 4 ns becomes a dead time.

【０００４】図１１に、具体例として、６４Ｍｂシンク
ロナスＤＲＡＭのスペック（仕様）の一例を示す。カッ
コ内は暫定スペックである。例えばシンクロナスＤＲＡ
Ｍ（「ＳＤＲＡＭ」ともいう）をクロック周波数１１７
ＭＨｚで動作させる場合、クロックアクセスタイムとし
て７ｎｓ以下が要求される。しかるに、前述のようにデ
ータ出力回路は、外部クロックから３〜４ｎｓ遅れた内
部クロックを受けてから動作し始めるため、データを外
部クロックから７ｎｓ後に出力するのは大変厳しい。FIG. 11 shows an example of the specifications (specifications) of a 64 Mb synchronous DRAM as a specific example. The specifications in parentheses are provisional specifications. For example, synchronous DRA
M (also referred to as “SDRAM”) at a clock frequency of 117
When operating at MHz, a clock access time of 7 ns or less is required. However, as described above, since the data output circuit starts operating after receiving the internal clock delayed by 3 to 4 ns from the external clock, it is very severe to output data 7 ns after the external clock.

【０００５】このような状況を踏まえて、最近では、同
期式メモリチップ内にＰＬＬ（ＰｈａｓｅＬｏｃｋｅ
ｄＬｏｏｐ；位相同期ループ）や、ＳＭＤ（Ｓｙｎｃ
ｈｒｏｎｉｚｅｄＭｉｒｒｏｒＤｅｌａｙ；同期型
ミラーディレイ）等のブロック同期回路を備え、この同
期回路の出力を内部クロックとして用いることにより、
さきのデッドタイムをなくし、チップ内部動作を高速化
するデバイスが設計されている。In view of such circumstances, recently, a PLL (Phase Locke) has been provided in a synchronous memory chip.
d Loop; phase-locked loop), SMD (Sync)
By providing a block synchronization circuit such as a synchronized mirror delay (synchronized mirror delay) and using an output of the synchronization circuit as an internal clock,
Devices have been designed to eliminate the dead time and speed up the internal operation of the chip.

【０００６】この種の従来技術を図７に示す。図７は、
同期式メモリのクロック系回路を示す。図７を参照する
と、ＲＡＳ￣（ロウアドレスストローブ）、ＣＡＳ￣
（カラムアドレスストローブ）、ＣＳ￣（チップセレク
ト）等のコマンド信号と、アドレス信号Ａ０〜Ａｉを入
力する入力回路４０１と、コマンドデコーダ４０２と、
アドレスラッチ回路４０３と、モード設定用アドレスデ
コード＆ラッチ回路（「モードレジスタセット回路」と
いう）４０５と、外部クロックＣＬＫを入力する入力回
路４０６と、ＰＬＬやＳＭＤ等の同期回路４０８と、を
備えて構成されている。FIG. 7 shows such a conventional technique. FIG.
2 shows a clock circuit of a synchronous memory. Referring to FIG. 7, RAS # (row address strobe), CAS #
(A column address strobe), a command signal such as CS # (chip select), an input circuit 401 for inputting address signals A0 to Ai, a command decoder 402,
An address latch circuit 403, a mode setting address decode & latch circuit (referred to as "mode register set circuit") 405, an input circuit 406 for inputting an external clock CLK, and a synchronization circuit 408 such as a PLL or SMD are provided. It is configured.

【０００７】[0007]

【発明が解決しようとする課題】この従来技術の問題点
の１つは、同期回路４０８の使用・不使用を切り換える
手段を持たないために、クロック周波数が低い場合でも
同期回路４０８を動作させ、その出力をチップの内部ク
ロックとして使うことで、同期回路４０８自身の動作に
よる余分な電力を消費するということである。One of the problems of the prior art is that it has no means for switching between use and non-use of the synchronization circuit 408, so that the synchronization circuit 408 operates even when the clock frequency is low. By using the output as the internal clock of the chip, extra power is consumed by the operation of the synchronization circuit 408 itself.

【０００８】すなわち、図１１に示したシンクロナスＤ
ＲＡＭのスペックを見ると、ＣＡＳレーテンシーが低い
場合には、クロック周波数が低く、またクロックアクセ
スタイムも遅くてもよい。例えばＣＡＳレーテンシーが
「２」のクロックアクセスタイムは１０ｎｓとされ、同
期回路を用いなくとも、充分動作可能な値である。That is, the synchronous D shown in FIG.
Looking at the specifications of the RAM, when the CAS latency is low, the clock frequency may be low and the clock access time may be slow. For example, the clock access time when the CAS latency is “2” is 10 ns, which is a value that can operate sufficiently without using a synchronization circuit.

【０００９】ＳＭＤやＰＬＬの同期回路は、この７７Ｍ
Ｈｚの動作周波数では、約５ｍＡほど電力を消費し、こ
の分が同期回路を用いない場合に対して余分な消費電力
となる。The synchronous circuit of the SMD and the PLL uses the 77M
At an operating frequency of Hz, about 5 mA of power is consumed, which is extra power consumption compared to a case where a synchronous circuit is not used.

【００１０】また、図１１に示したシンクロナスＲＡＭ
のスペック上は、データアウトホールドタイム（データ
出力のホールド時間）はＣＡＳレーテンシーによらず、
同じ値とされているが、実際には、ＣＡＳレーテンシー
が低くクロックアクセスタイムが遅い場合には、データ
アウトホールドタイムを長くしてほしいというユーザの
ニーズもある。The synchronous RAM shown in FIG.
The data out hold time (data output hold time) does not depend on CAS latency,
Although the values are the same, there is actually a need by the user to increase the data out hold time when the CAS latency is low and the clock access time is slow.

【００１１】データアウトホールドタイムは、クロック
アクセスが速いほど当然短くなるため、低いＣＡＳレー
テンシーで同期回路を用いた場合には、このユーザニー
ズに応えられない可能性も出てくる。Since the data out hold time becomes shorter as the clock access becomes faster, if a synchronous circuit is used with a low CAS latency, there is a possibility that the user's needs cannot be met.

【００１２】次に、従来技術の第２の問題点としては、
２種類以上の同期回路を選択して動作させる切り換え手
段を持たないことにある。Next, as a second problem of the prior art,
There is no switching means for selecting and operating two or more types of synchronous circuits.

【００１３】図８、図９、及び図１０を参照して、ＰＬ
Ｌ回路を例としてこれを説明する。図８は、ＰＬＬ回路
の構成をブロック図にて示したものであり、クロック入
力とフィードバック信号とを入力する位相検出器５０１
と、位相検出器５０１の出力信号ｕｐ、ｄｏｗｎを入力
とするチャージポンプ５０２と、ループフィルタ（ＬＰ
Ｆ）５０３と、電圧−電流変換回路５０４と、電圧制御
発振器（「ＶＣＯ」という）５０５と、を備えて構成さ
れている。Referring to FIG. 8, FIG. 9 and FIG.
This will be described using the L circuit as an example. FIG. 8 is a block diagram showing a configuration of a PLL circuit, and includes a phase detector 501 for inputting a clock input and a feedback signal.
, A charge pump 502 to which the output signals up and down of the phase detector 501 are input, and a loop filter (LP
F) 503, a voltage-current conversion circuit 504, and a voltage-controlled oscillator (referred to as “VCO”) 505.

【００１４】図９は、このうち電圧−電流変換回路５０
４及びＶＣＯ５０５の回路構成の一例を示す。図８を参
照して、ＬＰＦ（低域通過フィルタ）５０３の電圧レベ
ル変化を、電圧−電流変換回路５０４にて、ＶＣＯ５０
５を構成する各インバータにおけるＮｃｈトランジス
タ、Ｐｃｈトランジスタの電流能力変化に変換すること
で（信号ＰＣＯＮ、ＮＣＯＮ）、ＶＣＯ５０５の発振周
波数を変化させる構成とされており、この関係を図１０
に示す。図１０において、横軸はＬＰＦの出力電圧、縦
軸はＶＣＯの発振周波数を示している。FIG. 9 shows a voltage-current conversion circuit 50 among them.
4 and an example of a circuit configuration of the VCO 505. Referring to FIG. 8, a voltage level change of LPF (low-pass filter) 503 is converted into VCO 50 by voltage-current conversion circuit 504.
5 is converted into a change in the current capability of the Nch transistor and the Pch transistor in each inverter (signals PCON and NCON), thereby changing the oscillation frequency of the VCO 505. This relationship is shown in FIG.
Shown in In FIG. 10, the horizontal axis represents the output voltage of the LPF, and the vertical axis represents the oscillation frequency of the VCO.

【００１５】図１０に示した「非使用周波数」の領域
は、ＬＰＦのレベル変化に対するＶＣＯの発振周波数の
変化が大きすぎて、ＬＰＦに少々のノイズがのっただけ
で、発振周波数が大きく変化し、位相同期がはずれてし
まう危険性があるため、使用できない周波数領域であ
る。よって、１種類のＰＬＬでは、動作周波数帯域に限
界がある。In the region of "non-use frequency" shown in FIG. 10, the change in the oscillation frequency of the VCO with respect to the change in the level of the LPF is too large, and the oscillation frequency is largely changed only by a little noise on the LPF. However, the frequency range cannot be used because there is a risk that the phase synchronization may be lost. Therefore, one type of PLL has a limitation in an operating frequency band.

【００１６】特に、シンクロナスＤＲＡＭは、ＣＡＳレ
ーテンシーにより最高動作周波数が異なるので、シンク
ロナスＤＲＡＭに搭載するＰＬＬには、広い動作周波数
域が要求され、１種類のＰＬＬでは、これをカバーする
ことはできない。In particular, the maximum operating frequency of a synchronous DRAM differs depending on the CAS latency. Therefore, a wide operating frequency range is required for a PLL mounted on the synchronous DRAM, and one type of PLL cannot cover this. Can not.

【００１７】このため、例えばＶＣＯにおけるリング型
オシレータを構成するインバータ段数を増やして低周波
数に対応するＰＬＬを別途用意しなければならないが、
従来、その切り換え技術を備えたものはない。For this reason, for example, it is necessary to separately prepare a PLL corresponding to a low frequency by increasing the number of inverter stages constituting the ring type oscillator in the VCO.
Conventionally, there is no device provided with the switching technology.

【００１８】以上を要約すれば、従来の半導体装置にお
いては、同期回路の使用、不使用を切り換える手段を持
たないため、低周波数動作時に余分な電力を消費すると
いう問題点と、複数の同期回路の使用・不使用を切り換
える手段を持たないために、広い動作周波数帯域をもつ
ことができないという問題点を有している。To summarize the above, the conventional semiconductor device has no means for switching between use and non-use of the synchronous circuit, so that extra power is consumed at the time of low frequency operation. Since there is no means for switching between use and non-use of the device, there is a problem that a wide operating frequency band cannot be provided.

【００１９】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、同期回路を搭載した同
期式メモリにおいて、低クロック周波数動作時の消費電
力を減らし、広い動作周波数帯域をもつようした半導体
装置を提供することにある。Accordingly, the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a synchronous memory equipped with a synchronous circuit, which reduces power consumption at low clock frequency operation and has a wide operating frequency band. It is an object of the present invention to provide a semiconductor device having the following.

【００２０】[0020]

【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置は、同期回路を具備し、クロッ
ク周波数が高くＣＡＳレイテンシーが所定値よりも大の
時には、前記同期回路を使用し、クロック周波数が低く
ＣＡＳレイテンシーが所定値よりも小の時には前記同期
回路を不使用とする切り換えが行われる半導体記憶装置
であって、前記同期回路を必ずしも必要としない低周波
数スペックでは、モード信号によりユーザが前記同期回
路の使用及び不使用を選択できるようにし、前記同期回
路を必要とする高周波数スペックでは、マスタスライス
スイッチまたはヒューズスイッチの設定により、前記同
期回路を使用する構成とされてなる。In order to achieve the above object, a semiconductor device according to the present invention comprises a synchronous circuit ,
Frequency is high and CAS latency is higher than the specified value.
Sometimes, using the synchronization circuit, the clock frequency is low
When the CAS latency is smaller than a predetermined value, the synchronization
Semiconductor storage device in which switching is made so that circuits are not used
And the low frequency does not necessarily require the synchronization circuit.
In some specifications, the mode signal allows the user to
To be able to choose to use and non-use of the road, the synchronization times
For high-frequency specifications that require a path, the same as above can be achieved by setting the master slice switch or fuse switch.
Ing is configured to use the period circuit.

【００２１】[0021]

【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。図１は、本発明の第１の実
施の形態の構成を示す図であり、同期式メモリのクロッ
ク系回路を示したものである。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a diagram showing a configuration of the first embodiment of the present invention, and shows a clock circuit of a synchronous memory.

【００２２】図１を参照すると、本発明の第１の実施の
形態は、ＲＡＳ￣等のコマンド及びアドレス信号Ａ０〜
Ａｉを入力する入力回路１０１と、コマンドデコーダ１
０２と、アドレスラッチ回路１０３と、モード設定用ア
ドレスデコード＆ラッチ回路（「モードレジスタセット
回路」という）１０５と、同期回路用クロック入力回路
１０６と、同期回路非動作時用のクロック入力回路１０
７、ＰＬＬやＳＭＤ等の同期回路１０８と、チップ内部
クロックとして同期回路１０８の出力ＦＣＬＫ￣を用い
るか同期回路非動作用クロック入力回路１０７の出力Ｉ
ＣＬＫＰを用いるかを選択するセレクタ１０９と、を備
えて構成されている。Referring to FIG. 1, a first embodiment of the present invention comprises a command such as RAS # and address signals A0 to A0.
Ai input circuit 101 and command decoder 1
02, an address latch circuit 103, an address decode & latch circuit for mode setting (referred to as a "mode register set circuit") 105, a clock input circuit 106 for a synchronous circuit, and a clock input circuit 10 for a non-operating synchronous circuit.
7. Synchronizing circuit 108 such as PLL or SMD, and using the output FCLK # of the synchronizing circuit 108 as the internal clock of the chip or the output I of the clock input circuit 107 for synchronizing circuit non-operation.
And a selector 109 for selecting whether to use CLKP.

【００２３】また、モードレジスタセット回路１０５
は、ＣＡＳレーテンシー、バーストレングス（バースト
長）、ラップタイプの各モード信号を、モードレジスタ
セットサイクル時のアドレスに応じて出力する回路であ
るが、この回路は、同期回路活性化信号φをこれらのモ
ード信号と同時に出力し、この同期回路活性化信号φが
同期回路用入力回路１０６と、同期回路非動作時用入力
回路１０７と、同期回路１０８と、セレクタ１０９と、
に入力され、これらの回路の活性、非活性を制御する構
成とされている。The mode register set circuit 105
Is a circuit that outputs CAS latency, burst length (burst length), and wrap type mode signals in accordance with an address at the time of a mode register set cycle. The synchronous circuit activation signal φ is output simultaneously with the mode signal, and the synchronous circuit input signal 106, the synchronous circuit non-operation input circuit 107, the synchronous circuit 108, the selector 109,
To control the activation and deactivation of these circuits.

【００２４】同期回路活性化信号φは、モードレジスタ
セットサイクルにおいて、同期回路活性モードにセット
された場合には、同期回路用入力回路１０６、同期回路
１０８を活性化し、同期回路非動作時用入力回路１０７
を非活性とするとともに、セレクタ１０９において、同
期回路出力ＦＣＬＫ￣をチップ内部クロックＩＣＬＫと
して選択する。When the synchronous circuit activation signal φ is set to the synchronous circuit activation mode in the mode register set cycle, the synchronous circuit input circuit 106 and the synchronous circuit 108 are activated and the synchronous circuit non-operation input Circuit 107
Is deactivated, and the selector 109 selects the synchronous circuit output FCLK # as the chip internal clock ICLK.

【００２５】逆に、同期回路非活性のモードにセットさ
れた場合には、同期回路用入力回路１０６、同期回路１
０８を非活性とし、同期回路非動作時用入力回路１０７
を活性化するとともに、同期回路非動作時用入力回路１
０７の出力ＩＣＬＫＰをチップ内部クロックＩＣＬＫと
して選択する。Conversely, when the synchronous circuit is set to the inactive mode, the synchronous circuit input circuit 106 and the synchronous circuit 1
08 is inactive, and the input circuit 107 for the non-operation of the synchronous circuit is used.
And the input circuit 1 for the non-operation of the synchronous circuit.
07 is selected as the chip internal clock ICLK.

【００２６】図２に、入力回路とセレクタ１０９の回路
構成の一例を示す。図２において、Ｐｃｈトランジスタ
Ｐ１〜Ｐ３、及びＮｃｈトランジスタＮ１〜Ｎ４は、カ
レントミラーアンプ（負荷をカレントミラー回路とする
差動増幅器）からなる同期回路非動作時用入力回路１０
７であり、ＶＲＥＦは入力回路のリファレンスレベル、
Ｖ_Bはカレントミラーアンプのバイアスレベルを定める
（差動回路の定電流源トランジスタＮ３のゲートバイア
ス電圧）。すなわち、ソースが共通接続されて定電流源
トランジスタＮ３に接続された差動対トランジスタＮ
１、Ｎ２のゲートには基準電圧ＶＲＥＦとクロック信号
ＣＬＫが入力され、差動対トランジスタの負荷を構成す
るカレントミラー回路の出力端（ＰｃｈトランジスタＰ
３のドレイン）とトランジスタＮ２のドレインの接続点
から出力が取り出され、ＮｃｈトランジスタＮ４はゲー
トに同期回路活性化信号φを入力し、このカレントミラ
ーアンプの出力と接地間に接続されている。FIG. 2 shows an example of a circuit configuration of the input circuit and the selector 109. In FIG. 2, the Pch transistors P1 to P3 and the Nch transistors N1 to N4 are a synchronous circuit non-operating input circuit 10 including a current mirror amplifier (a differential amplifier having a load as a current mirror circuit).
7, VREF is the reference level of the input circuit,
V _B determines the bias level of the current mirror amplifier (the gate bias voltage of the constant current source transistor N3 of the differential circuit). That is, the differential pair transistor N3 whose sources are commonly connected and connected to the constant current source transistor N3
The reference voltage VREF and the clock signal CLK are input to the gates of the first and N2, and the output terminal (Pch transistor P) of the current mirror circuit forming the load of the differential pair transistor
An output is taken out from a connection point between the drain of the transistor N2 and the drain of the transistor N2. The N-channel transistor N4 has a gate to which the synchronous circuit activation signal φ is input, and is connected between the output of the current mirror amplifier and the ground.

【００２７】まず、同期回路活性のモードにセットされ
た場合、同期回路活性化信号φ＝ハイレベルとなり、Ｐ
ｃｈトランジスタＰ₁がオフすることにより、カレント
ミラーアンプへの電流供給が止められて、カレントミラ
ーアンプが非活性になると同時にＮｃｈトランジスタＮ
₄がオンすることで、ＩＣＬＫＰはローレベルに引き抜
かれる。First, when the synchronous circuit activation mode is set, the synchronous circuit activation signal φ becomes high level, and P
ch the transistor P ₁ is turned off and stopped the supply of current to the current mirror amplifier, at the same time the Nch transistor the current mirror amplifier is inactivated N
_{When 4} is turned on, ICLKP is pulled low.

【００２８】このとき、セレクタ１０９において、電源
端子と接地端子間に直列に接続され、ゲートにφを入力
とするＰｃｈトランジスタＰ４と、ゲートにＩＣＬＫＰ
を入力とするＰｃｈトランジスタＰ５及びＮｃｈトラン
ジスタＮ５のうち、ＰｃｈトランジスタＰ４がオフする
ため、非活性となる。一方、電源端子と接地端子間に直
列に接続されるＰｃｈトランジスタＰ６、Ｎｃｈトラン
ジスタＮ６、ＰｃｈトランジスタＰ７のうち、ゲートに
φを入力とするＮｃｈトランジスタＮ６がオンすること
により、同期回路出力ＦＣＬＫ￣をゲート入力とするＰ
ｃｈトランジスタＰ６とＮｃｈトランジスタＮ７から成
るインバータが活性化し、同期回路出力がＩＣＬＫとし
て選択出力される。At this time, in the selector 109, a Pch transistor P4 which is connected in series between the power supply terminal and the ground terminal and has φ as an input to the gate, and ICLKP to the gate.
Becomes inactive because the Pch transistor P4 of the Pch transistor P5 and the Nch transistor N5 which have the input as the input is turned off. On the other hand, of the Pch transistor P6, the Nch transistor N6, and the Pch transistor P7 connected in series between the power supply terminal and the ground terminal, the Nch transistor N6 having φ as an input to the gate is turned on, so that the synchronous circuit output FCLK # is turned on. P as gate input
The inverter including the channel transistor P6 and the Nch transistor N7 is activated, and the output of the synchronous circuit is selectively output as ICLK.

【００２９】逆に、同期回路非活性のモードにセットさ
れた場合は、同期回路活性化信号φ＝ローレベルとさ
れ、入力回路のＰｃｈトランジスタＰ₁がオン、Ｎｃｈ
トランジスタＮ４がオフすることで、カレントミラーア
ンプが活性化し、同時にセレクタ１０９では、Ｐｃｈト
ランジスタＰ４がオンすることで、ＩＣＬＫＰを入力と
するＰｃｈトランジスタＰ５、ＮｃｈトランジスタＮ５
から成るＣＭＯＳ型のインバータが活性化して、ＩＣＬ
ＫＰがＩＣＬＫとして選択出力される。[0029] Conversely, if it is set to a mode of the synchronization circuit inactive, is a synchronous circuit activation signal phi = low level, Pch transistor P ₁ is turned on in the input circuit, Nch
When the transistor N4 is turned off, the current mirror amplifier is activated. At the same time, in the selector 109, when the Pch transistor P4 is turned on, the Pch transistor P5 and the Nch transistor N5 which receive ICLKP as an input.
Is activated by the CMOS type
KP is selected and output as ICLK.

【００３０】また、セレクタ１０９のＰｃｈトランジス
タＰ₆、ＮｃｈトランジスタＮ６、Ｐｃｈトランジスタ
Ｐ７から成る部分では、同期回路非活性モード時はＦＣ
ＬＫ￣がハイレベルに固定されるように制御しておけ
ば、ＰｃｈトランジスタＰ６、ＮｃｈトランジスタＮ６
がオフして非活性となる。Further, in the portion of the selector 109 composed of the Pch transistor P ₆ , the Nch transistor N6 and the Pch transistor P7, when the synchronous circuit is in the inactive mode, FC
If LK # is controlled to be fixed at a high level, Pch transistor P6 and Nch transistor N6
Turns off and becomes inactive.

【００３１】図３は、セレクタ１０９の別の構成例を示
す図であり、セレクタ１０９をトランスファゲートで構
成したものであり、ＩＣＫＬＰを入力とするＣＭＯＳ型
トランスファゲートＰ７、Ｎ８と、ＦＣＬＫ￣を入力と
するＣＭＯＳ型トランスファゲートＰ８、Ｎ９とを備
え、二つのトランスファゲートの出力が接続されたイン
バータ及びバッファを介して内部クロックＩＣＬＫとし
て出力される。FIG. 3 is a diagram showing another example of the configuration of the selector 109. The selector 109 is constituted by a transfer gate. The CMOS type transfer gates P7 and N8 which receive ICKLP and FCLK # are input. And the output of the two transfer gates is output as the internal clock ICLK via the connected inverter and buffer.

【００３２】同期回路活性のモードにセットされた場合
には、同期回路活性化信号φ＝ハイレベルにより、信号
φ及びその反転信号をゲート入力とするＰｃｈトランジ
スタＰ７とＮｃｈトランジスタＮ８、Ｎｃｈトランジス
タＮ９とＰｃｈトランジスタＰ８のうち、Ｐ７、Ｎ８が
オフ、Ｐ８、Ｎ９がオンするため、ＦＣＬＫ￣がＩＣＬ
Ｋとして選択出力される。When the synchronous circuit activation mode is set, the P-channel transistor P7, the N-channel transistor N8, and the N-channel transistor N9 which have the signal φ and its inverted signal as the gate input when the synchronous circuit activation signal φ = high level. Since P7 and N8 of the Pch transistor P8 are off and P8 and N9 are on, FCLK # becomes ICL.
It is selected and output as K.

【００３３】また、同期回路非活性のモードにセットさ
れた場合は、同期回路活性化信号φ＝ローレベルとさ
れ、ＰｃｈトランジスタＰ７、及びＮｃｈトランジスタ
Ｎ８がオン、ＰｃｈトランジスタＰ８、及びＮｃｈトラ
ンジスタＮ９がオフすることでＩＣＬＫＰがＩＣＬＫと
して選択出力される。When the synchronous circuit is set to the inactive mode, the synchronous circuit activating signal φ is set to the low level, the Pch transistor P7 and the Nch transistor N8 are turned on, and the Pch transistor P8 and the Nch transistor N9 are turned on. By turning off, ICLKP is selected and output as ICLK.

【００３４】次に、モードレジスタセット回路について
説明する。上記従来技術で説明したように、同期回路が
必要となるのは、クロック周波数が高く高速なクロック
アクセスが要求される高いＣＡＳレーテンシーでの使用
の場合のみである。Next, the mode register set circuit will be described. As described in the above prior art, a synchronous circuit is required only for use at a high CAS latency requiring a high clock frequency and a high-speed clock access.

【００３５】したがって、同期回路の使用／不使用をＣ
ＡＳレーテンシーのモード信号とリンク（連結）させ
て、高ＣＡＳレーテンシーの場合のみ自動的に同期回路
を活性化させるようにすれば、ユーザはチップ内に同期
回路が内蔵されているかどうかを意識せずにデバイスを
使用することができる。Therefore, the use / non-use of the synchronous circuit is determined by C
By linking (connecting) with the mode signal of the AS latency and automatically activating the synchronization circuit only in the case of the high CAS latency, the user does not have to be aware whether or not the synchronization circuit is built in the chip. You can use the device.

【００３６】図４に、この機能を実現するモードレジス
タセット回路の構成を示す。FIG. 4 shows a configuration of a mode register set circuit for realizing this function.

【００３７】図４において、Ａｌ、Ａｍ、Ａｎは、ＣＡ
Ｓレーテンシー選択用のアドレスであり、デコーダ＆ラ
ッチ回路１０５を経て、ＣＡＳレーテンシー１〜４の活
性化信号ＣＬＴ１〜４を出力する。In FIG. 4, Al, Am and An represent CA
This is an address for selecting S latency, and outputs activation signals CLT1 to CLT4 for CAS latencies 1 to 4 via the decoder & latch circuit 105.

【００３８】スイッチ１、２は、例えばチップ製造の最
終工程でスイッチングを選択できるアルミマスタスライ
ススイッチ、あるいはヒューズ（Ｆｕｓｅ）によるスイ
ッチである。The switches 1 and 2 are, for example, aluminum master slice switches which can select switching in the final step of chip manufacturing, or switches using fuses.

【００３９】図４においては、ＣＡＳレーテンシーが
「４」の場合、ＣＬＴ４＝ハイレベルとされ、自動的
に、φ＝ハイレベルとなり、同期回路を活性化する。In FIG. 4, when the CAS latency is "4", CLT4 is set to the high level, and φ is automatically set to the high level to activate the synchronization circuit.

【００４０】また、ＣＡＳレーテンシーが「３」では、
製造時の判断で同期回路の活性化をスイッチ２で選択で
きる。When the CAS latency is "3",
Activation of the synchronous circuit can be selected by the switch 2 according to the judgment at the time of manufacture.

【００４１】また、シンクロナスＲＡＭは、世代ごとに
高速化され、スペックが塗りかわっていくため、初期の
段階では高ＣＡＳレーテンシーにおいてもクロック周波
数及びクロックアクセスのスペックが緩く、一部のユー
ザのみが同期回路を必要とする高クロック周波数動作を
要求し、数世代後に同期回路を必要とするスペックに変
わるということが考えられる。In the synchronous RAM, since the speed is increased with each generation and the specifications are changed, the specifications of the clock frequency and the clock access are loose even at a high CAS latency in the initial stage, so that only some users are required. It is conceivable that high clock frequency operation requiring a synchronous circuit is required, and specifications will require a synchronous circuit after several generations.

【００４２】図４のＡｉ及びこれをラッチしたＭＤｉに
よるモードセットは、この事情を考慮してサポートする
ためのもので、初期には、スイッチ１をＭＤｉに切替
え、一部の高速品を要求するユーザのみがアドレスＡｉ
を用いたモードレジスタセットにより同期回路を使用で
きるようにし、高速化によるスペックが改まったらスイ
ッチ１を電源電圧ＶＣＣ側に切替るようにする。The mode set by Ai in FIG. 4 and the MDi which latches the mode is provided in consideration of this situation, and the switch 1 is initially switched to the MDi to request some high-speed products. Only the user has the address Ai
To enable the use of the synchronous circuit by the mode register set, and to switch the switch 1 to the power supply voltage VCC side when the specifications due to the high speed are changed.

【００４３】図５に、本発明の第２の実施の形態の構成
を示す。図５を参照すると、本発明の第２の実施の形態
は、前記第１の実施の形態に、さらに同期回路をもう１
台追加し、２台の同期回路２０８、２０８′の活性化及
びチップ内部クロックの選択をモードレジスタセット回
路２０５より出力された同期回路１（２０８）の活性化
信号φ₁及び同期回路２（２０８′）の活性化信号φ₂に
より制御する構成とされている。FIG. 5 shows the configuration of the second embodiment of the present invention. Referring to FIG. 5, the second embodiment of the present invention is different from the first embodiment in that a synchronization circuit is further provided.
The activation signal φ _{1 of} the synchronization circuit 1 (208) output from the mode register set circuit 205 and the activation of the synchronization circuit 2 (208) It is configured to be controlled by activating signal phi ₂ of ').

【００４４】同期回路の活性化は、前記第１の実施の形
態において、ＣＡＳレーテンシーとリンクさせたよう
に、例えばＣＡＳレーテンシー１、２では同期回路不使
用、ＣＡＳレーテンシー３では同期回路１（２０８）を
使用、ＣＡＳレーテンシー４では同期回路２（２０
８′）を使用するという具合に制御する。The activation of the synchronizing circuit is, as in the first embodiment, synchronized with the CAS latency, for example, the synchronizing circuit is not used in the CAS latencies 1 and 2, and the synchronizing circuit 1 (208) in the CAS latency 3 And the CAS latency 4 uses the synchronous circuit 2 (20
8 ') is controlled.

【００４５】図６に、本発明の第３の実施の形態の構成
を示す。シンクロナスＤＲＡＭでは、特にクロックアク
セスタイムに高速性が要求されるため、データ出力の制
御のみに同期回路を用いた内部クロックを使用し、他の
回路ブロックの制御は通常の入力回路を経てバッファリ
ングした内部クロックを使用するという構成を取ること
が考えられる。FIG. 6 shows the configuration of the third embodiment of the present invention. Synchronous DRAMs require high speed especially in clock access time. Therefore, internal clocks using synchronous circuits are used only for data output control, and other circuit blocks are controlled via normal input circuits and buffered. It is conceivable to adopt a configuration in which an internal clock is used.

【００４６】本発明の第３の実施の形態は、かかる構成
を実現するクロック系回路であり、ＣＡＳレーテンシー
を演算する等の処理を行う出力回路制御回路３１０と、
出力回路３１１にのみ同期回路３０８の出力又は同期回
路非動作時用入力回路３０７の出力を、前記第１の実施
の形態と同様に、選択的に入力し制御するセレクタ３０
９′を備えている。これ以外は、通常の入力回路３１２
をクロック信号をチップ内部クロックとして使用する構
成とする。The third embodiment of the present invention is a clock system circuit for realizing such a configuration, and includes an output circuit control circuit 310 for performing processing such as calculating a CAS latency,
A selector 30 for selectively inputting and controlling the output of the synchronous circuit 308 or the output of the synchronous circuit non-operation input circuit 307 only to the output circuit 311 as in the first embodiment.
9 '. Otherwise, the normal input circuit 312
Are configured to use a clock signal as a chip internal clock.

【００４７】[0047]

【発明の効果】以上説明したように、本発明によれば、
同期回路の使用・不使用、及び複数の同期回路の使用・
不使用の切り換えを行なう手段を備え、この切り換えを
モードレジスタセットサイクルに決定されたモード信号
により行なう構成としたことにより、同期式メモリが低
周波数で動作時に同期回路自身が消費する余分な電力を
削減することを可能とし、さらに同期式メモリが広い動
作周波数帯域をもつことを可能とするという効果を奏す
る。As described above, according to the present invention,
Use or non-use of synchronous circuits, use of multiple synchronous circuits
By providing a means for switching between non-use and a mode in which the switching is performed by the mode signal determined in the mode register set cycle, extra power consumed by the synchronous circuit itself when the synchronous memory operates at a low frequency is provided. This makes it possible to reduce the number of memory cells, and also enables the synchronous memory to have a wide operating frequency band.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施の形態の構成を示す図であ
る。FIG. 1 is a diagram showing a configuration of a first exemplary embodiment of the present invention.

【図２】本発明の第１の実施の形態における同期回路非
動作時用入力回路及びセレクタ部の一例を示す図であ
る。FIG. 2 is a diagram illustrating an example of an input circuit and a selector section for non-operation of a synchronous circuit according to the first embodiment of the present invention.

【図３】本発明の第１の実施の形態におけるセレクタ部
の別の構成例を示す図である。FIG. 3 is a diagram illustrating another configuration example of the selector unit according to the first embodiment of the present invention.

【図４】本発明の第１の実施の形態におけるモード設定
用アドレスデコーダ及びラッチ回路の構成の一例を示す
図である。FIG. 4 is a diagram illustrating an example of a configuration of a mode setting address decoder and a latch circuit according to the first embodiment of the present invention.

【図５】本発明の第２の実施の形態の構成を示す図であ
る。FIG. 5 is a diagram showing a configuration of a second exemplary embodiment of the present invention.

【図６】本発明の第３の実施の形態の構成を示す図であ
る。FIG. 6 is a diagram illustrating a configuration of a third exemplary embodiment of the present invention.

【図７】従来技術の構成を示す図である。FIG. 7 is a diagram showing a configuration of a conventional technique.

【図８】同期回路として用いられるＰＬＬ回路の構成を
示すブロック図である。FIG. 8 is a block diagram illustrating a configuration of a PLL circuit used as a synchronization circuit.

【図９】電圧−電流変換回路及び電圧制御発振器の構成
の一例を示す図である。FIG. 9 is a diagram illustrating an example of a configuration of a voltage-current conversion circuit and a voltage-controlled oscillator.

【図１０】電圧制御発振器のＬＰＦのレベルに対する発
振周波数の変化を示す図である。FIG. 10 is a diagram showing a change in oscillation frequency with respect to the level of an LPF of a voltage controlled oscillator.

【図１１】シンクロナスＤＲＡＭのスペックの一例を示
す図である。FIG. 11 is a diagram showing an example of the specifications of a synchronous DRAM.

【符号の説明】[Explanation of symbols]

１０１、２０１入力回路１０２、２０２コマンドデコーダ１０３、２０３アドレスラッチ回路１０４、２０４モード設定コマンド１０５、２０５モード設定用アドレスデコーダ＆ラッ
チ回路１０６、２０６同期回路入力回路１０７、２０７同期回路非動作時入力回路１０８同期回路１０９セレクタ２０８同期回路１２０８′同期回路２２０９セレクタ１２１０セレクタ２３１０出力回路制御部３１１出力回路101, 201 input circuit 102, 202 command decoder 103, 203 address latch circuit 104, 204 mode setting command 105, 205 mode setting address decoder & latch circuit 106, 206 synchronous circuit input circuit 107, 207 synchronous circuit non-operation input circuit 108 Synchronous circuit 109 Selector 208 Synchronous circuit 1 208 'Synchronous circuit 2 209 Selector 1 210 Selector 2 310 Output circuit control unit 311 Output circuit

Claims

(57)【特許請求の範囲】(57) [Claims]

【請求項１】同期回路を具備し、クロック周波数が高く
ＣＡＳレイテンシーが所定値よりも大の時には、前記同
期回路を使用し、クロック周波数が低くＣＡＳレイテン
シーが所定値よりも小の時には前記同期回路を不使用と
する切り換えが行われる半導体記憶装置であって、前記同期回路を必ずしも必要としない低周波数スペック
では、モード信号によりユーザが前記同期回路の使用及
び不使用を選択できるようにし、前記同期回路を必要とする高周波数スペックでは、マス
タスライススイッチまたはヒューズスイッチの設定によ
り、前記同期回路を使用する構成とされてなる、ことを
特徴とする半導体記憶装置。A clock circuit having a high clock frequency;
When the CAS latency is larger than a predetermined value,
Clock circuit is low and CAS latency is low.
When the seat is smaller than a predetermined value, the synchronization circuit is not used.
A low-frequency specification that does not necessarily require the synchronization circuit.
In lets the user select the use and non-use of the synchronizing circuit by a mode signal, the high frequency specification that requires the synchronization circuit, Ri by <br/> master slice switch or a fuse switch configuration, the A semiconductor memory device having a configuration using a synchronous circuit .

【請求項２】前記同期回路不使用時には、入力回路から
のクロックを内部クロックとして用い、前記同期回路使
用時には、入力回路からのクロックを入力とする前記同
期回路の出力を内部クロックとして用いる、ことを特徴
とする請求項１記載の半導体記憶装置。2. When the synchronous circuit is not used, a clock from an input circuit is used as an internal clock. When the synchronous circuit is used, an output of the synchronous circuit which receives a clock from the input circuit is used as an internal clock. 2. The semiconductor memory device according to claim 1, wherein:

【請求項３】ＣＡＳレイテンシーのモード信号及び前記
スイッチの設定に基づき、所定値のＣＡＳレイテンシー
である場合に、前記同期回路を活性化する信号を出力す
る手段を備えたことを特徴とする請求項１又は２記載の
半導体記憶装置。Based on 3. CAS Tray Tenshi mode signal and the setting of the switch, if it is CAS Tray Tenshi predetermined value, characterized in that it comprises a means for outputting a signal for activating the synchronization circuit 3. The semiconductor memory device according to claim 1, wherein:

【請求項４】前記同期回路の出力クロックと、入力バッ
ファからのクロックとを選択する手段を備え、データ出
力制御回路及びデータ出力回路には、前記同期回路の使
用及び不使用に応じて、前記同期回路からの出力もしく
は前記入力バッファからのクロックが入力される、こと
を特徴とする請求項１記載の半導体記憶装置。4. A data output control circuit and a data output circuit for selecting an output clock of the synchronization circuit and a clock from an input buffer according to use or non-use of the synchronization circuit. 2. The semiconductor memory device according to claim 1, wherein an output from a synchronization circuit or a clock from said input buffer is input.