JP2679686B2 - サーマルプリンタの印字制御装置 - Google Patents
サーマルプリンタの印字制御装置Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はサーマルプリンタに関
し、特にその発熱要素の駆動方法に関するものである。 【０００２】 【従来の技術】従来からサーマルプリンタでは、サーマ
ルヘッドの、連続使用時の熱蓄積による印字品質の低下
を防止するため、様々な方法が用いられてきている。そ
の中には、特公昭５５−４８６３１のように、ドットご
とに前のデータを記憶して通電時間を決定する方法や、
特公昭５７−１８５０７のように駆動周期によって通電
時間を変える方式等が用いられている。これらを一般に
履歴制御方法と言う。 【０００３】 【発明が解決しようとする課題】これら従来例では一般
にＣＰＵによってデータ処理をしながら、サーマルヘッ
ドのドライブＩＣへ順次データを送出する方法が一般的
であった。このような方法では、サーマルプリンタを高
速に動作させようとしても処理が追い付かずサーマルプ
リンタの高速化の障害となっていた。 【０００４】本発明の目的は、このような従来の問題点
を除去し、高速でかつ印字品位のすぐれたシリアル型サ
ーマルプリンタの印字制御装置を提供することにある。 【０００５】 【課題を解決するための手段】印刷データを処理し、所
定のタイミング毎にヘッド駆動用の駆動データを出力す
る処理装置と該処理装置と前記サーマルヘッドとの間に
配置され、今回の駆動データを記憶する第１の記憶回路
と、過去の任意のタイミングのデータを記憶する第２の
記憶回路と、前記処理装置の複数ビットからなるデータ
バスに接続され同一タイミングで複数の駆動データを入
力可能なデータ入力端子と、前記処理装置のアドレスバ
スの少なくとも２ビット以上に接続されたアドレス入力
端子と、前記処理装置のデータ出力時のストローブ信号
を受信するデータストローブ入力端子と、前記処理装置
から出力され所定の回路部を指定する信号を受信する回
路セレクト入力端子と、発熱要素の駆動信号を出力する
ヘッド駆動出力端子と、前記発熱要素への通電時間を決
定する通電パルス入力端子とを主な構成要素とするヘッ
ド制御回路と、更に過去の駆動データを順次記憶するＲ
ＡＭとを有し、前記ヘッド制御回路内の前記今回の駆動
データを記憶する記憶回路に今回のデータを記憶した
後、順次過去のデータを前記ＲＡＭから前記第２の記憶
回路に呼び出し比較制御することにより過去の駆動デー
タにより前記発熱要素の通電時間を制御することを特徴
とするサーマルプリンタの印字制御装置。 【０００６】 【実施例】図１は本発明によるサーマルプリンタの印字
制御装置の作動原理を示す略図である。 【０００７】１は複数の発熱要素１ａを有するサーマル
ヘッド、２はこのサーマルヘッドをドライブするヘッド
ドライブ回路、３は処理装置の一種のＣＰＵ４とサーマ
ルヘッド１の間に配置されサーマルヘッドへの発熱量を
コントロールするヘッド制御回路をユニット化したヘッ
ド制御回路ユニット、ＣＰＵ４はサーマルプリンタ全体
をも総括制御している。１８はヘッド制御回路ユニット
３へ二種類以上のパルス幅を有するパルスを供給するパ
ルス発生回路で、サーマルヘッド１の温度、もしくはそ
の周囲温度を検出するサーミスタ１４を有している。 【０００８】ＣＰＵ４は、一例として８ビットの、ＣＰ
Ｕでデータバス１６、アドレスバス１７、データストロ
ーブ信号の一種のＷＲ信号などを有している。ヘッド制
御回路ユニット３は一例としてゲートアレイで構成さ
れ、ＣＰＵ４と同様ワンチップ化されている。以下ヘッ
ド制御回路ユニットはＨＣＵと略して説明する。ＨＣＵ
３は記憶回路の一種であるデータラッチ回路を内蔵し、
データバス１６に接続されたデータ入力端子５、アドレ
スバス１７の、下位２ビットを入力するアドレス入力端
子６、ＣＰＵ４からの所定のアドレス、情報に応じ、そ
のユニットの指定を知る回路セレクト端子の、一種であ
るチップセレクト端子（ＣＳ端子）７、ＣＰＵ４のＷＲ
信号に接続されたデータラッチタイミング入力端子、発
熱要素への通電時間を決定する複数の通電パルス入力端
子９、サーマルヘッド１のそれぞれの発熱要素への駆動
信号を出力するヘッド駆動出力端子１０を少なくとも有
している。 【０００９】１１はＣＰＵ４のアドレス情報からＨＣＵ
３に当てられた所定のアドレスコードを作るデコーダで
ある。 【００１０】１２は、ＣＰＵ４の制御プログラムやキャ
ラクタジェネレータ等を格納するＲＯＭ、１３はＲＡ
Ｍ、１５は電源を示している。 【００１１】図２は、ＨＣＵ３の一実施例を示す詳細回
路図であり、図１と同一物は同一番号で示している。 【００１２】データ入力端子５はＤ０〜Ｄ７の８ビット
データがパラレルに入力可能である。 【００１３】２１から、２９は８ビットのデータを保有
するデータラッチ回路をそれぞれ示し、２１〜２３はヘ
ッド駆動信号のＨ０〜Ｈ１５のデータを、２７〜２９は
Ｈ１６〜Ｈ２３のデータをそれぞれラッチしている。 【００１４】ヘッド駆動出力は一例として２４ドットの
サーマルヘッドを駆動するものとして２４コの出力端子
Ｈ０〜Ｈ２４を有している。 【００１５】３１は現在のヘッドデータの１ドット列分
を保持するデータラッチ回路群であり、３２は１回前の
過去のデータの１ドット列分を、３３は２回前の過去の
データの１ドット列分をそれぞれ保有するデータラッチ
回路群を示している。 【００１６】３０はＣＰＵのデータ出力のアドレス情報
によってヘッドデータを８ビットごとにふり分けて格納
するためのアドレスデコーダであり、一例としてアドレ
スデータの下位２ビットＡ０、Ａ１のビット情報によっ
てデータラッチ回路２１、２４、２７を選択可能であ
る。３４は通電パルス入力端子から入力されたパルスを
通電区間信号に変換するゲート回路である。これはパル
ス発生回路１８の出力信号がもともと通電区間信号とし
て出力されている場合は不要である。 【００１７】ＣＰＵ４からデータバスにヘッド駆動デー
タが出力されると同時に、ＷＲ信号が出力され、あらか
じめＣＰＵ４のメモリマップ上の定めたアドレス情報に
よってＣＳ端子がアクセスされ、アドレスバスの下位２
ビット情報によってデータラッチ回路２１、２４、２７
のそれぞれにデータが転送される。すると既に格納され
ていたデータは、図２の右方向、例えば、データラッチ
回路２１のデータはデータラッチ回路２２へと言うよう
にシフトされ過去のデータとして順次保有される。 【００１８】下位２ビットの情報では４つのデータラッ
チ回路までアクセス可能であるが、発熱要素の数に応じ
てアドレス入力端子数と、データラッチ回路を増加すれ
ば良い。 【００１９】データラッチ回路２１、２２、２３は同一
のラッチタイミング入力で接続され、次回のデータを入
力すると同時に、過去１回前のデータがデータラッチ回
路２３へ、今回印字したばかりのデータは過去１回前の
データ記憶部であるデータラッチ回路２２へと言うよう
に自動的に順次先送りされ過去のデータとして保存され
て行く。 【００２０】データがセットされた後、通電パルス入力
端子９に所定のパルスを入力すると、発熱要素への通電
がなされる。 【００２１】３５、３６はラッチされたデータと通電区
間信号と組み合わせ、過去の履歴に応じて発熱量を制御
する発熱制御信号を作製するゲート回路Ｇ０、Ｇ１であ
り、Ｇ０は両端の発熱要素への、信号Ｈ０、Ｈ２３を作
製するもの、Ｇ１はＨ１〜Ｈ２２の出力信号を、作製す
るものをそれぞれ示している。 【００２２】図３は通電パルス入力端子９の入力信号
と、通電区間信号の関係を示すものである。Ｔ０〜Ｔ３
は通電パルス入力端子９の入力波形であり、ＴＷ０〜Ｔ
Ｗ３は通電区間信号をそれぞれ示している。ｔ０〜ｔ３
は通電区間信号のパルス幅をそれぞれ示している。 【００２３】図４は本発明による印字制御装置のサーマ
ルヘッドへの通電方法を示す説明図である。 【００２４】４１、４２、４３はラッチ回路２１、２
２、２３内のデータをそれぞれ示していて、４１は現在
の、４２は１つ前の、４３は２つ前のデータを示してい
る。５１、５２、５３はヘッド駆動信号の出力波形を示
していて、５１はＨ０の端子の、５２はＨ２端子の、５
３はＨ５端子をそれぞれ示している。 ４３が印刷開始
時のデータとして示している。通電初回は、全ての通電
区間が発熱要素に加えられる。１つ前のタイミングでそ
のドットに通電がされていると斜線部で示した、ｔ３区
間が減じられ、２つ前のタイミングでそのドットに通電
がされていると出力波形５２で示すようにｔ２区間が減
じられ、連続３ドット通電の時は、ｔ２＋ｔ３区間が減
じられることになる。更に、一つ前のタイミングで縦方
向に双方のドットが通電されている時は出力波形５３に
示すようにｔ１区間が減じられる。又、上記それぞれの
場合の組み合わせで通電時間が決定される。この方法で
は、２×２×２＝８の８通りの過去の場合に対して４つ
の通電区間信号を有しているだけでよいという構成とな
っている。 【００２５】図２のゲート回路Ｇ０、Ｇ１はこの出力信
号を作製している。 【００２６】サーマルヘッドの発熱要素への通電電流が
５０ｍＡ以下のような小さな電流で良い場合は、ゲート
アレイでＨＣＵ３を形成するときにヘッドドライブ回路
を同一パッケージ内に形成することも可能である。又、
ＨＣＵ３をスタンダードセルで形成することによっても
同様にワンチップ化が可能である。 【００２７】図５はパルス発生回路の一実施例を示す略
図である。 【００２８】６０は前述のサーミスタ１４を包含する発
振回路であり、抵抗器６１、６２、６６、コンデンサ６
３、トランジスタ６４、インバータ６８、ツェナーダイ
オード６５、電圧コンパレータ６７より形成され電源Ｖ
ｃに接続されている。この出力波形６９の、周期Ｓ０
は、サーマルヘッドの、温度を感知し、温度が高い時は
小さく、低い時は大きくなる特性を有している。７０は
分周回路、７１はゲート回路を示している。ゲート回路
７１からは、Ｔ０〜Ｔ３のそれぞれの、パルスが出力さ
れる。一例としてＴ３＝Ｓ０×６、Ｔ２＝Ｓ０×１０、
Ｔ１＝Ｓ０×１２、Ｔ０＝Ｓ０×２２の時間が形成され
る。このようなパルス発生回路を用いてサーマルヘッド
の通電時間を決定することによって常にサーマルヘッド
に最適な印加エネルギーを与え、かつ過去の駆動履歴に
よって減ずる印加エネルギーも常にこの時の全通電時間
に相関したものとなり印字品質を向上させることが可能
となる。 【００２９】パルス発生回路内の分周回路７０、ゲート
回路７１はゲートアレイに一体化することが可能であ
り、かつプログラマブルタイマーにすることによって更
に簡略化することができる。 【００３０】本実施例では記憶回路をデータラッチ回路
で説明したが、記憶データが多い場合、データ制御部と
は別にＲＡＭを設置し、データ制御部に次回のデータが
書き込まれた直後、ＲＡＭをアクセスし、１回前の記憶
データを２回前の記憶エリアに移動し、次回のデータの
直前のデータを１回前の記憶エリアに移動し、通電区間
信号に同期して、これらを読み出し所定のゲート回路を
選択しながら発熱制御データをヘッドへ供給することも
可能である。 【００３１】図６は上記ＲＡＭを記憶回路として用いる
本発明の印字制御装置の一実施例の略図である。 【００３２】８０はヘッドの発熱要素の個々の通電時間
を制御するヘッド制御回路部で、図２のＨＣＵの過去の
駆動データのデータ記憶部が単一化され一つの記憶部で
まかなわれている。９０は過去の駆動データを格納する
ＲＡＭを示している。 【００３３】ヘッド制御回路８０部には、今回の最新デ
ータを記憶して置く第１の記憶回路のデータラッチ回路
８１、通電時に比較する過去の任意の時点のデータを、
一時ＲＡＭ９０より読み出し記憶させて置く第２の記憶
回路のデータラッチ回路８３、最新データが書き込まれ
た直後ＲＡＭ９０内のデータの移動を制御したり、通電
中順次過去の駆動データをデータラッチ回路８３に読み
出す機能を有するデータ制御部８４、通電中に現在の駆
動データと、過去のデータを比較し、通電データを作製
し、図２のゲート回路３５と同様の機能を有しているす
るゲート回路部８２及びヘッドドライブ回路８５を主な
構成要素としている。 【００３４】データ制御部８４は通電中、所定の制御プ
ロセスに基づいて過去の任意の時点のデータを一時記憶
用データラッチ回路８３に呼び出す役割をはたし、過去
のデータと今回のデータが比較され通電時間が決定され
る。 【００３５】通電区間信号８６Ｔ０〜Ｔｎは過去の記憶
回数によって増加可能である。ＨＣＵ３との主な相違点
は、データ制御部８４のシーケンスな動作をさせるため
のクロック入力ＣＬＫ端子８７と、ＲＡＭをアクセスす
るための制御信号が必要な点である。 【００３６】データ制御部８４の動作はきわめてシーケ
ンシャルな動作であるため、ＣＰＵ等の複雑な制御をこ
なすものでなく、ＴＴＬ等で構成できる論理回路で充分
である。 【００３７】本実施例では、処理装置としてＣＰＵを用
いたが、ＣＰＵに限定されるものではなくＤＭＡコント
ローラ等でも同様の働きをすることができる。 【００３８】 【発明の効果】本発明によれば、過去の駆動履歴による
データ処理をＣＰＵで行う必要がないため、ＣＰＵの高
速処理が可能となり、サーマルプリンタの印字スピード
を上昇することが可能となる。 【００３９】データの移動制御を複数ビット単位で実行
するためシリアルプリンタ等の高速対応に最適である。 【００４０】又、過去のデータ記憶部にＲＡＭを使うた
め、過去の駆動履歴の参照回数を２回に限定することな
く自由に設定可能となる。
し、特にその発熱要素の駆動方法に関するものである。 【０００２】 【従来の技術】従来からサーマルプリンタでは、サーマ
ルヘッドの、連続使用時の熱蓄積による印字品質の低下
を防止するため、様々な方法が用いられてきている。そ
の中には、特公昭５５−４８６３１のように、ドットご
とに前のデータを記憶して通電時間を決定する方法や、
特公昭５７−１８５０７のように駆動周期によって通電
時間を変える方式等が用いられている。これらを一般に
履歴制御方法と言う。 【０００３】 【発明が解決しようとする課題】これら従来例では一般
にＣＰＵによってデータ処理をしながら、サーマルヘッ
ドのドライブＩＣへ順次データを送出する方法が一般的
であった。このような方法では、サーマルプリンタを高
速に動作させようとしても処理が追い付かずサーマルプ
リンタの高速化の障害となっていた。 【０００４】本発明の目的は、このような従来の問題点
を除去し、高速でかつ印字品位のすぐれたシリアル型サ
ーマルプリンタの印字制御装置を提供することにある。 【０００５】 【課題を解決するための手段】印刷データを処理し、所
定のタイミング毎にヘッド駆動用の駆動データを出力す
る処理装置と該処理装置と前記サーマルヘッドとの間に
配置され、今回の駆動データを記憶する第１の記憶回路
と、過去の任意のタイミングのデータを記憶する第２の
記憶回路と、前記処理装置の複数ビットからなるデータ
バスに接続され同一タイミングで複数の駆動データを入
力可能なデータ入力端子と、前記処理装置のアドレスバ
スの少なくとも２ビット以上に接続されたアドレス入力
端子と、前記処理装置のデータ出力時のストローブ信号
を受信するデータストローブ入力端子と、前記処理装置
から出力され所定の回路部を指定する信号を受信する回
路セレクト入力端子と、発熱要素の駆動信号を出力する
ヘッド駆動出力端子と、前記発熱要素への通電時間を決
定する通電パルス入力端子とを主な構成要素とするヘッ
ド制御回路と、更に過去の駆動データを順次記憶するＲ
ＡＭとを有し、前記ヘッド制御回路内の前記今回の駆動
データを記憶する記憶回路に今回のデータを記憶した
後、順次過去のデータを前記ＲＡＭから前記第２の記憶
回路に呼び出し比較制御することにより過去の駆動デー
タにより前記発熱要素の通電時間を制御することを特徴
とするサーマルプリンタの印字制御装置。 【０００６】 【実施例】図１は本発明によるサーマルプリンタの印字
制御装置の作動原理を示す略図である。 【０００７】１は複数の発熱要素１ａを有するサーマル
ヘッド、２はこのサーマルヘッドをドライブするヘッド
ドライブ回路、３は処理装置の一種のＣＰＵ４とサーマ
ルヘッド１の間に配置されサーマルヘッドへの発熱量を
コントロールするヘッド制御回路をユニット化したヘッ
ド制御回路ユニット、ＣＰＵ４はサーマルプリンタ全体
をも総括制御している。１８はヘッド制御回路ユニット
３へ二種類以上のパルス幅を有するパルスを供給するパ
ルス発生回路で、サーマルヘッド１の温度、もしくはそ
の周囲温度を検出するサーミスタ１４を有している。 【０００８】ＣＰＵ４は、一例として８ビットの、ＣＰ
Ｕでデータバス１６、アドレスバス１７、データストロ
ーブ信号の一種のＷＲ信号などを有している。ヘッド制
御回路ユニット３は一例としてゲートアレイで構成さ
れ、ＣＰＵ４と同様ワンチップ化されている。以下ヘッ
ド制御回路ユニットはＨＣＵと略して説明する。ＨＣＵ
３は記憶回路の一種であるデータラッチ回路を内蔵し、
データバス１６に接続されたデータ入力端子５、アドレ
スバス１７の、下位２ビットを入力するアドレス入力端
子６、ＣＰＵ４からの所定のアドレス、情報に応じ、そ
のユニットの指定を知る回路セレクト端子の、一種であ
るチップセレクト端子（ＣＳ端子）７、ＣＰＵ４のＷＲ
信号に接続されたデータラッチタイミング入力端子、発
熱要素への通電時間を決定する複数の通電パルス入力端
子９、サーマルヘッド１のそれぞれの発熱要素への駆動
信号を出力するヘッド駆動出力端子１０を少なくとも有
している。 【０００９】１１はＣＰＵ４のアドレス情報からＨＣＵ
３に当てられた所定のアドレスコードを作るデコーダで
ある。 【００１０】１２は、ＣＰＵ４の制御プログラムやキャ
ラクタジェネレータ等を格納するＲＯＭ、１３はＲＡ
Ｍ、１５は電源を示している。 【００１１】図２は、ＨＣＵ３の一実施例を示す詳細回
路図であり、図１と同一物は同一番号で示している。 【００１２】データ入力端子５はＤ０〜Ｄ７の８ビット
データがパラレルに入力可能である。 【００１３】２１から、２９は８ビットのデータを保有
するデータラッチ回路をそれぞれ示し、２１〜２３はヘ
ッド駆動信号のＨ０〜Ｈ１５のデータを、２７〜２９は
Ｈ１６〜Ｈ２３のデータをそれぞれラッチしている。 【００１４】ヘッド駆動出力は一例として２４ドットの
サーマルヘッドを駆動するものとして２４コの出力端子
Ｈ０〜Ｈ２４を有している。 【００１５】３１は現在のヘッドデータの１ドット列分
を保持するデータラッチ回路群であり、３２は１回前の
過去のデータの１ドット列分を、３３は２回前の過去の
データの１ドット列分をそれぞれ保有するデータラッチ
回路群を示している。 【００１６】３０はＣＰＵのデータ出力のアドレス情報
によってヘッドデータを８ビットごとにふり分けて格納
するためのアドレスデコーダであり、一例としてアドレ
スデータの下位２ビットＡ０、Ａ１のビット情報によっ
てデータラッチ回路２１、２４、２７を選択可能であ
る。３４は通電パルス入力端子から入力されたパルスを
通電区間信号に変換するゲート回路である。これはパル
ス発生回路１８の出力信号がもともと通電区間信号とし
て出力されている場合は不要である。 【００１７】ＣＰＵ４からデータバスにヘッド駆動デー
タが出力されると同時に、ＷＲ信号が出力され、あらか
じめＣＰＵ４のメモリマップ上の定めたアドレス情報に
よってＣＳ端子がアクセスされ、アドレスバスの下位２
ビット情報によってデータラッチ回路２１、２４、２７
のそれぞれにデータが転送される。すると既に格納され
ていたデータは、図２の右方向、例えば、データラッチ
回路２１のデータはデータラッチ回路２２へと言うよう
にシフトされ過去のデータとして順次保有される。 【００１８】下位２ビットの情報では４つのデータラッ
チ回路までアクセス可能であるが、発熱要素の数に応じ
てアドレス入力端子数と、データラッチ回路を増加すれ
ば良い。 【００１９】データラッチ回路２１、２２、２３は同一
のラッチタイミング入力で接続され、次回のデータを入
力すると同時に、過去１回前のデータがデータラッチ回
路２３へ、今回印字したばかりのデータは過去１回前の
データ記憶部であるデータラッチ回路２２へと言うよう
に自動的に順次先送りされ過去のデータとして保存され
て行く。 【００２０】データがセットされた後、通電パルス入力
端子９に所定のパルスを入力すると、発熱要素への通電
がなされる。 【００２１】３５、３６はラッチされたデータと通電区
間信号と組み合わせ、過去の履歴に応じて発熱量を制御
する発熱制御信号を作製するゲート回路Ｇ０、Ｇ１であ
り、Ｇ０は両端の発熱要素への、信号Ｈ０、Ｈ２３を作
製するもの、Ｇ１はＨ１〜Ｈ２２の出力信号を、作製す
るものをそれぞれ示している。 【００２２】図３は通電パルス入力端子９の入力信号
と、通電区間信号の関係を示すものである。Ｔ０〜Ｔ３
は通電パルス入力端子９の入力波形であり、ＴＷ０〜Ｔ
Ｗ３は通電区間信号をそれぞれ示している。ｔ０〜ｔ３
は通電区間信号のパルス幅をそれぞれ示している。 【００２３】図４は本発明による印字制御装置のサーマ
ルヘッドへの通電方法を示す説明図である。 【００２４】４１、４２、４３はラッチ回路２１、２
２、２３内のデータをそれぞれ示していて、４１は現在
の、４２は１つ前の、４３は２つ前のデータを示してい
る。５１、５２、５３はヘッド駆動信号の出力波形を示
していて、５１はＨ０の端子の、５２はＨ２端子の、５
３はＨ５端子をそれぞれ示している。 ４３が印刷開始
時のデータとして示している。通電初回は、全ての通電
区間が発熱要素に加えられる。１つ前のタイミングでそ
のドットに通電がされていると斜線部で示した、ｔ３区
間が減じられ、２つ前のタイミングでそのドットに通電
がされていると出力波形５２で示すようにｔ２区間が減
じられ、連続３ドット通電の時は、ｔ２＋ｔ３区間が減
じられることになる。更に、一つ前のタイミングで縦方
向に双方のドットが通電されている時は出力波形５３に
示すようにｔ１区間が減じられる。又、上記それぞれの
場合の組み合わせで通電時間が決定される。この方法で
は、２×２×２＝８の８通りの過去の場合に対して４つ
の通電区間信号を有しているだけでよいという構成とな
っている。 【００２５】図２のゲート回路Ｇ０、Ｇ１はこの出力信
号を作製している。 【００２６】サーマルヘッドの発熱要素への通電電流が
５０ｍＡ以下のような小さな電流で良い場合は、ゲート
アレイでＨＣＵ３を形成するときにヘッドドライブ回路
を同一パッケージ内に形成することも可能である。又、
ＨＣＵ３をスタンダードセルで形成することによっても
同様にワンチップ化が可能である。 【００２７】図５はパルス発生回路の一実施例を示す略
図である。 【００２８】６０は前述のサーミスタ１４を包含する発
振回路であり、抵抗器６１、６２、６６、コンデンサ６
３、トランジスタ６４、インバータ６８、ツェナーダイ
オード６５、電圧コンパレータ６７より形成され電源Ｖ
ｃに接続されている。この出力波形６９の、周期Ｓ０
は、サーマルヘッドの、温度を感知し、温度が高い時は
小さく、低い時は大きくなる特性を有している。７０は
分周回路、７１はゲート回路を示している。ゲート回路
７１からは、Ｔ０〜Ｔ３のそれぞれの、パルスが出力さ
れる。一例としてＴ３＝Ｓ０×６、Ｔ２＝Ｓ０×１０、
Ｔ１＝Ｓ０×１２、Ｔ０＝Ｓ０×２２の時間が形成され
る。このようなパルス発生回路を用いてサーマルヘッド
の通電時間を決定することによって常にサーマルヘッド
に最適な印加エネルギーを与え、かつ過去の駆動履歴に
よって減ずる印加エネルギーも常にこの時の全通電時間
に相関したものとなり印字品質を向上させることが可能
となる。 【００２９】パルス発生回路内の分周回路７０、ゲート
回路７１はゲートアレイに一体化することが可能であ
り、かつプログラマブルタイマーにすることによって更
に簡略化することができる。 【００３０】本実施例では記憶回路をデータラッチ回路
で説明したが、記憶データが多い場合、データ制御部と
は別にＲＡＭを設置し、データ制御部に次回のデータが
書き込まれた直後、ＲＡＭをアクセスし、１回前の記憶
データを２回前の記憶エリアに移動し、次回のデータの
直前のデータを１回前の記憶エリアに移動し、通電区間
信号に同期して、これらを読み出し所定のゲート回路を
選択しながら発熱制御データをヘッドへ供給することも
可能である。 【００３１】図６は上記ＲＡＭを記憶回路として用いる
本発明の印字制御装置の一実施例の略図である。 【００３２】８０はヘッドの発熱要素の個々の通電時間
を制御するヘッド制御回路部で、図２のＨＣＵの過去の
駆動データのデータ記憶部が単一化され一つの記憶部で
まかなわれている。９０は過去の駆動データを格納する
ＲＡＭを示している。 【００３３】ヘッド制御回路８０部には、今回の最新デ
ータを記憶して置く第１の記憶回路のデータラッチ回路
８１、通電時に比較する過去の任意の時点のデータを、
一時ＲＡＭ９０より読み出し記憶させて置く第２の記憶
回路のデータラッチ回路８３、最新データが書き込まれ
た直後ＲＡＭ９０内のデータの移動を制御したり、通電
中順次過去の駆動データをデータラッチ回路８３に読み
出す機能を有するデータ制御部８４、通電中に現在の駆
動データと、過去のデータを比較し、通電データを作製
し、図２のゲート回路３５と同様の機能を有しているす
るゲート回路部８２及びヘッドドライブ回路８５を主な
構成要素としている。 【００３４】データ制御部８４は通電中、所定の制御プ
ロセスに基づいて過去の任意の時点のデータを一時記憶
用データラッチ回路８３に呼び出す役割をはたし、過去
のデータと今回のデータが比較され通電時間が決定され
る。 【００３５】通電区間信号８６Ｔ０〜Ｔｎは過去の記憶
回数によって増加可能である。ＨＣＵ３との主な相違点
は、データ制御部８４のシーケンスな動作をさせるため
のクロック入力ＣＬＫ端子８７と、ＲＡＭをアクセスす
るための制御信号が必要な点である。 【００３６】データ制御部８４の動作はきわめてシーケ
ンシャルな動作であるため、ＣＰＵ等の複雑な制御をこ
なすものでなく、ＴＴＬ等で構成できる論理回路で充分
である。 【００３７】本実施例では、処理装置としてＣＰＵを用
いたが、ＣＰＵに限定されるものではなくＤＭＡコント
ローラ等でも同様の働きをすることができる。 【００３８】 【発明の効果】本発明によれば、過去の駆動履歴による
データ処理をＣＰＵで行う必要がないため、ＣＰＵの高
速処理が可能となり、サーマルプリンタの印字スピード
を上昇することが可能となる。 【００３９】データの移動制御を複数ビット単位で実行
するためシリアルプリンタ等の高速対応に最適である。 【００４０】又、過去のデータ記憶部にＲＡＭを使うた
め、過去の駆動履歴の参照回数を２回に限定することな
く自由に設定可能となる。
【図面の簡単な説明】
【図１】本発明のサーマルプリンタの印字制御装置の構
成を示す略図。 【図２】本発明のヘッド制御回路ユニットの一実施例を
示す回路図。 【図３】本発明のヘッド制御回路ユニットの通電パルス
入力信号と通電区間信号の関係を示す説明図。 【図４】本発明による印字制御装置のサーマルヘッドへ
の通電方法を示す説明図。 【図５】本発明の印字制御装置のパルス発生回路の一実
施例の回路図。 【図６】本発明による印字制御装置の他の実施例の略図
である。 【符号の説明】 １・・・サーマルヘッド ３・・・ヘッド発熱制御回路ユニット ４・・・ＣＰＵ １８・・・パルス発生回路 ８０・・・ヘッド制御回路部 ９０・・・ＲＡＭ
成を示す略図。 【図２】本発明のヘッド制御回路ユニットの一実施例を
示す回路図。 【図３】本発明のヘッド制御回路ユニットの通電パルス
入力信号と通電区間信号の関係を示す説明図。 【図４】本発明による印字制御装置のサーマルヘッドへ
の通電方法を示す説明図。 【図５】本発明の印字制御装置のパルス発生回路の一実
施例の回路図。 【図６】本発明による印字制御装置の他の実施例の略図
である。 【符号の説明】 １・・・サーマルヘッド ３・・・ヘッド発熱制御回路ユニット ４・・・ＣＰＵ １８・・・パルス発生回路 ８０・・・ヘッド制御回路部 ９０・・・ＲＡＭ
Claims (1)
- (57)【特許請求の範囲】 １．複数の発熱要素を有するサーマルヘッドを用いて、
感熱紙又はインクリボンを介して普通紙に印刷する如き
サーマルプリンタに於いて、印刷データを処理し、所定
のタイミング毎にヘッド駆動用の駆動データを出力する
処理装置と該処理装置と前記サーマルヘッドとの間に配
置され、今回の駆動データを記憶する第１の記憶回路
と、過去の任意のタイミングのデータを記憶する第２の
記憶回路と、前記処理装置の複数ビットからなるデータ
バスに接続され同一タイミングで複数の駆動データを入
力可能なデータ入力端子と、前記処理装置のアドレスバ
スの少なくとも２ビット以上に接続されたアドレス入力
端子と、前記処理装置のデータ出力時のストローブ信号
を受信するデータストローブ入力端子と、前記処理装置
から出力され所定の回路部を指定する信号を受信する回
路セレクト入力端子と、前記発熱要素の駆動信号を出力
するヘッド駆動出力端子と、前記発熱要素への通電時間
を決定する通電パルス入力端子とを主な構成要素とする
ヘッド制御回路と、更に過去の駆動データを順次記憶す
るＲＡＭとを有し、前記ヘッド制御回路内の前記今回の
駆動データを記憶する記憶回路に今回のデータを記憶し
た後、順次過去のデータを前記ＲＡＭから前記第２の記
憶回路に呼び出し比較制御することにより過去の駆動デ
ータにより前記発熱要素の通電時間を制御することを特
徴とするサーマルプリンタの印字制御装置。 ２．前記ヘッド制御回路をゲートアレイで構成したこと
を特徴とする請求項１記載の印字制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20453995A JP2679686B2 (ja) | 1995-08-10 | 1995-08-10 | サーマルプリンタの印字制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20453995A JP2679686B2 (ja) | 1995-08-10 | 1995-08-10 | サーマルプリンタの印字制御装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62254868A Division JPH0815792B2 (ja) | 1987-01-28 | 1987-10-09 | サーマルプリンタの印字制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0839858A JPH0839858A (ja) | 1996-02-13 |
| JP2679686B2 true JP2679686B2 (ja) | 1997-11-19 |
Family
ID=16492212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20453995A Expired - Lifetime JP2679686B2 (ja) | 1995-08-10 | 1995-08-10 | サーマルプリンタの印字制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679686B2 (ja) |
-
1995
- 1995-08-10 JP JP20453995A patent/JP2679686B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0839858A (ja) | 1996-02-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070801 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
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|
| EXPY | Cancellation because of completion of term | ||
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