JP2570768B2 - サーマルプリンタの印字制御装置 - Google Patents
サーマルプリンタの印字制御装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はサーマルプリンタに関し、特にその発熱要素
の発熱制御をする制御回路に関する。
の発熱制御をする制御回路に関する。
従来からサーマルプリンタでは、サーマルヘッドの連
続使用時の熱蓄積による、印字品位の低下を防止するた
め、様々な方法が用いられてきている。その中には、特
公昭55−48631のように、ドットごとに前のデータを記
憶して通電時間を決定する方法や、特公昭57−18507の
ように駆動周期によって通電時間を変える方式等が用い
られている。これらを一般に履歴制御方式と言う。
続使用時の熱蓄積による、印字品位の低下を防止するた
め、様々な方法が用いられてきている。その中には、特
公昭55−48631のように、ドットごとに前のデータを記
憶して通電時間を決定する方法や、特公昭57−18507の
ように駆動周期によって通電時間を変える方式等が用い
られている。これらを一般に履歴制御方式と言う。
これら従来例では一般にCPUによってデータ処理をし
ながら、サーマルヘッドのドライブICへ順次データを送
出する方式が一般的であった。このような方式では、サ
ーマルプリンタを高速に動作させようとしても処理が追
い付かずサーマルプリンタの高速化の障害となってい
た。
ながら、サーマルヘッドのドライブICへ順次データを送
出する方式が一般的であった。このような方式では、サ
ーマルプリンタを高速に動作させようとしても処理が追
い付かずサーマルプリンタの高速化の障害となってい
た。
本発明の目的は、このような従来の問題点を除去し、
高速でかつ、印字品位のすぐれたシリアル型サーマルプ
リンタの印字制御装置を提供することにある。
高速でかつ、印字品位のすぐれたシリアル型サーマルプ
リンタの印字制御装置を提供することにある。
本発明は、複数の発熱要素を有するサーマルヘッド
と、サーマルヘッドへのデータ出力を所定タイミング毎
に行うCPUと、CPUとサーマルヘッドとの間に配置された
ヘッド制御回路とを有するサーマルプリンタに於いて、
ヘッド制御回路は、発熱要素の同時に駆動されるタイミ
ング毎の現在と過去のデータを保有可能な記憶回路と、
各々の発熱要素の１ドット形成当たりの通電時間を複数
のパルスの組み合わせとして出力するための複数の通電
区間信号を発生する通電パルス発生回路と、記憶回路の
出力と通電パルス発生回路の出力を混合し発熱要素の個
々の駆動履歴に対応した複数のパルスの組み合わせから
なるヘッド駆動信号を出力するゲート回路とを有し、更
に前記ヘッド制御回路は、CPUに接続されたデータ入力
端子と、CPUのアドレスバスに接続されたアドレス入力
端子と、CPUのデータストローブ端子に接続されたデー
タラッチタイミング入力端子と、CPUの所定のアドレス
情報に応答する回路セレクト入力端子と、発熱要素の各
々のヘッド駆動信号を出力するヘッド駆動出力端子とを
有し、且つ前記通電パルス発生回路はアドレス入力端子
より入力されるCPUの所定のアドレス信号によって得ら
れる周期信号を通電区間信号に復調し、復調された通電
区間信号と記憶回路の記憶データとをゲート回路により
混合しながら発熱要素の通電時間を制御することを特徴
とするサーマルプリンタの印字制御装置である。
と、サーマルヘッドへのデータ出力を所定タイミング毎
に行うCPUと、CPUとサーマルヘッドとの間に配置された
ヘッド制御回路とを有するサーマルプリンタに於いて、
ヘッド制御回路は、発熱要素の同時に駆動されるタイミ
ング毎の現在と過去のデータを保有可能な記憶回路と、
各々の発熱要素の１ドット形成当たりの通電時間を複数
のパルスの組み合わせとして出力するための複数の通電
区間信号を発生する通電パルス発生回路と、記憶回路の
出力と通電パルス発生回路の出力を混合し発熱要素の個
々の駆動履歴に対応した複数のパルスの組み合わせから
なるヘッド駆動信号を出力するゲート回路とを有し、更
に前記ヘッド制御回路は、CPUに接続されたデータ入力
端子と、CPUのアドレスバスに接続されたアドレス入力
端子と、CPUのデータストローブ端子に接続されたデー
タラッチタイミング入力端子と、CPUの所定のアドレス
情報に応答する回路セレクト入力端子と、発熱要素の各
々のヘッド駆動信号を出力するヘッド駆動出力端子とを
有し、且つ前記通電パルス発生回路はアドレス入力端子
より入力されるCPUの所定のアドレス信号によって得ら
れる周期信号を通電区間信号に復調し、復調された通電
区間信号と記憶回路の記憶データとをゲート回路により
混合しながら発熱要素の通電時間を制御することを特徴
とするサーマルプリンタの印字制御装置である。
第１図は本発明によるサーマルプリンタの印字制御装
置を用いたターミナルプリンタの一実施例の構成を示す
略図である。
置を用いたターミナルプリンタの一実施例の構成を示す
略図である。
１は複数の発熱要素1aを有するサーマルヘッド、２は
このサーマルヘッドをドライブするヘッドドライブ回
路、３は処理装置の一種のCPU4とサーマルヘッドとの間
に挿入され、サーマルヘッドの発熱量をドットごとに制
御するヘッド制御回路（以下HCUと略す）、15はサーマ
ルヘッド１の周囲温度もしくは基板温度を検出するサー
ミスタ14と抵抗器14aとの直列回路の分圧点の電位をデ
ィジタル量に変換するA/Dコンバータ、12はROM、13はRA
M、17はデータバス、18はアドレスバス、19は印刷デー
タを入力するインターフェイス、20は電源入力端子をそ
れぞれ示している。
このサーマルヘッドをドライブするヘッドドライブ回
路、３は処理装置の一種のCPU4とサーマルヘッドとの間
に挿入され、サーマルヘッドの発熱量をドットごとに制
御するヘッド制御回路（以下HCUと略す）、15はサーマ
ルヘッド１の周囲温度もしくは基板温度を検出するサー
ミスタ14と抵抗器14aとの直列回路の分圧点の電位をデ
ィジタル量に変換するA/Dコンバータ、12はROM、13はRA
M、17はデータバス、18はアドレスバス、19は印刷デー
タを入力するインターフェイス、20は電源入力端子をそ
れぞれ示している。
CPU4は、一例として８ビットのCPUを示し、データス
トローブ端子のWP端子８及びI/Oポート、タイマー等を
有している。
トローブ端子のWP端子８及びI/Oポート、タイマー等を
有している。
HCU3はユニット回路としてCPUの一種のペリフェラル
として働き、ROM12、RAM13と同様メモリマップ上の特定
の番地に割り当てられる。デコーダ16はこのユニット回
路をアクセスするための▲▼端子７に接続される。
５は、データバス17に接続されるデータ入力端子、６は
アドレスバスの下位３ビット以上を入力するアドレス入
力端子をそれぞれ示している。
として働き、ROM12、RAM13と同様メモリマップ上の特定
の番地に割り当てられる。デコーダ16はこのユニット回
路をアクセスするための▲▼端子７に接続される。
５は、データバス17に接続されるデータ入力端子、６は
アドレスバスの下位３ビット以上を入力するアドレス入
力端子をそれぞれ示している。
第２図は本発明による印字制御装置のヘッド制御回路
HCU3の詳細回路図である。
HCU3の詳細回路図である。
データ入力端子５はD0〜D7の８ビットデータがパラレ
ルに入力可能である。
ルに入力可能である。
21から29は、８ビットのデータを保有するデータラッ
チ回路をそれぞれ示し、21〜23はヘッド駆動信号のH0〜
H7のデータを保持し、24〜26はH8〜H15のデータを、27
〜29はH16〜H23のデータをそれぞれラッチしている。
チ回路をそれぞれ示し、21〜23はヘッド駆動信号のH0〜
H7のデータを保持し、24〜26はH8〜H15のデータを、27
〜29はH16〜H23のデータをそれぞれラッチしている。
ヘッド駆動出力は一例として24ドットのサーマルヘッ
ドを駆動するものとして24コの出力端子H0〜H24を有し
ている。
ドを駆動するものとして24コの出力端子H0〜H24を有し
ている。
31は現在のヘッドデータの１ドット列分を保持するラ
ッチ回路群であり、32は１回前の過去のデータの１ドッ
ト列分を、33は２回前の過去のデータの１ドット列分を
それぞれ保有するラッチ回路群を示している。
ッチ回路群であり、32は１回前の過去のデータの１ドッ
ト列分を、33は２回前の過去のデータの１ドット列分を
それぞれ保有するラッチ回路群を示している。
30はCPUのデータ出力のアドレス情報によってヘッド
データを８ビットごとにふり分けて格納するためのアド
レスデコーダであり、一例としてアドレスデータの下位
３ビットA0、A1、A2のビット情報によってデータラッチ
回路21、24、27、及び通電パルス発生回路34を選択可能
である。
データを８ビットごとにふり分けて格納するためのアド
レスデコーダであり、一例としてアドレスデータの下位
３ビットA0、A1、A2のビット情報によってデータラッチ
回路21、24、27、及び通電パルス発生回路34を選択可能
である。
CPU4からデータバスにヘッド駆動データが出力される
と同時に、▲▼）信号が出力され、あらかじめCPU4
のメモリマップ上に定めたアドレス情報によって▲
▼端子がアクセスされ、アドレスバスの下位３ビットの
情報によってデータラッチ回路21、24、27のそれぞれに
データが転送される。すると既に格納されていたデータ
は、第２図の右方向、例えばデータラッチ回路21のデー
タはデータラッチ回路22へと言うようにシフトされた過
去のデータとして順次保有される。
と同時に、▲▼）信号が出力され、あらかじめCPU4
のメモリマップ上に定めたアドレス情報によって▲
▼端子がアクセスされ、アドレスバスの下位３ビットの
情報によってデータラッチ回路21、24、27のそれぞれに
データが転送される。すると既に格納されていたデータ
は、第２図の右方向、例えばデータラッチ回路21のデー
タはデータラッチ回路22へと言うようにシフトされた過
去のデータとして順次保有される。
下位２ビットの情報では４つのデータラッチ回路まで
アクセス可能であるが、発熱要素の数に応じてアドレス
入力端子数と、データラッチ回路を増加すれば良い。
アクセス可能であるが、発熱要素の数に応じてアドレス
入力端子数と、データラッチ回路を増加すれば良い。
データがセットされた後、他のアドレス情報によって
通電信号入力端子９、10に所定のパルスを入力すると、
発熱要素への通電がなされる。
通電信号入力端子９、10に所定のパルスを入力すると、
発熱要素への通電がなされる。
通電パルス発生回路34はCPU4からの周期信号に変調さ
れた通電信号を通電区間信号として復調する通電区間信
号発生回路であり、パイナリィカウンタ35とインバータ
35a、AND回路35bからなっている。９はパイナリィカウ
ンタのクロック入力端子、10はリセット入力端子であ
る。クロック入力は、周期を可変して転送されてくる信
号であり、この周期を選択的に取り出して区間信号を作
るのが通電パルス発生回路34である。
れた通電信号を通電区間信号として復調する通電区間信
号発生回路であり、パイナリィカウンタ35とインバータ
35a、AND回路35bからなっている。９はパイナリィカウ
ンタのクロック入力端子、10はリセット入力端子であ
る。クロック入力は、周期を可変して転送されてくる信
号であり、この周期を選択的に取り出して区間信号を作
るのが通電パルス発生回路34である。
第５図は上記したアドレス情報と機能の関係を示す説
明図である。
明図である。
A2、A1、A0の下位３ビットの情報によって、（０、
０、０）ではデータラッチ回路21〜29の全てのデータを
リセットし、（001）、（010）、（011）でそれぞれの
データラッチ回路へのデータを入力する、アドレス情報
である。
０、０）ではデータラッチ回路21〜29の全てのデータを
リセットし、（001）、（010）、（011）でそれぞれの
データラッチ回路へのデータを入力する、アドレス情報
である。
又、（100）では通電パルス発生回路へのリセット信
号を入力し（101）では通電パルス発生回路のクロック
信号を入力する。（100）、（101）のアドレス情報を出
力する時はデータバス上に乗っているデータは何ら関係
しない。
号を入力し（101）では通電パルス発生回路のクロック
信号を入力する。（100）、（101）のアドレス情報を出
力する時はデータバス上に乗っているデータは何ら関係
しない。
第３図はこの通電パルス発生回路の入出力波形を示し
ている。41はリセット入力波形、42はクロック入力波形
を示している。クロック入力信号は周期が順次変化する
ものである。バイナリィカウンタ35がリセット入力後、
このクロックを受けると４ビットのコードに変換する。
これをインバータ35a、AND回路35bによって、43〜46の
出力波形に変換する。43は36a端子の出力波形、44は、3
6d端子の、45は36c端子の、46は36b端子の出力波形をそ
れぞれ示していてそのパルス幅はそれぞれt3、t2、t1、
t0である。これらのパルス幅は発熱要素の通電時間とな
り、過去の駆動履歴と対応させた通電区間として発熱要
素に付与される。
ている。41はリセット入力波形、42はクロック入力波形
を示している。クロック入力信号は周期が順次変化する
ものである。バイナリィカウンタ35がリセット入力後、
このクロックを受けると４ビットのコードに変換する。
これをインバータ35a、AND回路35bによって、43〜46の
出力波形に変換する。43は36a端子の出力波形、44は、3
6d端子の、45は36c端子の、46は36b端子の出力波形をそ
れぞれ示していてそのパルス幅はそれぞれt3、t2、t1、
t0である。これらのパルス幅は発熱要素の通電時間とな
り、過去の駆動履歴と対応させた通電区間として発熱要
素に付与される。
第２図のゲート回路37（GO）は通電区間信号発生回路
34の出力信号と記憶回路の駆動データとを混合し発熱要
素へのヘッド駆動信号を出力するものであり、過去の駆
動データに対応する第１のゲート回路38と現在の駆動デ
ータに対応する第２のゲート回路40過去の駆動履歴に応
じて予熱パルスを加える第３のゲート回路39とから構成
されている。通電空間t3、t2、t1は過去の駆動データに
対応する副通電区間であり、第１のゲート回路に入力さ
れ、通電区間t0は現在の駆動データに対応する主通電区
間であり第２のゲート回路に入力される。副通電区間の
うちt1は予熱パルス用として第３のゲート回路にも入力
される。
34の出力信号と記憶回路の駆動データとを混合し発熱要
素へのヘッド駆動信号を出力するものであり、過去の駆
動データに対応する第１のゲート回路38と現在の駆動デ
ータに対応する第２のゲート回路40過去の駆動履歴に応
じて予熱パルスを加える第３のゲート回路39とから構成
されている。通電空間t3、t2、t1は過去の駆動データに
対応する副通電区間であり、第１のゲート回路に入力さ
れ、通電区間t0は現在の駆動データに対応する主通電区
間であり第２のゲート回路に入力される。副通電区間の
うちt1は予熱パルス用として第３のゲート回路にも入力
される。
〔動作〕 第１図のA/Dコンバータ15によってサーマルヘッドの
温度をディジタル量で読み取る。次にこれに応じた発熱
要素への主通電区間及び副通電区間のそれぞれのパルス
幅をCPU4によって演算処理し、これを内蔵タイマー等を
用いてアドレス端子から所定のアドレス情報をHCU3に書
き込み、周期信号として出力する。CPU4は通電信号出力
手段を兼ねていることになる。
温度をディジタル量で読み取る。次にこれに応じた発熱
要素への主通電区間及び副通電区間のそれぞれのパルス
幅をCPU4によって演算処理し、これを内蔵タイマー等を
用いてアドレス端子から所定のアドレス情報をHCU3に書
き込み、周期信号として出力する。CPU4は通電信号出力
手段を兼ねていることになる。
第４図は本発明による印字制御装置のサーマルヘッド
への通電方法を示す説明図であり、51、52、53は記憶回
路31、32、33内のデータをそれぞれ示し、Ｉがオンデー
タを、Ｏがオフデータを表し、51は現在の、52は一つ前
の回の、53は二つ前の回のデータを示している。54〜58
はヘッド駆動信号の出力波形を示していて、54はH0端子
の、55はH2端子の、56はH5端子の、57はH7端子の、58は
H10端子の出力波形をそれぞれ示している。
への通電方法を示す説明図であり、51、52、53は記憶回
路31、32、33内のデータをそれぞれ示し、Ｉがオンデー
タを、Ｏがオフデータを表し、51は現在の、52は一つ前
の回の、53は二つ前の回のデータを示している。54〜58
はヘッド駆動信号の出力波形を示していて、54はH0端子
の、55はH2端子の、56はH5端子の、57はH7端子の、58は
H10端子の出力波形をそれぞれ示している。
第４図では53が印刷開始時のデータとして示してい
る。通電初回に通電オンのドットは全ての通電区間が通
電される全通電間が印加され、通電オフのドットはt1区
間が予熱パルスとして付与される。この予熱パルスはサ
ーマルヘッドの基板温度を高めるだけで、ドットを形成
することはない。
る。通電初回に通電オンのドットは全ての通電区間が通
電される全通電間が印加され、通電オフのドットはt1区
間が予熱パルスとして付与される。この予熱パルスはサ
ーマルヘッドの基板温度を高めるだけで、ドットを形成
することはない。
一つ前のタイミングで、自己の発熱要素の通電データ
がオンであると斜線部で示したt3区間が削減され（出力
波形54に示す）、二つ前のタイミングで、駆動データが
あるとt2区間が削減され（出力波形57に示す）、これが
連続していると、t3＋t2区間が削減される（出力波形54
に示す）。前回の駆動結果で隣接した双方のドットが通
電オンである時は、t1区間が削減される（出力波形56に
示す）。そして全ての削減しようとして比較されるデー
タがオンデータであって自己の現在のデータがオンの時
は、t0区間のみが通電オンとなる。逆に削減しようとし
て比較されるデータがオフデータで、かつ現在のデータ
がオフの時は予熱パルスが与えられる。このような駆動
データの比較と通電区間の選択をゲート回路37が行って
いる。
がオンであると斜線部で示したt3区間が削減され（出力
波形54に示す）、二つ前のタイミングで、駆動データが
あるとt2区間が削減され（出力波形57に示す）、これが
連続していると、t3＋t2区間が削減される（出力波形54
に示す）。前回の駆動結果で隣接した双方のドットが通
電オンである時は、t1区間が削減される（出力波形56に
示す）。そして全ての削減しようとして比較されるデー
タがオンデータであって自己の現在のデータがオンの時
は、t0区間のみが通電オンとなる。逆に削減しようとし
て比較されるデータがオフデータで、かつ現在のデータ
がオフの時は予熱パルスが与えられる。このような駆動
データの比較と通電区間の選択をゲート回路37が行って
いる。
ヘッド制御回路２は、ゲートアレイ化しワンチップと
することによってきわめて簡略な構成を有するサーマル
プリンタを実現することが可能となる。これらサーマル
プリンタを用いたターミナルプリンタばかりでなく、ポ
ータブルワードプロセッサ等の小型化指向の機器に組み
込む場合きわめて重要な要素である。
することによってきわめて簡略な構成を有するサーマル
プリンタを実現することが可能となる。これらサーマル
プリンタを用いたターミナルプリンタばかりでなく、ポ
ータブルワードプロセッサ等の小型化指向の機器に組み
込む場合きわめて重要な要素である。
本実施例では一例として過去のデータを二回前まで記
憶する例で示したが、これを三回、四回として副通電区
間の数を４回、５回と増加することが可能であり、この
ようにすることによって更にきめ細かな履歴制御を実現
することができる。
憶する例で示したが、これを三回、四回として副通電区
間の数を４回、５回と増加することが可能であり、この
ようにすることによって更にきめ細かな履歴制御を実現
することができる。
又、CPU4は、インクリボンの種類や紙の種類に応じ
て、全通電時間、通電区間の幅を便宜可変して通電信号
を出力するため、これらの印字のモード別に全通電時
間、各通電区間の比をROM12内に記憶しておき、印字モ
ードに対応してこれらを読み出し周期信号に変換して出
力する。
て、全通電時間、通電区間の幅を便宜可変して通電信号
を出力するため、これらの印字のモード別に全通電時
間、各通電区間の比をROM12内に記憶しておき、印字モ
ードに対応してこれらを読み出し周期信号に変換して出
力する。
本発明によれば、過去の駆動履歴によるデータ処理を
CPUで行う必要がないため、CPUの高速処理が可能とな
り、サーマルプリンタの印字スピードを上昇することが
可能となる。
CPUで行う必要がないため、CPUの高速処理が可能とな
り、サーマルプリンタの印字スピードを上昇することが
可能となる。
又、ゲートアレイ等によってヘッド制御回路をユニッ
ト化することにより、これをCPUのメモリマップ上に割
り当て、データバス、アドレスバスと直結してCPUから
直接データを書き込むだけで良いためきわめて簡単な構
成で、複雑な処理を可能とした。
ト化することにより、これをCPUのメモリマップ上に割
り当て、データバス、アドレスバスと直結してCPUから
直接データを書き込むだけで良いためきわめて簡単な構
成で、複雑な処理を可能とした。
更に、通電区間を発生する基準信号として周期に変調
したアドレス情報で全ての通電区間を発生することがで
き、記憶される過去のデータが増加した時も回路負担が
少ないという利点を有している。又、印刷紙、インクリ
ボンの種類によって通電区間を可変したり、予熱パルス
の幅を変更したりする場合もCPU4が、これら印字モード
の種別を判断し、最適な通電区間を設定し、これを周期
信号に変換するだけで良い。このため従来一般に用いら
れている通電幅制御用のアナログ回路は不要となり、回
路を簡略化することができる。
したアドレス情報で全ての通電区間を発生することがで
き、記憶される過去のデータが増加した時も回路負担が
少ないという利点を有している。又、印刷紙、インクリ
ボンの種類によって通電区間を可変したり、予熱パルス
の幅を変更したりする場合もCPU4が、これら印字モード
の種別を判断し、最適な通電区間を設定し、これを周期
信号に変換するだけで良い。このため従来一般に用いら
れている通電幅制御用のアナログ回路は不要となり、回
路を簡略化することができる。
第１図は本発明によるサーマルプリンタの印字制御装置
を用いたターミナルプリンタの一実施例を構成を示す略
図。 第２図は本発明の印字制御装置のヘッド制御回路HCU3の
詳細回路図。 第３図は本発明の印字制御装置の通電パルス発生回路の
入出力波形を示す説明図。 第４図は本発明の印字制御装置のサーマルヘッドへの通
電方法を示す説明図。 第５図は本発明の印字制御装置のヘッド制御回路のアド
レス情報と機能の関係を示す説明図。 １……サーマルヘッド ２……ヘッドドライブ回路 31、32、33……記憶回路 ４……通電信号出力手段、CPU 34……通電区間信号発生回路 37……ゲート回路
を用いたターミナルプリンタの一実施例を構成を示す略
図。 第２図は本発明の印字制御装置のヘッド制御回路HCU3の
詳細回路図。 第３図は本発明の印字制御装置の通電パルス発生回路の
入出力波形を示す説明図。 第４図は本発明の印字制御装置のサーマルヘッドへの通
電方法を示す説明図。 第５図は本発明の印字制御装置のヘッド制御回路のアド
レス情報と機能の関係を示す説明図。 １……サーマルヘッド ２……ヘッドドライブ回路 31、32、33……記憶回路 ４……通電信号出力手段、CPU 34……通電区間信号発生回路 37……ゲート回路
Claims (1)
- 【請求項１】複数の発熱要素を有するサーマルヘッド
と、サーマルヘッドへのデータ出力を所定タイミング毎
に行うCPUと、該CPUと前記サーマルヘッドとの間に配置
されたヘッド制御回路とを有するサーマルプリンタに於
いて、前記ヘッド制御回路は、前記発熱要素の同時に駆
動されるタイミング毎の現在と過去のデータを保有可能
な記憶回路と、前記各々の発熱要素の１ドット形成当た
りの通電時間を複数のパルスの組み合わせとして出力す
るための複数の通電区間信号を発生する通電パルス発生
回路と、前記記憶回路の出力と前記通電パルス発生回路
の出力を混合し前記発熱要素の個々の駆動履歴に対応し
た複数のパルスの組み合わせからなるヘッド駆動信号を
出力するゲート回路とを有し、更に前記ヘッド制御回路
は、前記CPUに接続されたデータ入力端子と、前記CPUの
アドレスバスに接続されたアドレス入力端子と、前記CP
Uのデータストローブ端子に接続されたデータラッチタ
イミング入力端子と、前記CPUの所定のアドレス情報に
応答する回路セレクト入力端子と、前記発熱要素の各々
のヘッド駆動信号を出力するヘッド駆動出力端子とを有
し、且つ前記通電パルス発生回路は前記アドレス入力端
子より入力される前記CPUの所定のアドレス信号によっ
て得られる周期信号を前記通電区間信号に復調し、復調
された前記通電区間信号と前記記憶回路の記憶データと
を前記ゲート回路により混合しながら前記発熱要素の通
電時間を制御することを特徴とするサーマルプリンタの
印字制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24110387A JP2570768B2 (ja) | 1987-09-25 | 1987-09-25 | サーマルプリンタの印字制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24110387A JP2570768B2 (ja) | 1987-09-25 | 1987-09-25 | サーマルプリンタの印字制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6482973A JPS6482973A (en) | 1989-03-28 |
| JP2570768B2 true JP2570768B2 (ja) | 1997-01-16 |
Family
ID=17069331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24110387A Expired - Lifetime JP2570768B2 (ja) | 1987-09-25 | 1987-09-25 | サーマルプリンタの印字制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570768B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101898458A (zh) * | 2009-05-28 | 2010-12-01 | 兄弟工业株式会社 | 打印机 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7310082B2 (ja) * | 2019-08-26 | 2023-07-19 | ローム株式会社 | サーマルプリントヘッド用のドライバｉｃ、および、サーマルプリントヘッド |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60196367A (ja) * | 1984-03-19 | 1985-10-04 | Matsushita Electric Ind Co Ltd | 感熱記録装置 |
| JPS623970A (ja) * | 1985-06-28 | 1987-01-09 | Kyocera Corp | 感熱記録装置 |
-
1987
- 1987-09-25 JP JP24110387A patent/JP2570768B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101898458A (zh) * | 2009-05-28 | 2010-12-01 | 兄弟工业株式会社 | 打印机 |
| CN101898458B (zh) * | 2009-05-28 | 2014-12-31 | 兄弟工业株式会社 | 打印机 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6482973A (en) | 1989-03-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |