JP2920912B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2920912B2 JP2920912B2 JP63036240A JP3624088A JP2920912B2 JP 2920912 B2 JP2920912 B2 JP 2920912B2 JP 63036240 A JP63036240 A JP 63036240A JP 3624088 A JP3624088 A JP 3624088A JP 2920912 B2 JP2920912 B2 JP 2920912B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor
- opening
- polycrystalline
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特に、不純
物がドープされた多結晶シリコン（Si）膜からの不純物
拡散により半導体領域を形成する工程を含む半導体装置
の製造に適用して好適なものである。
物がドープされた多結晶シリコン（Si）膜からの不純物
拡散により半導体領域を形成する工程を含む半導体装置
の製造に適用して好適なものである。
本発明による半導体装置の製造方法は、半導体基体上
に開口を有する絶縁膜を形成し、不純物がドープされ、
かつ上記開口の径の1/2以下の膜厚の化学気相成長法に
よる第１の半導体膜を少なくとも上記開口の内部に形成
する工程と、熱処理を行うことにより上記第１の半導体
膜中の上記不純物を上記半導体基体中に拡散させて半導
体領域を形成する工程と、上記第１の半導体膜上に第２
の半導体膜を形成する工程と、上記第１の半導体膜及び
上記第２の半導体膜を同時にエッチバックして、上記開
口に上記第２の半導体膜を埋め込み、ほぼ平坦な表面を
形成する工程と、上記第２の半導体膜上に反応防止膜及
び配線を形成する工程とを有し、上記不純物と同一導電
型の不純物が上記第２の半導体膜にドープされている。
これによって、半導体膜からの不純物拡散により形成さ
れる半導体領域の接合深さの制御性の向上を図ることが
できるとともに、絶縁膜の開口における反応抑止膜及び
配線のカバレッジが悪いことに起因する問題を解消する
ことができる。
に開口を有する絶縁膜を形成し、不純物がドープされ、
かつ上記開口の径の1/2以下の膜厚の化学気相成長法に
よる第１の半導体膜を少なくとも上記開口の内部に形成
する工程と、熱処理を行うことにより上記第１の半導体
膜中の上記不純物を上記半導体基体中に拡散させて半導
体領域を形成する工程と、上記第１の半導体膜上に第２
の半導体膜を形成する工程と、上記第１の半導体膜及び
上記第２の半導体膜を同時にエッチバックして、上記開
口に上記第２の半導体膜を埋め込み、ほぼ平坦な表面を
形成する工程と、上記第２の半導体膜上に反応防止膜及
び配線を形成する工程とを有し、上記不純物と同一導電
型の不純物が上記第２の半導体膜にドープされている。
これによって、半導体膜からの不純物拡散により形成さ
れる半導体領域の接合深さの制御性の向上を図ることが
できるとともに、絶縁膜の開口における反応抑止膜及び
配線のカバレッジが悪いことに起因する問題を解消する
ことができる。
従来より、バイポーラLSIを構成する素子としてのバ
イポーラトランジスタの高速化、高集積化を図るための
種々の試みがなされてきた。その結果、不純物がドープ
された多結晶Si膜からの不純物拡散を用いてエミッタ領
域を形成することにより素子の微細化、寄生容量の低滅
等を図ったバイポーラトランジスタの製造方法が開発さ
れている。
イポーラトランジスタの高速化、高集積化を図るための
種々の試みがなされてきた。その結果、不純物がドープ
された多結晶Si膜からの不純物拡散を用いてエミッタ領
域を形成することにより素子の微細化、寄生容量の低滅
等を図ったバイポーラトランジスタの製造方法が開発さ
れている。
この不純物がドープされた多結晶Si膜からの不純物拡
散を用いた製造方法によれば、次のようにしてバイポー
ラトランジスタを製造する。すなわち、第８図に示すよ
うに、まず例えばn-型のシリコン（Si）エピタキシャル
層101中にｐ型の真性ベース領域102を形成した後、この
エピタキシャル層101の上に絶縁膜103を形成する。次
に、この絶縁膜103に開口103aを形成した後、ｎ型不純
物が高濃度にドープされた多結晶Si膜104を形成する。
次に、熱処理を行うことによりこの多結晶Si膜104中の
ｎ型不純物を上記真性ベース領域102中に拡散させてn+
型のエミッタ領域105を形成する。次に、上記多結晶Si
膜104の上にバリアメタル膜106及び例えばアルミニウム
（Al）の配線107を形成する。このバリアメタル膜106
は、高速化を目的としてエミッタ領域105の接合深さxje
が浅くなってきているため、上記多結晶Si膜104とAl配
線107との反応を抑止するために必須のものと考えられ
る。
散を用いた製造方法によれば、次のようにしてバイポー
ラトランジスタを製造する。すなわち、第８図に示すよ
うに、まず例えばn-型のシリコン（Si）エピタキシャル
層101中にｐ型の真性ベース領域102を形成した後、この
エピタキシャル層101の上に絶縁膜103を形成する。次
に、この絶縁膜103に開口103aを形成した後、ｎ型不純
物が高濃度にドープされた多結晶Si膜104を形成する。
次に、熱処理を行うことによりこの多結晶Si膜104中の
ｎ型不純物を上記真性ベース領域102中に拡散させてn+
型のエミッタ領域105を形成する。次に、上記多結晶Si
膜104の上にバリアメタル膜106及び例えばアルミニウム
（Al）の配線107を形成する。このバリアメタル膜106
は、高速化を目的としてエミッタ領域105の接合深さxje
が浅くなってきているため、上記多結晶Si膜104とAl配
線107との反応を抑止するために必須のものと考えられ
る。
近年、微細化の進展により１μｍ以下のエミッタ幅WE
が実現されるようになり、これに伴い上記絶縁膜103の
開口103aのアスペクト比が非常に大きくなってきた。こ
の結果、上記開口103aにおけるバリアメタル膜106及び
配線107のカバレッジは悪い。この配線107のカバレッジ
が悪いことはエレクトロマイグレーションに対する信頼
性不良につながる。また、バリアメタル膜106のカバレ
ッジが悪いことは、配線107の形成後に行われるシンタ
ー等の熱処理時にこのバリアメタル膜106の破れ等が生
じる原因となるため、このバリアメタル膜106を通して
のエミッタ領域105側へのAlの侵入によるトランジスタ
の直流電流増幅率hFEの低下や、エミッタ−ベース接合
の特性不良等につながる。
が実現されるようになり、これに伴い上記絶縁膜103の
開口103aのアスペクト比が非常に大きくなってきた。こ
の結果、上記開口103aにおけるバリアメタル膜106及び
配線107のカバレッジは悪い。この配線107のカバレッジ
が悪いことはエレクトロマイグレーションに対する信頼
性不良につながる。また、バリアメタル膜106のカバレ
ッジが悪いことは、配線107の形成後に行われるシンタ
ー等の熱処理時にこのバリアメタル膜106の破れ等が生
じる原因となるため、このバリアメタル膜106を通して
のエミッタ領域105側へのAlの侵入によるトランジスタ
の直流電流増幅率hFEの低下や、エミッタ−ベース接合
の特性不良等につながる。
特開昭62−73711号公報には、上述のような問題の解
決を目的として次のようなバイポーラトランジスタの製
造方法が提案されている。すなわち、この方法によれ
ば、第８図に示すように絶縁膜103に開口103aを形成し
た後、全面に厚い多結晶Si膜を形成する。次に、この多
結晶Si膜を反応性イオンエッチング（RIE）によりエッ
チバックして上記開口103aの内部を上記絶縁膜103の膜
厚と同じ高さまで多結晶Si膜で埋める。次に、この多結
晶Si膜にヒ素（As）をイオン注入した後、熱処理を行う
ことによりこの多結晶Si膜中のAsを真性ベース領域102
中に拡散させてエミッタ領域105を形成する。
決を目的として次のようなバイポーラトランジスタの製
造方法が提案されている。すなわち、この方法によれ
ば、第８図に示すように絶縁膜103に開口103aを形成し
た後、全面に厚い多結晶Si膜を形成する。次に、この多
結晶Si膜を反応性イオンエッチング（RIE）によりエッ
チバックして上記開口103aの内部を上記絶縁膜103の膜
厚と同じ高さまで多結晶Si膜で埋める。次に、この多結
晶Si膜にヒ素（As）をイオン注入した後、熱処理を行う
ことによりこの多結晶Si膜中のAsを真性ベース領域102
中に拡散させてエミッタ領域105を形成する。
しかしながら、特開昭62−73711号公報で提案されて
いる上述の製造方法を用いた場合には、RIEによるエッ
チングの精度があまり良好でないため、絶縁膜103の開
口103aに埋め込まれた多結晶Si膜の膜厚のばらつきは避
けられない。従って、この多結晶Si膜にドープされた不
純物を拡散させることにより形成されるエミッタ領域10
5の接合深さxjeの制御性は良好ではないという問題があ
った。
いる上述の製造方法を用いた場合には、RIEによるエッ
チングの精度があまり良好でないため、絶縁膜103の開
口103aに埋め込まれた多結晶Si膜の膜厚のばらつきは避
けられない。従って、この多結晶Si膜にドープされた不
純物を拡散させることにより形成されるエミッタ領域10
5の接合深さxjeの制御性は良好ではないという問題があ
った。
従って本発明の目的は、不純物がドープされた多結晶
Si膜からの不純物拡散により形成される半導体領域の接
合深さの制御性の向上を図ることができる半導体装置の
製造方法を提供することにある。
Si膜からの不純物拡散により形成される半導体領域の接
合深さの制御性の向上を図ることができる半導体装置の
製造方法を提供することにある。
本発明の他の目的は、絶縁膜の開口における反応抑止
膜及び配線のカバレッジが悪いことに起因する問題を解
決することができる半導体装置の製造方法を提供するこ
とにある。
膜及び配線のカバレッジが悪いことに起因する問題を解
決することができる半導体装置の製造方法を提供するこ
とにある。
本発明は、半導体基体（１）上に開口（3a）を有する
絶縁膜（３）を形成し、不純物がドープされ、かつ開口
（3a）の径の1/2以下の膜厚の化学気相成長法による第
１の半導体膜（４）を少なくとも開口（3a）の内部に形
成する工程と、熱処理を行うことにより第１の半導体膜
（４）中の不純物を半導体基体（１）中に拡散させて半
導体領域（５）を形成する工程と、第１の半導体膜
（４）上に第２の半導体膜（６）を形成する工程と、第
１の半導体膜（４）及び第２の半導体膜（６）を同時に
エッチバックして、開口（3a）に第２の半導体膜（６）
を埋め込み、ほぼ平坦な表面を形成する工程と、第２の
半導体膜（６）上に反応防止膜（７）及び配線（８）を
形成する工程とを有し、上記不純物と同一導電型の不純
物が第２の半導体膜（６）にドープされている半導体装
置の製造方法である。
絶縁膜（３）を形成し、不純物がドープされ、かつ開口
（3a）の径の1/2以下の膜厚の化学気相成長法による第
１の半導体膜（４）を少なくとも開口（3a）の内部に形
成する工程と、熱処理を行うことにより第１の半導体膜
（４）中の不純物を半導体基体（１）中に拡散させて半
導体領域（５）を形成する工程と、第１の半導体膜
（４）上に第２の半導体膜（６）を形成する工程と、第
１の半導体膜（４）及び第２の半導体膜（６）を同時に
エッチバックして、開口（3a）に第２の半導体膜（６）
を埋め込み、ほぼ平坦な表面を形成する工程と、第２の
半導体膜（６）上に反応防止膜（７）及び配線（８）を
形成する工程とを有し、上記不純物と同一導電型の不純
物が第２の半導体膜（６）にドープされている半導体装
置の製造方法である。
上記した手段によれば、不純物拡散源となる第１の半
導体膜は膜厚の制御性が良好なCVD法等の膜形成技術に
より形成することができるので、この第１の半導体膜か
らの不純物拡散により形成される半導体領域の接合深さ
の制御性の向上を図ることができる。また、絶縁膜の開
口を第２の半導体膜で埋めることにより形成される平坦
な表面に反応抑止膜及び配線を形成しているので、この
開口におけるこれらの反応抑止膜及び配線のカバレッジ
は良好であり、従ってこのカバレッジが悪いことに起因
する問題を解消することができる。
導体膜は膜厚の制御性が良好なCVD法等の膜形成技術に
より形成することができるので、この第１の半導体膜か
らの不純物拡散により形成される半導体領域の接合深さ
の制御性の向上を図ることができる。また、絶縁膜の開
口を第２の半導体膜で埋めることにより形成される平坦
な表面に反応抑止膜及び配線を形成しているので、この
開口におけるこれらの反応抑止膜及び配線のカバレッジ
は良好であり、従ってこのカバレッジが悪いことに起因
する問題を解消することができる。
以下、本発明の実施例について図面を参照しながら説
明する。
明する。
実施例１ 第１図〜第５図は本発明の実施例Ｉによるバイポーラ
LSIの製造方法を工程順に示す断面図である。
LSIの製造方法を工程順に示す断面図である。
この実施例Ｉにおいては、第１図に示すように、まず
図示省略した半導体基板上に形成された例えばn-型のSi
エピタキシャル層１中にイオン注入等により例えばｐ型
の真性ベース領域２を形成した後、このSiエピタキシャ
ル層１の上に例えばCVD法により例えば膜厚が2000〜700
0Å程度のSiO2膜のような絶縁膜３を形成する。次に、
この絶縁膜３の所定部分をエッチング除去して開口3aを
形成した後、この開口3aの径の1/2以下の膜厚の真性
（ｉ型）多結晶Si膜４を例えばCVD法により全面に形成
する。具体的には、上記開口3aの径は例えば1.2μｍ程
度であり、上記多結晶Si膜４の膜厚は例えば500〜2000
Å程度である。この後、この多結晶Si膜４にｎ型不純物
として例えばAsを高濃度にイオン注入してn+型化する。
なお、この多結晶Si膜４にAsをドープする方法として
は、例えばこの多結晶Si膜４の上にヒ素シリケートガラ
ス（AsSG）膜を形成した後、このAsSG膜中のAsを上記多
結晶Si膜４に拡散させる方法を用いてもよい。
図示省略した半導体基板上に形成された例えばn-型のSi
エピタキシャル層１中にイオン注入等により例えばｐ型
の真性ベース領域２を形成した後、このSiエピタキシャ
ル層１の上に例えばCVD法により例えば膜厚が2000〜700
0Å程度のSiO2膜のような絶縁膜３を形成する。次に、
この絶縁膜３の所定部分をエッチング除去して開口3aを
形成した後、この開口3aの径の1/2以下の膜厚の真性
（ｉ型）多結晶Si膜４を例えばCVD法により全面に形成
する。具体的には、上記開口3aの径は例えば1.2μｍ程
度であり、上記多結晶Si膜４の膜厚は例えば500〜2000
Å程度である。この後、この多結晶Si膜４にｎ型不純物
として例えばAsを高濃度にイオン注入してn+型化する。
なお、この多結晶Si膜４にAsをドープする方法として
は、例えばこの多結晶Si膜４の上にヒ素シリケートガラ
ス（AsSG）膜を形成した後、このAsSG膜中のAsを上記多
結晶Si膜４に拡散させる方法を用いてもよい。
次に、熱処理を行うことにより上記多結晶Si膜４中の
Asをこの多結晶Si膜４が接している上記真性ベース領域
２中に拡散させて、第２図に示すように、上記開口3aに
対して自己整合的に例えばn+型のエミッタ領域５を形成
する。このエミッタ領域５と、上記真性ベース領域２
と、上記Siエピタキシャル層１から成るコレクタ領域と
によりnpn型バイポーラトランジスタが構成される。
Asをこの多結晶Si膜４が接している上記真性ベース領域
２中に拡散させて、第２図に示すように、上記開口3aに
対して自己整合的に例えばn+型のエミッタ領域５を形成
する。このエミッタ領域５と、上記真性ベース領域２
と、上記Siエピタキシャル層１から成るコレクタ領域と
によりnpn型バイポーラトランジスタが構成される。
次に第３図に示すように、十分に厚い多結晶Si膜６を
例えばCVD法により全面に形成する。絶縁膜３上におけ
るこの多結晶Si膜６の膜厚は例えば１〜２μｍ程度であ
る。
例えばCVD法により全面に形成する。絶縁膜３上におけ
るこの多結晶Si膜６の膜厚は例えば１〜２μｍ程度であ
る。
次に、例えばRIEにより上記絶縁膜３の表面が露出す
るまで上記多結晶Si膜６、４をエッチバックする。これ
によって、第４図に示すように、絶縁膜４の開口3aをこ
の絶縁膜３と同じ高さの多結晶Si膜６、４により埋め
て、平坦な表面を形成する。
るまで上記多結晶Si膜６、４をエッチバックする。これ
によって、第４図に示すように、絶縁膜４の開口3aをこ
の絶縁膜３と同じ高さの多結晶Si膜６、４により埋め
て、平坦な表面を形成する。
この後、第５図に示すように、この多結晶Si膜６、４
は平坦な表面にバリアメタル膜７及び例えばAlの配線８
を形成して、目的とするバイポーラLSIを完成させる。
このバリアメタル膜７により配線８と多結晶Si膜６、４
との反応が抑止される。このバリアメタル膜７として
は、例えば膜厚が1000Å程度の窒化チタン（TiN）膜や
膜厚が3000Å程度のチタンタングステン（TiW）膜を用
いることができる。
は平坦な表面にバリアメタル膜７及び例えばAlの配線８
を形成して、目的とするバイポーラLSIを完成させる。
このバリアメタル膜７により配線８と多結晶Si膜６、４
との反応が抑止される。このバリアメタル膜７として
は、例えば膜厚が1000Å程度の窒化チタン（TiN）膜や
膜厚が3000Å程度のチタンタングステン（TiW）膜を用
いることができる。
この実施例Ｉによれば次のような種々の利点がある。
すなわち、エミッタ領域５を形成するために用いている
多結晶Si膜４は膜厚の制御性が良好なCVD法等の膜形成
技術により形成することができるので、この多結晶Si膜
４からの不純物拡散により形成されるエミッタ領域５の
接合深さxjeの制御性の向上を図ることができる。ま
た、バリアメタル膜７及び配線８は絶縁膜３の開口3aを
多結晶Si膜６で埋めることによる形成された平坦な表面
の上に形成しているので、この開口3aにおけるこれらの
バリアメタル膜７及び配線８のカバレッジは良好であ
る。このバリアメタル膜７のカバレッジが良好であるこ
とから、配線８の形成後に行われるシンター等の熱処理
時にこのバリアメタル膜７の破れ等が生じるおそれがな
くなり、従ってこのバリアメタル膜７を通しての配線８
からエミッタ領域５側へのAlの侵入を防止することがで
きる。これによってこのAlの侵入に起因するhFEの低下
やエミッタ−ベース接合のばらつき、不良等を防止する
ことができる。また、配線８のカバレッジが良好である
ことから、エレクトロマイグレーションに対する信頼性
の向上を図ることができる。すなわち、開口3aにおける
バリアメタル膜７及び配線８のカバレッジが悪いことに
起因して生じた従来の問題を解決することができる。
すなわち、エミッタ領域５を形成するために用いている
多結晶Si膜４は膜厚の制御性が良好なCVD法等の膜形成
技術により形成することができるので、この多結晶Si膜
４からの不純物拡散により形成されるエミッタ領域５の
接合深さxjeの制御性の向上を図ることができる。ま
た、バリアメタル膜７及び配線８は絶縁膜３の開口3aを
多結晶Si膜６で埋めることによる形成された平坦な表面
の上に形成しているので、この開口3aにおけるこれらの
バリアメタル膜７及び配線８のカバレッジは良好であ
る。このバリアメタル膜７のカバレッジが良好であるこ
とから、配線８の形成後に行われるシンター等の熱処理
時にこのバリアメタル膜７の破れ等が生じるおそれがな
くなり、従ってこのバリアメタル膜７を通しての配線８
からエミッタ領域５側へのAlの侵入を防止することがで
きる。これによってこのAlの侵入に起因するhFEの低下
やエミッタ−ベース接合のばらつき、不良等を防止する
ことができる。また、配線８のカバレッジが良好である
ことから、エレクトロマイグレーションに対する信頼性
の向上を図ることができる。すなわち、開口3aにおける
バリアメタル膜７及び配線８のカバレッジが悪いことに
起因して生じた従来の問題を解決することができる。
実施例II 第６図は本発明の実施例IIによるバイポーラLSIの製
造方法を説明するための断面図である。
造方法を説明するための断面図である。
この実施例IIにおいては、第６図に示すように、まず
例えばｐ型Si基板のような半導体基板９中に例えばn+型
の埋め込み層10及び例えばp+型のチャネルストッパ領域
11を形成した後、この半導体基板９の上に例えばn-型の
Siエピタキシャル層１を形成する。次に、このSiエピタ
キシャル層１の表面を選択的に熱酸化することにより例
えばSiO2膜のようなフィールド絶縁膜12を形成して素子
間分離及び素子内分離を行う。次に、エピタキシャル層
１の所定部分には例えばリン（Ｐ）を選択的にイオン注
入した後、熱処理を行うことによりこのＰを拡散させて
例えばn+型のコレクタ取り出し領域13を形成する。
例えばｐ型Si基板のような半導体基板９中に例えばn+型
の埋め込み層10及び例えばp+型のチャネルストッパ領域
11を形成した後、この半導体基板９の上に例えばn-型の
Siエピタキシャル層１を形成する。次に、このSiエピタ
キシャル層１の表面を選択的に熱酸化することにより例
えばSiO2膜のようなフィールド絶縁膜12を形成して素子
間分離及び素子内分離を行う。次に、エピタキシャル層
１の所定部分には例えばリン（Ｐ）を選択的にイオン注
入した後、熱処理を行うことによりこのＰを拡散させて
例えばn+型のコレクタ取り出し領域13を形成する。
次に、全面に例えば多結晶Si膜を形成した後、この多
結晶Si膜に例えばホウ素（Ｂ）のようなｐ型不純物をイ
オン注入等により高濃度にドープしてp+型化した後、こ
のp+型多結晶Si膜を例えば四角形状にパターンニングす
る。次に、全面に例えばSiO2膜のような絶縁膜を形成す
る。次に、これらの絶縁膜及びp+型多結晶Si膜の所定部
分をエッチング除去してベース引き出し電極14及びこの
ベース引き出し電極14を覆う絶縁膜を形成する。次に、
このベース引き出し電極14に形成された開口14aを通じ
て上記エピタキシャル層１中に例えばＢのようなｐ型不
純物をイオン注入することにより例えばｐ型の真性ベー
ス領域２を形成した後、熱処理を行うことによりこの注
入不純物を電気的に活性化する。この熱処理の際には、
上記ベース引き出し電極14の構成するp+型多結晶Si膜か
らｐ型不純物が上記エピタキシャル層１中に拡散され
る。これによって、例えばp+型のグラフトベース領域15
が上記真性ベース領域２に連なって形成される。次に、
全面に例えばSiO2膜のような絶縁膜を形成した後、この
絶縁膜を例えばRIEで異方性エッチングすることにより
上記ベース引き出し電極14の開口14aの側面に絶縁物か
ら成る側壁（サイドウォール）を形成する。これによっ
て、径が極めて微細な開口3aを有する絶縁膜３が形成さ
れる。
結晶Si膜に例えばホウ素（Ｂ）のようなｐ型不純物をイ
オン注入等により高濃度にドープしてp+型化した後、こ
のp+型多結晶Si膜を例えば四角形状にパターンニングす
る。次に、全面に例えばSiO2膜のような絶縁膜を形成す
る。次に、これらの絶縁膜及びp+型多結晶Si膜の所定部
分をエッチング除去してベース引き出し電極14及びこの
ベース引き出し電極14を覆う絶縁膜を形成する。次に、
このベース引き出し電極14に形成された開口14aを通じ
て上記エピタキシャル層１中に例えばＢのようなｐ型不
純物をイオン注入することにより例えばｐ型の真性ベー
ス領域２を形成した後、熱処理を行うことによりこの注
入不純物を電気的に活性化する。この熱処理の際には、
上記ベース引き出し電極14の構成するp+型多結晶Si膜か
らｐ型不純物が上記エピタキシャル層１中に拡散され
る。これによって、例えばp+型のグラフトベース領域15
が上記真性ベース領域２に連なって形成される。次に、
全面に例えばSiO2膜のような絶縁膜を形成した後、この
絶縁膜を例えばRIEで異方性エッチングすることにより
上記ベース引き出し電極14の開口14aの側面に絶縁物か
ら成る側壁（サイドウォール）を形成する。これによっ
て、径が極めて微細な開口3aを有する絶縁膜３が形成さ
れる。
次に、実施例Ｉと同様にしてこの絶縁膜３の開口3aの
内部にｎ型不純物がドープされた多結晶Si膜４を形成し
た後、熱処理を行うことによりこの多結晶Si膜４から上
記真性ベース領域２中にｎ型不純物を拡散させてエミッ
タ領域５をこの開口3aに対して自己整合的に形成する。
次に、この開口3aを多結晶Si膜６で埋めて平坦な表面を
形成する。次に、上記絶縁膜３の所定部分をエッチング
除去して開口3b、3cを形成する。次に、全面にバリアメ
タル膜を形成し、さらにこのバリアメタル膜の上に例え
ばAl膜を形成した後、これらのAl膜及びバリアメタル膜
をエッチングにより順次パターンニングして所定形状の
バリアメタル膜7a〜7c及び配線8a〜8cを形成する。これ
によって、目的とするバイポーラLSIが完成される。
内部にｎ型不純物がドープされた多結晶Si膜４を形成し
た後、熱処理を行うことによりこの多結晶Si膜４から上
記真性ベース領域２中にｎ型不純物を拡散させてエミッ
タ領域５をこの開口3aに対して自己整合的に形成する。
次に、この開口3aを多結晶Si膜６で埋めて平坦な表面を
形成する。次に、上記絶縁膜３の所定部分をエッチング
除去して開口3b、3cを形成する。次に、全面にバリアメ
タル膜を形成し、さらにこのバリアメタル膜の上に例え
ばAl膜を形成した後、これらのAl膜及びバリアメタル膜
をエッチングにより順次パターンニングして所定形状の
バリアメタル膜7a〜7c及び配線8a〜8cを形成する。これ
によって、目的とするバイポーラLSIが完成される。
この実施例IIによれば、実施例Ｉと同様に、多結晶Si
膜４からの不純物拡散によりエミッタ領域５を形成し、
また開口3aを多結晶Si膜６で埋めることにより形成され
た平坦な表面の上にバリアメタル膜7a及び配線8aを形成
しているので、エミッタ領域５の接合深さxjeの制御性
の向上を図ることができるとともに、開口3aにおけるバ
リアメタル膜7a及び配線8aのカバレッジが良好であるた
めhFEの低下やエミッタ−ベース接合の特性不良等の従
来の問題を解消することができる。さらに、開口3aの径
を例えば１μｍ以下に微細化することができるため、１
μｍ以下の微細なエミッタ幅WEを実現することができ
る。
膜４からの不純物拡散によりエミッタ領域５を形成し、
また開口3aを多結晶Si膜６で埋めることにより形成され
た平坦な表面の上にバリアメタル膜7a及び配線8aを形成
しているので、エミッタ領域５の接合深さxjeの制御性
の向上を図ることができるとともに、開口3aにおけるバ
リアメタル膜7a及び配線8aのカバレッジが良好であるた
めhFEの低下やエミッタ−ベース接合の特性不良等の従
来の問題を解消することができる。さらに、開口3aの径
を例えば１μｍ以下に微細化することができるため、１
μｍ以下の微細なエミッタ幅WEを実現することができ
る。
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例Ｉ、IIにおいて、不純物をドー
プした多結晶Si膜４を形成後、この多結晶Si膜４をエッ
チングによりパターンニングして開口3aの部分のみ残
し、その後この開口3aの部分に残された多結晶Si膜４の
上に多結晶Si膜を選択成長させることによりこの開口3a
を埋めることも可能である。また、この開口3aを多結晶
Si膜で埋めて平坦な表面を形成した後、この多結晶Si膜
に低温でｎ型不純物をドープして低抵抗化することも可
能である。
プした多結晶Si膜４を形成後、この多結晶Si膜４をエッ
チングによりパターンニングして開口3aの部分のみ残
し、その後この開口3aの部分に残された多結晶Si膜４の
上に多結晶Si膜を選択成長させることによりこの開口3a
を埋めることも可能である。また、この開口3aを多結晶
Si膜で埋めて平坦な表面を形成した後、この多結晶Si膜
に低温でｎ型不純物をドープして低抵抗化することも可
能である。
さらに、上述の実施例Ｉ、IIにおいては、本発明をバ
イポーラLSIの製造に適した場合について説明したが、
本発明は、バイポーラLSI以外の半導体装置の製造に適
用することも可能である。例えば、第７図は本発明をMO
SLSIの製造に適用した例を示す。第７図に示すように、
このMOSLSIの製造方法では、例えばｐ型Si基板のような
半導体基板15（またはｐウエル）の表面にフィールド絶
縁膜16を形成して素子間分離を行った後、このフィール
ド絶縁膜16で囲まれた活性領域の表面に例えばSiO2膜の
ようなゲート絶縁膜17及び例えば多結晶Si膜から成るゲ
ート電極18を形成する。次に、後述のソース領域20及び
ドレイン領域21の低不純物濃度20a、21aを形成するため
に、このゲート電極18をマスクとして上記半導体基板15
中に例えばＰのようなｎ型不純物を比較的低濃度にイオ
ン注入する。次に、全面に例えばSiO2膜のような絶縁膜
を形成した後、この絶縁膜を例えばRIEで異方性エッチ
ングすることによりゲート電極18の側面に側壁19を形成
する。次に、この側壁19をマスクとして上記半導体基板
15中に例えばAsのようなｎ型不純物を比較的高濃度にイ
オン注入する。これによって、例えばn-型の低不純物濃
度部20a、20aを有する例えばn+型のソース領域20及びド
レイン領域21を上記ゲート電極18に対して自己整合的に
形成する。次に、全面に例えばホウ素リンシリケートガ
ラス（BPSG）膜のような絶縁膜22を形成した後、この絶
縁膜22の所定部分をエッチング除去して開口22a、22bを
形成する。次に、熱処理を行うことにより、この絶縁膜
22をリフローさせれこれらの開口22a、22bにテーパを付
ける。次に、これらの開口22a、22bの内部にｎ型不純物
がドープされた薄い多結晶Si膜23a、23bを形成した後、
熱処理を行うことによりこれらの多結晶Si膜23a、23b中
のｎ型不純物を上記ソース領域20及びドレイン領域21a
中に拡散させれこれらのソース領域20及びドレイン領域
21よりも高不純物濃度のn+型の半導体領域24a、24bを形
成する。次に、上記開口22a、22bを多結晶Si膜25a、25b
で埋めてほぼ平坦な表面を形成する。この後、これらの
多結晶Si膜25a、25bの上にバリアメタル膜26a、25b及び
配線27a、27bを形成する。この例の場合には、ソース領
域20及びドレイン領域21よりも高い不純物濃度の半導体
領域24a、24bにより、多結晶Si膜23a、23bの上記ソース
領域20及びドレイン領域21に対するオーミックコンタク
トを安定に得ることができる。
イポーラLSIの製造に適した場合について説明したが、
本発明は、バイポーラLSI以外の半導体装置の製造に適
用することも可能である。例えば、第７図は本発明をMO
SLSIの製造に適用した例を示す。第７図に示すように、
このMOSLSIの製造方法では、例えばｐ型Si基板のような
半導体基板15（またはｐウエル）の表面にフィールド絶
縁膜16を形成して素子間分離を行った後、このフィール
ド絶縁膜16で囲まれた活性領域の表面に例えばSiO2膜の
ようなゲート絶縁膜17及び例えば多結晶Si膜から成るゲ
ート電極18を形成する。次に、後述のソース領域20及び
ドレイン領域21の低不純物濃度20a、21aを形成するため
に、このゲート電極18をマスクとして上記半導体基板15
中に例えばＰのようなｎ型不純物を比較的低濃度にイオ
ン注入する。次に、全面に例えばSiO2膜のような絶縁膜
を形成した後、この絶縁膜を例えばRIEで異方性エッチ
ングすることによりゲート電極18の側面に側壁19を形成
する。次に、この側壁19をマスクとして上記半導体基板
15中に例えばAsのようなｎ型不純物を比較的高濃度にイ
オン注入する。これによって、例えばn-型の低不純物濃
度部20a、20aを有する例えばn+型のソース領域20及びド
レイン領域21を上記ゲート電極18に対して自己整合的に
形成する。次に、全面に例えばホウ素リンシリケートガ
ラス（BPSG）膜のような絶縁膜22を形成した後、この絶
縁膜22の所定部分をエッチング除去して開口22a、22bを
形成する。次に、熱処理を行うことにより、この絶縁膜
22をリフローさせれこれらの開口22a、22bにテーパを付
ける。次に、これらの開口22a、22bの内部にｎ型不純物
がドープされた薄い多結晶Si膜23a、23bを形成した後、
熱処理を行うことによりこれらの多結晶Si膜23a、23b中
のｎ型不純物を上記ソース領域20及びドレイン領域21a
中に拡散させれこれらのソース領域20及びドレイン領域
21よりも高不純物濃度のn+型の半導体領域24a、24bを形
成する。次に、上記開口22a、22bを多結晶Si膜25a、25b
で埋めてほぼ平坦な表面を形成する。この後、これらの
多結晶Si膜25a、25bの上にバリアメタル膜26a、25b及び
配線27a、27bを形成する。この例の場合には、ソース領
域20及びドレイン領域21よりも高い不純物濃度の半導体
領域24a、24bにより、多結晶Si膜23a、23bの上記ソース
領域20及びドレイン領域21に対するオーミックコンタク
トを安定に得ることができる。
本発明によれば、半導体基体上に開口を有する絶縁膜
を形成し、不純物がドープされ、かつ上記開口の径の1/
2以下の膜厚の化学気相成長法による第１の半導体膜を
少なくとも上記開口の内部に形成する工程と、熱処理を
行うことにより上記第１の半導体膜中の上記不純物を上
記半導体基体中に拡散させて半導体領域を形成する工程
と、上記第１の半導体膜上に第２の半導体膜を形成する
工程と、上記第１の半導体膜及び上記第２の半導体膜を
同時にエッチバックして、上記開口に上記第２の半導体
膜を埋め込み、ほぼ平坦な表面を形成する工程と、上記
第２の半導体膜上に反応防止膜及び配線を形成する工程
とを有し、上記不純物と同一導電型の不純物が上記第２
の半導体膜にドープされているので、半導体膜からの不
純物拡散により形成される半導体領域の接合深さの制御
性の向上を図ることができるとともに、絶縁膜の開口に
おける反応抑止膜及び配線のカバーレッジが悪いことに
起因する問題を解消することができる。
を形成し、不純物がドープされ、かつ上記開口の径の1/
2以下の膜厚の化学気相成長法による第１の半導体膜を
少なくとも上記開口の内部に形成する工程と、熱処理を
行うことにより上記第１の半導体膜中の上記不純物を上
記半導体基体中に拡散させて半導体領域を形成する工程
と、上記第１の半導体膜上に第２の半導体膜を形成する
工程と、上記第１の半導体膜及び上記第２の半導体膜を
同時にエッチバックして、上記開口に上記第２の半導体
膜を埋め込み、ほぼ平坦な表面を形成する工程と、上記
第２の半導体膜上に反応防止膜及び配線を形成する工程
とを有し、上記不純物と同一導電型の不純物が上記第２
の半導体膜にドープされているので、半導体膜からの不
純物拡散により形成される半導体領域の接合深さの制御
性の向上を図ることができるとともに、絶縁膜の開口に
おける反応抑止膜及び配線のカバーレッジが悪いことに
起因する問題を解消することができる。
第１図〜第５図は本発明の実施例ＩによるバイポーラLS
Iの製造方法を工程順に示す断面図、第６図は本発明の
実施例IIによるバイポーラLSIの製造方法を説明するた
めの断面図、第７図は本発明の変形例を示す断面図、第
８図は従来のバイポーラLSIの製造方法を説明するため
の断面図である。 図面における主要な符号の説明 1:Siエピタキシャル層、2:真性ベース領域、3:絶縁膜、
3a:開口、４、6:多結晶Si膜、7:バリアメタル膜（反応
抑止膜）、 8:配線。
Iの製造方法を工程順に示す断面図、第６図は本発明の
実施例IIによるバイポーラLSIの製造方法を説明するた
めの断面図、第７図は本発明の変形例を示す断面図、第
８図は従来のバイポーラLSIの製造方法を説明するため
の断面図である。 図面における主要な符号の説明 1:Siエピタキシャル層、2:真性ベース領域、3:絶縁膜、
3a:開口、４、6:多結晶Si膜、7:バリアメタル膜（反応
抑止膜）、 8:配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/331 H01L 21/28 H01L 21/3205 H01L 21/336 H01L 29/73 H01L 29/78
Claims (1)
- 【請求項１】半導体基体上に開口を有する絶縁膜を形成
し、不純物がドープされ、かつ上記開口の径の1/2以下
の膜厚の化学気相成長法による第１の半導体膜を少なく
とも上記開口の内部に形成する工程と、 熱処理を行うことにより上記第１の半導体膜中の上記不
純物を上記半導体基体中に拡散させて半導体領域を形成
する工程と、 上記第１の半導体膜上に第２の半導体膜を形成する工程
と、 上記第１の半導体膜及び上記第２の半導体膜を同時にエ
ッチバックして、上記開口に上記第２の半導体膜を埋め
込み、ほぼ平坦な表面を形成する工程と、 上記第２の半導体膜上に反応防止膜及び配線を形成する
工程とを有し、 上記不純物と同一導電型の不純物が上記第２の半導体膜
にドープされていることを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036240A JP2920912B2 (ja) | 1988-02-18 | 1988-02-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63036240A JP2920912B2 (ja) | 1988-02-18 | 1988-02-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01211972A JPH01211972A (ja) | 1989-08-25 |
| JP2920912B2 true JP2920912B2 (ja) | 1999-07-19 |
Family
ID=12464250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63036240A Expired - Lifetime JP2920912B2 (ja) | 1988-02-18 | 1988-02-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2920912B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01225162A (ja) * | 1988-03-03 | 1989-09-08 | Nec Corp | 半導体装置の製造方法 |
| JP2684846B2 (ja) * | 1990-01-12 | 1997-12-03 | 日本電気株式会社 | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010718A (ja) * | 1983-06-30 | 1985-01-19 | Nec Corp | 半導体装置の製造方法 |
| JPS625657A (ja) * | 1985-07-01 | 1987-01-12 | Nec Corp | 半導体集積回路装置 |
| JPS6242522A (ja) * | 1985-08-20 | 1987-02-24 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6273711A (ja) * | 1985-09-27 | 1987-04-04 | Nec Corp | 半導体装置 |
-
1988
- 1988-02-18 JP JP63036240A patent/JP2920912B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01211972A (ja) | 1989-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4481706A (en) | Process for manufacturing integrated bi-polar transistors of very small dimensions | |
| US4994400A (en) | Method of fabricating a semiconductor device using a tri-layer structure and conductive sidewalls | |
| US20030094669A1 (en) | Semiconductor device and manufacturing method for the same | |
| JPH0812865B2 (ja) | バイポーラトランジスタとその製造方法 | |
| US4969026A (en) | Mesa bipolar transistor with edge contacts | |
| US4979010A (en) | VLSI self-aligned bipolar transistor | |
| KR100243906B1 (ko) | 반도체장치의 제조방법 | |
| JPH0241170B2 (ja) | ||
| JPH07142498A (ja) | 半導体装置およびその製造方法 | |
| JPH0786296A (ja) | 高速バイポーラトランジスタの製造方法 | |
| US5147809A (en) | Method of producing a bipolar transistor with a laterally graded emitter (LGE) employing a refill method of polycrystalline silicon | |
| US5358883A (en) | Lateral bipolar transistor | |
| JP2920912B2 (ja) | 半導体装置の製造方法 | |
| EP0300514A1 (en) | Semiconductor device with a sidelong contact structure, and its manufacture | |
| JP3142336B2 (ja) | 半導体装置及びその製造方法 | |
| EP0253538B1 (en) | A vlsi self-aligned bipolar transistor | |
| JP2794594B2 (ja) | 半導体装置の製法 | |
| US5893759A (en) | Semiconductor device and method of fabricating the same | |
| JPH0590196A (ja) | 半導体装置の製造方法 | |
| JP2817213B2 (ja) | 半導体装置の製造方法 | |
| JP2554813B2 (ja) | 高速バイポ−ラトランジスタの製造方法 | |
| JP2890550B2 (ja) | 半導体装置の製造方法 | |
| JP3222250B2 (ja) | 半導体装置の製造方法 | |
| JP2792094B2 (ja) | 半導体装置の製造方法 | |
| JP2004022720A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |