JP2911515B2 - A/dコンバータ - Google Patents
A/dコンバータInfo
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Description
て、近年盛んになりつつあるディジタル信号処理に使用
するアナログ/ディジタル(A/D)コンバータに関する
ものである。
タとから基本構成されており、ディジタル・フィルタリ
ング処理におけるフィルタの構成としては、インパルス
応答が有限のFIR型と、無限に続くIIR型(無限インパル
ス応答)とがある。両者のうち、FIR型フィルタは、IIR
型に比べてそのフィルタ次数(タップ数)は大きいが、
群遅延歪が無く、リミット・サイクル発振が発生しない
という長所を有するため、近年のLSIの微細化と共に特
にオーディオ分野の用途に向けて発展してきている。こ
のFIR型フィルタにもサンプリング周波数をy:1に低くす
る為のデシメーション・フィルタと、逆に1:yに高くす
る為のインターポレーション・フィルタとがあり、前者
は高速のA/Dコンバータ(アナログ信号をディジタル信
号に変換する装置)と共に、後者は高速D/Aコンバータ
(ディジタル信号をアナログ信号に変換する装置)と共
に用いられている。
・サンプリング・ノイズ・シェーピング方式の一つであ
るΔΣ(デルタ・シグマ)変調方式は、アナログ信号を
高速の(例えば3072KHz=64×48KHz)の1ビットPDM
(パルス・デンシティ・モジュレーション)信号に変換
し、量子化ノイズをパス・バンドより高い周波数帯域に
シフトさせるものである。そして、このようにして高域
シフトされた量子化ノイズは、後段のディジタル・デシ
メーション・フィルタにより排除して、例えば16ビット
の48KHz PCM(パルス・コード・モジュレーション)信
号に変換することが可能であるが、このようなディジタ
ル・デシメーション・フィルタをいかに効率よく経済的
に実現するかが、重要な課題である。
が行う処理は、入力ディジタル信号aiに対して、所望の
フィルタ特性を持ったフィルタ係数wiを乗累算すること
により、出力としてのディジタル信号 (nはフィルタのタップ数)を得ることであり、デシメ
ーション比y:1の場合には、入力データ・レートfiの信
号aiが、出力データ・レートfi=(1/y)・fiの信号bj
にデシメーションされる。このとき、デシメーション作
用により、折り返しノイズが信号帯域内に入り込まない
ように、フィルタ係数wiが選ばれている。
す。
入力データ記憶部に必要タップ数分だけ貯えにられ、2
つの係数データ記憶部からの係数データwiと共に順次3
の乗累算器に送られ、タップ数回の乗算と累算を経て、
出力データbjが求められ、7の出力レジスタにより、fj
のデータ・レートにて出力される。4は上記各構成要素
1,2,3,7のコントロール手段である。
は、デシメーション比をy:1,フィルタのタップ数をnと
すると、過去のn個のデータai(但し、i=−1〜−
n)を保持し、これらを、順次、適切なタイミングに
て、即ち、対応するフィルタ係数wiと共に、演算装置に
送り出すことと、次回の演算用のy個の新データai(i
=0〜(y−1))を取込み、a-n+y-1〜a-nのy個の最
古データを捨て、該次回演算用のデータとして、ay-1〜
a0,a-1〜a-n+yを新たに準備することである。
(Random Access Memory)等の使用が考えられ、特にデ
ィジタル・フィルタでは、リアルタイム性の要求と、演
算処理手順が固定していることから、シフト・レジスタ
を使用する場合が多い。即ち、シフト・レジスタの特徴
である、データをシフト出力しながら、データのシフト
入力が可能な点を利用したもので、第6図の例では、自
己ループと、新データ入力とを選択する選択手段10を用
いて、nワード・シフト・レジスタ9においてa-1〜a-n
のデータを最終ワードから出力しながら、選択手段10を
通して第1ワード目にフィード・バックし、次に選択手
段10を新データ入力側に切り変えて、入力データレジス
タ8からのyワードのデータを新規入力しながら、シフ
ト動作により、最古のa-n+y-1〜a-nのy個のデータを捨
てることにによって、a-1〜a-n+yをyワード分シフトさ
せることが可能である。11は乗累算器、12は係数データ
記憶手段である(動作は第5図のそれらと同様)。
iの左右対称性(w1=wn,w2=wn-1,…)があり、この
性質を用いて、乗累算回数を半減させる手法がある。即
ち、第7図に示す如く、14,15は各々n/2ワード・シフト
レジスタであって、一方のレジスタ14の第1ワードには
選択手段16を通して入力データレジスタ13からのデータ
または同レジスタ14の最終ワードから出力されたデータ
を入力する。他方のレジスタ15は両方向シフト可能であ
って、演算時には前記一方のレジスタ14と同じシフト方
向に最終ワードから第1ワードにデータをフィートバッ
クし、データ更新時には前記とは反対のシフト方向にシ
フトさせ前記一方のレジスタ14の最終ワードからのデー
タを入力して不必要な最古のデータを捨てる。17は前段
加算器であって、一方のレジスタ14の最終ワードからの
出力データおよび他方のレジスタ15の同一のシフト方向
の部分の最終ワードからの出力データを加算し、乗累算
器19の一方の入力端子に入力する。18は係数データ記憶
手段、19は乗累算器である。
段加算器において、各対称成分毎に先に加算(a-1+
a-n,a-2+a-n+1,…)することができ、この結果と係
数データ記憶手段18からのwi〜wn/2との乗累算を乗累算
器19において行う手法であって、こけをいわゆる前段加
算型という。該前段加算型は、乗累算回数を半減させる
ことができるが、時系列的に対称なデータを先に加算す
ることが必要である為、後半部分(第n/2+1〜第nワ
ード目)に対応するシフト・レジスタ15として、両方向
シフトが可能な、いわゆる可逆シフト・レジスタを用い
る必要が生じ、この場合、可逆シフト性を持たせたレジ
スタ・セルは、トランジスタの追加等により、面積や回
路規模が従来の一方向性のものの約2倍近く必要にな
り、タップ数の大きなフィルタを実現する為には、非経
済的であった。
の2つのディジタル・フィルタは、いずれも一長一短で
ある。即ち、前者の前段加算を用いないものは、シフト
・レジスタ部の制御が簡易で小面積ですむが、乗累算回
数が多く、タップ数nが大きいフィルターにおいては、
後者の2倍の乗累算スピードが必要である。また、後者
のものは、前者の半分の乗累算スピードで良いが、シフ
ト・レジスタ部の面積が約1.5倍となってしまう。
演算期間の他に休止期間があり、必ずしも効率的な動作
ではなかった。
小面積で効率的なA/Dコンバータを提供することにあ
る。
グ信号をPDMデータに変換する複数のデルタシグマA/D変
換部と、データ列の最後尾から最前列にデータを転送さ
せる自己ループを有し、前記各デルタシグマA/D変換部
からのPDM入力データのセットおよび出力を交互に行う
複数の入力データ記憶部と、PDM入力データをディジタ
ル・フィルタ演算する演算部と、前記複数の入力データ
記憶部の各々から巡回的にPDM入力データをとり出して
前記演算部に供給する選択手段と、前記デルタシグマA/
D変換部と前記入力データ記憶部との間に設けられ、少
なくとも1つの前記デルタシグマA/D変換部から前記入
力データ記憶部へのデータ入力を遅らせて、前記複数の
入力データ記憶部の各々から前記演算部に供給されるPD
M入力データを同時サンプリングデータとするための記
憶部と、を具えたことを特徴とする。
積の少ない、効率的なA/Dコンバータを提供できる。
8,デシメーション比が4(y:1=4:1),1ワードが1ビッ
トのPDMデータにて構成される、FIR型ディジタル・デシ
メーション・フィルタに適用した場合を第1図の構成図
及び第2図の各クロックタイミング図を用いて説明す
る。
タル・デシメーション・フィルタに入力されるデータai
は、36のコントロール部にて作られたCK1なるコントロ
ール・クロックにより、常時fiのデータ・レートにて、
20の4ビットのシフトレジスタに取り込まれる。即ち、
Tj=1/fjなる1演算周期間に、CK1の4回のクロックに
より、データa0〜a3が順次シフトレジスタ20にシフト入
力され、第4〜第1ビット目に各々貯えられる。
動作の結果として、過去に取込まれたa-1〜a-128の128
ビットの過去データが、21のAシフトレジスタと、23の
Bシフトレジスタとに各々64ビットずつ貯えられてお
り、Aシフトレジスタ21内では、シフト方向にそった第
1から第64ビットの各位置にa-1からa-64が順に貯えら
れており、Bシフトレジスタ23においては、シフト方向
にそった第1から第64ビットの各位置にa-128からa-65
の過去データが順に貯えられている。この時点にて、B
シフトレジスタ23内の記憶データの時系列順序が、シフ
ト方向と逆になっているのは、22のCシフトレジスタ
と、27の並列転送手段とを用いて、既に前回までの過去
動作により得られたものであり、以下に示す今回サイク
ルの動作と同様であって、この動作説明から容易にでき
る理解できるものである。Cシフトレジスタ22は、当該
フィルタのデシメーション比に応じたyビット、即ち4
ビットの容量を有する一方向シフト機能のみを持つもの
で、CK3あるいはCK3′のいずれか一方のクロックにより
シフト及びデータ取り込みを行う。
1〜CK6及びCK3′のタイミングを示してあり、各シフト
レジスタの動作は、各クロックの立上り(Rising)にて
マスター側への入力(即ち、データ取込み)を、立下り
(Falling)にてスレーブ側への転送(即ち、データ出
力)を各々表わしている。第1期間においては、CK2とC
K4の各64パルスにより、AおよびBシフトレジスタ21お
よび23は64回のシフト動作を行い、各々28と29のデータ
ラインより、32の前段加算器にデータを送り出すと共
に、24と25の自己ループ用データラインを通して出力デ
ータを順次フィードバックしていく。この際、32の前段
加算器は、(a-64+a-65),(a-63+a-66),…(a-1
+a-128)という64回の加算を行い、33の乗算器へ次々
とデータを送り出す。33の乗算器と34の累算器は、上記
の64個の前段加算されたデータと、係数データ記憶部31
からのフィルター係数w64〜w1との64回の乗累算を行
い、 なる結果bjを求め、35の出力レジスタへと送出する。
は、Cレジスタ22は、該第1期間の最初の4個のクロッ
クパルスにより、30のデータ・ライン経由にて、Aレジ
スタ21からの最初の4個の出力データa-64,a-63,
a-62,a-61を順に取り込み、最終的には、第4〜第1ビ
ットの各位置にa-64〜a-61を各々記憶した状態にて停止
する。
データを4ビット分シフトし、Bレジスタ23は、CK4に
より64−4=60ビット分シフトする。これらのシフト動
作により、Aレジスタ21内では、a-1〜a-60のデータが
第5〜第64ビットの位置へシフト移動し、Bレジスタ23
内では、25の自己ループ用データラインを経由してa
-124〜a-65のデータが第1〜第60ビット位置へシフト移
動し、a-128〜a-125のデータが第61〜第64ビットの位置
へシフト移動する。Cレジスタ用クロックとしてCK3′
を用いた場合には、この第2期間の最初の4クロックに
より、a-64〜a-61の4個のデータを、CK3を使用した前
述の場合と同様にCレジスタ22にとり込むことが可能で
ある。
Cレジスタ22内の4個のデータa-64〜a-61は、CK6によ
り、27の並列転送手段を経由して、Bレジスタ23の第61
〜第64ビットへ送り込まれ、a-128〜a-124のデータを書
き換える。即ち、Cレジスタ22の第4,第3,第2,第1の各
ビットから、各々、Bレジスタ23の第61,第62,第63,第6
4の各ビット位置へと、以後のデータシフト方向が逆転
するように書換え転送を行う。次に、この第2期間の終
了直前の、CK1がLowになった期間、即ち、20のシフトレ
ジスタに新たなる4ヶのデータa3〜a0が、その第1〜第
4ビットのスレーブ側に貯えられている時に、26の並列
転送手段がCK5のクロックにより、a3〜a0データをAレ
ジスタ21の第1〜第4のビット位置に転送し、データ書
換えを行う。
ータを用いた演算を行い、次回演算の為の新たなデータ
・セットとして、Aレジスタ21の第1〜第64のビット位
置にa3〜a0,a-1〜a-60のデータをBレジスタ23の第1
〜第64のビット位置に、a-124〜a-61のデータを記憶し
直すことができ、次回サイクルの演算用データ準備が完
了する。
式を用いた、乗累算回数の少ないディジタルフィルタが
実現される。
て1ビットとしたが、これは何ビットの場合でも同じ
で、基本的には1ビット単位以上のすべての場合に適用
し得る。
いて用いる2チャンネル用ディジタルフィルタの例を示
す。
おける各構成要素20〜27と同じ構成のデータ記憶部であ
り、各々をLeft,Rightの各チャンネル用とする。59,60
はLeftおよびRightの各チャンネルのアナログ信号を1
ビットPDMデータに変換し、各々対応するチャンネルの
データ記憶部40またはレジスタ43(後述)に入力するΔ
ΣA/D変換部である。42のコントロール部からは、Left
チャンネル用のデータ記憶部40へCK1L〜CK6L(CK1〜CK6
と同じ)を、同Rightチャンネル用データ記憶部41へはC
K1R〜CK6R(CK1〜CK6と同じ)を供給するが、Rightチャ
ンネルの演算周期はLeftチャンネルの演算周期に対して
180度位相を遅らしており、そのコントロール状態を、
第4図に示す(詳細説明は後述)。
タライン51,52および53,54は上記実施例のデータライン
28,29と同様である。44と45は、選択手段であり、コン
トロール部42からのクロックCK7がHighの時にはLeft側
データ出力ライン51,52を55と56の演算部(46)用デー
タ入力ラインに接続し、LowのときにはRight側のデータ
ライン53,54をデータ入力ライン55,56に接続する。46の
演算部は、上記実施例(第1図)の前段加算器32と乗算
器33と累算器34を含み、データ入力ライン55と56から来
るデータに対して、下記 の演算を行い、bj,L,bj,Rを交互に出力する。
は第1期間にて64回の加算と乗累算を行い、第2期間で
は休止していたが、第3図に示す演算部46は、bj,L演算
周期の第1期間においてはLeftチャンネルの演算を行
い、同bj,L演算周期の第2期間においては、(即ち、b
j,Rの第1期間でもある)、Rightチャンネルの演算を行
う。従って、46の演算部は、両チャンネルの演算を、休
止期間をとりことなく、交互に効率的にタイム・シェア
して行うことができる。第3図中、Rightチャンネル側
の入力データライン49,50中に入れた43のシフトレジス
タは、y/2=2(y=4)ビットより成るもので、両チ
ャンネル間の位相差を補正する為のものである。即ち、
第4図から見れば、Right側の演算時期が、Left側に比
べて1/2Tj(180度)遅れていることにより、演算に使用
されるデータai,Rは、シフトレジスタ43を用いない場合
には、ai,Lに比べてy/2=2ビット分の時間ずれを持っ
てしまう。この時間ずれは、丁度、CK7の180度の位相ず
れのように見え、特にオーディオ用途では好ましくな
い。従って、シフトレジスタ43により、Right側のデー
タ記憶部41へのデータ入力をy/2=2ビット分だけ遅ら
せ、演算部46が実際に演算を行う為のデータのai,Lとa
i,Rとを、同時サンプリングデータとして処理すること
により、出力されるbj,Lとbj,Rが同時サンプリングデー
タとなるように調整したものである。
れる。例えば、3チャンネルの場合にはy/3ビット,2y/3
ビットのシフトレジスタを用いればよい。
部,演算部および選択手段からなるディジタル・フィル
タは、アナログ信号を扱う複数のA/D変換部と各々別の
基板上に設けると、A/D変換部が不要のディジタルノイ
ズを拾いにくくなり、雑音特性を向上することができ
る。
実現できる。
ィジタル・フィルタを示すブロック図、 第2図は、第1図に示す例に適用した各コントロール・
クロック信号のタイミングの一例を示す図、 第3図は、本発明を用いて、単一の乗累算をタイムシェ
ア使用して2チャンネル用のA/Dンバータを実現した場
合の実施例を示すブロック図、 第4図は同実施例におけるタイミング図、 第5図は実際のディジタル・デシメーション・フィルタ
の構成を示す為のブロック図、 第6図と第7図は従来技術によりディジタル・フィルタ
の構成を示すものであって、 第6図は前段加算を用いず、n・fj回の乗累算を行う場
合のブロック図、 第7図はn/2ビットの可逆シフトレジスタを用いて前段
加算を行い、n/2・fj回の乗累算ですむ場合のブロック
図である。 1,40,41…入力データ記憶部、2,12,18,31,47…係数デー
タ記憶部、4,36,42…コントロール部、3,11,19…乗累算
器、5,33…乗算器、6,34…累算器、17,32…前段加算
器、7,35…出力レジスタ、8,13,20…yビットの入力デ
ータレジスタ、9…nビットのシフトレジスタ、10,16,
44,45…選択手段、14…n/2ビットの一方向シフトレジス
タ、15…n/2ビットの可逆シフトレジスタ、21…Aシフ
トレジスタ、23…Bシフトレジスタ、22…yビットの方
向転換用シフトレジスタ、26…並列書換転送手段 27…方向転換用並列書換転送手段、24,25,28,29,30,37,
38,39,48〜59…データライン、CK1〜CK7,CK1L〜CK6L,CK
1R〜CK6R…コントロール信号、43…チャンネル間位相調
整用シフトレジスタ、59,60…ΔΣA/D変換部。
Claims (1)
- 【請求項1】各々別のアナログ信号をPDMデータに変換
する複数のデルタシグマA/D変換部と、 データ列の最後尾から最前列にデータを転送させる自己
ループを有し、前記各デルタシグマA/D変換部からのPDM
入力データのセットおよび出力を交互に行う複数の入力
データ記憶部と、 PDM入力データをディジタル・フィルタ演算する演算部
と、 前記複数の入力データ記憶部の各々から巡回的にPDM入
力データをとり出して前記演算部に供給する選択手段
と、 前記デルタシグマA/D変換部と前記入力データ記憶部と
の間に設けられ、少なくとも1つの前記デルタシグマA/
D変換部から前記入力データ記憶部へのデータ入力を遅
らせて、前記複数の入力データ記憶部の各々から前記演
算部に供給されるPDM入力データを同時サンプリングデ
ータとするための記憶部と、を具えたことを特徴とする
A/Dコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2221590A JP2911515B2 (ja) | 1990-02-02 | 1990-02-02 | A/dコンバータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2221590A JP2911515B2 (ja) | 1990-02-02 | 1990-02-02 | A/dコンバータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03228431A JPH03228431A (ja) | 1991-10-09 |
JP2911515B2 true JP2911515B2 (ja) | 1999-06-23 |
Family
ID=12076582
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2221590A Expired - Lifetime JP2911515B2 (ja) | 1990-02-02 | 1990-02-02 | A/dコンバータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2911515B2 (ja) |
-
1990
- 1990-02-02 JP JP2221590A patent/JP2911515B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH03228431A (ja) | 1991-10-09 |
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