JP2914052B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特にスタティックメモリセルの負荷素子
として用いる薄膜トランジスタに関する。
造方法に関し、特にスタティックメモリセルの負荷素子
として用いる薄膜トランジスタに関する。
【０００２】
【従来の技術】シリコン・トランジスタを集積したスタ
ティック型のメモリデバイスは、シリコン基板に形成さ
れるＮチャネルＭＯＳトランジスタを用いたフリップ・
フロップ回路を利用したメモリセルで構成され、そのト
ランジスタの負荷素子として、従来は高抵抗素子が用い
られてきた。
ティック型のメモリデバイスは、シリコン基板に形成さ
れるＮチャネルＭＯＳトランジスタを用いたフリップ・
フロップ回路を利用したメモリセルで構成され、そのト
ランジスタの負荷素子として、従来は高抵抗素子が用い
られてきた。
【０００３】最近では、Ｐチャネルの多結晶シリコン薄
膜トランジスタ（以下ＴＦＴと記す）を用いて、ＣＭＯ
Ｓ構成に準じた回路構成をとることが多い。この回路の
特徴としては、データ保持状態の消費電流の低減化や動
作速度の高速化の点で改善が大きいことがあげられる。
膜トランジスタ（以下ＴＦＴと記す）を用いて、ＣＭＯ
Ｓ構成に準じた回路構成をとることが多い。この回路の
特徴としては、データ保持状態の消費電流の低減化や動
作速度の高速化の点で改善が大きいことがあげられる。
【０００４】また、多結晶シリコン膜を活性層として用
いるＴＦＴは、下地のトランジスタの上層に絶縁膜を介
して積層することができるため、下地の平面的な集積度
に影響を与えることなく構成できる。
いるＴＦＴは、下地のトランジスタの上層に絶縁膜を介
して積層することができるため、下地の平面的な集積度
に影響を与えることなく構成できる。
【０００５】図４（ａ），（ｂ）は従来の半導体装置の
一例を示す平面図及びＡ−Ａ′線断面図である。
一例を示す平面図及びＡ−Ａ′線断面図である。
【０００６】図４（ａ），（ｂ）に示すように、下地の
Ｐ型シリコン基板２００に形成されるＮチャネルＭＯＳ
トランジスタとしてＰ型シリコン基板２００の上にゲー
ト絶縁膜２０２を介して設けたゲート電極２０３と、ゲ
ート電極２０３に整合してＰ型シリコン基板２００に設
けたＮ型の高濃度拡散層２０１からなるソース・ドレイ
ン領域が形成されている。
Ｐ型シリコン基板２００に形成されるＮチャネルＭＯＳ
トランジスタとしてＰ型シリコン基板２００の上にゲー
ト絶縁膜２０２を介して設けたゲート電極２０３と、ゲ
ート電極２０３に整合してＰ型シリコン基板２００に設
けたＮ型の高濃度拡散層２０１からなるソース・ドレイ
ン領域が形成されている。
【０００７】一方、ＴＦＴの構造としては、Ｎチャネル
ＭＯＳトランジスタを含む表面に設けた層間絶縁膜２０
４の上に多結晶シリコン膜を堆積しパターニングしてＴ
ＦＴゲート電極２０５ａを形成し、ゲート電極２０５ａ
の上に設けた薄いＴＦＴゲート酸化膜２０９を介して、
その上に設けた多結晶シリコン膜からなるＴＦＴチャネ
ル領域２０６と、ソース・ドレイン領域となる高濃度の
Ｐ型領域２０７が形成され、ドレイン領域に相当するＰ
型領域２０７は、フリップフロップを構成する他方のＴ
ＦＴゲート電極２０５ｂの延長部分と接続し、さらに下
地のゲート電極２０３とも接続され、下地のトランジス
タと合わせて回路を構成している。
ＭＯＳトランジスタを含む表面に設けた層間絶縁膜２０
４の上に多結晶シリコン膜を堆積しパターニングしてＴ
ＦＴゲート電極２０５ａを形成し、ゲート電極２０５ａ
の上に設けた薄いＴＦＴゲート酸化膜２０９を介して、
その上に設けた多結晶シリコン膜からなるＴＦＴチャネ
ル領域２０６と、ソース・ドレイン領域となる高濃度の
Ｐ型領域２０７が形成され、ドレイン領域に相当するＰ
型領域２０７は、フリップフロップを構成する他方のＴ
ＦＴゲート電極２０５ｂの延長部分と接続し、さらに下
地のゲート電極２０３とも接続され、下地のトランジス
タと合わせて回路を構成している。
【０００８】一般に、ゲートとしては、下地のトランジ
スタもＴＦＴもリンなどのＮ型のキャリア不純物を高濃
度にドープした多結晶シリコン膜が用いられている。こ
れは、この方式ではゲート電極を直接基板の拡散層に接
続することができる利点があることや、Ｐ型とした場合
にはホウ素が薄いゲート酸化膜を突き抜けて拡散しやす
いなどの問題が生じるためである。したがって、ＴＦＴ
ゲート電極２０５ｂに接続するＴＦＴ活性層は、下地の
Ｎ型不純物の拡散によりＮ型領域２０８となっている。
また、ＴＦＴのソースのＰ型領域２０７は、セル間を接
続する電源電圧の供給配線層としても機能している。
スタもＴＦＴもリンなどのＮ型のキャリア不純物を高濃
度にドープした多結晶シリコン膜が用いられている。こ
れは、この方式ではゲート電極を直接基板の拡散層に接
続することができる利点があることや、Ｐ型とした場合
にはホウ素が薄いゲート酸化膜を突き抜けて拡散しやす
いなどの問題が生じるためである。したがって、ＴＦＴ
ゲート電極２０５ｂに接続するＴＦＴ活性層は、下地の
Ｎ型不純物の拡散によりＮ型領域２０８となっている。
また、ＴＦＴのソースのＰ型領域２０７は、セル間を接
続する電源電圧の供給配線層としても機能している。
【０００９】
【発明が解決しようとする課題】この従来の半導体装置
は、下層に設けたＮチャネルＭＯＳトランジスタのＮ型
不純物をドーピングしたゲート電極層と、ＰチャネルＴ
ＦＴのＰ型拡散層からなるドレイン領域との接続では、
Ｎ型拡散層とＰ型拡散層が接合しＰＮ接合を形成してい
る。
は、下層に設けたＮチャネルＭＯＳトランジスタのＮ型
不純物をドーピングしたゲート電極層と、ＰチャネルＴ
ＦＴのＰ型拡散層からなるドレイン領域との接続では、
Ｎ型拡散層とＰ型拡散層が接合しＰＮ接合を形成してい
る。
【００１０】この部分の電流電圧特性を測定したとこ
ろ、図５に示す様に、約０．３Ｖ程度付近から急激に電
流の立ちがる傾向を示していた。これは、多結晶シリコ
ン膜内部の不完全な順方向のＰＮ接合特性が現れたもの
と解釈できる。
ろ、図５に示す様に、約０．３Ｖ程度付近から急激に電
流の立ちがる傾向を示していた。これは、多結晶シリコ
ン膜内部の不完全な順方向のＰＮ接合特性が現れたもの
と解釈できる。
【００１１】このような寄生ダイオードの影響について
は、インターナショナル・エレクトロン・デバイシス・
ミーティング・テクニカル・ダイジェスト（Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ）１９９０年、４６９〜４７２頁に、池田等により発
表されている。
は、インターナショナル・エレクトロン・デバイシス・
ミーティング・テクニカル・ダイジェスト（Ｉｎｔｅｒ
ｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ
Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔ）１９９０年、４６９〜４７２頁に、池田等により発
表されている。
【００１２】また、電源電圧供給配線層としてのＴＦＴ
のソース領域は、高濃度の不純物ドーピングを行うもの
の、５０ｎｍ前後の膜厚のために、数ＫΩ／□程度の層
抵抗を有し、寄生抵抗成分が無視できない。これらの寄
生素子を含むメモリセルを等価回路として示したのが図
６である。
のソース領域は、高濃度の不純物ドーピングを行うもの
の、５０ｎｍ前後の膜厚のために、数ＫΩ／□程度の層
抵抗を有し、寄生抵抗成分が無視できない。これらの寄
生素子を含むメモリセルを等価回路として示したのが図
６である。
【００１３】メガ・ビット級のメモリでは、微細化され
たトランジスタの特性劣化対策として、電源電圧を低電
圧仕様化する傾向がある。この場合、ＴＦＴ部分での寄
生ダイオードや寄生抵抗成分による電圧降下は、下地の
トランジスタの実効的な動作電圧の低下として重大な影
響を及ぼすという問題点があった。
たトランジスタの特性劣化対策として、電源電圧を低電
圧仕様化する傾向がある。この場合、ＴＦＴ部分での寄
生ダイオードや寄生抵抗成分による電圧降下は、下地の
トランジスタの実効的な動作電圧の低下として重大な影
響を及ぼすという問題点があった。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板に設けた下地素子と、前記下地素子を含む前
記半導体基板の表面に設けた絶縁膜と、前記絶縁膜上に
設けたゲート電極と、前記ゲート電極を含む表面に設け
たゲート絶縁膜と、前記ゲート絶縁膜を含む表面に設け
た多結晶シリコン膜と、前記多結晶シリコン膜の一部に
設けて前記ゲート電極と接続する一導電型の拡散層と、
前記多結晶シリコン膜に設けて前記一導電型拡散層と接
続し且つソース・ドレイン領域となる逆導電型不純物を
含む高融点金属シリサイド膜とを有する。
半導体基板に設けた下地素子と、前記下地素子を含む前
記半導体基板の表面に設けた絶縁膜と、前記絶縁膜上に
設けたゲート電極と、前記ゲート電極を含む表面に設け
たゲート絶縁膜と、前記ゲート絶縁膜を含む表面に設け
た多結晶シリコン膜と、前記多結晶シリコン膜の一部に
設けて前記ゲート電極と接続する一導電型の拡散層と、
前記多結晶シリコン膜に設けて前記一導電型拡散層と接
続し且つソース・ドレイン領域となる逆導電型不純物を
含む高融点金属シリサイド膜とを有する。
【００１５】本発明の半導体装置の製造方法は、半導体
基板に下地素子を形成する工程と、前記下地素子を含む
前記半導体基板の表面に絶縁膜を形成する工程と、前記
絶縁膜の上に不純物をドープした多結晶シリコン膜を形
成してパターニングしたゲート電極を設け前記ゲート電
極の表面にゲート絶縁膜を形成する工程と、前記ゲート
絶縁膜を含む表面にノンドープの多結晶シリコン膜を選
択的に形成して前記ゲート電極と接続する前記多結晶シ
リコン膜に前記ゲート電極より一導電型の不純物を拡散
しコンタクト用の一導電型拡散層を形成する工程と、前
記多結晶シリコン膜を含む表面に絶縁膜を堆積してパタ
ーニングし前記ゲート電極上のチャネル形成領域及び前
記ゲート電極とのコンタクト領域を被覆するマスク用絶
縁膜を形成する工程と、前記マスク用絶縁膜を用い前記
多結晶シリコン膜に逆導電型不純物をイオン注入してソ
ース・ドレイン領域形成用の逆導電型拡散層を形成する
工程と、前記マスク用絶縁膜の側面をエッチングして後
退させた後、前記マスク用絶縁膜を含む多結晶シリコン
膜の表面に高融点金属膜を堆積して熱処理し前記多結晶
シリコン膜と高融点金属膜を反応させて高融点金属シリ
サイド膜を形成する工程と、前記未反応の高融点金属膜
及びマスク用絶縁膜を順次エッチングして除去する工程
とを含んで構成される。
基板に下地素子を形成する工程と、前記下地素子を含む
前記半導体基板の表面に絶縁膜を形成する工程と、前記
絶縁膜の上に不純物をドープした多結晶シリコン膜を形
成してパターニングしたゲート電極を設け前記ゲート電
極の表面にゲート絶縁膜を形成する工程と、前記ゲート
絶縁膜を含む表面にノンドープの多結晶シリコン膜を選
択的に形成して前記ゲート電極と接続する前記多結晶シ
リコン膜に前記ゲート電極より一導電型の不純物を拡散
しコンタクト用の一導電型拡散層を形成する工程と、前
記多結晶シリコン膜を含む表面に絶縁膜を堆積してパタ
ーニングし前記ゲート電極上のチャネル形成領域及び前
記ゲート電極とのコンタクト領域を被覆するマスク用絶
縁膜を形成する工程と、前記マスク用絶縁膜を用い前記
多結晶シリコン膜に逆導電型不純物をイオン注入してソ
ース・ドレイン領域形成用の逆導電型拡散層を形成する
工程と、前記マスク用絶縁膜の側面をエッチングして後
退させた後、前記マスク用絶縁膜を含む多結晶シリコン
膜の表面に高融点金属膜を堆積して熱処理し前記多結晶
シリコン膜と高融点金属膜を反応させて高融点金属シリ
サイド膜を形成する工程と、前記未反応の高融点金属膜
及びマスク用絶縁膜を順次エッチングして除去する工程
とを含んで構成される。
【００１６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１７】図１（ａ）〜（ｃ）及び図２（ａ）〜
（ｄ）は本発明の第１の実施例を説明するための工程順
に示した断面図である。
（ｄ）は本発明の第１の実施例を説明するための工程順
に示した断面図である。
【００１８】まず、図１（ａ）に示すように、半導体基
板上に設けた素子を含む下地の上に絶縁膜１を設け、こ
の絶縁膜１の上に厚さ８０ｎｍの多結晶シリコン膜を堆
積し、８５０℃３０分のリン拡散により高濃度にリンを
ドーピングした後、リソグラフィー、ドライエッチング
などの微細加工技術を用いてパターニングし、ＴＦＴの
ゲート電極２ａ，２ｂを形成する。ここで、ゲート電極
２ｂは、もう片方のＴＦＴのゲート電極であり、配線層
として機能している。次に、ＣＶＤ法によりゲート酸化
膜となる厚さ３０ｎｍの酸化シリコン膜３を堆積する。
板上に設けた素子を含む下地の上に絶縁膜１を設け、こ
の絶縁膜１の上に厚さ８０ｎｍの多結晶シリコン膜を堆
積し、８５０℃３０分のリン拡散により高濃度にリンを
ドーピングした後、リソグラフィー、ドライエッチング
などの微細加工技術を用いてパターニングし、ＴＦＴの
ゲート電極２ａ，２ｂを形成する。ここで、ゲート電極
２ｂは、もう片方のＴＦＴのゲート電極であり、配線層
として機能している。次に、ＣＶＤ法によりゲート酸化
膜となる厚さ３０ｎｍの酸化シリコン膜３を堆積する。
【００１９】次に、図１（ｂ）に示すように、配線層と
してのゲート電極２ｂの上の酸化シリコン膜３に開口部
を設け、ジシランガスを成長ガスとして開口部を含む表
面に厚さ５０ｎｍの非晶質シリコン膜を堆積してパター
ニングし、６００℃の窒素雰囲気中で２０時間熱処理し
て結晶化させ、ノンドープの多結晶シリコン膜４を形成
する。続いて、熱処理を追加することにより、開口部の
ゲート電極２ｂから多結晶シリコン膜４にリンを拡散さ
せＮ型拡散層５を形成する。Ｎ型拡散層５の大きさは、
この熱処理の設定温度や処理温度により制御が可能であ
る。
してのゲート電極２ｂの上の酸化シリコン膜３に開口部
を設け、ジシランガスを成長ガスとして開口部を含む表
面に厚さ５０ｎｍの非晶質シリコン膜を堆積してパター
ニングし、６００℃の窒素雰囲気中で２０時間熱処理し
て結晶化させ、ノンドープの多結晶シリコン膜４を形成
する。続いて、熱処理を追加することにより、開口部の
ゲート電極２ｂから多結晶シリコン膜４にリンを拡散さ
せＮ型拡散層５を形成する。Ｎ型拡散層５の大きさは、
この熱処理の設定温度や処理温度により制御が可能であ
る。
【００２０】次に、図１（ｃ）に示すように、Ｎ型拡散
層５を含む多結晶シリコン膜４の上にＣＶＤ法により、
厚さ２００ｎｍの酸化シリコン膜６を堆積し、酸化シリ
コン膜６の上に塗布してパターニングしたフォトレジス
ト膜７をマスクとして酸化シリコン膜６をエッチング
し、再度フォトレジスト膜７をマスクとしてホウ素イオ
ン８を１×１０15ｃｍ-2のドース量でイオン注入しＰ型
拡散層９を形成する。
層５を含む多結晶シリコン膜４の上にＣＶＤ法により、
厚さ２００ｎｍの酸化シリコン膜６を堆積し、酸化シリ
コン膜６の上に塗布してパターニングしたフォトレジス
ト膜７をマスクとして酸化シリコン膜６をエッチング
し、再度フォトレジスト膜７をマスクとしてホウ素イオ
ン８を１×１０15ｃｍ-2のドース量でイオン注入しＰ型
拡散層９を形成する。
【００２１】次に、図２（ａ）に示すように、フォトレ
ジスト膜７を残したまま下層の酸化シリコン膜６のみ
を、１：３０の希釈フッ酸溶液を用いてサイドエッチし
て内側に後退させる。
ジスト膜７を残したまま下層の酸化シリコン膜６のみ
を、１：３０の希釈フッ酸溶液を用いてサイドエッチし
て内側に後退させる。
【００２２】次に、図２（ｂ）に示すように、フォトレ
ジスト膜７を酸素プラズマのアッシング処理により除去
したのちに、スパッタ法によりチタン膜１０を５０ｎｍ
の厚さに堆積する。
ジスト膜７を酸素プラズマのアッシング処理により除去
したのちに、スパッタ法によりチタン膜１０を５０ｎｍ
の厚さに堆積する。
【００２３】次に、図２（ｃ）に示すように、６００〜
７００℃のランプアニールによりチタン膜１０とシリコ
ン膜を反応させてチタンシリサイド膜１１を形成する。
７００℃のランプアニールによりチタン膜１０とシリコ
ン膜を反応させてチタンシリサイド膜１１を形成する。
【００２４】次に、図２（ｄ）に示すように、酸化シリ
コン膜上の未反応のチタン膜１０をアンモニア、過酸化
水素水混合液で除去した後、酸化シリコン膜６を希釈フ
ッ酸溶液で除去したのち、さらに８００℃のランプアニ
ールによりチタンシリサイド膜１１の低抵抗化を行な
い、次に、全面に層間絶縁膜１２を堆積する。
コン膜上の未反応のチタン膜１０をアンモニア、過酸化
水素水混合液で除去した後、酸化シリコン膜６を希釈フ
ッ酸溶液で除去したのち、さらに８００℃のランプアニ
ールによりチタンシリサイド膜１１の低抵抗化を行な
い、次に、全面に層間絶縁膜１２を堆積する。
【００２５】この実施例では、イオン注入の後にフォト
レジスト膜７の下層の酸化シリコン膜６のサイドエッチ
を行ったが、イオン注入のイオン入射角の広がりが小さ
く、基板上の全域で垂直に入射すると判断される場合で
は、酸化シリコン膜６のサイドエッチを先に行ったフォ
トレジスト膜７のオーバーハング形状を用いてイオン注
入することも可能である。
レジスト膜７の下層の酸化シリコン膜６のサイドエッチ
を行ったが、イオン注入のイオン入射角の広がりが小さ
く、基板上の全域で垂直に入射すると判断される場合で
は、酸化シリコン膜６のサイドエッチを先に行ったフォ
トレジスト膜７のオーバーハング形状を用いてイオン注
入することも可能である。
【００２６】また、チタン膜１０の代りにコバルト膜、
ニッケル膜なども用いることができる。
ニッケル膜なども用いることができる。
【００２７】また、ゲート電極２ｂからの不純物拡散を
うながすための熱処理は、イオン注入後に活性化アニー
ルと兼用として行うこともできる。
うながすための熱処理は、イオン注入後に活性化アニー
ルと兼用として行うこともできる。
【００２８】第１の実施例について電流電圧特性を調べ
たところ、図５に示すように従来例よりもはるかに微小
な電圧から電流の立ち上がりが鋭い特性が得られた。こ
れは、相互に補償し合って高抵抗化したり、空乏化する
ＰＮ接合領域をシリサイド化して低抵抗化できたたため
と考えられる。
たところ、図５に示すように従来例よりもはるかに微小
な電圧から電流の立ち上がりが鋭い特性が得られた。こ
れは、相互に補償し合って高抵抗化したり、空乏化する
ＰＮ接合領域をシリサイド化して低抵抗化できたたため
と考えられる。
【００２９】また、シリサイド化したＴＦＴのソース・
ドレイン高濃度領域の層抵抗を測定したところ、従来例
の数ＫΩ／□に対して本実施例では数十Ω／□程度と改
善されていた。
ドレイン高濃度領域の層抵抗を測定したところ、従来例
の数ＫΩ／□に対して本実施例では数十Ω／□程度と改
善されていた。
【００３０】図３（ａ）〜（ｄ）は本発明の第２の実施
例を説明するための工程順に示した断面図である。
例を説明するための工程順に示した断面図である。
【００３１】まず、図３（ａ）に示すように、第１の実
施例と同様の工程により絶縁膜１の上にＮ型不純物を含
むゲート電極２ａ，２ｂを設け、次に、ゲート電極２
ａ，２ｂを含む表面に酸化シリコン膜３を設けてゲート
電極２ｂ上に開口部を設け、開口部を含む表面にノンド
ープの多結晶シリコン膜４を堆積して熱処理し、ゲート
電極２ｂより不純物を多結晶シリコン膜４に拡散してＮ
型拡散層５を形成する。次に、Ｎ型拡散層５を含む多結
晶シリコン膜４の上に厚さ０．２μｍの酸化シリコン膜
６及び厚さ０．１μｍの窒化シリコン膜１３を順次堆積
した後、窒化シリコン膜１３の上にフォトレジスト膜７
を塗布してパターニングし、このフォトレジスト膜７を
マスクとして窒化シリコン膜１３をエッチングする。
施例と同様の工程により絶縁膜１の上にＮ型不純物を含
むゲート電極２ａ，２ｂを設け、次に、ゲート電極２
ａ，２ｂを含む表面に酸化シリコン膜３を設けてゲート
電極２ｂ上に開口部を設け、開口部を含む表面にノンド
ープの多結晶シリコン膜４を堆積して熱処理し、ゲート
電極２ｂより不純物を多結晶シリコン膜４に拡散してＮ
型拡散層５を形成する。次に、Ｎ型拡散層５を含む多結
晶シリコン膜４の上に厚さ０．２μｍの酸化シリコン膜
６及び厚さ０．１μｍの窒化シリコン膜１３を順次堆積
した後、窒化シリコン膜１３の上にフォトレジスト膜７
を塗布してパターニングし、このフォトレジスト膜７を
マスクとして窒化シリコン膜１３をエッチングする。
【００３２】次に、図３（ｂ）に示すように、フォトレ
ジスト膜７及び窒化シリコン膜１３をマスクとしてホウ
素イオンを酸化シリコン膜６を通して多結晶シリコン膜
４にイオン注入しＰ型拡散層９を形成する。このような
手法を使うと、薄膜へのイオン注入深さの細かな制御に
この酸化シリコン膜６の膜厚を用いることができる。
ジスト膜７及び窒化シリコン膜１３をマスクとしてホウ
素イオンを酸化シリコン膜６を通して多結晶シリコン膜
４にイオン注入しＰ型拡散層９を形成する。このような
手法を使うと、薄膜へのイオン注入深さの細かな制御に
この酸化シリコン膜６の膜厚を用いることができる。
【００３３】次に、フォトレジスト膜７を除去した後、
窒化シリコン膜１３をマスクとして希釈弗酸溶液により
酸化シリコン膜６をエッチングして除去して、酸化シリ
コン膜６の側面を内側に後退させる。
窒化シリコン膜１３をマスクとして希釈弗酸溶液により
酸化シリコン膜６をエッチングして除去して、酸化シリ
コン膜６の側面を内側に後退させる。
【００３４】次に、図３（ｃ）に示すように、窒化シリ
コン膜６をリン酸により除去した後、酸化シリコン膜６
を含む表面にチタン膜１０を５０ｎｍの厚さに堆積す
る。
コン膜６をリン酸により除去した後、酸化シリコン膜６
を含む表面にチタン膜１０を５０ｎｍの厚さに堆積す
る。
【００３５】次に、図３（ｄ）に示すように、第１の実
施例と同様にランプアニールによりチタン膜１０とシリ
コン膜を反応させてチタンシリサイド膜１１を形成した
後、未反応のチタン膜１０及び酸化シリコン膜６を順次
エッチングして除去し層間絶縁膜１２を堆積する。
施例と同様にランプアニールによりチタン膜１０とシリ
コン膜を反応させてチタンシリサイド膜１１を形成した
後、未反応のチタン膜１０及び酸化シリコン膜６を順次
エッチングして除去し層間絶縁膜１２を堆積する。
【００３６】
【発明の効果】以上説明したように本発明は、下地のト
ランジスタと接続するＴＦＴの拡散層のＰＮ接合部分を
含む領域をシリサイド化することにより、寄生ダイオー
ド及び寄生抵抗を低減して動作特性を向上させることが
できるという効果を有する。
ランジスタと接続するＴＦＴの拡散層のＰＮ接合部分を
含む領域をシリサイド化することにより、寄生ダイオー
ド及び寄生抵抗を低減して動作特性を向上させることが
できるという効果を有する。
【図１】本発明の第１の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図２】本発明の第１の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図３】本発明の第２の実施例を説明するための工程順
に示した断面図。
に示した断面図。
【図４】従来の半導体装置の一例を示す平面図及びＡ−
Ａ′線断面図。
Ａ′線断面図。
【図５】従来例と本発明のＴＦＴの電圧・電流特性を示
す図。
す図。
【図６】従来の半導体装置を用いたメモリセルの等価回
路図。
路図。
１ 絶縁膜 ２ａ，２ｂ，２０３，２０５ａ，２０５ｂ ゲート電
極 ３，６ 酸化シリコン膜 ４ 多結晶シリコン膜 ５，２０１ Ｎ型拡散層 ７ フォトレジスト膜 ８ ホウ素イオン ９ Ｐ型拡散層 １０ チタン膜 １１ チタンシリサイド膜 １２，２０４ 層間絶縁膜 １３ 窒化シリコン膜 ２００ Ｐ型シリコン基板 ２０２ ゲート絶縁膜 ２０６ チャネル領域 ２０７ Ｐ型領域 ２０８ Ｎ型領域 ２０９ ゲート酸化膜
極 ３，６ 酸化シリコン膜 ４ 多結晶シリコン膜 ５，２０１ Ｎ型拡散層 ７ フォトレジスト膜 ８ ホウ素イオン ９ Ｐ型拡散層 １０ チタン膜 １１ チタンシリサイド膜 １２，２０４ 層間絶縁膜 １３ 窒化シリコン膜 ２００ Ｐ型シリコン基板 ２０２ ゲート絶縁膜 ２０６ チャネル領域 ２０７ Ｐ型領域 ２０８ Ｎ型領域 ２０９ ゲート酸化膜
Claims (2)
- 【請求項１】 半導体基板に設けた下地素子と、前記下
地素子を含む前記半導体基板の表面に設けた絶縁膜と、
前記絶縁膜上に設けたゲート電極と、前記ゲート電極を
含む表面に設けたゲート絶縁膜と、前記ゲート絶縁膜を
含む表面に設けた多結晶シリコン膜と、前記多結晶シリ
コン膜の一部に設けて前記ゲート電極と接続する一導電
型の拡散層と、前記多結晶シリコン膜に設けて前記一導
電型拡散層と接続し且つソース・ドレイン領域となる逆
導電型不純物を含む高融点金属シリサイド膜とを有する
ことを特徴とする半導体装置。 - 【請求項２】 半導体基板に下地素子を形成する工程
と、前記下地素子を含む前記半導体基板の表面に絶縁膜
を形成する工程と、前記絶縁膜の上に不純物をドープし
た多結晶シリコン膜を形成してパターニングしたゲート
電極を設け前記ゲート電極の表面にゲート絶縁膜を形成
する工程と、前記ゲート絶縁膜を含む表面にノンドープ
の多結晶シリコン膜を選択的に形成して前記ゲート電極
と接続する前記多結晶シリコン膜に前記ゲート電極より
一導電型の不純物を拡散しコンタクト用の一導電型拡散
層を形成する工程と、前記多結晶シリコン膜を含む表面
に絶縁膜を堆積してパターニングし前記ゲート電極上の
チャネル形成領域及び前記ゲート電極とのコンタクト領
域を被覆するマスク用絶縁膜を形成する工程と、前記マ
スク用絶縁膜を用い前記多結晶シリコン膜に逆導電型不
純物をイオン注入してソース・ドレイン領域形成用の逆
導電型拡散層を形成する工程と、前記マスク用絶縁膜の
側面をエッチングして後退させた後、前記マスク用絶縁
膜を含む多結晶シリコン膜の表面に高融点金属膜を堆積
して熱処理し前記多結晶シリコン膜と高融点金属膜を反
応させて高融点金属シリサイド膜を形成する工程と、前
記未反応の高融点金属膜及びマスク用絶縁膜を順次エッ
チングして除去する工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4289717A JP2914052B2 (ja) | 1992-10-28 | 1992-10-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4289717A JP2914052B2 (ja) | 1992-10-28 | 1992-10-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140630A JPH06140630A (ja) | 1994-05-20 |
| JP2914052B2 true JP2914052B2 (ja) | 1999-06-28 |
Family
ID=17746843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4289717A Expired - Lifetime JP2914052B2 (ja) | 1992-10-28 | 1992-10-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2914052B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3180700B2 (ja) * | 1997-02-03 | 2001-06-25 | 日本電気株式会社 | 半導体集積回路装置 |
| US7709777B2 (en) * | 2003-06-16 | 2010-05-04 | Micron Technology, Inc. | Pumps for CMOS imagers |
-
1992
- 1992-10-28 JP JP4289717A patent/JP2914052B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06140630A (ja) | 1994-05-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990316 |