JPS60247330A - アンロツク検出回路 - Google Patents
アンロツク検出回路Info
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- JPS60247330A JPS60247330A JP59104943A JP10494384A JPS60247330A JP S60247330 A JPS60247330 A JP S60247330A JP 59104943 A JP59104943 A JP 59104943A JP 10494384 A JP10494384 A JP 10494384A JP S60247330 A JPS60247330 A JP S60247330A
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- Japan
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- 230000001360 synchronised effect Effects 0.000 claims abstract description 3
- 238000001514 detection method Methods 0.000 claims description 12
- 230000010355 oscillation Effects 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 241000277269 Oncorhynchus masou Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はプログラマブルデバイダの分局比を可変するこ
とにより電圧制御発振器の発振周波数を設定するＰＬＬ
（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ・位相同期ループ）
周波ｐ７ンセサイザにおいて、ロックおよびアンロック
状態を検出して信号を発生するアンロック検出回路に関
するものである。
とにより電圧制御発振器の発振周波数を設定するＰＬＬ
（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ・位相同期ループ）
周波ｐ７ンセサイザにおいて、ロックおよびアンロック
状態を検出して信号を発生するアンロック検出回路に関
するものである。
従来のアンロック検出回路の一例を第１図に示し説明す
ると、図において、１は基準信号ｆｒｅｆが印加される
入力端子、２は電圧制御発振器（図示せず）の発振出力
をプログラマブルデバイダ（図示せず）で分周した出力
信号ｆｌ／ｓが印加される入力端子、３はこの入力端子
２からのプログラマブルデバイダで分周された出力信号
ｆＶ′Ｎと入力端子１からの基準信号ｆｒｅｆとの位相
差を検出する位相比較器、４はこの位相比較器３の出力
を入力とする位相差弁別回路で、この位相差弁別回路４
はその一方の出力を入力とするインバータ５とこのイン
バータ５の出力と位相比較器３の他方の出力を入力とす
るナントゲート６とによって構成されている。Ｉはこの
位相差弁別回路４の出力側に接続されたチャージポンプ
、８はこのチャージポンプ１の出力信号ＰＤが得られる
出力端子である。９は位相差弁別回路４の分岐出力を入
力とするパルス幅検出回路で、位相差弁別回路４のナン
トゲート６の出力を入力とする抵抗１０とこの抵抗１０
に直列接続されたコンデンサ１１．の積分回路とこの積
分回路の出力を入力とするインバータ１２によって構成
されている。そして、１３は位相差弁別回路４によって
得られる位相差弁別信号を示し、１４はパルス幅検出回
路９によって得られるアンロック信号を示す。
ると、図において、１は基準信号ｆｒｅｆが印加される
入力端子、２は電圧制御発振器（図示せず）の発振出力
をプログラマブルデバイダ（図示せず）で分周した出力
信号ｆｌ／ｓが印加される入力端子、３はこの入力端子
２からのプログラマブルデバイダで分周された出力信号
ｆＶ′Ｎと入力端子１からの基準信号ｆｒｅｆとの位相
差を検出する位相比較器、４はこの位相比較器３の出力
を入力とする位相差弁別回路で、この位相差弁別回路４
はその一方の出力を入力とするインバータ５とこのイン
バータ５の出力と位相比較器３の他方の出力を入力とす
るナントゲート６とによって構成されている。Ｉはこの
位相差弁別回路４の出力側に接続されたチャージポンプ
、８はこのチャージポンプ１の出力信号ＰＤが得られる
出力端子である。９は位相差弁別回路４の分岐出力を入
力とするパルス幅検出回路で、位相差弁別回路４のナン
トゲート６の出力を入力とする抵抗１０とこの抵抗１０
に直列接続されたコンデンサ１１．の積分回路とこの積
分回路の出力を入力とするインバータ１２によって構成
されている。そして、１３は位相差弁別回路４によって
得られる位相差弁別信号を示し、１４はパルス幅検出回
路９によって得られるアンロック信号を示す。
第２図は第１図の動作に供する各部の信号波形を示す動
作説明図で、 （ａ）は基準信号ｆ ｒｅｆの波形を示
したものであり、（ｂ）はプログラマブルデバイダで分
周された出力信号ｆ１／Ｎ１（Ｃ）はチャージポンプ７
の出力信号Ｐ Ｄ 、（ｄ）は位相差弁別信号１３、（
ｅ）は積分回路の出力信号、（ｆ）はアンロック信号１
４の各波形を示したものである。そして、 ｖＴ、はイ
ンバータ１２のスレッショルド電圧ヲ示ス。
作説明図で、 （ａ）は基準信号ｆ ｒｅｆの波形を示
したものであり、（ｂ）はプログラマブルデバイダで分
周された出力信号ｆ１／Ｎ１（Ｃ）はチャージポンプ７
の出力信号Ｐ Ｄ 、（ｄ）は位相差弁別信号１３、（
ｅ）は積分回路の出力信号、（ｆ）はアンロック信号１
４の各波形を示したものである。そして、 ｖＴ、はイ
ンバータ１２のスレッショルド電圧ヲ示ス。
つぎにこの第１図に示すアンロック検出回路の動作を第
２図を参照して説明する。
２図を参照して説明する。
まず、第２図（ａ３に示す基準信号ｆｒｅｆと（ｂ）に
示すプログラマブルデバイダで分周された出力信号ｈ／
１ｉＦｉ位相比較器３でその位相が比較され、その位相
差弁別信号は位相差弁別回路４を介してチャージポンプ
Ｔに入り、その出力には第２図（ｅ）に示すような波形
のチャージポンプの出力信号Ｉ’Ｄが得られる。つぎに
、位相差弁別回路４によって弁別された第２図（ｄ）Ｋ
示すような波形の位相差弁別信号１３けパルス幅検出回
れ各９の抵抗１０とコ、ンデンサ１１により積分され、
その積分波形（第２図（ｅ）参照）をインバータ１２の
入力とすることにより出力端子１４にＦｉ第２図（ｆ）
に示すような波形のアンロック信号が得られる。
示すプログラマブルデバイダで分周された出力信号ｈ／
１ｉＦｉ位相比較器３でその位相が比較され、その位相
差弁別信号は位相差弁別回路４を介してチャージポンプ
Ｔに入り、その出力には第２図（ｅ）に示すような波形
のチャージポンプの出力信号Ｉ’Ｄが得られる。つぎに
、位相差弁別回路４によって弁別された第２図（ｄ）Ｋ
示すような波形の位相差弁別信号１３けパルス幅検出回
れ各９の抵抗１０とコ、ンデンサ１１により積分され、
その積分波形（第２図（ｅ）参照）をインバータ１２の
入力とすることにより出力端子１４にＦｉ第２図（ｆ）
に示すような波形のアンロック信号が得られる。
しかしながら、このようなアンロック検出回路において
は、電源電圧の変動や温度の変化によりパルス幅検出回
路９のインバータ１２のスｌ／ツショルド電圧Ｖｒｎが
変化するため、正確なパルス幅検出が困難であるという
欠点があった。また、アンロック信号をミューティング
信号とする場合、パルス状の信号では音のとぎれを生じ
るという欠点があった。
は、電源電圧の変動や温度の変化によりパルス幅検出回
路９のインバータ１２のスｌ／ツショルド電圧Ｖｒｎが
変化するため、正確なパルス幅検出が困難であるという
欠点があった。また、アンロック信号をミューティング
信号とする場合、パルス状の信号では音のとぎれを生じ
るという欠点があった。
本発明は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は簡単な回路構成によって電源電圧や温度の変動の影響
を受けることがなく、ＰＬＬがアンロック状態から完全
にロックするまでアンロック信号を一定のレベル信号と
して出力することができるアンロック検出回路を提供す
ることにある。
共にかかる欠点を除去すべくなされたもので、その目的
は簡単な回路構成によって電源電圧や温度の変動の影響
を受けることがなく、ＰＬＬがアンロック状態から完全
にロックするまでアンロック信号を一定のレベル信号と
して出力することができるアンロック検出回路を提供す
ることにある。
このような目的を達成するため、本発明は、位相比較器
の出力信号を入力とし位相差弁別信号を発生する位相差
弁別回路と、基準信号に同期した一定時間幅のパルスを
発生するパルス幅発生回路と、上記位相差弁別回路の出
力と上記パルス幅発生回路の出力の論理）ｌハをリセッ
ト信号とし所定期間アンロック信号を出力するカウンタ
とを備えるようにしたものである。
の出力信号を入力とし位相差弁別信号を発生する位相差
弁別回路と、基準信号に同期した一定時間幅のパルスを
発生するパルス幅発生回路と、上記位相差弁別回路の出
力と上記パルス幅発生回路の出力の論理）ｌハをリセッ
ト信号とし所定期間アンロック信号を出力するカウンタ
とを備えるようにしたものである。
以下、図面に基づき本発明の実施例を詳細に説明する。
第３図は本発明によるアンロック検出回路の一実施例を
示す回路図で、説明に必要な部分のみを示す。
示す回路図で、説明に必要な部分のみを示す。
この第３図において第１図と同一符号のものは相当部分
を示し、１５は通常、水晶発振器などで発振する高安定
な周波数を分周して作られるクロック信号ｆｃｋが印加
される入力端子、１６は入力端子１からの基準信号ｆｒ
ｅｆ’に同期して一定時間のパルスを発生するパルス幅
発生回路で、Ｄ端子に入力端子１からの基準信号ｆｒｅ
ｊ を入力するＤ型フリップフロップ１７とこのフリッ
プフロップ１７のＱ端子からの出力をＤ端子に入力する
Ｄ型フリップフロップ１Ｂおよびこのフリップフロップ
１ＢのＱ端子からのＵｊ力をＤ端子に入力するＤ型フリ
ツプフロンブ１９ならびにこのフリップフロップ１Ｂの
Ｑ端子からの出力と７リツプフロツブ１７の蚕端子から
の出力を入力とするナントゲート２０によって構成され
ている。そして、入力端子１５からのクロック信号ｆｃ
ｋはこれら各り型フリップフロップ１７〜１９の各Ｔ端
子にそれぞれ供給されるように構成されている。また、
Ｄ型フリップフロップ１ＢのＱ端子からの出力は位相比
較器３に基準信号ｆｒｅｆとして供給されるように構成
されている。
を示し、１５は通常、水晶発振器などで発振する高安定
な周波数を分周して作られるクロック信号ｆｃｋが印加
される入力端子、１６は入力端子１からの基準信号ｆｒ
ｅｆ’に同期して一定時間のパルスを発生するパルス幅
発生回路で、Ｄ端子に入力端子１からの基準信号ｆｒｅ
ｊ を入力するＤ型フリップフロップ１７とこのフリッ
プフロップ１７のＱ端子からの出力をＤ端子に入力する
Ｄ型フリップフロップ１Ｂおよびこのフリップフロップ
１ＢのＱ端子からのＵｊ力をＤ端子に入力するＤ型フリ
ツプフロンブ１９ならびにこのフリップフロップ１Ｂの
Ｑ端子からの出力と７リツプフロツブ１７の蚕端子から
の出力を入力とするナントゲート２０によって構成され
ている。そして、入力端子１５からのクロック信号ｆｃ
ｋはこれら各り型フリップフロップ１７〜１９の各Ｔ端
子にそれぞれ供給されるように構成されている。また、
Ｄ型フリップフロップ１ＢのＱ端子からの出力は位相比
較器３に基準信号ｆｒｅｆとして供給されるように構成
されている。
２１はこのパルス幅発生回路１６のナントゲート２０の
出力と位相差弁別回路４のナントゲート６の出力を入力
とし内入力の論理積をとるアンド回路、２２は位相差弁
別回路４の出力とパルス幅発生回路１６の出力の論理積
出力をリセット信号とし所定期間アンロック信号を出力
するカウンタ回路で、パルス幅発生回路１６のＤ型フリ
ップフロップ１８のＱ端子からの出力と後述するＴ型ク
リップフロップ２６のり端子からの出力を入力とし内入
力の論理積をとるアンドゲート２３とこのアンドゲート
２３の出力をＴ端子に入力するＴ型フリップフロップ２
４およびこのフリップフロップ２４のＱ端子からの出力
をＴ端子に入力するＴ型フリップフロップ２５ならびに
このフリップフロップ２５のＱ端子からの出力をＴ端子
に入力するＴ型フリップフロップ２６によって構成され
ている。そして、このＴ型クリップフロップ２６のｉ端
子からの出力はアンロック出力信号として出力端子２７
に供給されるように構成され、また、アンドゲート２１
の出力はこれら各Ｔ型フリップフロップ２４〜２６の各
リセット端子Ｒにリセット信号を供給するように構成さ
れている。
出力と位相差弁別回路４のナントゲート６の出力を入力
とし内入力の論理積をとるアンド回路、２２は位相差弁
別回路４の出力とパルス幅発生回路１６の出力の論理積
出力をリセット信号とし所定期間アンロック信号を出力
するカウンタ回路で、パルス幅発生回路１６のＤ型フリ
ップフロップ１８のＱ端子からの出力と後述するＴ型ク
リップフロップ２６のり端子からの出力を入力とし内入
力の論理積をとるアンドゲート２３とこのアンドゲート
２３の出力をＴ端子に入力するＴ型フリップフロップ２
４およびこのフリップフロップ２４のＱ端子からの出力
をＴ端子に入力するＴ型フリップフロップ２５ならびに
このフリップフロップ２５のＱ端子からの出力をＴ端子
に入力するＴ型フリップフロップ２６によって構成され
ている。そして、このＴ型クリップフロップ２６のｉ端
子からの出力はアンロック出力信号として出力端子２７
に供給されるように構成され、また、アンドゲート２１
の出力はこれら各Ｔ型フリップフロップ２４〜２６の各
リセット端子Ｒにリセット信号を供給するように構成さ
れている。
第４図は第３図の動作説明に供する各部の信号波形を示
す動作説明図で、（ａ）は位相比較器３に入力する基準
信号ｆｒｅｆの波形を示したものであり。
す動作説明図で、（ａ）は位相比較器３に入力する基準
信号ｆｒｅｆの波形を示したものであり。
（ｂ）は位相比較器３に入力するプログラマブルデバイ
ダで分周された出力信号ｆ １．／Ｎ 、（ｃ）は位相
差弁別回路４の出力である位相差弁別信号、０）はパル
ス幅発生回路１６の出力信号、（ｅ）はアンド回路２１
の出力である位相差弁別信号、（ｆ）は出力端子２Ｔに
得られるカウンタ回路２２の出力信号でおるアンロック
信号の各波形を示したものである。
ダで分周された出力信号ｆ １．／Ｎ 、（ｃ）は位相
差弁別回路４の出力である位相差弁別信号、０）はパル
ス幅発生回路１６の出力信号、（ｅ）はアンド回路２１
の出力である位相差弁別信号、（ｆ）は出力端子２Ｔに
得られるカウンタ回路２２の出力信号でおるアンロック
信号の各波形を示したものである。
つぎに第３図に示す実施例の動作を第４図を参照して説
明する。
明する。
まず、入力端子１に印加された基準信号ｆ ｒ ｅｆ’
を縦続接続された３段のＤ型フリップフロップ１７〜１
９を通し、その信号を入力端子１５に印加されるクロッ
ク信号ｆｃｋで１クロツクづつ遅延させ、初段のＤ型フ
リップフロップ１フのＱ出力と３段目のＤ型フリップフ
ロップ１９のＱ出力をナントゲート２０に入力すること
により、２段目のＤ型フリップフロップ１８のＱ端子か
らの出力信号、すなわち、第４図（ａ）に示す基準信号
ｆｒｅｆの立ち下がりエツジに対し、前後それぞれ１ク
ロツク分だけ％ Ｌ ｌ／レベルになるパルス波形ｄ（
第４図０）参照）が得られる。ここで、入力端子１５に
印加されるクロック信号ｆｃｋの周波数は前述したよう
に、通常、水晶発振器など高安定な周波数を分周してつ
くるため、パルス幅発生回路１６のナントゲート２０の
出力信号ｄとしては正確なパルス波形の信号が得られる
。
を縦続接続された３段のＤ型フリップフロップ１７〜１
９を通し、その信号を入力端子１５に印加されるクロッ
ク信号ｆｃｋで１クロツクづつ遅延させ、初段のＤ型フ
リップフロップ１フのＱ出力と３段目のＤ型フリップフ
ロップ１９のＱ出力をナントゲート２０に入力すること
により、２段目のＤ型フリップフロップ１８のＱ端子か
らの出力信号、すなわち、第４図（ａ）に示す基準信号
ｆｒｅｆの立ち下がりエツジに対し、前後それぞれ１ク
ロツク分だけ％ Ｌ ｌ／レベルになるパルス波形ｄ（
第４図０）参照）が得られる。ここで、入力端子１５に
印加されるクロック信号ｆｃｋの周波数は前述したよう
に、通常、水晶発振器など高安定な周波数を分周してつ
くるため、パルス幅発生回路１６のナントゲート２０の
出力信号ｄとしては正確なパルス波形の信号が得られる
。
つぎに、 ＰＬＬがアンロック状態になり、位相差弁別
回路４から出力される位相差弁別信号Ｃ（第４図（Ｃ）
参照）のパルス幅がパルス幅発生回路１６の出力信号ｄ
（第４図（ｄ）参照）のパルス幅よりも大きくなった場
合には、アンド回路２１の出力には第４図（ｅ）に示す
ような波形の１Ｈ″レベルの出力信号ｅが得られる。こ
のアンド回路２１の出力信号ｅをカウンタ回路２２のリ
セット端子Ｒに入力することにより、カウンタ回路２２
の出力信号ｆ（第４図σ）参照）はゝＨ″レベルになる
と共に、アンドゲート２３のゲートを開くため、基準信
号ｆｒｅｆ （第４図（ａ）参照）がカウンタ回路２２
で計数され始める。そして、この基準信号ｆ ｒｅｆを
計数している間、リセット端子Ｒにアンド回路２１から
１Ｈ”レベルの信号ｅが入力されると、その都度、カウ
ンタの値をリセットするため、カウンタ回路２２の３段
目のＴ型フリップフロップ２６の４端子からの出力であ
るアンロック信号ｆ（第４図（ｆ）参照）は％ Ｈｌ／
レベルとなったままである。
回路４から出力される位相差弁別信号Ｃ（第４図（Ｃ）
参照）のパルス幅がパルス幅発生回路１６の出力信号ｄ
（第４図（ｄ）参照）のパルス幅よりも大きくなった場
合には、アンド回路２１の出力には第４図（ｅ）に示す
ような波形の１Ｈ″レベルの出力信号ｅが得られる。こ
のアンド回路２１の出力信号ｅをカウンタ回路２２のリ
セット端子Ｒに入力することにより、カウンタ回路２２
の出力信号ｆ（第４図σ）参照）はゝＨ″レベルになる
と共に、アンドゲート２３のゲートを開くため、基準信
号ｆｒｅｆ （第４図（ａ）参照）がカウンタ回路２２
で計数され始める。そして、この基準信号ｆ ｒｅｆを
計数している間、リセット端子Ｒにアンド回路２１から
１Ｈ”レベルの信号ｅが入力されると、その都度、カウ
ンタの値をリセットするため、カウンタ回路２２の３段
目のＴ型フリップフロップ２６の４端子からの出力であ
るアンロック信号ｆ（第４図（ｆ）参照）は％ Ｈｌ／
レベルとなったままである。
つぎに、ＰＬＬが完全にロック状態になると、アンド回
路２１の出力信号ｅは常に％ Ｌ ｌ／レベルとなって
いるため、カウンタ回路２２は基準信号ｆｒｅｆを計数
し、所定の値になったときカウンタ回路２２の縦続接続
された３段目のＴ型フリップフロップ２６０ζ端子から
の出力が１Ｌ″レベルとなり、アンドゲート２３のゲー
トを閉じるため、以後計数しなくなり、出力は１Ｌ”レ
ベルになる。
路２１の出力信号ｅは常に％ Ｌ ｌ／レベルとなって
いるため、カウンタ回路２２は基準信号ｆｒｅｆを計数
し、所定の値になったときカウンタ回路２２の縦続接続
された３段目のＴ型フリップフロップ２６０ζ端子から
の出力が１Ｌ″レベルとなり、アンドゲート２３のゲー
トを閉じるため、以後計数しなくなり、出力は１Ｌ”レ
ベルになる。
このようにして、アンロック信号として、ＰＬＬがアン
ロック状態のときには１Ｈ″レベルの信号が得られ、ロ
ック状態のときには１Ｌ“レベルの信号が得られる。そ
して、これら各信号は電源電圧や温度の変動による影響
を受けることはない。
ロック状態のときには１Ｈ″レベルの信号が得られ、ロ
ック状態のときには１Ｌ“レベルの信号が得られる。そ
して、これら各信号は電源電圧や温度の変動による影響
を受けることはない。
以上本発明をＴ型フリップフロップを３段使用したカウ
ンタ回路を設ける場合を例にとって説明したが、本発明
はこれに限定されるものではなく、カウンタ回路の段数
を変えることによシ、アンロック信号の時間を変化させ
ることができる。
ンタ回路を設ける場合を例にとって説明したが、本発明
はこれに限定されるものではなく、カウンタ回路の段数
を変えることによシ、アンロック信号の時間を変化させ
ることができる。
以上の説明から明らかなように、本発明によれば、複雑
な手段を用いることなく、位相差弁別回路とパルス幅発
生回路およびカウンタ回路を設けた簡単な構成によって
、電源電圧や温度の変動に影響を受けることがな（、Ｐ
ＬＬがアンロック状態から完全にロックするまでアンロ
ック信号を一定のレベル信号として出力することができ
るので、実用上の効果は極めて犬である。
な手段を用いることなく、位相差弁別回路とパルス幅発
生回路およびカウンタ回路を設けた簡単な構成によって
、電源電圧や温度の変動に影響を受けることがな（、Ｐ
ＬＬがアンロック状態から完全にロックするまでアンロ
ック信号を一定のレベル信号として出力することができ
るので、実用上の効果は極めて犬である。
第１図は従来のアンロック検出回路の一例を示す回路図
、第２図は第１図の動作説明図、第３図は本発明による
アンロック検出回路の一実施例を示す回路図、第４図社
第３図の動作説明図である。 ３・・・・位相比較器、４・・・・位相差弁別回路、１
６拳・・・パルス幅発生回路、２１・・・−アンド回路
、２２＊ １１ ＠ ｅカウンタ回路。 代 理 人 大 岩 増 ・雄 第１図 λ、＞ｏｃｆ、 ぐ １＋−Ｑ−Ｑ−、、。
、第２図は第１図の動作説明図、第３図は本発明による
アンロック検出回路の一実施例を示す回路図、第４図社
第３図の動作説明図である。 ３・・・・位相比較器、４・・・・位相差弁別回路、１
６拳・・・パルス幅発生回路、２１・・・−アンド回路
、２２＊ １１ ＠ ｅカウンタ回路。 代 理 人 大 岩 増 ・雄 第１図 λ、＞ｏｃｆ、 ぐ １＋−Ｑ−Ｑ−、、。
Claims (1)
- 電圧制御発振器の発振出力をプログラマブルデバイダで
分周した出力信号と基準信号との位相差を検出する位相
比較器を含み、前記プログラマブルデバイダの分局比を
可変するととＫより前記電圧制御発振器の発振周波数を
設定するＰＬＬ周波数シンセサイザにおいて、前記位相
比較器の出力信号を入力とし位相差弁別信号を発生する
位相差弁別回路と、前記基準信号に同期した一定時間幅
のパルスを発生するパルス幅発生回路と、前記位相差弁
別回路の出力と前記パルス幅発生回路の出力の論理積を
リセット信号とし所定期間アンロック信号を出力するカ
ウンタとを具備してなることを特徴とするアンロック検
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59104943A JPS60247330A (ja) | 1984-05-22 | 1984-05-22 | アンロツク検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59104943A JPS60247330A (ja) | 1984-05-22 | 1984-05-22 | アンロツク検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60247330A true JPS60247330A (ja) | 1985-12-07 |
| JPH0250655B2 JPH0250655B2 (ja) | 1990-11-05 |
Family
ID=14394167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59104943A Granted JPS60247330A (ja) | 1984-05-22 | 1984-05-22 | アンロツク検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60247330A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2618958A1 (fr) * | 1987-07-29 | 1989-02-03 | Radiotechnique Compelec | Synthetiseur de frequences presentant un dispositif indicateur d'accord |
| JPH01129614A (ja) * | 1987-11-16 | 1989-05-22 | Fujitsu Ltd | ロック検出回路 |
| EP0332467A2 (en) * | 1988-03-10 | 1989-09-13 | Nec Corporation | Circuit for detecting a lock of a phase locked loop |
| EP1662663A1 (en) * | 2004-11-30 | 2006-05-31 | NEC Electronics Corporation | PLL circuit |
-
1984
- 1984-05-22 JP JP59104943A patent/JPS60247330A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2618958A1 (fr) * | 1987-07-29 | 1989-02-03 | Radiotechnique Compelec | Synthetiseur de frequences presentant un dispositif indicateur d'accord |
| JPH01129614A (ja) * | 1987-11-16 | 1989-05-22 | Fujitsu Ltd | ロック検出回路 |
| EP0332467A2 (en) * | 1988-03-10 | 1989-09-13 | Nec Corporation | Circuit for detecting a lock of a phase locked loop |
| JPH01231430A (ja) * | 1988-03-10 | 1989-09-14 | Nec Corp | Ｐｌｌロック検出回路 |
| EP1662663A1 (en) * | 2004-11-30 | 2006-05-31 | NEC Electronics Corporation | PLL circuit |
| US7323943B2 (en) | 2004-11-30 | 2008-01-29 | Nec Electronics Corporation | PLL circuit with deadlock detection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0250655B2 (ja) | 1990-11-05 |
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