JP2001510291A - 雑音低減回路 - Google Patents
雑音低減回路Info
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Abstract
Description
に関する。
)乗算回路及びフラクショナルN(fractional−N)周波数シンセサ
イザで応用される。
タ・ストリームの同期をもたらす内部または外部クロック信号によって動作する
。システム・クロックは高いレベルの純度(purity)及び/または同一性
(integrity)を要求することが多い。純度とは、時間ジッタに正比例
する低位相雑音を意味する。位相雑音または時間ジッタは、パルス列中のパルス
の位置が、パルス列の厳密な周期性の仮定に基づいて予想される位置から時間的
にずれる場合に発生する。同一性とは、動作変換点(operative tr
ansition)の欠落がなく、スプリアス付加変換点がないパルス・ストリ
ーム(pulse stream)を意味する。
公報番号WO97/30516)で説明されている。この回路は、周波数が入力
と同じであるが、出力パルスのジッタが入力パルスと比較して低減された出力を
発生する。
発生する雑音を低減するために使用される。本発明による回路は、例えば、多相
出力クロック分配回路、低雑音フラクショナルレート乗算回路及びフラクショナ
ルN位相同期ループ・シンセサイザにおけるクロック復元回路として様々な範囲
で応用される。
パルスが欠落しているパルスからなる入力パルス列中の雑音を低減する雑音低減
回路が提供されるが、この雑音低減回路には、入力パルス列から直流レベルを除
去する直流除去手段と、直流除去手段によって直流レベルが除去された後入力パ
ルス列を積分する積分手段と、積分手段からの出力を受信し入力パルス列中の欠
落パルスをそこから検出する検出手段と、検出手段に応答して、検出手段によっ
て検出された欠落パルスを基準にして遅延された付加パルスを入力パルス列に挿
入するパルス発生手段と、前記積分手段からの前記出力から出力パルス列を得る
出力手段とが含まれる。
設定可能な電圧を受信する入力を有する積分手段と、積分手段からの出力に応答
して前記入力にパルスを供給する手段と、事前設定可能な電圧によって決定され
る周波数の周期的パルス列を前記出力から得る手段とを備える電圧制御発振器が
提供される。
入力を有する積分手段と、前記入力に事前設定可能な電圧を供給する電圧源と、
前記積分手段からの出力に応答して前記入力パルス列に付加パルスを挿入する手
段と、nが前記事前設定可能な電圧によって決定される1より大きい倍数である
場合に周波数nfの周期的パルス列を前記出力から得る手段とを備える周波数逓
倍器が提供される。
からなる入力パルス列中の位相雑音を低減する位相雑音低減回路が提供されるが
、この位相雑音低減回路は、入力パルス列から第1パルス列を得る手段であって
、この第1パルス列が入力パルス列を形成するパルスの正方向変換点によってト
リガされるパルスからなる手段と、入力パルス列から第2パルス列を得る手段で
あって、この第2パルス列が入力パルス列を形成するパルスの負方向変換点によ
ってトリガされるパルスからなる手段と、結合パルス列を形成するために前記第
1及び第2パルス列を結合する結合手段と、結合パルス列について直流レベルを
除去する直流除去手段と、積分出力を発生するために直流除去手段によって直流
レベルが除去された後結合パルス列を積分する積分手段と、積分出力から前記公
称周波数fの出力パルス列を得る処理手段とを備えている。
上のスプリアス付加パルスが存在する複数パルスからなる入力パルス列の雑音を
低減する回路が提供されるが、この回路には、入力パルス列から直流レベルを除
去する直流除去手段と、直流除去手段によって直流レベルが除去された後入力パ
ルス列を積分する積分手段と、入力パルス列から前記スプリアス付加パルスを削
除するパルス削除手段と、前記積分手段の出力から出力パルス列を得る出力手段
とが含まれる。
力パルス列の位相雑音を低減する回路が提供されるが、この回路には、入力パル
ス列から直流レベルを除去する直流除去手段と、直流除去手段によって直流レベ
ルが除去された後入力パルス列を積分する積分手段と、積分手段の出力とそれぞ
れ異なった基準信号に応答して異なった出力パルス列を発生し、それによって前
記出力パルス列が各々、対応する基準信号に依存して入力パルス列と位相関係を
有する周期的変換点を含む少なくとも2つの検出手段とが含まれる。
答して入力パルス列からパルスを減算またはそれにパルスを加算するパルス列修
正手段と、事前設定可能な整数によって修正パルス列を分周する分周手段と、分
周器出力から制御パルスを得て制御パルスをパルス列修正手段に供給するフラク
ショナルレート乗算器と、分周手段による分周の前に修正パルス列のジッタを低
減するジッタ低減手段とを備えるフラクショナルレート乗算回路が提供される。
ト乗算回路を含む位相同期ループを備えるフラクショナルN周波数シンセサイザ
が提供される。
またはジッタ防止回路12を示す。
ンセサイザといった何らかの適切な周波数発生源によって発生され、電気または
光ファイバ・ケーブルによって伝送されるかまたは電磁波によって伝送されるも
のであり、理想的または公称パルス繰返しまたは波動周波数fを有するが、また
位相雑音(すなわち、等価的に、時間ジッタ)とパルスまたは波動の欠落の影響
を受ける。
パルス列は、加算回路2で直流除去帰還回路10からの電圧をアナログ加算する
ことで除去される直流(DC)成分を有する。次に反転積分器3が前記パルス列
を鋸波形Nに変換し、それが基準レベルVrefと比較される。Vrefは有利
には、積分器出力の平均直流レベルに近くなるよう選択される。比較器4からの
出力Oは、立ち上がり端が規則的な間隔TOで発生するパルス列である。従って
立ち上がり端は入力波形Sと比較してジッタを低減している。次に信号は出力(
正エッジ・トリガ)単安定回路5に送られ、それによって出力パルス列Pが入力
と同じ周波数fを有するが、立ち上がり端と立ち下がり端両方のジッタが低いこ
とが確実になる。
分器、非反転比較器、非反転バッファ)の極性は、出力信号の極性と同様逆転で
きる。帰還ループを一巡する信号の最終極性反転が同じであるならば、追加の増
幅器及び反転器を加えることも可能である。この種の変更は回路の概念を変える
ものではない。
から成り、それにかかる電圧は高入力インピーダンスの非反転バッファ7を通じ
て加算回路2にフィードバックされる。回路ブロック11は、立ち上がり端ジッ
タ低減または位相雑音低減回路の役目を果たし、同時係属出願では自己調整遅延
補償器すなわちSADCと呼ばれる。他の既知の直流除去回路が回路10の代わ
りに利用されることもある。
う選択される。これによって高いレベルの雑音が抑圧される。単安定回路5のタ
イミング周期は、使用の際波形のマーク対スペース比が必要な周波数範囲にわた
って1または無限大に近づかないように選択される。
スイッチングを提供する。積分器出力がツェナー・ダイオード電圧によって設定
される上限または下限に達すると、これは入力周波数が十分に高くまたは低く急
激に変化する時発生するが、ツェナー・ダイオードは有効に抵抗8をバイパスし
、直接コンデンサ9に急速に電荷を供給する。これによってコンデンサ9で新し
く必要とされる電圧ができる限り早く達成されるので、周波数の急激な変化の直
後にジッタ消去が復元され、入力パルスまたは変換点が失われないということを
確実にする。この過程は、当業者にとっては明らかなように、例えばさらに別の
比較器によるなど、他の回路の変形によって同様に行われることがある。
ジッタを伴い、1つのパルスが時間tjだけ間違えて配置された、入力単安定回
路からの5つのパルスの列Mが図2(a)に示される。対応する積分器出力Nが
、比較器出力O(図2(c))及び出力単安定回路5からの出力P(図2(d)
)と共に図2(b)に示される。 直流除去回路10によって、積分器3が飽和の方向にドリフトすることが防止
される。直流除去回路のカットオフ周波数以下では、位相雑音は検出されないの
で消去できない。
a)から図2(d)に見られるように、比較器4が積分器波形Nの正の勾配に切
り換わる時間は、波形Mの中心パルスの時間ジッタtjに全く影響されない。波
形Oのパルス正エッジが時間ジッタと無関係であることは、単安定回路Pからの
出力波形にジッタがないことを意味する。回路は実際に、入力波形の時間ジッタ
と位相雑音を消去し、入力と同じ平均周波数のジッタのない波形を提供した。
される。2つの単安定回路19、19’が反転器18と共に使用され、システム
が動作する周波数を2倍するならば、周波数トラッキングがより広範囲で低雑音
な周波数2倍器33が得られる。
各立ち上がり端で短パルスを出力する。反転器18の作用は、入力パルス列によ
って単安定回路19’が各立ち下がり端で短パルスを出力することである。OR
ゲート20によって、何れかの単安定回路19、19’からの短パルスS’が高
精度単安定回路21に確実に伝送される。S’の公称周波数は入力の2倍、すな
わち2fである。
ルス単安定回路のタイミング期間より長ければ動作する。
に関してすでに説明した形式のSADC31に供給する。SADC31はその出
力O’で立ち上がり端の時間ジッタを低減する。次にこの立ち上がり端を使用し
て2分周回路25を起動するが、その出力P’は入力の半分の周波数で、公称周
波数fである。
でき、回路10で有するのと同じ利点を有する。
する。この図を参照すると、単安定回路44は、立ち上がり端、さらには低速立
ち上がり端の短反転パルスを提供する。これはフリップフロップ回路として交差
接続された2つのNANDゲート41及び43を備え、ゲート42と出力反転器
45を伴うが、その出力は、各立ち上がり端で、1つのNANDゲートによる信
号伝播遅延の約3倍の長さの短時間のパルスからなる。提供されるパルスは必ず
しも正確な長さではないが、短く、回路は集積回路の一部として容易に製造され
るが、これは本発明による回路を実際に実現する際有益な特性である。
定回路19、19’、ORゲート20及び反転器18のための有利な設計を図示
する。これは好都合にも8つのNANDゲートを使用している。NANDゲート
46は反転器として使用される(代わりに反転器が使用されることもある)。N
ANDゲート47は、その入力が反転パルスであるため、各立ち上がり端または
立ち下がり端について正パルスでORゲートの役目を果たす。
/またはその間に負荷抵抗を追加することで、固定パルス長単安定回路として使
用するのに十分なだけパルス長を一定にすることができる。
有し、実際に、その出力信号経路にジッタ防止回路を組み込んでいるクロック復
元回路を図示する。
て有するが、それでは個々の立ち上がり及び立ち下がり端は正確な時間間隔でな
く、すなわち位相雑音の影響を受けており、また個々の波動またはパルス、また
は波動またはパルスの集合が完全に欠落していることがある。
単安定回路50に供給され、そこで短パルス列に変換される。それらはORゲー
ト51を介して高精度単安定回路52に供給され、そこで同一パルスの列M”に
変換されるが、その直流レベルは回路53で直流除去回路67からの電圧をアナ
ログ加算することで除去される。次にこのパルスの列は反転積分器54によって
積分され、その出力N”は非反転比較器55と非反転比較器59の両方に供給さ
れる。比較器55は回路12及び32の場合と同様出力の立ち上がり端の時間ジ
ッタを低減する効果を有する。同様に、抵抗61、バッファ60及びコンデンサ
63は、回路12及び32の場合と同様信号M”の直流成分を減算する機能を有
する。
ガ・レベルVmpを有する。レベルVmpは、欠落入力パルスのない即ちパルス
変換点をもった入力周波数源に対する回路の正常動作中に存在しうる積分器波形
の最高レベルより高い。
だけ出力を発生する。次に比較器59によって、欠落パルスは短パルス単安定回
路65によって、単安定回路50を通じて入力から到着するはずだったパルスの
代わりにORゲート51に挿入される。
力パルス列が再構成される。この回路は、数個の入力パルスが欠けている場合パ
ルスの長い列を挿入することができる。これが起こる時発生する波形が図6(a
)から図6(d)に図示されている。
、任意選択のジッタ防止回路57が出力パルスの列に対して動作し、再挿入され
たパルスの遅延による残留位相ジャンプを除去する。ジッタ防止回路57はまた
、入力パルス列にすでに存在する位相ジッタも除去する。クロック復元回路が動
作するシステムが、欠落パルスの再挿入またはすでに存在する何らかの位相雑音
によって発生する位相ジャンプまたは時間シフトによって影響されない場合、ジ
ッタ防止回路57は省略されることがある。
数を越えない時間だけ元の入力周波数で動作し続ける。この時間は、やはり図5
に示される任意選択の回路構成によってかなり増大する。
路64を備えている。スイッチ制御回路64はスイッチ58に接続されるが、こ
れは高速FETスイッチまたは他の電子スイッチである。パルスが欠落している
場合(積分器出力がVmpレベルより上昇すれば)、フリップフロップはスイッ
チの制御の役目を果たし、スイッチをオフに切り換えてコンデンサ63にかかる
電圧を一定に保持する。スイッチ58が常時接続されたままになっていると、挿
入された周波数は指数関数的な低下率でゆっくりと低下する。スイッチ制御回路
64のリセットは入力単安定回路50のパルス出力から得られる。入力パルスが
次に発生する時、スイッチ制御回路64はフィードバックを再接続する。
い状況があるが、これは任意選択の抵抗69及び電圧入力Vpの追加によって達
成される。比較器55の出力インピーダンスが低いため、抵抗69を流れる電流
は一般的には許容できる程度に低い。必要に応じて、スイッチ58は切り換えス
イッチとなり、比較器55の出力と抵抗69の間で抵抗61の入力端を切り換え
る。
回路でサブシステムとして使用されることがある。
周波数2fで動作する。前と同様、回路要素70、70’、71及び88からな
る組合わせ体(assembly)73は回路33と同じ方法で周波数2倍器の
役目を果たし、入力周波数fの2倍の信号を出力する。図5に関して説明された
パルス挿入回路68は出力に追加のパルス(単数または複数)を挿入する。次に
このパルスの立ち上がり端を使用して2分周回路76を起動するが、その出力P
’は入力の周波数の半分、すなわち公称周波数fである。図5の回路66の場合
と同様、回路86には必要に応じてジッタ防止回路87が含まれ、出力信号の時
間ジッタを低減する。
が突然除去された場合、入力に存在する最後の周波数で動作または発振し続ける
。
る。すなわち入力がない場合、バッファ60への入力信号が(おそらく電子スイ
ッチまたは機械装置の何れかとのリンク62が切断された後で)出力周波数を制
御する入力として使用される。この方法で、この回路は低い時間ジッタ(低位相
雑音)電圧制御発振器として動作する。第2ジッタ防止回路57は任意選択であ
るが、できる限り低い位相雑音を達成することが望ましい。
出力周波数を与えるよう事前設定されるか、それを与える方向にバイアスがかけ
られている場合、回路は非常に急速に「ロックオン」(lock on)する。
不適切な分数とは、分子が分母より大きい2つの整数の比である。
相当な範囲にわたって変化してもこの倍数に位相同期したままである。この方法
で、クロック復元回路は汎用周波数逓倍器として動作する。この場合、第2ジッ
タ防止回路が使用され、パルス間隔を均等化し、実際の入力クロック・パルスの
間に再挿入されたパルスについて発生する位相タイミングのジャンプを除去する
ことがある。
、回路が特定の周期性に対応する入力信号の選択されたスペクトル成分にロック
オンするよう配置されることがある。これは、望ましい周期性のパルス列によっ
て回路を事前調整することか、またはコンデンサ63にかかる電圧を事前設定す
ることによって達成される。
パルス、すなわち、公称入力周波数fのパルスに付加されたパルスを削除するの
に有効である。前と同様、雑音低減回路にはジッタ防止回路が含まれ、パルス列
中の時間ジッタを低減または除去することがある。ここで本発明のこの態様によ
る雑音低減回路が、図8から図15に関して例として説明される。
2と共通の特徴を有するクロック復元回路119を図示する。回路119は時間
ジッタを低減または除去し、また存在しうるスプリアス付加パルスを削除するの
に有効である。
パルスを含むことが想定される。
路101に取り入れられ、そこで同一の長さのパルスの列M*に変換される。「
高精度単安定回路」に対する技術的要求は厳密でないことが理解されるべきであ
る。すなわち、高精度単安定回路からの出力パルスは単に繰り返し可能で、入力
パルスの長さまたは隣接性とは無関係に同じであればよい。必要に応じて、短パ
ルス単安定回路99が使用され定義済み論理パルスを提供するが、例えばそこで
は入力パルス列は正弦波であるか、またはゆっくり立ち上がりまたは立ち下がり
するアナログ信号である。高精度単安定回路101の立ち下がり端によって、ブ
ランキング(blanking)単安定回路109は、高精度単安定回路101
のパルス長さTpよりも短いパルス列または波形の公称時間周期Tに等しい時間
周期Trより短い(しかし有利にはほぼ等しい)長さのパルスを発生する。また
これに代って、高精度単安定回路101の出力の立ち上がり端が使用され、それ
によってブランキング単安定回路109が、公称時間周期Tに等しい時間周期T
rより短い(しかし有利にはほぼ等しい)長さTrのパルスを発生することもあ
る。Trが最大値に近いほど、削除されるスプリアス・パルスが多くなる。しか
し、許容される入力周波数の最大上向き変化はさらに小さくなる。
100を使用する周期Trに関するさらなる入力パルスは禁止される。構成要素
102、103、104、105、106、107及び108はジッタ防止回路
(AJC)115を構成するが、その機能は前に説明されている。ジッタ防止回
路115の効果はパルス列M*からジッタを除去することである。
後パルス、すなわち入力パルス列中の予想されるパルスの後に発生するパルスを
除去する。この後パルスはパルス列の劣化なしに除去される。しかし、スプリア
ス付加の前パルス(すなわち、予想されるパルスの前に発生するパルス)は予想
されるパルスの除去に帰結する。この場合、結果として生じるパルス列M*はそ
の正しい位置より前の位置にジッタしているパルスを含む。しかし、AJC11
5はこのジッタを除去するので、パルス列M*は規則的なパルス列P*に復元さ
れる。
効な代替回路131を図示する。回路131では、入力パルスS*’はまず必要
に応じて短パルス単安定回路120により短パルスに変換された後、ANDゲー
ト121を通じて高精度単安定回路122に与えられる。構成要素122から1
24はジッタ防止回路として機能する。
れは、ANDゲート121を通じて余分のパルスを削除するブランキング・パル
スB*’を生成するために使用される非反転ブランキング比較器130を制御す
る。生成されたブランキング・パルスB*’は高い方の周波数の入力パルス列S
*’よりも短く、低い方の周波数の入力パルス列S*’よりも長い。パルス列B
*’のデューティサイクルは、比較器130に印加される電圧VBによって選択
される。前と同様、ジッタ防止回路要素は、すでに入力パルス列中に存在し、か
つパルス削除の結果生成されるジッタを除去する役目を果たす。
いジッタ値を有する入力パルス列S*’を処理できるという利点を有する。
す。説明される例では、波形S*(図10(a))は、ジッタしている(前にず
れた)パルスP2と、付加スプリアス・パルスP3’(後パルス)を含んでいる
。積分器出力波形N*(図10(b))が、出力P*(図10(c))及びブラ
ンキング・パルス列B*(図10(d))と共に示される。代替回路131で見
られる波形は、ブランキング・パルスが可変長である以外は同様である(これは
図12(a)から図12(d)で見られる)。
路150を示す。周波数2倍器入力は短パルス単安定回路140及び141、反
転器142及びORゲート143を備えている。回路131に基づくジッタ防止
及びパルス削除回路144がパルス列を処理するために使用され、その出力が2
分周回路145に供給されて入力パルス列S*と同じ公称周波数を有する出力パ
ルス列を生成する。回路の代表的な波形が図12(a)から図12(d)で示さ
れる。パルス列S*”は1:1に等しくないマーク対スペース比を有するが、こ
れは回路144への入力でL*”のようなパルス列を発生するため、119で参
照される種類の回路にとって問題である。しかし、131で参照される種類の回
路はこの種のパルス列を扱うことができるが、これはブランキング比較器が積分
器出力N*”から、波形の長い間隔中には長いブランキング・パルスを有し、短
い間隔中には短いブランキング・パルスを有するブランキング波形B*”を発生
するからである。
、それぞれ図8及び図9に示される加算ANDゲート100及び121の代替と
して使用される。回路156は図4(a)に関して説明された回路44と同様で
あり、必要に応じて、それぞれ図8及び図9に関して説明された短パルス単安定
回路99及び120の機能に取って代る。短パルス単安定回路の機能を有するこ
の種の回路は、英国特許第1462408号で説明されている。
まれる。正入力信号パルスは、出力が論理ロー(low)になる時、終了信号が
戻って受信されるまで出力に伝送される。回路156は負論理終了信号、すなわ
ち、通常は論理1であり、0への変換点で出力パルスを終了する信号を有する。
ート100及び121は説明された種類のラッチ回路によって置き換えられ、ブ
ランキング・パルスB*、B*’は反転器を通じて終了入力に供給される。回路
150の場合、各短パルス単安定回路140、141はそれぞれラッチ回路15
6によって置き換えられ、禁止パルス列が反転器を通じてラッチ回路の終了入力
に供給される。図14は、図9に関して前に説明された回路131に応用された
回路156を示す。ラッチ回路191は回路156と同じ回路で、図9に示され
る短パルス単安定回路120及びANDゲート121に取って代るが、一方他の
構成要素192から200は構成要素122から130と同じ機能を有する。
するクロック復元回路180を示す。ORゲート163は、任意選択の単安定回
路161からの入力パルスと単安定回路162からの挿入パルスを取り入れる。
これらのパルスの一部はANDゲート164を介してブランキング比較器173
からのパルス列によって禁止される。高精度単安定回路168は一定の長さのパ
ルスを発生する。単安定回路165は、加算回路166、反転積分器167、比
較器168、増幅器170、抵抗171、コンデンサ172及び出力単安定回路
169と共にジッタ防止回路を構成する。パルス挿入の機能性(functio
nality)は、基準電圧Vmpと積分器出力を入力とする非反転比較器17
4によって提供される。比較器174の出力は、必要な場合短パルス単安定回路
162によって加算される挿入パルスになる。パルス削除機能は、基準電圧VB
と積分器出力を入力とする非反転比較器173によって提供される。比較器17
4の出力は、ANDゲート164によって削除されるスプリアス付加パルスにな
る。
32及び150で使用される周波数2倍器入力回路を装備する。
は入力波形に対して作用し、もう1つは入力波形の極性反転に対して作用する。
パルス削除回路からの出力パルス列は異なった2分周回路に供給され、それらの
出力はORゲートで結合され1つの共通出力を形成する。また、パルス削除回路
からの出力パルス列がフリップフロップ回路の入力をセット及びリセットするた
めに供給され、フリップフロップ回路の出力が1つの共通出力を形成することも
ある。
使用されるような多数のパルスを挿入する構成要素が含まれる。スイッチ制御フ
リップフロップ64、スイッチ58及び追加抵抗69を含むこうした構成要素は
、明瞭にするため図15から省略されている。 回路119、131、150及び180は適度に小さいジッタの出力を達成す
る。大きなジッタ値を誘発する挿入及び削除されたパルスは復元され、挿入また
は削除されたパルスのずれによるジッタは本質的に低減される。しかし、追加の
ジッタ防止回路が必要に応じて回路119、131、150及び180の何れか
の出力線に追加され、さらに出力パルス列のジッタ値を低減することがあるが、
これは、例として、図14の202で示されている。
であるが、これは本発明から大きく変化するものではない。例えば、論理ゲート
の集合が、本発明と同じ数学関数(ブール論理関数)を有する代替集合によって
置き換えられることがある。
クまたはスプリアス付加パルスを発生する他の問題及び発生するジッタの影響を
受ける通信回路のクロック信号及び他の規則的パルス列の復元に応用される。
ス列に対して調整可能な位相及び/またはマーク対スペース比を有する単一クロ
ック信号を提供する必要がある。別の応用例では、同じ公称周波数を有するが、
お互いに及び/または入力パルス列に対して異なった位相及び/またはマーク対
スペース比を有する2つかそれ以上のクロック信号を提供する必要がある。本発
明の別の態様は、例えば多位相、多出力クロック分配回路といった応用例で使用
される雑音低減回路を提供する。
路は二重比較器セット/リセット・ラッチ出力部を使用する。
波形を図示する。
でS1は各々同じ長さのパルスS1’の列に変換される(入力パルス列がすでに
同一の長さのパルスを有している場合、単安定回路301は省略できる)。次に
パルス列S1’は、S1’の直流成分を減算する働きをする加算回路302を通
じて反転積分器303に供給される。積分器303の出力Iは2つの比較器30
7及び309に供給される。比較器307は、抵抗304、コンデンサ305、
増幅器306及び加算回路302を備える直流レベル減算回路に給電する。
安定回路308及び310に供給する。C1及びC2の各立ち上がり端で、短反
転パルスが発生するが、、これは交差接続されたNANDゲート311及び31
2を備えるセット−リセット・ラッチ313をそれぞれ設定(C1)またはリセ
ット(C2)する。短パルス単安定回路は従来の集積回路単安定回路ブロックで
あるか、または代替的に英国特許第1462408号で説明された形式である。
場合によっては、短パルス単安定回路308、310は簡単な交流結合コンデン
サによって置き換えられることがある。
して説明されたような高速化回路が使用されることがある。これは、積分器30
3の出力から直流レベル減算回路の入力抵抗304に接続された2つの直列背中
合わせに接続されたツェナー・ダイオードを備えている。構成要素301、30
2、303、304、305、306及び307のジッタ防止作用の結果、C1
及びC2の立ち上がり端はどちらもジッタがないので、出力信号Oは立ち上がり
及び立ち下がり端の両方でジッタがない。
それぞれ比較器307、309に印加される電圧Vref1及びVref2によ
って選択される。
れるという利点を有する。これは、入力の周波数2倍器と出力の2分周回路の必
要なしに、より広範な入力周波数範囲の入力パルス列を扱うことができるという
利点を有する。これは、積分器303によって出力される鋸波形の振幅が低い方
の周波数で低減するため、周波数が低下するに連れて比較器のトリガ時間間の間
隔が増大するという付加的な利点を有する。すなわち、周波数が変化してもマー
ク対スペース比は少なくともほぼ一定である。
ッタ防止回路を示す。構成要素321、322、323、324、325、32
6、327は、入力信号からのジッタのない立ち上がり端を提供するジッタ防止
回路を形成する。比較器327及び329は短パルス単安定回路328及び33
0に給電し、ラッチ333をセット及びリセットするが、ラッチ333の出力O
1は、図16の場合と同様、回路の第1出力である。1つかそれ以上の追加回路
の追加によって1つかそれ以上の追加出力が提供されるが、355で示されるそ
の1つだけが図示される。回路355は比較器347、349、短パルス単安定
回路348、350及び出力ラッチ353を含む。比較器への入力基準電圧を選
択することによって、回路または各回路355の出力はデューティサイクル及び
相対位相に関して制御される。応用例によっては、相対位相を制御できる一方で
、多位相クロック生成器の全ての出力から標準長さのパルスを提供することが好
都合である。この可能性は、供給される制御電圧V2に基づいて、2つの間の一
定の電圧差を維持する任意選択のダイオード351及び352と任意選択の抵抗
354といった回路によって、基準電圧を比較器の対に供給することで簡単に提
供される。図18に関して説明された回路は、広範な入力周波数にわたって動作
できる点で有利である。
て同様の長さのクロック・パルスを達成する別の方法が図19に示される。構成
要素361、362、363、364、365、366及び367は、ツェナー
・ダイオード368及び369を備える高速化回路を組み込んだジッタ防止回路
を備えている。この回路にはまた、単安定回路370と多数の比較器/単安定回
路の対が含まれる。この実施例には、371と372、373と374、375
と376で示される3つのこうした対が存在する。図20(a)から図20(f
)は、図19の回路の様々な点で観察される電圧波形を示す。図16、図18及
び図19に示される回路と同様の回路が、図1から図7に関して説明された種類
のパルス挿入回路及び/または図8から図15に関して説明された種類のパルス
削除回路を備えることがあり、こうした回路はクロック信号の復元に有益である
。
Murthyによる論文「方形波用連続移相器」、電子工学、1979年4月中
旬、19ページで説明されている種類の多位相出力回路構成に適しており、入力
との任意位相関係を提供する。この論文で説明されている回路構成は方形波に関
するが、この回路構成はより一般的な形で比較器にしきい値を提供することで、
明らかに任意のマーク対スペース比及び位相関係の出力波形に適応可能である。
はないが、フラクショナルN位相同期ループ・シンセサイザで有益な低雑音フラ
クショナルレート乗算回路に関する。
周期的電気信号源を生成することが必要であることが多い。新しい信号はジッタ
を有する。すなわち、その信号端(signal edge)は同じ周波数の正
確な周期信号の信号端に対して変化する。このジッタを低減することが本発明の
この態様の目的である。以下の説明では、位相雑音がジッタと呼ばれる。位相雑
音はジッタに比例するので、一方の低減はもう一方の低減と同等である。
1から図3に関して説明された回路のような、WO97/30516で説明され
ている種類のものである。
なるように相互接続された2つかそれ以上のAJCの一連の縦続を使用すること
も代替的に可能である。第1AJCによってなされたジッタ低減が次のAJCに
よって増大され、以下それが続く。例えば、1つのAJCが20dBのジッタ低
減を有するならば、理想的には2つのそのようなAJC回路の縦続は40dBの
ジッタ低減を有し、理想的には3つのAJCの縦続は60dBのジッタ低減を有
する。実際には、この過程はAJC構成要素の雑音性能によって制限されるので
、ジッタ低減は2より多い各回路について著しく低下する。従って、3より多い
AJC回路を縦続で利用する価値はほとんどない。
しい低周波数が得られる。
ジュールN分周器(module−N divider)に1を加算することで
ある。モジュールN分周器は、正確に分周比N(modulus of div
ision N)によって、出力波形の周期に対するジッタを低減する。しかし
、残留ジッタはAJCの使用によってさらに低減できる。AJCが十分に高い動
作周波数で得られるならば、AJCは直接高周波(HF)基準に応用される。そ
うでない場合、AJCは初期分周段Niの後で応用され、AJCの後さらにNo
によって分周されるが、ここでNi・No=Nである。
影響を有する。フラクショナルレート乗算回路の機能は、Aが例えば1から10
00まで変化し、Bが1000で一定である時、B個の入力パルス毎にA個のパ
ルスを出力するというものである。すなわち、入力周波数はA/Bによって乗算
される。フラクショナルレート乗算器はいくつかの設計が可能であるが、それら
は出力が有する固有のジッタの量によって異なる。
加算し、累算器がオーバフローする毎に出力を与える種類(逐次加算レート乗算
器すなわちSARM)のものである。これは、最大出力ジッタが出力波形の1つ
の全周期より小さくなるように入力パルス列中のパルスをスキップすることで動
作するという利点を有する。この種の波形はAJCによって正しくジッタ除去さ
れるので、SARMはAJCの追加によって簡単に強化される。(1ビット出力
を有する直接デジタル周波数シンセサイザ(DDS)はSARMと同等であるこ
とに注意のこと)。図25は、1つのAJC回路またはさらに良好な直列の2つ
のAJC回路が10MHz信号中のスプリアス500kHz成分をどのように低
減できるかを示す。
CMOSハンドブック」を参照のこと、Philips Semiconduc
tor PO Box 218、5600 MD Eindhoven)のよう
な簡単なレート乗算器は7/10による乗算で高い固有の出力ジッタを有する。
例えば、HEF4527は、単位間隔当たり4パルス、次に欠落パルスのギャッ
プ、次に単位間隔当たり3パルス、次に二重の欠落パルスのギャップ、すなわち
、1つの出力周期全体を越える最大出力ジッタを与える。こうした波形(及び縦
続HEF4527回路からの同様の波形)はジッタが多すぎて、直接AJCによ
ってはうまくジッタ除去できない。その代わり、AJCが応用される前に、フラ
クショナルレート乗算器の後に分周器がなければならない。一般的なBCD乗算
器の場合、必要な分周器は、2以上のどのような整数の分周比でも有することが
できる。2分周出力周波数が許容できない場合、出力はある範囲の既知の乗算回
路、例えば二倍高調波乗算器を使用して2倍することができる。
るさらに高度な方法、例えばパルス減算を含むものが有益である。
を除去し、修正パルス列S2’を発生する。ジッタ防止回路402(AJC)は
信号上のジッタを低減し、パルス列O2またはO2’を低減する。AJC402
が出力単安定回路を有さない場合、パルス端の一方だけでジッタが低減された波
形O2が見られる。出力単安定回路がある場合、出力パルスの両端が低いジッタ
を有する波形O2’が見られる。プログラム可能分周器403が周波数を整数因
数Naで分周した後、プログラム可能分周器404は周波数をさらに別の因数N
a’で分周する。フラクショナルレート乗算器405は、M個の入力パルスを受
信する毎にAa個のパルスを出力する。図21の回路は、入力周波数に全て正確
に関連する非常に大きな数の可能な出力周波数を発生する汎用性のある方法を提
供する。動作周波数に関する時定数とAJC402内部の時定数の後に、出力信
号は入力信号に位相同期される。任意選択のN分周回路406が示されるが、こ
れによってAJC402は欠落パルスをより容易に処理できる。最良の総合ジッ
タ低減を得るにはNは小さくすべきであるが1にすべきではない。応用例によっ
て、波形O2、O2’、D、D’が出力として使用される。
ジッタを抑圧する図21の回路の様々な点で観察される一般的な波形を示す。図
22の囲みは、レート乗算器が入力パルスS2の5つ毎に1を減算してジッタ付
き波形S2’を生成する1つのサイクル全体を示す。AJC402内部の積分器
の波形がトレース(trace)I(図22(c))として示される。
0MHzの入力周波数を有し、Naが100に設定され、Aaが100に設定さ
れ、Na’が1に設定される(分周器404を省略し直接接続に置き換えること
と同等)と仮定される。出力パルス列O2/O2’はパルス減算の前にf/10
0=1000kHzの基本周波数を有する。フラクショナルレート乗算器は10
0の入力毎に50パルスを出力する、すなわち、500kHzのレートでの入力
パルスの減算である。この減算されたパルスによってAJC402への入力は9
9.50MHzに低下する。これはフラクショナルレート乗算器の出力を大きく
は変化させないので、O2の出力周波数はほぼ正確に99.5MHzであり、波
形Dの分周された出力周波数は99.5/Na’、すなわち995kHzである
。実際には、レート乗算器に入力されるパルスの減少数を考慮した出力周波数を
求める正確な公式は、 Fo=Fi/(Na+Aa) であるが、ここでFi及びFoはそれぞれ入力及び出力周波数である。これによ
って、上記で引用された例について、995.025kHzの分周された出力周
波数が得られる。
波数の選択が可能である。これらは、入力周波数が100MHzである図21に
よる回路を使用しての可能性である。Aaは0.01単位の0.01から0.9
9まで可変であり、Naは201から1まで可変である。選択可能な周波数はス
ペクトル全体に均一に広がっており、間隔は出力周波数の割合で、500kHz
出力での0.005%から最悪の場合(100MHz近く)の1%まで増大する
。
ことに結び付けられ、100MHzから100kHzまでほぼ連続的な範囲の出
力周波数O2/O2’が与えられるので、この例では、0.1Hzから100H
zのステップで、100kHzから100MHzの周波数が利用可能である。下
流の分周器404の使用によってさらに低い範囲の周波数にアクセスできる。
ス挿入器411を使用する。それ以外の点では、この回路は図21に関して説明
されたものと全く同様の方法で機能する。
例えば、「無線受信機」W Gosling (編)、Peter Pereg
rinus Ltd、1996年、第4章「周波数シンセサイザと標準」M U
nderhill、ISBN−0−86341056で説明されているような位
相同期ループ(PLL)概念が使用される。この概念を使用すると、出力を提供
する電圧制御発振器は基準周波数の正確な倍数(おそらくは分数倍)に位相同期
される。PLL回路でAJC回路を使用することで、通常のジッタ性能劣化なし
にフラクショナルN合成が可能になる。
示された種類の低雑音フラクショナルレート乗算器440を組み込んだフラクシ
ョナルN周波数シンセサイザが示される。この回路は電圧制御発振器(VCO)
433を基準発振器430の高調波または分数調波に位相同期する。VCO43
3を、それぞれ分周器434、436及びプリスケーラ438の設定N、N’及
びN”によって制御される非常に大きな数の可能な個別の周波数に位相同期する
ことができる。
波数のVCOの場合、最高限度のVCO周波数でプログラム可能分周器を動作さ
せることができないことがある(プログラム可能分周器の多くは簡単なプリスケ
ーラ・フリップフロップによる回路より3倍以上低速で動作する)。この場合、
おそらく2または4または8である小さい因数N”を使用すれば通常十分である
。プリスケーラ用に使用される高速論理素子の電力消費が大きいため、このアプ
ローチはシンセサイザ・システム全体の電力消費を最小化するためにも使用され
る。N’はやはり理想的には1(すなわちAJD435の前の分周器なし)であ
る。しかし、AJC435は複雑で、一般に高速VCOと同じ速さで動作するこ
とはできない。また、AJCはパルス周波数が低いほど良好なジッタ低減を提供
する。N’は、AJCがそのジッタ低減を大きく劣化させることなく動作できる
周波数を最大化するよう選択される。Nは、基準周波数よりわずかに大きい出力
周波数を与える最も近いモジュールN分周を提供するよう選択される。これによ
ってフラクショナルレート乗算器によって減算されるパルスが最小となり、ジッ
タの発生が最小化される。
A1057周波数シンセサイザ集積回路によって例示される多重帰還形のもので
ある。
た後位相同期できる周波数でパルスを減算する(位相比較器に与えられる比較周
波数を低下させる)よう選択される。
Oの場合、分周器N、N’及びN”は1000〜10,000の分周比を達成す
るよう設定する必要がある。N”が1であると仮定し、N’=10及びN=50
0とする。この方法で、回路位相比較器は電圧をVCOに伝え、VCOは500
MHzまで上昇する。フラクショナルレート乗算器が1000番目毎のパルスを
減算するよう設定されると仮定する(0.999のレート乗算A)。この方法で
1000パルス毎、すなわち10ミリ秒ごとに、パルスは発振器出力から除去さ
れる。これによって分周器への入力の周波数は、10ミリ秒毎に1パルス、すな
わち500.000000MHzから499.999900MHzに低下する。
この低い周波数の入力は位相比較器で見られ、そこから増大した電圧がVCOに
伝えられ、そこで周波数は、わずかなシステム時定数の経過後500.0000
00MHzから500.000010MHzに上昇する。N(及びN’、N”)
及びAの適切な選択によって、VCOを100MHzから1GHzまでの9百万
の周波数の何れか1つに位相同期できることを示すのは容易である。
イザは性能の改善が達成可能であることを示した。この例では、Motorol
aの集積回路MC12022A 64/65形プリスケーラが利用され、パルス
減算を提供した。2つのBVDレート乗算器、CD4522B形回路が縦続にさ
れ、6.991kHzの基準周波数で1/100のステップを提供した。プログ
ラム可能分周器はMotorolaのMC14060B形回路であり、位相比較
器はMotorolaのMC14046B形回路であった。ループ・フィルタは
製造業者のデータ・シートの情報によって設計されたが、積分器コンデンサの大
きさは、比例ループ利得を同じに保つため増大された。その結果、ループフィル
タは、初期位相同期が達成された後タイプ1システム・ループフィルタであるか
のように動作する。使用されるVCOはMotorolaのMC1648形回路
であり、出力周波数は115MHzであった。 図26は、本発明によるフラクショナルN周波数シンセサイザの出力中の(a
)6.991kHz及び(b)139.82Hz成分のAJCによるジッタの抑
圧効果を示す。基準及びその高調波スプリアス信号は、分周器チェーン(cha
in)のAJCによって大きく抑圧される。6.991kHz間隔の成分におけ
る19dBの低減は思いがけないほど大きかった。139.82Hz間隔の成分
における10dBの低減は、この実証で実際に利用された種類のパルス幅型より
むしろサンプル/ホールドまたは高利得位相比較器の使用によって改善されてい
るだろう(位相比較器の性能劣化が、AJCによって達成されたジッタの改善を
隠している)。
ス挿入器は入力パルス列の固有ジッタを増大する。同様に、フラクショナルレー
ト乗算器は実際上そこに入力されるパルスを削除するが、これもジッタを発生す
る。しかし、これらの回路で使用されるAJC回路は、このジッタの追加発生源
(固有のジッタと同様)を20dB以上低減することができる。ジッタはさらに
このシステムで、Nの係数だけ、すなわちプログラム可能分周器の比で低減され
る。
us dirider)と計数器を含む回路によって置き換えられる。例として
、公称分周比が10である分周器を、制御信号に応答して110の連続入力パル
スの与えられた集合について11の係数で分周するよう切り換えることができる
。すなわち、110のパルスに対して11でなく10のパルスが出力される。さ
らに簡単な回路でも1または2の何れかで分周するよう切り換えることができる
。回路が2で分周を行うよう指令される度毎に、それは有効に入力パルスの1つ
を除去する。
よって置き換えられる。例えば、10の公称分周比を有する分周器を、90の連
続入力パルスの与えられた集合について9で分周するよう切り換えることができ
る。すなわち、90のパルスに対して9でなく10のパルスが出力される。
、これは本発明から大きく変るものではない。例えば、論理ゲートの集合が、同
じ数学関数(ブール論理関数)を有する代替集合によって置き換えられることが
ある。
ークまたはジッタを発生させる他の問題の影響を受ける通信回路のクロック信号
及び他の規則的パルス列の復元に応用される。
有益な様々な波形を示す図である。
安定回路を示す図である。
有益な様々な波形を示す図である。
形を示す図である。
路を示す図である。
波形を示す図である。
。
波形を示す図である。
波形を示す図である。
形を示す図である。
ショナルN周波数シンセサイザを示す図である。
のAJC及び、縦続接続された2つのAJCの場合発生する、10.1MHzで
動作する1ビットDDSの出力の周波数スペクトルを示す図である。
セサイザの出力のそれぞれ6.991kHz成分と139.82Hz成分のAJ
Cによる抑圧の効果を示す図である。
Claims (69)
- 【請求項1】 雑音がない場合周期的であり、そこから1つかそれ以上のパ
ルスが欠落している複数パルスからなる入力パルス列の雑音を低減する雑音低減
回路であって、前記雑音低減回路が、前記入力パルス列から直流レベルを除去す
る直流除去手段と、前記直流除去手段によって直流レベルが除去された後前記入
力パルス列を積分する積分手段と、前記積分手段からの出力を受信し、そこから
前記入力パルス列の欠落パルスを検出する検出手段と、前記検出手段に応答して
、前記検出手段によって検出された欠落パルスに関して遅延された付加パルスを
前記入力パルス列に挿入するパルス生成手段と、前記積分手段からの前記出力か
ら出力パルス列を得る出力手段とを含む回路。 - 【請求項2】 前記出力手段が、前記付加パルスの遅延によって発生する位
相雑音を低減するために有効である請求項1に記載の回路。 - 【請求項3】 前記出力手段が、前記積分手段からの前記出力を基準レベル
と比較し、前記比較の結果として比較信号を生成する第1比較器と、前記比較信
号から前記出力パルス列を得る出力単安定回路とを備える請求項2に記載の回路
。 - 【請求項4】 外部供給源から受信された波形またはパルス列から前記入力
パルス列を得る入力手段を含む請求項1から請求項3の何れか1項に記載の回路
。 - 【請求項5】 前記入力手段が入力単安定回路である請求項4に記載の回路
。 - 【請求項6】 外部供給源から受信された波形またはパルス列から前記入力
パルス列を得る周波数2倍手段を備え、前記出力手段が2分周回路を含む請求項
1または請求項2に記載の回路。 - 【請求項7】 前記検出手段が、前記積分手段からの前記出力を、パルスの
欠落がない場合前記積分手段からの前記出力の値を越えるように事前設定された
しきい値と比較する第2比較器を備え、前記パルス生成手段が、前記積分手段か
らの前記出力が前記しきい値の値と交差したことを前記第2比較器が検出する場
合、前記入力パルス列に前記欠落パルスを挿入するよう構成されている請求項1
から請求項6の何れか1項に記載の回路。 - 【請求項8】 前記パルス生成手段が、前記積分手段からの前記出力の値が
前記しきい値と交差した時はいつでも、前記第2比較器による検出信号出力によ
ってトリガされる単安定回路を備える請求項7に記載の回路。 - 【請求項9】 前記入力パルス列がORゲートを通じて前記積分手段に供給
され、前記パルス生成手段の前記単安定回路が前記ORゲートの第1入力に接続
され、前記入力パルス列が前記ORゲートの第2入力に供給される請求項8に記
載の回路。 - 【請求項10】 欠落パルスの前記検出手段による検出に際して前記直流除
去手段を使用禁止にし、前記入力パルス列中の次のパルスの前記検出手段による
検出に際して前記直流除去手段を再使用可能にする制御手段を含む請求項1から
請求項9の何れか1項に記載の回路。 - 【請求項11】 前記出力パルス列の位相ジッタを低減するさらなる回路手
段を含む請求項1から請求項10の何れか1項に記載の回路。 - 【請求項12】 前記さらなる回路手段が、前記出力パルス列から直流レベ
ルを除去するさらなる直流除去手段と、積分出力を発生するために、直流レベル
が除去された後前記出力パルス列を積分するさらなる積分手段と、前記積分出力
から低減された位相ジッタを有する前記出力パルス列を得る処理手段とを備える
請求項11に記載の回路。 - 【請求項13】 前記処理手段が、前記さらなる積分手段からの前記積分出
力を基準レベルと比較し、前記比較の結果として比較信号を生成するさらなる比
較手段と、前記比較信号から低減された位相ジッタを有する前記出力パルス列を
取り出すさらなる出力回路とを備える請求項12に記載の回路。 - 【請求項14】 前記さらなる出力回路が単安定回路である請求項13に記
載の回路。 - 【請求項15】 前記周波数2倍手段が、前記受信された波形またはパルス
列から第1パルス列を得る手段であって、前記第1入力パルス列が正方向変換点
によってトリガされるパルスからなる手段と、前記受信された波形またはパルス
列から第2パルス列を得る手段であって、前記第2パルス列が負方向パルスによ
ってトリガされるパルスからなる手段と、前記入力パルス列を形成するために、
前記第1及び第2パルス列を結合する手段とを備える請求項6に記載の回路。 - 【請求項16】 前記入力パルス列のパルスが同じパルス幅を有するように
する単安定回路を含む、請求項1から請求項15の何れか1項に記載の回路。 - 【請求項17】 請求項1から請求項16の何れか1項に記載の雑音低減回
路を備えるクロック復元回路。 - 【請求項18】 電圧制御発振器として動作可能で、前記電圧制御発振器の
出力周波数を制御するために、事前設定可能な電圧を前記積分手段の入力に供給
する電圧源を含む請求項1から請求項16の何れか1項に記載の雑音低減回路。 - 【請求項19】 周波数逓倍器として動作可能で、前記周波数逓倍器の出力
周波数を制御するために、事前設定可能な電圧を前記積分手段の入力に供給する
電圧源を含む請求項1から請求項16の何れか1項に記載の雑音低減回路。 - 【請求項20】 事前設定可能な電圧を生成する電圧源と、前記事前設定可
能な電圧を受信する入力を有する積分手段と、前記積分手段からの出力に応答し
て前記入力にパルスを供給する手段と、前記事前設定可能な電圧によって決定さ
れる周波数の周期的パルス列を前記出力から得る手段とを備える電圧制御発振器
。 - 【請求項21】 前記パルス供給手段が、前記出力をしきい値と比較する比
較器と、前記積分手段からの前記出力が前記しきい値と交差したことを前記比較
器が検出する時はいつでも前記パルスを生成するパルス生成手段とを備える請求
項20に記載の電圧制御発振器。 - 【請求項22】 前記電圧源がコンデンサを含む請求項20または請求項2
1に記載の電圧制御発振器。 - 【請求項23】 公称周波数fを有する入力パルス列を受信する入力を有す
る積分手段と、事前設定可能な電圧を前記入力に供給する電圧源と、前記積分手
段からの出力に応答して付加パルスを前記入力パルス列に挿入する手段と、nが
前記事前設定可能な電圧によって決定される1より大きい倍数である場合に、周
波数nfの周期的パルス列を前記出力から得る手段とを備える周波数逓倍器。 - 【請求項24】 前記パルス挿入手段が、前記出力をしきい値と比較する比
較器と、前記積分手段からの前記出力が前記しきい値と交差したことを前記比較
器が検出する時はいつでも、前記付加パルスを生成するパルス生成手段とを備え
る請求項23に記載の周波数逓倍器。 - 【請求項25】 前記電圧源がコンデンサを含む請求項24に記載の周波数
逓倍器。 - 【請求項26】 位相雑音がない場合公称周波数fを有するパルスからなる
入力パルス列の位相雑音を低減する位相雑音低減回路であって、前記位相雑音低
減回路が、前記入力パルス列から第1パルス列を得る手段であって、前記第1パ
ルス列が前記入力パルス列を形成するパルスの正方向変換点によってトリガされ
るパルスからなる手段と、前記入力パルス列から第2パルス列を得る手段であっ
て、前記第2パルス列が前記入力パルス列を形成するパルスの負方向変換点によ
ってトリガされるパルスからなる手段と、結合パルス列を形成するために前記第
1及び第2パルス列を結合する結合手段と、前記結合パルス列について直流レベ
ルを除去する直流除去手段と、積分出力を生成するために前記直流除去手段によ
って直流レベルが除去された後前記結合パルス列を積分する積分手段と、前記公
称周波数fの出力パルス列を前記積分出力から得る処理手段とを備える回路。 - 【請求項27】 前記処理手段が、前記積分出力を基準レベルと比較し、前
記比較の結果として比較信号を生成する比較器と、前記比較信号から前記出力パ
ルス列を取り出す出力回路とを備える請求項26に記載の回路。 - 【請求項28】 前記出力回路が2分周回路である請求項27に記載の回路
。 - 【請求項29】 雑音がない場合周期的でありその中に1つかそれ以上のス
プリアス付加パルスが存在する複数パルスからなる入力パルス列の雑音を低減す
る回路であって、前記回路が、前記入力パルス列から直流レベルを除去する直流
レベル除去手段と、前記直流除去手段によって直流レベルが除去された後前記入
力パルス列を積分する積分手段と、前記入力パルス列から前記スプリアス付加パ
ルスを削除するパルス削除手段と、前記積分手段の出力から出力パルス列を得る
出力手段とを含む回路。 - 【請求項30】 前記パルス削除手段が、前記入力パルス列のパルスと結合
されるブランキング・パルスを生成するパルス生成手段を備える請求項29に記
載の回路。 - 【請求項31】 前記パルス生成手段が前記積分手段の前記出力から前記ブ
ランキング・パルスを得る請求項30に記載の回路。 - 【請求項32】 前記パルス生成手段が各前記周期的パルスの後ブランキン
グ・パルスを生成する請求項30に記載の回路。 - 【請求項33】 前記入力パルス列の欠落パルスを検出する手段と、欠落パ
ルスの検出に応答して前記入力パルス列にパルスを挿入する手段とを含む請求項
29から請求項32の何れか1項に記載の回路。 - 【請求項34】 外部供給源から受信された波形またはパルス列から前記入
力パルス列を得る入力手段を含む請求項29から請求項33の何れか1項に記載
の回路。 - 【請求項35】 前記入力手段が入力単安定回路である請求項34に記載の
回路。 - 【請求項36】 受信された波形またはパルス列から前記入力パルス列を得
る周波数2倍手段を含み、前記出力手段が2分周回路を含む請求項29から請求
項35の何れか1項に記載回路。 - 【請求項37】 各々請求項29から請求項35の何れか1項に記載の2つ
の回路を備える回路であって、前記2つの回路の一方が入力波形に従って動作し
、前記2つの回路のもう一方が前記入力波形の反転波形に従って動作し、それら
の各出力が2分周回路に供給され、前記2分周回路の出力が1つの共通出力を形
成するためにORゲートで結合される回路。 - 【請求項38】 各々請求項29から請求項35の何れか1項に記載の2つ
の回路を備える回路であって、前記2つの回路の一方が入力波形に従って動作し
、前記2つの回路のもう一方が前記入力波形の反転波形に従って動作し、それら
の各出力がフリップフロップのセット及びリセット入力に供給され、フリップフ
ロップ出力が1つの共通出力を形成する回路。 - 【請求項39】 前記周波数2倍手段が、受信された波形またはパルス列か
ら第1パルス列を得る手段であって、前記第1パルス列が正方向変換点によって
トリガされる手段と、受信された波形またはパルス列から第2パルス列を得る手
段であって、前記第2パルス列が負方向変換点によってトリガされる手段と、前
記入力パルス列を形成するために前記第1及び第2パルス列を結合する手段とを
備える、請求項36に記載の回路。 - 【請求項40】 前記出力手段が単安定回路を備える請求項29から請求項
39の何れか1項に記載の回路。 - 【請求項41】 前記出力手段が前記出力パルス列の時間ジッタを低減する
手段を含む請求項29から請求項40の何れか1項に記載の回路。 - 【請求項42】 前記パルス削除手段が、前記ブランキング・パルスを受信
するための終了入力を有するラッチ回路を備える請求項30から請求項32の何
れか1項に記載の回路。 - 【請求項43】 請求項29から請求項42の何れか1項に記載の回路を備
えるクロック復元回路。 - 【請求項44】 前記入力パルス列のパルスが同じパルス幅を有するように
する単安定回路を含む請求項29から請求項43の何れか1項に記載の回路。 - 【請求項45】 雑音がない場合周期的である複数パルスからなる入力パル
ス列の位相雑音を低減する回路であって、前記回路が、前記入力パルス列から直
流レベルを除去する直流除去手段と、前記直流除去手段によって直流レベルを除
去した後前記入力パルス列を積分する積分手段と、前記積分手段の出力及びそれ
ぞれ異なった基準信号に応答して異なった出力パルス列を発生し、それによって
前記出力パルス列が各々対応する基準信号に応じて前記入力パルス列に対する位
相関係を有する周期的変換点を含む少なくとも2つの検出手段とを含む回路。 - 【請求項46】 複数の前記検出手段と、それぞれ前記検出手段の1つかそ
れ以上の対によって発生した前記出力パルス列から1つかそれ以上のほぼジッタ
のない出力パルス列を得る出力手段とを含む請求項45に記載の回路。 - 【請求項47】 前記出力手段が、ラッチ回路と、前記1対の検出手段によ
って生成される前記出力パルス列に応答してその出力論理状態の間で前記ラッチ
回路を切り換え、それによって対応する前記ほぼジッタのない出力パルス列を生
成する切り換え手段とを含む請求項46に記載の回路。 - 【請求項48】 前記切り換え手段が、前記対の異なった検出手段によって
生成される前記出力パルス列を受信するよう各々接続された1対の単安定回路を
備える請求項47に記載の回路。 - 【請求項49】 前記入力パルス列のスプリアス付加パルスを削除する手段
を含む請求項45から請求項48の何れか1項に記載の回路。 - 【請求項50】 前記入力パルス列の欠落パルスの検出に際してパルスを前
記入力パルス列に挿入する手段を含む請求項45から請求項49の何れか1項に
記載の回路。 - 【請求項51】 前記入力パルス列の複数パルスが同じパルス幅を有するよ
うにする単安定回路を含む請求項45から請求項50の何れか1項に記載の回路
。 - 【請求項52】 請求項45から請求項51の何れか1項に記載の回路を備
えるクロック復元回路。 - 【請求項53】 請求項45から請求項52の何れか1項に記載の回路を備
える多相クロック回路。 - 【請求項54】 修正パルス列を発生するために制御パルスに応答して入力
パルス列からパルスを減算またはパルスを加算するパルス列修正手段と、事前設
定可能な整数によって前記修正パルス列を分周する分周手段と、前記分周器出力
から制御パルスを得て前記制御パルスを前記パルス列修正手段に供給するフラク
ショナルレート乗算器と、前記分周手段による分周の前に前記修正パルス列のジ
ッタを低減するジッタ低減手段とを備えるフラクショナルレート乗算回路。 - 【請求項55】 前記ジッタ低減手段が、前記修正パルス列から直流レベル
を除去する直流除去手段と、前記直流除去手段によって直流レベルが除去された
後前記パルス列を積分する積分手段と、前記積分手段の出力から低減されたジッ
タを有する出力パルス列を得る出力手段とを備える請求項54に記載のフラクシ
ョナルレート乗算回路。 - 【請求項56】 前記パルス列修正手段が、前記入力パルス列からパルスを
減算するパルス減算手段を備える請求項54または請求項55に記載のフラクシ
ョナルレート乗算回路。 - 【請求項57】 前記パルス列修正手段がパルスを前記入力パルス列に加算
するパルス挿入手段を備える請求項54または請求項55に記載のフラクショナ
ルレート乗算回路。 - 【請求項58】 さらなる事前設定可能な整数によって前記分周器出力を分
周するさらなる分周器を含む請求項54から請求項57の何れか1項に記載のフ
ラクショナルレート乗算回路。 - 【請求項59】 前記分周器がプログラム可能分周器である請求項58に記
載のフラクショナルレート乗算回路。 - 【請求項60】 前記パルス列修正手段と前記ジッタ低減手段との間に接続
されたさらなる分周器を含む請求項58または請求項59に記載のフラクショナ
ルレート乗算回路。 - 【請求項61】 前記パルスが、正規分周比から、正規分周比とそれぞれ+
1または−1だけ異なる新しい分周比に一時的に切り換わることで入力パルス列
から減算またはそれに加算される請求項54に記載のフラクショナルレート乗算
回路。 - 【請求項62】 請求項54から請求項61の何れか1項に記載のフラクシ
ョナルレート乗算回路を含む位相同期ループを備えるフラクショナルN周波数シ
ンセサイザ。 - 【請求項63】 ほぼ添付図面の図5及び6、図7、図8、図9及び10、
図11及び12、図14及び図15に関して本明細書で説明されたような雑音低
減回路。 - 【請求項64】 ほぼ添付図面の図5及び6、図7、図8、図9及び10、
図11及び12、図14及び図15に関して本明細書で説明されたようなクロッ
ク復元回路。 - 【請求項65】 ほぼ添付図面の図3、図16及び17、図18及び図19
及び20に関して本明細書で説明されたような位相雑音低減回路。 - 【請求項66】 ほぼ本明細書で説明されたような電圧制御発振器。
- 【請求項67】 ほぼ本明細書で説明されたような周波数逓倍器。
- 【請求項68】 ほぼ添付図面の図21及び22及び図23に関して本明細
書で説明されたようなフラクショナルレート乗算回路。 - 【請求項69】 ほぼ添付図面の図24に関して本明細書で説明されたよう
なフラクショナルN周波数シンセサイザ。
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