JP2760195B2 - 論理回路 - Google Patents
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- JP2760195B2 JP2760195B2 JP4007023A JP702392A JP2760195B2 JP 2760195 B2 JP2760195 B2 JP 2760195B2 JP 4007023 A JP4007023 A JP 4007023A JP 702392 A JP702392 A JP 702392A JP 2760195 B2 JP2760195 B2 JP 2760195B2
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Description
【0001】
【産業上の利用分野】本発明は論理回路に関し、特に、
集積回路としての動作に二値信号とその反転信号とを必
要とする大規模半導体集積回路に適した、基本的論理回
路に関する。
集積回路としての動作に二値信号とその反転信号とを必
要とする大規模半導体集積回路に適した、基本的論理回
路に関する。
【0002】
【従来の技術】現在実用化されている半導体集積回路の
多くは、例えば、メモリ用集積回路におけるアドレスデ
コーダ回路のデコード信号やマイクロプロセッサ用集積
回路における制御回路のインストラクションデコード信
号あるいはディジタルシグナルプロセッサ用集積回路に
おける乗算器のブース回路出力信号のように、ある二値
信号が必ずその反転信号を伴なって用いられる構成とな
っており、この半導体集積回路を動作させるには、これ
らの信号の論理演算を行なう必要がある。
多くは、例えば、メモリ用集積回路におけるアドレスデ
コーダ回路のデコード信号やマイクロプロセッサ用集積
回路における制御回路のインストラクションデコード信
号あるいはディジタルシグナルプロセッサ用集積回路に
おける乗算器のブース回路出力信号のように、ある二値
信号が必ずその反転信号を伴なって用いられる構成とな
っており、この半導体集積回路を動作させるには、これ
らの信号の論理演算を行なう必要がある。
【0003】従来半導体集積回路に用いられている基本
的論理回路(以後、単に論理回路と記す)の一例の回路
図を図4に示す。この図に示す回路は、排他的論理和
(EXーOR)およびその否定(EXーNOR)を出力
する。図4を参照すると、この回路は、PMOSトラン
ジスタP1 とNMOSトランジスタN1 のソース電極同
志およびドレイン電極同志を接続してなるトランスファ
ゲートと、PMOSトランジスタP2 とNMOSトラン
ジスタN2 とを直列に接続してなるパストランジスタ回
路とを有している。トランスファゲートは、入力側電極
がパストランジスタ回路を構成する2つのMOSトラン
ジスタのゲート電極に接続されており、その接続点に入
力端子1への入力信号Aが伝達される。また、トランス
ファゲートのPMOSトランジスタP1 のゲート電極と
パストランジスタ回路のPMOSトランジスタP2 の一
方の電極とが接続され、その接続点に入力端子2への入
力信号Bが伝達される。トランスファゲートのNMOS
トランジスタN1 のゲート電極は、パストランジスタ回
路のNMOSトランジスタN2 の一方の電極に接続さ
れ、その接続点に入力端子3に入力される入力信号Bの
反転信号が伝達される。トランスファゲートの出力側電
極は、パストランジスタ回路の2つのMOSトランジス
タの直列の続点に接続されており、その接続点への信号
が、インバータ4によって反転,増幅され、出力信号E
XーNORとして出力端子5から出力される。インバー
タ4の入力端に伝達された信号はまた、2段のインバー
タ6,7によって反転,正転され増幅されて、出力信号
EXーORとして出力端子8から出力される。インバー
タ4,5および6は、信号を反転,正転させて論理の整
合をとるとともに、出力端子5および8に接続される次
段の論理回路(図示せず)を十分高速で動作させるため
のバッファとしても動作するものであって、集積回路と
しての高速動作には欠かせないものである。尚、入力信
号Aおよび入力信号Bは、前述のような、集積回路とし
ての動作にその信号とその信号自身の反転信号とが必要
とされる信号である。
的論理回路(以後、単に論理回路と記す)の一例の回路
図を図4に示す。この図に示す回路は、排他的論理和
(EXーOR)およびその否定(EXーNOR)を出力
する。図4を参照すると、この回路は、PMOSトラン
ジスタP1 とNMOSトランジスタN1 のソース電極同
志およびドレイン電極同志を接続してなるトランスファ
ゲートと、PMOSトランジスタP2 とNMOSトラン
ジスタN2 とを直列に接続してなるパストランジスタ回
路とを有している。トランスファゲートは、入力側電極
がパストランジスタ回路を構成する2つのMOSトラン
ジスタのゲート電極に接続されており、その接続点に入
力端子1への入力信号Aが伝達される。また、トランス
ファゲートのPMOSトランジスタP1 のゲート電極と
パストランジスタ回路のPMOSトランジスタP2 の一
方の電極とが接続され、その接続点に入力端子2への入
力信号Bが伝達される。トランスファゲートのNMOS
トランジスタN1 のゲート電極は、パストランジスタ回
路のNMOSトランジスタN2 の一方の電極に接続さ
れ、その接続点に入力端子3に入力される入力信号Bの
反転信号が伝達される。トランスファゲートの出力側電
極は、パストランジスタ回路の2つのMOSトランジス
タの直列の続点に接続されており、その接続点への信号
が、インバータ4によって反転,増幅され、出力信号E
XーNORとして出力端子5から出力される。インバー
タ4の入力端に伝達された信号はまた、2段のインバー
タ6,7によって反転,正転され増幅されて、出力信号
EXーORとして出力端子8から出力される。インバー
タ4,5および6は、信号を反転,正転させて論理の整
合をとるとともに、出力端子5および8に接続される次
段の論理回路(図示せず)を十分高速で動作させるため
のバッファとしても動作するものであって、集積回路と
しての高速動作には欠かせないものである。尚、入力信
号Aおよび入力信号Bは、前述のような、集積回路とし
ての動作にその信号とその信号自身の反転信号とが必要
とされる信号である。
【0004】この論理回路は、トランスファゲートのそ
れぞれのMOSトランジスタの導通状態が入力信号Bま
たはその反転信号によってそれぞれ制御され、パストラ
ンジスタ回路の2つのMOSトランジスタの導通状態が
入力信号Aにより制御されることによって、入力信号A
と入力信号Bとの排他的論理和演算を行なう。いま図4
において、入力信号Aが“1”で入力信号Bが“0”で
あると、トランスファゲートの2つのMOSトランジス
タP1 およびN1 並びにパストランジスタ回路のNMO
SトランジスタN2 がオン状態になり、パストランジス
タ回路のPMOSトランジスタP2 がオフ状態になる。
従って、入力端子1に入力された“1”信号がトランス
ファゲートおよびインバータ6,7を通して出力端子8
に出力される。又、入力端子3に入力された“1”信号
が、NMOSトランジスタN2 を通して出力端子8に出
力される。入力信号Aが“1”で入力信号Bが“1”の
場合には、出力端子8に“0”信号が出力され出力端子
5に“1”信号が出力される。入力信号Aが“1”で入
力信号Bが“0”の場合には、出力端子8に“1”信号
が出力され出力端子5に“0”信号が出力される。入力
信号Aが“0”で入力信号Bが“0”の場合には、出力
端子8に“0”信号が出力され出力端子5に“1”信号
が出力される。
れぞれのMOSトランジスタの導通状態が入力信号Bま
たはその反転信号によってそれぞれ制御され、パストラ
ンジスタ回路の2つのMOSトランジスタの導通状態が
入力信号Aにより制御されることによって、入力信号A
と入力信号Bとの排他的論理和演算を行なう。いま図4
において、入力信号Aが“1”で入力信号Bが“0”で
あると、トランスファゲートの2つのMOSトランジス
タP1 およびN1 並びにパストランジスタ回路のNMO
SトランジスタN2 がオン状態になり、パストランジス
タ回路のPMOSトランジスタP2 がオフ状態になる。
従って、入力端子1に入力された“1”信号がトランス
ファゲートおよびインバータ6,7を通して出力端子8
に出力される。又、入力端子3に入力された“1”信号
が、NMOSトランジスタN2 を通して出力端子8に出
力される。入力信号Aが“1”で入力信号Bが“1”の
場合には、出力端子8に“0”信号が出力され出力端子
5に“1”信号が出力される。入力信号Aが“1”で入
力信号Bが“0”の場合には、出力端子8に“1”信号
が出力され出力端子5に“0”信号が出力される。入力
信号Aが“0”で入力信号Bが“0”の場合には、出力
端子8に“0”信号が出力され出力端子5に“1”信号
が出力される。
【0005】ここで、信号伝達のスピードを決るクリテ
ィカルパスについて考察すると、各入力端子からMOS
トランジスタを通り、インバータ6および7を経て、E
XーOR出力端子8に至るパスである。
ィカルパスについて考察すると、各入力端子からMOS
トランジスタを通り、インバータ6および7を経て、E
XーOR出力端子8に至るパスである。
【0006】
【発明が解決しようとする課題】上述した従来の論理回
路は、論理信号とその反転信号とを一つの回路で得てし
かも次段の論理回路を十分高速で動作させるためのバッ
ファを必要とする。このため、入力端子から出力端子ま
でのクリティカルパスのゲート段数が多くなり、これを
構成するトランジスタ数も多くなるので、これを用いた
集積回路では、動作の高速化、低消費電力化が難しい。
路は、論理信号とその反転信号とを一つの回路で得てし
かも次段の論理回路を十分高速で動作させるためのバッ
ファを必要とする。このため、入力端子から出力端子ま
でのクリティカルパスのゲート段数が多くなり、これを
構成するトランジスタ数も多くなるので、これを用いた
集積回路では、動作の高速化、低消費電力化が難しい。
【0007】本発明は上記の点に鑑みてなされたもので
あって、回路構成が簡単で、しかも論理出力までのゲー
ト段数が少なく負荷駆動能力の大きい駆動回路を利用し
やすい、超高速大規模集積回路に適した論理回路を提供
することにある。
あって、回路構成が簡単で、しかも論理出力までのゲー
ト段数が少なく負荷駆動能力の大きい駆動回路を利用し
やすい、超高速大規模集積回路に適した論理回路を提供
することにある。
【0008】
【課題を解決するための手段】本発明の論理回路は、一
対の信号入力端子間に二つのトランジスタが直列に接続
されてなるパストランジスタ回路を二組設け、一方のパ
ストランジスタ回路を構成するトランジスタと、他方の
パストランジスタ回路を構成するトランジスタとを一つ
ずつ組合せて二組のトランジスタ対となし、一方のパス
トランジスタ回路の信号入力端子と、これに対応する他
方のパストランジスタ回路の信号入力端子のそれぞれ
に、互いに反転関係にある信号をそれぞれ入力し、上記
の二組のトランジスタ対のそれぞれの導通状態を、互い
に反転関係にある信号でそれぞれ制御することを特徴と
している。
対の信号入力端子間に二つのトランジスタが直列に接続
されてなるパストランジスタ回路を二組設け、一方のパ
ストランジスタ回路を構成するトランジスタと、他方の
パストランジスタ回路を構成するトランジスタとを一つ
ずつ組合せて二組のトランジスタ対となし、一方のパス
トランジスタ回路の信号入力端子と、これに対応する他
方のパストランジスタ回路の信号入力端子のそれぞれ
に、互いに反転関係にある信号をそれぞれ入力し、上記
の二組のトランジスタ対のそれぞれの導通状態を、互い
に反転関係にある信号でそれぞれ制御することを特徴と
している。
【0009】
【作用】本発明では、一対の信号入力端子間に互いに直
列に接続した2つのMOSトランジスタからなるパスト
ランジスタ回路に、入力信号Aとその反転信号からなる
信号組を入力し、2つのMOSトランジスタの導通状態
を他の信号組(入力信号Bおよびその反転信号の組)で
制御して、入力信号Aと入力信号Bの排他的論理和を得
る。同様にして、もう一つのパストランジスタ回路を用
い、この回路のトランジスタを上記と同じ入力信号Bお
よびその反転信号で制御して、否排他的論理和を同時に
得る。すなわち、従来の論理回路では用いられていなか
った、入力信号Aの反転信号を用いることにより、論理
回路の構成を単純化すると共に、立ち上り,立ち下りの
よく揃った論理信号とその否定論理信号とを同時に得
る。
列に接続した2つのMOSトランジスタからなるパスト
ランジスタ回路に、入力信号Aとその反転信号からなる
信号組を入力し、2つのMOSトランジスタの導通状態
を他の信号組(入力信号Bおよびその反転信号の組)で
制御して、入力信号Aと入力信号Bの排他的論理和を得
る。同様にして、もう一つのパストランジスタ回路を用
い、この回路のトランジスタを上記と同じ入力信号Bお
よびその反転信号で制御して、否排他的論理和を同時に
得る。すなわち、従来の論理回路では用いられていなか
った、入力信号Aの反転信号を用いることにより、論理
回路の構成を単純化すると共に、立ち上り,立ち下りの
よく揃った論理信号とその否定論理信号とを同時に得
る。
【0010】又、上記のパストランジスタ回路の両端に
入力する信号を、入力信号Aと入力信号Bの信号組また
は入力信号Aの反転信号と入力信号Bの反転信号の信号
組とすることにより、論理積回路または論理和回路とし
て動作させることができる。
入力する信号を、入力信号Aと入力信号Bの信号組また
は入力信号Aの反転信号と入力信号Bの反転信号の信号
組とすることにより、論理積回路または論理和回路とし
て動作させることができる。
【0011】本発明の論理回路は、論理信号とその否定
論理信号とを同時に出力するので、2つのBiCMOS
増幅器をフリップフロップ接続した型の、高速で高負荷
駆動能力を有する駆動回路を利用するのに適している。
従って、このような駆動回路と組み合せることによっ
て、通過ゲート段数を増加させることなしに次段の論理
回路を高速で駆動することができ、集積回路の高速動作
が可能になる。
論理信号とを同時に出力するので、2つのBiCMOS
増幅器をフリップフロップ接続した型の、高速で高負荷
駆動能力を有する駆動回路を利用するのに適している。
従って、このような駆動回路と組み合せることによっ
て、通過ゲート段数を増加させることなしに次段の論理
回路を高速で駆動することができ、集積回路の高速動作
が可能になる。
【0012】本発明の論理回路を集積回路に用いる場合
には、パストランジスタ回路で生成され上記の駆動回路
部で増幅された論理信号を、低電圧振幅のまま次段の論
理回路に伝える。次段の論理回路では、パストランジス
タ回路を構成するNMOSトランジスタのゲートへの入
力信号(入力信号Bおよびその反転信号)の入力端子に
プルアップ用のPMOSトランジスタを設け、ゲート入
力信号の高レベルを高位電源電圧まで引き上げることに
よりNMOSトランジスタのチャンネル抵抗を下げて、
動作の高速化を画る。パストランジスタ回路は本質的に
高速であり、更に出力信号の電圧振幅が小さいので、集
積回路の高速化および低消費電力化を達成できる。
には、パストランジスタ回路で生成され上記の駆動回路
部で増幅された論理信号を、低電圧振幅のまま次段の論
理回路に伝える。次段の論理回路では、パストランジス
タ回路を構成するNMOSトランジスタのゲートへの入
力信号(入力信号Bおよびその反転信号)の入力端子に
プルアップ用のPMOSトランジスタを設け、ゲート入
力信号の高レベルを高位電源電圧まで引き上げることに
よりNMOSトランジスタのチャンネル抵抗を下げて、
動作の高速化を画る。パストランジスタ回路は本質的に
高速であり、更に出力信号の電圧振幅が小さいので、集
積回路の高速化および低消費電力化を達成できる。
【0013】
【実施例】次に、本発明の最適な実施例について説明す
る。図1(a)は、本発明の第1の実施例の回路図であ
る。図に示した回路は、出力端子5に入力信号Aと入力
信号Bとの否排他的論理和信号を出力し、出力端子8に
排他的論理和信号を出力する。図1(a)を参照する
と、本実施例は、4つのNMOSトランジスタN3 〜N
5 を含む論理回路部と、NPNバイポーラトランジスタ
とNMOSトランジスタとからなる2組のBiCMOS
増幅回路を組み合せた駆動回路部と、2つのPMOSト
ランジスタP5 ,P6 からなるプルアップ回路部とから
なっている。
る。図1(a)は、本発明の第1の実施例の回路図であ
る。図に示した回路は、出力端子5に入力信号Aと入力
信号Bとの否排他的論理和信号を出力し、出力端子8に
排他的論理和信号を出力する。図1(a)を参照する
と、本実施例は、4つのNMOSトランジスタN3 〜N
5 を含む論理回路部と、NPNバイポーラトランジスタ
とNMOSトランジスタとからなる2組のBiCMOS
増幅回路を組み合せた駆動回路部と、2つのPMOSト
ランジスタP5 ,P6 からなるプルアップ回路部とから
なっている。
【0014】論理回路部は、2つのNMOSトランジス
タN3 とN4 とが入力端子9と入力端子1との間に直列
に接続されており、接続点が出力端子8に接続されてい
る。又、2つのNMOSトランジスタN5 およびN
6 が、入力端子1と入力端子9との間に直列に接続され
ており、接続点が出力端子5に接続されている。入力端
子1には入力信号Aが入力され、入力端子9には入力信
号Aの反転信号が入力されている。NMOSトランジス
タN3 およびN5 のゲートには入力信号Bが入力され、
NMOSトランジスタN4 およびN6 のゲートには入力
信号Bの反転信号が入力されている。
タN3 とN4 とが入力端子9と入力端子1との間に直列
に接続されており、接続点が出力端子8に接続されてい
る。又、2つのNMOSトランジスタN5 およびN
6 が、入力端子1と入力端子9との間に直列に接続され
ており、接続点が出力端子5に接続されている。入力端
子1には入力信号Aが入力され、入力端子9には入力信
号Aの反転信号が入力されている。NMOSトランジス
タN3 およびN5 のゲートには入力信号Bが入力され、
NMOSトランジスタN4 およびN6 のゲートには入力
信号Bの反転信号が入力されている。
【0015】いま図1(a)において、入力信号Bが
“0”であると、NMOSトランジスタN3 ,N5 がオ
フ状態で、NMOSトランジスタN4 ,N6 がオン状態
であるので、出力端子5に入力信号Aの反転信号が出力
され出力端子8に入力信号Aが出力される。一方、入力
信号Bが“1”の場合は、NMOSトランジスタN3 ,
N5 がオン状態でNMOSトランジスタN4 ,N6 がオ
フ状態であるので、出力端子5に入力信号Aが出力され
出力端子8には入力信号Aの反転信号が出力される。以
上の論理状態は、図1(b)に示す真理値表で表され、
本実施例では、簡単な回路構成で排他的論理和と否排他
的論理和とが同時に得られることが分る。しかも、出力
信号EXーORおよびEXーNORは、高レベルがNM
OSトランジスタのしきい値電圧分だけ低くく、論理振
幅が小さく抑えられているので、高速化、低消費電力化
に有利である。更に、本実施例の論理回路部では、入力
信号AはNMOSトランジスタN4 ,N5 のソース電極
容量に接続されているだけであり、従来の論理回路とは
異なって、他のMOSトランジスタ(図4中のPMOS
トランジスタP2 およびNMOSトランジスタN2 )の
ゲート電極には接続されていない。従って、本実施例に
おける論理回路部は、入力信号Aに対する負荷容量が軽
減されており、その分高速化に有利である。
“0”であると、NMOSトランジスタN3 ,N5 がオ
フ状態で、NMOSトランジスタN4 ,N6 がオン状態
であるので、出力端子5に入力信号Aの反転信号が出力
され出力端子8に入力信号Aが出力される。一方、入力
信号Bが“1”の場合は、NMOSトランジスタN3 ,
N5 がオン状態でNMOSトランジスタN4 ,N6 がオ
フ状態であるので、出力端子5に入力信号Aが出力され
出力端子8には入力信号Aの反転信号が出力される。以
上の論理状態は、図1(b)に示す真理値表で表され、
本実施例では、簡単な回路構成で排他的論理和と否排他
的論理和とが同時に得られることが分る。しかも、出力
信号EXーORおよびEXーNORは、高レベルがNM
OSトランジスタのしきい値電圧分だけ低くく、論理振
幅が小さく抑えられているので、高速化、低消費電力化
に有利である。更に、本実施例の論理回路部では、入力
信号AはNMOSトランジスタN4 ,N5 のソース電極
容量に接続されているだけであり、従来の論理回路とは
異なって、他のMOSトランジスタ(図4中のPMOS
トランジスタP2 およびNMOSトランジスタN2 )の
ゲート電極には接続されていない。従って、本実施例に
おける論理回路部は、入力信号Aに対する負荷容量が軽
減されており、その分高速化に有利である。
【0016】次に、駆動回路部では、2つのBiCMO
S増幅回路が互いに自己の出力を相手の入力組の一つと
して入力するように接続されており、一方の増幅回路の
入力端に前述の論理回路部からの排他的論理和信号が入
力され、他方の増幅回路の入力端に否排他的論理和信号
が入力されている。この駆動回路部を構成するBiCM
OS増幅回路では、高位電源ライン10とグランドライ
ン11との間に直列に接続されたNPNバイポーラトラ
ンジスタQ1 とNMOSトランジスタN7 との接続点を
出力端とし、NPNバイポーラトランジスタQ1 のベー
ス電極は、高位電源ライン11とグランドライン12と
の間に直列に接続されたPMOSトランジスタP3 とN
MOSトランジスタN8 の直列回路の接続点に接続され
ている。そして、PMOSトランジスタP3 ,NMOS
トランジスタN8 およびNMOSトランジスタN7 のゲ
ート電極がこの増幅回路の入力端に接続されている。も
う一方のBiCMOS増幅回路も同じ構成である。
S増幅回路が互いに自己の出力を相手の入力組の一つと
して入力するように接続されており、一方の増幅回路の
入力端に前述の論理回路部からの排他的論理和信号が入
力され、他方の増幅回路の入力端に否排他的論理和信号
が入力されている。この駆動回路部を構成するBiCM
OS増幅回路では、高位電源ライン10とグランドライ
ン11との間に直列に接続されたNPNバイポーラトラ
ンジスタQ1 とNMOSトランジスタN7 との接続点を
出力端とし、NPNバイポーラトランジスタQ1 のベー
ス電極は、高位電源ライン11とグランドライン12と
の間に直列に接続されたPMOSトランジスタP3 とN
MOSトランジスタN8 の直列回路の接続点に接続され
ている。そして、PMOSトランジスタP3 ,NMOS
トランジスタN8 およびNMOSトランジスタN7 のゲ
ート電極がこの増幅回路の入力端に接続されている。も
う一方のBiCMOS増幅回路も同じ構成である。
【0017】この駆動回路部では、出力段にNPNバイ
ポーラトランジスタを使用して駆動能力を増強してい
る。更に、一方のBiCMOS増幅回路の出力信号を他
方の増幅回路の入力端にフィードバックし、他方の出力
信号も同様に一方の増幅回路の入力端に入力して、2つ
の入力信号を相補的に増幅している。バイポーラトラン
ジスタの駆動には、ゲート長が短かく入力容量の小さい
MOSトランジスタを使用することによって、前段の回
路(本実施例では前述の論理回路部)が駆動すべき負荷
容量を軽減している。又、出力信号の高レベルは電源電
圧よりNPNバイポーラトランジスタのビルトイン電圧
分だけ低くなり、例えば、高位電源電圧が3.3Vの時
は、出力信号の高レベルが2.7V程度になって信号振
幅が抑えられるので、高速化、低消費電力化に効果があ
る。以上の工夫により入力信号が高速に増幅される。こ
の駆動回路部は、入力信号として立ち上り,立ち下りの
よく揃った、互いに反転関係にある一対の信号を入力す
ると、安定に動作して上記の特徴を発揮するので、本実
施例の論理回路部と組み合せて使用するのに適した駆動
回路である。
ポーラトランジスタを使用して駆動能力を増強してい
る。更に、一方のBiCMOS増幅回路の出力信号を他
方の増幅回路の入力端にフィードバックし、他方の出力
信号も同様に一方の増幅回路の入力端に入力して、2つ
の入力信号を相補的に増幅している。バイポーラトラン
ジスタの駆動には、ゲート長が短かく入力容量の小さい
MOSトランジスタを使用することによって、前段の回
路(本実施例では前述の論理回路部)が駆動すべき負荷
容量を軽減している。又、出力信号の高レベルは電源電
圧よりNPNバイポーラトランジスタのビルトイン電圧
分だけ低くなり、例えば、高位電源電圧が3.3Vの時
は、出力信号の高レベルが2.7V程度になって信号振
幅が抑えられるので、高速化、低消費電力化に効果があ
る。以上の工夫により入力信号が高速に増幅される。こ
の駆動回路部は、入力信号として立ち上り,立ち下りの
よく揃った、互いに反転関係にある一対の信号を入力す
ると、安定に動作して上記の特徴を発揮するので、本実
施例の論理回路部と組み合せて使用するのに適した駆動
回路である。
【0018】次に、本実施例の論理回路部の入力端子2
および3には、プルアップ用のPMOSトランジスタP
5 およびP6 が設けられており、入力信号Bおよびその
反転信号のレベルを高めている。PMOSトランジスタ
P5 は、ソース電極が高位電源端子10に接続されドレ
イン電極が入力端子3に接続され、ゲートには入力信号
Bが入力されている。PMOSトランジスタP6 も同様
に、ソース電極が高位電源端子10に接続されドレイン
電極が入力端子2に接続され、ゲートには入力信号Bの
反転信号が入力されている。入力信号Bおよびその反転
信号の高レベルが低いと、この信号に制御されるNMO
SトランジスタN3 〜N6 のチャンネル抵抗が高くなる
ので、信号の伝播速度が遅くなる。そこで、上記のプル
アップ用PMOSトランジスタP5 ,P6 で入力信号B
およびその反転信号の高レベルを高位電源電圧レベルま
で引き上げて高速性を保つ。
および3には、プルアップ用のPMOSトランジスタP
5 およびP6 が設けられており、入力信号Bおよびその
反転信号のレベルを高めている。PMOSトランジスタ
P5 は、ソース電極が高位電源端子10に接続されドレ
イン電極が入力端子3に接続され、ゲートには入力信号
Bが入力されている。PMOSトランジスタP6 も同様
に、ソース電極が高位電源端子10に接続されドレイン
電極が入力端子2に接続され、ゲートには入力信号Bの
反転信号が入力されている。入力信号Bおよびその反転
信号の高レベルが低いと、この信号に制御されるNMO
SトランジスタN3 〜N6 のチャンネル抵抗が高くなる
ので、信号の伝播速度が遅くなる。そこで、上記のプル
アップ用PMOSトランジスタP5 ,P6 で入力信号B
およびその反転信号の高レベルを高位電源電圧レベルま
で引き上げて高速性を保つ。
【0019】一般に、MOSトランジスタを高速で駆動
するには、ゲート入力信号は、高位電源電位とグランド
電位との間をフルスイングする全振幅信号であることが
望ましいが、本実施例の論理回路部および駆動回路部か
らの出力信号は振幅が小さく抑えられている。これに対
して、上記のように、論理回路部のNMOSトランジス
タのゲート入力信号レベルをプルアップすれば、集積回
路内で本発明の論理回路を縦続に接続してその高速性,
低消費電力性の特徴を十分に発揮することができる。こ
の場合、図4に示す従来の論理回路では、入力信号Aが
PMOSトランジスタP2 およびNMOSトランジスタ
N2 のゲート電極にも入力されているので、入力信号B
およびその反転信号の入力端子2,3のみならず、入力
信号Aの入力端子1にもプルアップトランジスタを設け
入力信号Aのレベルを高めなくてはならず、トランジス
タ数が増えてしまう。これに対して本実施例では、入力
信号Aおよびその反転信号は論理回路部のNMOSトラ
ンジスタN3 〜N6 のいずれのゲート電極にも接続され
ていないので、これらの入力信号ラインにはプルアップ
用のPMOSトランジスタを設ける必要がない。
するには、ゲート入力信号は、高位電源電位とグランド
電位との間をフルスイングする全振幅信号であることが
望ましいが、本実施例の論理回路部および駆動回路部か
らの出力信号は振幅が小さく抑えられている。これに対
して、上記のように、論理回路部のNMOSトランジス
タのゲート入力信号レベルをプルアップすれば、集積回
路内で本発明の論理回路を縦続に接続してその高速性,
低消費電力性の特徴を十分に発揮することができる。こ
の場合、図4に示す従来の論理回路では、入力信号Aが
PMOSトランジスタP2 およびNMOSトランジスタ
N2 のゲート電極にも入力されているので、入力信号B
およびその反転信号の入力端子2,3のみならず、入力
信号Aの入力端子1にもプルアップトランジスタを設け
入力信号Aのレベルを高めなくてはならず、トランジス
タ数が増えてしまう。これに対して本実施例では、入力
信号Aおよびその反転信号は論理回路部のNMOSトラ
ンジスタN3 〜N6 のいずれのゲート電極にも接続され
ていないので、これらの入力信号ラインにはプルアップ
用のPMOSトランジスタを設ける必要がない。
【0020】上記の第1の実施例においては、入力端子
10,9に入力する信号の組み合せを入力信号Aおよび
その反転信号の組として、排他的論理和演算および否排
他的論理和演算を行なう回路について説明したが、図2
(a)に示す第2の実施例のように、入力信号Aと入力
信号Bとからなる信号組および、入力信号Aの反転信号
と入力信号Bの反転信号とからなる信号組を入力して、
論理積演算および否論理積演算を行わせることもでき
る。
10,9に入力する信号の組み合せを入力信号Aおよび
その反転信号の組として、排他的論理和演算および否排
他的論理和演算を行なう回路について説明したが、図2
(a)に示す第2の実施例のように、入力信号Aと入力
信号Bとからなる信号組および、入力信号Aの反転信号
と入力信号Bの反転信号とからなる信号組を入力して、
論理積演算および否論理積演算を行わせることもでき
る。
【0021】図2(a)は、本発明の第2の実施例の回
路図である。この図に示す論理回路部は、出力端子5に
入力信号Aと入力信号Bとの論理積を出力し、出力端子
8に否論理積を出力する。図2(a)を参照すると、本
実施例の論理回路部は、2つのNMOSトランジスタN
3 とN4 とが入力端子9と入力端子3との間に直列に接
続されており、接続点が出力端子8に接続されている。
又、2つのNMOSトランジスタN5 およびN6 が、入
力端子1と入力端子2との間に直列に接続されており、
接続点が出力端子5に接続されている。入力端子1には
入力信号Aが入力され、入力端子9に入力信号Aの反転
信号が入力されている。NMOSトランジスタN3 およ
びN5 のゲートには、入力信号Bが入力され、NMOS
トランジスタN4 およびN6 のゲートには、入力信号B
の反転信号が入力されている。ここで図2(a)におい
て、入力信号Bが“0”であれば、NMOSトランジス
タN3 ,N5 がオフ状態でありNMOSトランジスタN
4 ,N6 がオン状態にあるので、出力端子5に入力信号
Bが出力され出力端子8に入力信号Bの反転信号が出力
される。一方、入力信号Bが“1”の場合は、NMOS
トランジスタN3 ,N5 がオン状態でありNMOSトラ
ンジスタN4 ,N6 がオフ状態であるので、出力端子5
に入力信号Aが出力され出力端子8に入力信号Aの反転
信号が出力される。以上の論理状態は図2(b)に示す
真理値表で表され、この論理回路部で論理積演算と否論
理積演算とが同時に行われることが分る。
路図である。この図に示す論理回路部は、出力端子5に
入力信号Aと入力信号Bとの論理積を出力し、出力端子
8に否論理積を出力する。図2(a)を参照すると、本
実施例の論理回路部は、2つのNMOSトランジスタN
3 とN4 とが入力端子9と入力端子3との間に直列に接
続されており、接続点が出力端子8に接続されている。
又、2つのNMOSトランジスタN5 およびN6 が、入
力端子1と入力端子2との間に直列に接続されており、
接続点が出力端子5に接続されている。入力端子1には
入力信号Aが入力され、入力端子9に入力信号Aの反転
信号が入力されている。NMOSトランジスタN3 およ
びN5 のゲートには、入力信号Bが入力され、NMOS
トランジスタN4 およびN6 のゲートには、入力信号B
の反転信号が入力されている。ここで図2(a)におい
て、入力信号Bが“0”であれば、NMOSトランジス
タN3 ,N5 がオフ状態でありNMOSトランジスタN
4 ,N6 がオン状態にあるので、出力端子5に入力信号
Bが出力され出力端子8に入力信号Bの反転信号が出力
される。一方、入力信号Bが“1”の場合は、NMOS
トランジスタN3 ,N5 がオン状態でありNMOSトラ
ンジスタN4 ,N6 がオフ状態であるので、出力端子5
に入力信号Aが出力され出力端子8に入力信号Aの反転
信号が出力される。以上の論理状態は図2(b)に示す
真理値表で表され、この論理回路部で論理積演算と否論
理積演算とが同時に行われることが分る。
【0022】次に、本実施例では、入力信号Bおよびそ
の反転信号が入力される入力端子2および3に、プルア
ップ用PMOSトランジスタトランジスタに加えて、プ
ルダウン用のNMOSトランジスタを設けてプルダウン
の高速化を画っている。プルダウン用NMOSトランジ
スタN11は、ソース電極がグランドライン11に接続さ
れドレイン電極が入力端子3に接続され、ゲートには入
力信号Bが入力されている。NMOSトランジスタN12
も同様に、ソース電極がグランドライン11に接続され
ドレイン電極が入力端子2に接続され、ゲートには入力
信号Bの反転信号が入力されている。本実施例でも、従
来の論理回路と異なって、入力信号Aおよびその反転信
号の入力端にはプルアップ,プルダウン用のMOSトラ
ンジスタを設ける必要がないので、従来の論理回路に比
べてトランジスタが少なくて動作の高速化を計ることが
できる。又、論理回路部に、図1(b)に示す駆動回路
部を接続することによって、第1の実施例と同様に、こ
の駆動回路部の高速駆動性を十分に利用することができ
る。
の反転信号が入力される入力端子2および3に、プルア
ップ用PMOSトランジスタトランジスタに加えて、プ
ルダウン用のNMOSトランジスタを設けてプルダウン
の高速化を画っている。プルダウン用NMOSトランジ
スタN11は、ソース電極がグランドライン11に接続さ
れドレイン電極が入力端子3に接続され、ゲートには入
力信号Bが入力されている。NMOSトランジスタN12
も同様に、ソース電極がグランドライン11に接続され
ドレイン電極が入力端子2に接続され、ゲートには入力
信号Bの反転信号が入力されている。本実施例でも、従
来の論理回路と異なって、入力信号Aおよびその反転信
号の入力端にはプルアップ,プルダウン用のMOSトラ
ンジスタを設ける必要がないので、従来の論理回路に比
べてトランジスタが少なくて動作の高速化を計ることが
できる。又、論理回路部に、図1(b)に示す駆動回路
部を接続することによって、第1の実施例と同様に、こ
の駆動回路部の高速駆動性を十分に利用することができ
る。
【0023】更に、図2(a)に示す回路において、論
理回路部の4つのNMOSトランジスタのゲートに入力
される入力信号Bおよびその反転信号の極性を、図3
(a)に示す第3の実施例のように、第2の実施例とは
反対にすることによって、この論理回路部を論理和回路
および否論理和回路として動作させることができる。
理回路部の4つのNMOSトランジスタのゲートに入力
される入力信号Bおよびその反転信号の極性を、図3
(a)に示す第3の実施例のように、第2の実施例とは
反対にすることによって、この論理回路部を論理和回路
および否論理和回路として動作させることができる。
【0024】図3(a)は、本発明の第3の実施例の回
路図である。この図に示す論理回路部は、出力端子5に
入力信号Aと入力信号Bとの論理和を出力し、出力端子
8に否論理和を出力する。図3(a)を参照すると、本
実施例における論理回路部と図2(a)に示す第2の実
施例における論理回路部とが異なるのは、4つのNMO
SトランジスタN3 〜N6 のゲート入力である。本実施
例では、NMOSトランジスタN3 およびN5 のゲート
に入力信号Bの反転信号が入力され、NMOSトランジ
スタN4 およびN6 のゲートに、入力信号Bが入力され
ている。いま図3(a)において、入力信号Bが“0”
であれば、NMOSトランジスタN4 ,N6 がオフ状態
でありNMOSトランジスタN3 ,N5 がオン状態にあ
るので、出力端子5に入力信号Aが出力され出力端子8
に入力信号Aの反転信号が出力される。一方、入力信号
Bが“1”の場合は、NMOSトランジスタN4 ,N6
がオン状態でありNMOSトランジスタN3 ,N5 がオ
フ状態であるので、出力端子5に入力信号Bが出力され
出力端子8に入力信号Bの反転信号が出力される。以上
の論理状態は図3(b)に示す真理値表で表され、この
論理回路部で論理和演算と否論理和演算とが同時に行わ
れることが分る。
路図である。この図に示す論理回路部は、出力端子5に
入力信号Aと入力信号Bとの論理和を出力し、出力端子
8に否論理和を出力する。図3(a)を参照すると、本
実施例における論理回路部と図2(a)に示す第2の実
施例における論理回路部とが異なるのは、4つのNMO
SトランジスタN3 〜N6 のゲート入力である。本実施
例では、NMOSトランジスタN3 およびN5 のゲート
に入力信号Bの反転信号が入力され、NMOSトランジ
スタN4 およびN6 のゲートに、入力信号Bが入力され
ている。いま図3(a)において、入力信号Bが“0”
であれば、NMOSトランジスタN4 ,N6 がオフ状態
でありNMOSトランジスタN3 ,N5 がオン状態にあ
るので、出力端子5に入力信号Aが出力され出力端子8
に入力信号Aの反転信号が出力される。一方、入力信号
Bが“1”の場合は、NMOSトランジスタN4 ,N6
がオン状態でありNMOSトランジスタN3 ,N5 がオ
フ状態であるので、出力端子5に入力信号Bが出力され
出力端子8に入力信号Bの反転信号が出力される。以上
の論理状態は図3(b)に示す真理値表で表され、この
論理回路部で論理和演算と否論理和演算とが同時に行わ
れることが分る。
【0025】本実施例においても、図1(a)に示す駆
動回路部と組み合せてその高速負荷駆動性を利用するこ
とができる。又、論理回路部の入力端子2,3にだけ、
プルアップ用PMOSトランジスタおよびプルダウン用
NMOSトランジスタを設ければ、従来の論理回路にお
けるよりも少ないトランジスタでより高速に動作させる
ことができる。
動回路部と組み合せてその高速負荷駆動性を利用するこ
とができる。又、論理回路部の入力端子2,3にだけ、
プルアップ用PMOSトランジスタおよびプルダウン用
NMOSトランジスタを設ければ、従来の論理回路にお
けるよりも少ないトランジスタでより高速に動作させる
ことができる。
【0026】
【発明の効果】以上説明してきたとおり、本発明の論理
回路においては、2組のパストランジスタ回路を設け、
一方のパストランジスタ回路への入力信号の極性とこれ
に対応する他方のパストランジスタ回路への入力信号の
極性とを互いに反転の関係にすることにより、立ち上
り,立ち下りのよく揃った論理出力と否論理出力が同時
に得られる。これにより、本発明によれば、BiCMO
S増幅回路をフリップフロップ接続して互いに極性が逆
の2入力信号を相補的に増幅する型の、高速性,高負荷
駆動能力に優れた駆動回路を利用することができる。し
かも本発明の論理回路は、入力信号の負担が軽減されて
いるので、入力信号のプルアップ,プルダウン回路の構
成がその分簡単になる。本発明の論理回路は、大規模集
積回路上で縦続接続して用いれば、集積回路としての動
作速度の高速化、低消費電力化および高密度化に大きな
効果を示す。
回路においては、2組のパストランジスタ回路を設け、
一方のパストランジスタ回路への入力信号の極性とこれ
に対応する他方のパストランジスタ回路への入力信号の
極性とを互いに反転の関係にすることにより、立ち上
り,立ち下りのよく揃った論理出力と否論理出力が同時
に得られる。これにより、本発明によれば、BiCMO
S増幅回路をフリップフロップ接続して互いに極性が逆
の2入力信号を相補的に増幅する型の、高速性,高負荷
駆動能力に優れた駆動回路を利用することができる。し
かも本発明の論理回路は、入力信号の負担が軽減されて
いるので、入力信号のプルアップ,プルダウン回路の構
成がその分簡単になる。本発明の論理回路は、大規模集
積回路上で縦続接続して用いれば、集積回路としての動
作速度の高速化、低消費電力化および高密度化に大きな
効果を示す。
【図1】分図(a)は、本発明の第1の実施例の回路図
である。分図(b)は、分図(a)に示す回路の真理値
表を表す図である。
である。分図(b)は、分図(a)に示す回路の真理値
表を表す図である。
【図2】分図(a)は、本発明の第2の実施例の回路図
である。分図(b)は、分図(a)に示す回路の真理値
表を表す図である。
である。分図(b)は、分図(a)に示す回路の真理値
表を表す図である。
【図3】分図(a)は、本発明の第3の実施例の回路図
である。分図(b)は、分図(a)に示す回路の真理値
表を表す図である。
である。分図(b)は、分図(a)に示す回路の真理値
表を表す図である。
【図4】従来の論理回路の一例の実施例の回路図であ
る。
る。
1,2,3,9 入力端子 4,6,7 インバータ 5,8 出力端子 10 高位電源ライン 11 グランドライン
Claims (10)
- 【請求項1】 一対の信号入力端子間に二つのトランジ
スタが直列に接続されてなるパストランジスタ回路を二
組設け、 一方のパストランジスタ回路を構成するトランジスタ
と、他方のパストランジスタ回路を構成するトランジス
タとを一つずつ組合せて二組のトランジスタ対となし、 一方のパストランジスタ回路の信号入力端子と、これに
対応する他方のパストランジスタ回路の信号入力端子の
それぞれに、互いに反転関係にある信号をそれぞれ入力
し、 前記二組のトランジスタ対のそれぞれの導通状態を、互
いに反転関係にある信号でそれぞれ制御することを特徴
とする論理回路。 - 【請求項2】 ソース電極に第1の信号が加えられる第
1のNチャンネル型MOS電界効果トランジスタと、ソ
ース電極に前記第1の信号の反転信号が加えられる第2
のNチャンネル型MOS電界効果トランジスタとを直列
に接続してなる第1のパストランジスタ回路と、 ソース電極に前記第1の信号の反転信号が加えられる第
3のNチャンネル型MOS電界効果トランジスタと、ソ
ース電極に前記第1の信号が加えられる第4のNチャン
ネル型MOS電界効果トランジスタとを直列に接続して
なる第2のパストランジスタ回路とを含み、 前記第1のNチャンネル型MOS電界効果トランジスタ
のゲート電極および前記第3のNチャンネル型MOS電
界効果トランジスタのゲート電極に第2の信号が入力さ
れ、 前記第2のNチャンネル型MOS電界効果トランジスタ
のゲート電極および前記第4のNチャンネル型MOS電
界効果トランジスタのゲート電極に前記第2の信号の反
転信号が入力される論理回路。 - 【請求項3】 ソース電極に第1の信号が加えられる第
1のNチャンネル型MOS電界効果トランジスタと、ソ
ース電極に第2の信号が加えられる第2のNチャンネル
型MOS電界効果トランジスタとを直列に接続してなる
第1のパストランジスタ回路と、 ソース電極に前記第1の信号の反転信号が加えられる第
3のNチャンネル型MOS電界効果トランジスタと、ソ
ース電極に前記第2の信号の反転信号が加えられる第4
のNチャンネル型MOS電界効果トランジスタとを直列
に接続してなる第2のパストランジスタ回路とを含み、 前記第1のNチャンネル型MOS電界効果トランジスタ
のゲート電極および前記第3のNチャンネル型MOS電
界効果トランジスタのゲート電極に前記第2の信号が入
力され、 前記第2のNチャンネル型MOS電界効果トランジスタ
のゲート電極および前記第4のNチャンネル型MOS電
界効果トランジスタのゲート電極に前記第2の信号の反
転信号が入力される論理回路。 - 【請求項4】 ソース電極に第1の信号が加えられる第
1のNチャンネル型MOS電界効果トランジスタと、ソ
ース電極に第2の信号が加えられる第2のNチャンネル
型MOS電界効果トランジスタとを直列に接続してなる
第1のパストランジスタ回路と、 ソース電極に前記第1の信号の反転信号が加えられる第
3のNチャンネル型MOS電界効果トランジスタと、ソ
ース電極に前記第2の信号の反転信号が加えられる第4
のNチャンネル型MOS電界効果トランジスタとを直列
に接続してなる第2のパストランジスタ回路とを含み、 前記第1のNチャンネル型MOS電界効果トランジスタ
のゲート電極および前記第3のNチャンネル型MOS電
界効果トランジスタのゲート電極に前記第2の信号が入
力され、 前記第2のNチャンネル型MOS電界効果トランジスタ
のゲート電極および前記第4のNチャンネル型MOS電
界効果トランジスタのゲート電極に前記第2の信号の反
転信号が入力される論理回路。 - 【請求項5】 二つのBiCMOS増幅回路を、互いに
自己の出力を相手の入力組の一つとして入力してなる駆
動回路を有し、前記第1のパストランジスタ回路の出力
および前記第2のパストランジスタ回路の出力を増幅し
て出力することを特徴とする請求項1記載の論理回路。 - 【請求項6】 出力用のバイポーラトランジスタとMO
S電界効果トランジスタとが直列に接続され、この出力
用バイポーラトランジスタのベース電位をCMOSイン
バータで駆動する型の2つの増幅回路を、互いに自己の
出力を相手の入力組の一つとして入力してなる駆動回路
を有し、 前記第1のパストランジスタ回路の出力が、前記駆動回
路の一方の増幅回路に入力され、前記第2のパストラン
ジスタ回路の出力が、前記駆動回路の他方の増幅回路に
入力されることを特徴とする請求項2,請求項3または
請求項4記載の論理回路。 - 【請求項7】 前記第1のパストランジスタ回路を構成
するトランジスタおよび前記第2のパストランジスタ回
路を構成するトランジスタの導通状態を制御する互いに
反転関係にある一組の信号の入力端子に、プルアップト
ランジスタが設けられていることを特徴とする請求項1
または請求項5記載の論理回路。 - 【請求項8】 前記第2の信号入力端子および前記第2
の信号の反転信号入力端子のそれぞれにプルアップ用の
Pチャンネル型MOS電界効果トランジスタが設けら
れ、それぞれのPチャンネル型MOS電界効果トランジ
スタは、自己がプルアップすべき信号とは反転関係にあ
る信号により導通状態が制御されることを特徴とする請
求項2,請求項3,請求項4または請求項6記載の論理
回路。 - 【請求項9】 前記第1のパストランジスタ回路を構成
するトランジスタおよび前記第2のパストランジスタ回
路を構成するトランジスタの導通状態を制御する互いに
反転関係にある一組の信号の入力端子に、プルアップト
ランジスタおよびプルダウントランジスタが設けられて
いることを特徴とする請求項1または請求項5記載の論
理回路。 - 【請求項10】 前記第2の信号入力端子および前記第
2の信号の反転信号入力端子のそれぞれに、プルアップ
用のPチャンネル型MOS電界効果トランジスタおよび
プルダウン用のNチャンネル型MOS電界効果トランジ
スタが設けられ、それぞれのPチャンネル型MOS電界
効果トランジスタおよびNチャンネル型MOS電界効果
トランジスタは、自己がプルアップまたはプルダウンす
べき信号とは反転関係にある信号により導通状態が制御
されることを特徴とする請求項2,請求項3,請求項4
または請求項6記載の論理回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4007023A JP2760195B2 (ja) | 1992-01-20 | 1992-01-20 | 論理回路 |
EP19930100798 EP0552734A3 (en) | 1992-01-20 | 1993-01-20 | High speed logic circuit having a reduced number of critical path gate stages |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4007023A JP2760195B2 (ja) | 1992-01-20 | 1992-01-20 | 論理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05211437A JPH05211437A (ja) | 1993-08-20 |
JP2760195B2 true JP2760195B2 (ja) | 1998-05-28 |
Family
ID=11654447
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4007023A Expired - Fee Related JP2760195B2 (ja) | 1992-01-20 | 1992-01-20 | 論理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2760195B2 (ja) |
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US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
US7908578B2 (en) | 2007-08-02 | 2011-03-15 | Tela Innovations, Inc. | Methods for designing semiconductor device with dynamic array section |
US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
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