JPH0661838A - Cmos出力バッファ回路 - Google Patents
Cmos出力バッファ回路Info
- Publication number
- JPH0661838A JPH0661838A JP4207683A JP20768392A JPH0661838A JP H0661838 A JPH0661838 A JP H0661838A JP 4207683 A JP4207683 A JP 4207683A JP 20768392 A JP20768392 A JP 20768392A JP H0661838 A JPH0661838 A JP H0661838A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- output
- gate
- potential
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】CMOSレベルとECLレベルの変換機能を有
するCMOS出力バッファ回路において、正相、逆相の
信号の伝達経路の差異による遅延時間が発生しない回路
を提供する。 【構成】入力端子1からCMOSレベルの信号をインバ
ータ5を介してMOSトランジスタ13,16のゲート
に入力し、且つMOSトランジスタ13は高位側電源線
20と低位側電源線21との間にそれぞれ負荷インピー
ダンス素子6,10を、MOSトランジスタ16は高位
側電源線20と低位側電源線21との間にそれぞれ負荷
インピーダンス素子9,11をそれぞれ接続し、MOS
トランジスタ13の出力はMOSトランジスタ14のゲ
ートに、MOSトランジスタ16の出力はMOSトラン
ジスタ15のゲートにそれぞれ入力し、MOSトランジ
スタ14の出力は出力用トランジスタ18のゲートに、
MOSトランジスタ16の出力は出力用トランジスタ1
7のゲートにそれぞれ接続する。
するCMOS出力バッファ回路において、正相、逆相の
信号の伝達経路の差異による遅延時間が発生しない回路
を提供する。 【構成】入力端子1からCMOSレベルの信号をインバ
ータ5を介してMOSトランジスタ13,16のゲート
に入力し、且つMOSトランジスタ13は高位側電源線
20と低位側電源線21との間にそれぞれ負荷インピー
ダンス素子6,10を、MOSトランジスタ16は高位
側電源線20と低位側電源線21との間にそれぞれ負荷
インピーダンス素子9,11をそれぞれ接続し、MOS
トランジスタ13の出力はMOSトランジスタ14のゲ
ートに、MOSトランジスタ16の出力はMOSトラン
ジスタ15のゲートにそれぞれ入力し、MOSトランジ
スタ14の出力は出力用トランジスタ18のゲートに、
MOSトランジスタ16の出力は出力用トランジスタ1
7のゲートにそれぞれ接続する。
Description
【0001】
【産業上の利用分野】本発明はCMOS出力バッファ回
路、特に、出力機能を有する半導体集積回路に関する。
路、特に、出力機能を有する半導体集積回路に関する。
【0002】
【従来の技術】CMOS(Complementary
Metal Oxide Semiconducto
r)を用いた回路では、その電圧レベルをECL(Em
itter Coupled Logic)レベルに変
換して外部回路へ出力する場合に、図2に示す従来のC
MOS出力バッファ回路によれば、入力端子1より入力
される内部回路の信号をインバータ5を介した信号と、
さらにインバータ22を介した信号を、差動対19のM
OSトランジスタ14及び15のそれぞれのゲートに入
力する。また、差動対19の共通端子は定電圧源12を
介して低位側電源入力端子2に接続されている。差動対
19の共通端子の反対側の端子は、オープンドレインに
なった出力用のPチャネル型MOSトランジスタ18
(以下、単にMOSトランジスタ18と称す)のゲート
と負荷インピーダンス7を介して高位側電源線に、オー
プンドレインになった出力用のPチャネル型MOSトラ
ンジスタ17(以下、単にMOSトランジスタ17と称
す)のゲートと負荷インピーダンス8を介して高位側電
源線にそれぞれ接続されている。なお、出力用のMOS
トランジスタ17,18のソースは高位側電源線に接続
されている。
Metal Oxide Semiconducto
r)を用いた回路では、その電圧レベルをECL(Em
itter Coupled Logic)レベルに変
換して外部回路へ出力する場合に、図2に示す従来のC
MOS出力バッファ回路によれば、入力端子1より入力
される内部回路の信号をインバータ5を介した信号と、
さらにインバータ22を介した信号を、差動対19のM
OSトランジスタ14及び15のそれぞれのゲートに入
力する。また、差動対19の共通端子は定電圧源12を
介して低位側電源入力端子2に接続されている。差動対
19の共通端子の反対側の端子は、オープンドレインに
なった出力用のPチャネル型MOSトランジスタ18
(以下、単にMOSトランジスタ18と称す)のゲート
と負荷インピーダンス7を介して高位側電源線に、オー
プンドレインになった出力用のPチャネル型MOSトラ
ンジスタ17(以下、単にMOSトランジスタ17と称
す)のゲートと負荷インピーダンス8を介して高位側電
源線にそれぞれ接続されている。なお、出力用のMOS
トランジスタ17,18のソースは高位側電源線に接続
されている。
【0003】次に、動作について説明する。
【0004】入力端子1からインバータ5および22を
介して差動対19に入力される信号はCMOSレベルで
ある。差動対19に接続された出力用のMOSトランジ
スタ17,18は、入力信号に対してそれぞれ逆相の信
号で駆動される。
介して差動対19に入力される信号はCMOSレベルで
ある。差動対19に接続された出力用のMOSトランジ
スタ17,18は、入力信号に対してそれぞれ逆相の信
号で駆動される。
【0005】MOSトランジスタ14のゲート電位が、
MOSトランジスタ15のゲート電位よりも高ければ、
MOSトランジスタ15に接続された出力用のMOSト
ランジスタ17が導通状態となる。
MOSトランジスタ15のゲート電位よりも高ければ、
MOSトランジスタ15に接続された出力用のMOSト
ランジスタ17が導通状態となる。
【0006】また、逆にMOSトランジスタ15のゲー
ト電位が高ければ、MOSトランジスタ14に接続され
た出力用のMOSトランジスタ18が導通状態となる。
ト電位が高ければ、MOSトランジスタ14に接続され
た出力用のMOSトランジスタ18が導通状態となる。
【0007】従って、出力用のMOSトランジスタ17
とMOSトランジスタ18はそれぞれ導通状態となった
ときに、ECLレベルの相補信号が得られる。
とMOSトランジスタ18はそれぞれ導通状態となった
ときに、ECLレベルの相補信号が得られる。
【0008】
【発明が解決しようとする課題】この従来のCMOS出
力バッファ回路では、差動対19のMOSトランジスタ
17,18を動作させるために相補論理を2つのインバ
ータ5,22で強制的に生成しているため差動対19の
MOSトランジスタ14,15の入力ゲートに信号電位
が印加されるまで正相又は逆相の信号伝達経路が異り、
両者の遅延時間に差が生じるという欠点があった。
力バッファ回路では、差動対19のMOSトランジスタ
17,18を動作させるために相補論理を2つのインバ
ータ5,22で強制的に生成しているため差動対19の
MOSトランジスタ14,15の入力ゲートに信号電位
が印加されるまで正相又は逆相の信号伝達経路が異り、
両者の遅延時間に差が生じるという欠点があった。
【0009】また、上記のように構成されているので、
物理的に信号伝達時間を同じにするのが難しく、高速動
作に適さないという欠点があった。
物理的に信号伝達時間を同じにするのが難しく、高速動
作に適さないという欠点があった。
【0010】本発明の目的は、上述の欠点を除去するこ
とにより、CMOSレベルとECLレベルの変換形態を
有するCMOS出力バッファ回路において、正相、逆相
の信号を伝達する回路の差異によって生ずる遅延時間の
差が発生しないCMOS出力バッファ回路を提供するこ
とにある。
とにより、CMOSレベルとECLレベルの変換形態を
有するCMOS出力バッファ回路において、正相、逆相
の信号を伝達する回路の差異によって生ずる遅延時間の
差が発生しないCMOS出力バッファ回路を提供するこ
とにある。
【0011】
【課題を解決するための手段】本発明の特徴は、内部回
路からの信号を第1のインバータと第2のインバータを
直列に介して入力する第1のMOSトランジスタと、前
記第1のインバータの出力を入力する第2のMOSトラ
ンジスタとからなる差動対を有し、前記第1のMOSト
ランジスタの正相出力端はオープンドレインの第1の出
力用MOSトランジスタのゲートと第1の負荷インピー
ダンス素子の一端とに接続し、前記第2のMOSトラン
ジスタの逆相出力端はオープンドレインの第2の出力用
MOSトランジスタのゲートと第2の負荷インピーダン
ス素子の一端とに接続するとともに、前記第1及び前記
第2の負荷インピーダンス素子のそれぞれの他端並びに
前記第1及び前記第2の出力用MOSトランジスタのそ
れぞれのソースを高位側電源線に接続し、前記差動対の
共通端子は定電圧源を介して低位側電源線に接続するC
MOS出力バッファ回路において、前記内部回路からの
信号を前記第1のインバータを介して第1の極性を有す
る第3のMOSトランジスタと第2の極性を有する第4
のMOSトランジスタのそれぞれのゲートに入力し、且
つ前記第3のMOSトランジスタの出力を前記第1のM
OSトランジスタのゲートに、前記第4のMOSトラン
ジスタの出力を前記第2のMOSトランジスタのゲート
にそれぞれ入力し、前記第3のMOSトランジスタと高
位側電源線との間に第3の負荷インピーダンス素子を、
低位側電源線との間に第4の負荷インピーダンス素子を
それぞれ接続し、前記第4のMOSトランジスタと高位
側電源線との間に第5の負荷インピーダンス素子を、低
位側電源線との間に第6の負荷インピーダンス素子をそ
れぞれ接続して構成することにある。
路からの信号を第1のインバータと第2のインバータを
直列に介して入力する第1のMOSトランジスタと、前
記第1のインバータの出力を入力する第2のMOSトラ
ンジスタとからなる差動対を有し、前記第1のMOSト
ランジスタの正相出力端はオープンドレインの第1の出
力用MOSトランジスタのゲートと第1の負荷インピー
ダンス素子の一端とに接続し、前記第2のMOSトラン
ジスタの逆相出力端はオープンドレインの第2の出力用
MOSトランジスタのゲートと第2の負荷インピーダン
ス素子の一端とに接続するとともに、前記第1及び前記
第2の負荷インピーダンス素子のそれぞれの他端並びに
前記第1及び前記第2の出力用MOSトランジスタのそ
れぞれのソースを高位側電源線に接続し、前記差動対の
共通端子は定電圧源を介して低位側電源線に接続するC
MOS出力バッファ回路において、前記内部回路からの
信号を前記第1のインバータを介して第1の極性を有す
る第3のMOSトランジスタと第2の極性を有する第4
のMOSトランジスタのそれぞれのゲートに入力し、且
つ前記第3のMOSトランジスタの出力を前記第1のM
OSトランジスタのゲートに、前記第4のMOSトラン
ジスタの出力を前記第2のMOSトランジスタのゲート
にそれぞれ入力し、前記第3のMOSトランジスタと高
位側電源線との間に第3の負荷インピーダンス素子を、
低位側電源線との間に第4の負荷インピーダンス素子を
それぞれ接続し、前記第4のMOSトランジスタと高位
側電源線との間に第5の負荷インピーダンス素子を、低
位側電源線との間に第6の負荷インピーダンス素子をそ
れぞれ接続して構成することにある。
【0012】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の一実施例の構成を示す回路図であ
る。
る。図1は本発明の一実施例の構成を示す回路図であ
る。
【0013】CMOSレベルの内部信号は、入力端子1
よりインバータ5を経て、第3のNチャネル型MOSト
ランジスタ13(以下、単にMOSトランジスタ13と
称す)と、MOSトランジスタ13と逆の伝達特性を有
する第4のPチャネル型MOSトランジスタ16(以
下、単にMOSトランジスタ16と称す)のゲートに印
加される。
よりインバータ5を経て、第3のNチャネル型MOSト
ランジスタ13(以下、単にMOSトランジスタ13と
称す)と、MOSトランジスタ13と逆の伝達特性を有
する第4のPチャネル型MOSトランジスタ16(以
下、単にMOSトランジスタ16と称す)のゲートに印
加される。
【0014】MOSトランジスタ13は、インバータ5
によりゲートに印加される電位がMOSトランジスタの
しきい値電圧より高い場合導通状態となり、高位側電源
線20の電位と低位側電源端子2より供給される電源電
圧のインピーダンスZ1をもった負荷6と、インピーダ
ンスZ5をもった負荷10と、MOSトランジスタ13
の導通状態での特性インピーダンスにより分圧された電
位を、差動対19の入力端子である第1のMOSトラン
ジスタ14(以下、単にMOSトランジスタ14と称
す)のゲートに印加する。
によりゲートに印加される電位がMOSトランジスタの
しきい値電圧より高い場合導通状態となり、高位側電源
線20の電位と低位側電源端子2より供給される電源電
圧のインピーダンスZ1をもった負荷6と、インピーダ
ンスZ5をもった負荷10と、MOSトランジスタ13
の導通状態での特性インピーダンスにより分圧された電
位を、差動対19の入力端子である第1のMOSトラン
ジスタ14(以下、単にMOSトランジスタ14と称
す)のゲートに印加する。
【0015】この時、MOSトランジスタ16は、非導
通状態であり、第2のMOSトランジスタ15(以下、
単にMOSトランジスタ15と称す)のゲートには、電
圧が印加されない。また、MOSトランジスタ14も導
通状態となり差動対19の相手であるMOSトランジス
タ15よりインピーダンスが低くなり、差動対19を流
れる電流は、そのほとんどがMOSトランジスタ14の
側へ流れるようになる。
通状態であり、第2のMOSトランジスタ15(以下、
単にMOSトランジスタ15と称す)のゲートには、電
圧が印加されない。また、MOSトランジスタ14も導
通状態となり差動対19の相手であるMOSトランジス
タ15よりインピーダンスが低くなり、差動対19を流
れる電流は、そのほとんどがMOSトランジスタ14の
側へ流れるようになる。
【0016】従って、定電圧源12で供給される電位
が、出力用のMOSトランジスタ18へ印加され、MO
Sトランジスタ18が導通状態となり、出力端子4の電
位は高位側電源の電位よりMOSトランジスタ18の導
通状態の特性インピーダンスによる電位分だけ電圧降下
した論理的ハイレベルを出力する。
が、出力用のMOSトランジスタ18へ印加され、MO
Sトランジスタ18が導通状態となり、出力端子4の電
位は高位側電源の電位よりMOSトランジスタ18の導
通状態の特性インピーダンスによる電位分だけ電圧降下
した論理的ハイレベルを出力する。
【0017】また、MOSトランジスタ17は非導通状
態となり出力端子3は、外部に接続されている電位にな
り論理的ローレベルを出力し、従って相補論理信号を出
力することができる。
態となり出力端子3は、外部に接続されている電位にな
り論理的ローレベルを出力し、従って相補論理信号を出
力することができる。
【0018】また、MOSトランジスタ13が非導通状
態のとき、MOSトランジスタ16が導通状態となり、
インピーダンスZ4をもつ負荷と、インピーダンスZ6
をもつ負荷と、MOSトランジスタ16が導通状態のと
きの特性インピーダンスとにより、電源電圧を分圧され
た電位が、MOSトランジスタ15のゲートに印加さ
れ、前述の動作時と逆に差動対19に流れる電流は、M
OSトランジスタ15の側に流れ、出力用のMOSトラ
ンジスタは、MOSトランジスタ17の側が導通状態と
なり、出力端子3よりハイレベルを、逆に出力端子4か
らローレベルの相補論理信号を出力することができる。
態のとき、MOSトランジスタ16が導通状態となり、
インピーダンスZ4をもつ負荷と、インピーダンスZ6
をもつ負荷と、MOSトランジスタ16が導通状態のと
きの特性インピーダンスとにより、電源電圧を分圧され
た電位が、MOSトランジスタ15のゲートに印加さ
れ、前述の動作時と逆に差動対19に流れる電流は、M
OSトランジスタ15の側に流れ、出力用のMOSトラ
ンジスタは、MOSトランジスタ17の側が導通状態と
なり、出力端子3よりハイレベルを、逆に出力端子4か
らローレベルの相補論理信号を出力することができる。
【0019】ここでは、MOSトランジスタ13をNチ
ャネル型MOSトランジスタ,MOSトランジスタ16
をPチャネル型MOSトランジスタとして説明したが、
それぞれ逆の伝達特性になるように入れ替えて構成する
こともできる。
ャネル型MOSトランジスタ,MOSトランジスタ16
をPチャネル型MOSトランジスタとして説明したが、
それぞれ逆の伝達特性になるように入れ替えて構成する
こともできる。
【0020】
【発明の効果】以上説明したように、本発明のCMOS
出力バッファ回路は、単相であるCMOSレベルの論理
信号を相補論理に変換して差動対入力にする場合に、内
部回路からの入力信号を2つの相異なる極性のMOSト
ランジスタのそれぞれのゲートに入力し、且つ両MOS
トランジスタとも高位側電源線と低位側電源線との間に
それぞれ負荷インピーダンス素子をもち、それぞれの出
力が差動対を構成するMOSトランジスタの対応するゲ
ートに印加される。
出力バッファ回路は、単相であるCMOSレベルの論理
信号を相補論理に変換して差動対入力にする場合に、内
部回路からの入力信号を2つの相異なる極性のMOSト
ランジスタのそれぞれのゲートに入力し、且つ両MOS
トランジスタとも高位側電源線と低位側電源線との間に
それぞれ負荷インピーダンス素子をもち、それぞれの出
力が差動対を構成するMOSトランジスタの対応するゲ
ートに印加される。
【0021】すなわち、正相、逆相の信号の伝達経路を
同一の経路とすることにより、出力バッファ回路の入力
端子から出力端子までECLレベルの正相、逆相とも伝
達遅延時間をほとんど同一にすることができるという効
果を有している。
同一の経路とすることにより、出力バッファ回路の入力
端子から出力端子までECLレベルの正相、逆相とも伝
達遅延時間をほとんど同一にすることができるという効
果を有している。
【図1】本発明のCMOS出力バッファ回路の一実施例
を示す回路図である。
を示す回路図である。
【図2】従来のCMOS出力バッファ回路の一例を示す
回路図である。
回路図である。
1 信号入力端子 2 電源入力端子 3,4 信号出力端子 5 インバータ 6〜11 負荷インピーダンス素子 12 定電圧源 13 第1の極性を有する第3のMOSトランジスタ 14 第1のMOSトランジスタ 15 第2のMOSトランジスタ 16 第2の極性を有する第4のMOSトランジスタ 17,18 出力用MOSトランジスタ 19 差動対 20 高位側電源線 21 低位側電源線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 8941−5J H03K 19/094 V
Claims (1)
- 【請求項1】 内部回路からの信号を第1のインバータ
と第2のインバータを直列に介して入力する第1のMO
Sトランジスタと、前記第1のインバータの出力を入力
する第2のMOSトランジスタとからなる差動対を有
し、前記第1のMOSトランジスタの正相出力端はオー
プンドレインの第1の出力用MOSトランジスタのゲー
トと第1の負荷インピーダンス素子の一端とに接続し、
前記第2のMOSトランジスタの逆相出力端はオープン
ドレインの第2の出力用MOSトランジスタのゲートと
第2の負荷インピーダンス素子の一端とに接続するとと
もに、前記第1及び前記第2の負荷インピーダンス素子
のそれぞれの他端並びに前記第1及び前記第2の出力用
MOSトランジスタのそれぞれのソースを高位側電源線
に接続し、前記差動対の共通端子は定電圧源を介して低
位側電源線に接続するCMOS出力バッファ回路におい
て、前記内部回路からの信号を前記第1のインバータを
介して第1の極性を有する第3のMOSトランジスタと
第2の極性を有する第4のMOSトランジスタのそれぞ
れのゲートに入力し、且つ前記第3のMOSトランジス
タの出力を前記第1のMOSトランジスタのゲートに、
前記第4のMOSトランジスタの出力を前記第2のMO
Sトランジスタのゲートにそれぞれ入力し、前記第3の
MOSトランジスタと高位側電源線との間に第3の負荷
インピーダンス素子を、低位側電源線との間に第4の負
荷インピーダンス素子をそれぞれ接続し、前記第4のM
OSトランジスタと高位側電源線との間に第5の負荷イ
ンピーダンス素子を、低位側電源線との間に第6の負荷
インピーダンス素子をそれぞれ接続して構成したことを
特徴とするCMOS出力バッファ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4207683A JP2903885B2 (ja) | 1992-08-04 | 1992-08-04 | Cmos出力バッファ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4207683A JP2903885B2 (ja) | 1992-08-04 | 1992-08-04 | Cmos出力バッファ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0661838A true JPH0661838A (ja) | 1994-03-04 |
JP2903885B2 JP2903885B2 (ja) | 1999-06-14 |
Family
ID=16543850
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4207683A Expired - Lifetime JP2903885B2 (ja) | 1992-08-04 | 1992-08-04 | Cmos出力バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2903885B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0687070A3 (de) * | 1994-06-07 | 1996-04-03 | Siemens Ag | Schaltungsanordnung zur Pegelumsetzung |
-
1992
- 1992-08-04 JP JP4207683A patent/JP2903885B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0687070A3 (de) * | 1994-06-07 | 1996-04-03 | Siemens Ag | Schaltungsanordnung zur Pegelumsetzung |
Also Published As
Publication number | Publication date |
---|---|
JP2903885B2 (ja) | 1999-06-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4779016A (en) | Level conversion circuit | |
WO1998000911A1 (en) | Differential amplifier | |
US5332935A (en) | ECL and TTL to CMOS logic converter | |
JPH08509332A (ja) | 高速の差動ラインドライバ | |
JPH04223713A (ja) | レベル変換回路 | |
WO1995034954A1 (fr) | Circuit de reception de signaux et systeme de traitement numerique de signaux | |
JPH11103227A (ja) | 出力振幅調整回路 | |
US20190081622A1 (en) | Level shift circuit | |
US6781420B2 (en) | Symmetric differential logic circuits | |
JP2903885B2 (ja) | Cmos出力バッファ回路 | |
WO2001099278A9 (en) | Symmetric clock receiver for differential input signals | |
JP3055230B2 (ja) | レベルシフタ回路 | |
JP3265181B2 (ja) | クロック分配回路 | |
JP3980776B2 (ja) | 入力バッファ回路および双方向バッファ並びに半導体集積回路 | |
US5859800A (en) | Data holding circuit and buffer circuit | |
JPS63302622A (ja) | インタフエ−ス回路 | |
JP4273881B2 (ja) | 差動信号出力回路及びそれを内蔵した半導体集積回路 | |
JP2546398B2 (ja) | レベル変換回路 | |
JP2595074B2 (ja) | 半導体集積回路装置 | |
JP2785576B2 (ja) | レベル変換回路 | |
KR0120567B1 (ko) | 저전력 소모와 고속 동작을 위한 삼상 버퍼 회로 | |
JP2003179476A (ja) | 半導体集積回路 | |
JPH09135163A (ja) | 論理回路 | |
JPH03204219A (ja) | Cmosラッチ回路 | |
JPH02308494A (ja) | 3値―2値レベル変換回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990223 |