JP2888025B2 - 耐故障コンピュータシステム - Google Patents
耐故障コンピュータシステムInfo
- Publication number
- JP2888025B2 JP2888025B2 JP4107182A JP10718292A JP2888025B2 JP 2888025 B2 JP2888025 B2 JP 2888025B2 JP 4107182 A JP4107182 A JP 4107182A JP 10718292 A JP10718292 A JP 10718292A JP 2888025 B2 JP2888025 B2 JP 2888025B2
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- JP
- Japan
- Prior art keywords
- input
- bus
- control unit
- output interface
- output
- Prior art date
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- Expired - Lifetime
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Description
【０００１】
【産業上の利用分野】本発明は耐故障コンピュータシス
テムに関する。
テムに関する。
【０００２】
【従来の技術】コンピュータシステムの信頼性向上のた
めに、信号バス系統を２重化することが従来より行われ
ている。これは図４に示すように中央制御部１と入出力
部１３，１４との間を接続する信号バス系統を２重化
し、中央制御部１側に両方とも常に動作している（両現
用方式）一対のバス系統制御部３１，３２を設置し、入
出力部１３，１４側に設置された一対の入出力インタフ
ェース部２９，３０は通常片方のみが動作しており、も
う一方は、他方の入出力インタフェース部に故障等の異
常が生じた際に速やかに切り替るべく待機している。
めに、信号バス系統を２重化することが従来より行われ
ている。これは図４に示すように中央制御部１と入出力
部１３，１４との間を接続する信号バス系統を２重化
し、中央制御部１側に両方とも常に動作している（両現
用方式）一対のバス系統制御部３１，３２を設置し、入
出力部１３，１４側に設置された一対の入出力インタフ
ェース部２９，３０は通常片方のみが動作しており、も
う一方は、他方の入出力インタフェース部に故障等の異
常が生じた際に速やかに切り替るべく待機している。
【０００３】
【発明が解決しようとする課題】この従来の耐故障コン
ピュータシステムにおいては、一対になっている入出力
インタフェース部２９あるいは３０の異常は速やかに他
方に検出され、直ちに切替が行われる。ところが中央制
御部１側で両現用方式で動作しているバス系統制御部３
１，３２の故障若しくはバス系統制御部３１，３２その
ものの未実装等の異常を入出力インタフェース部２９，
３０側で検出する手段がなく、バス系統制御部３１，３
２のいずれか一方に異常が生じた時には、手動で入出力
インタフェース部２９，３０を切り替える必要があり、
切り替えるまでの間はその入出力インタフェース２９，
３０に接続された入出力部１３，１４は切り離された状
態になってしまい、システムの処理が中断してしまうと
いう欠点があった。
ピュータシステムにおいては、一対になっている入出力
インタフェース部２９あるいは３０の異常は速やかに他
方に検出され、直ちに切替が行われる。ところが中央制
御部１側で両現用方式で動作しているバス系統制御部３
１，３２の故障若しくはバス系統制御部３１，３２その
ものの未実装等の異常を入出力インタフェース部２９，
３０側で検出する手段がなく、バス系統制御部３１，３
２のいずれか一方に異常が生じた時には、手動で入出力
インタフェース部２９，３０を切り替える必要があり、
切り替えるまでの間はその入出力インタフェース２９，
３０に接続された入出力部１３，１４は切り離された状
態になってしまい、システムの処理が中断してしまうと
いう欠点があった。
【０００４】
【課題を解決するための手段】本発明の耐故障コンピュ
ータシステムは、中央制御部側の中央制御部バスと入出
力部側の入出力バスとの間が２系統の信号バスで接続さ
れ、前記中央制御部バス側に配置され該信号バスと中央
制御部バスとのインタフェースを取る一組のバス系統制
御部と、前記入出力部側に少なくとも一対配置され該信
号バスと入出力バスとのインタフェースを取る入出力イ
ンタフェース部とを有し、対となる入出力インタフェー
ス部が現用予備構成で動作している耐故障コンピュータ
システムにおいて、２重化された前記バス系統制御部の
異常を前記入出力インタフェース部に通知する異常通知
線と、該異常通知線により通知された異常に基づき前記
入出力インタフェース部の現用予備状態を切り替える手
段と、２重化された前記入出力インタフェース部のそれ
ぞれに前記バス系統制御部の未実装を検出する手段とを
備える構成である。
ータシステムは、中央制御部側の中央制御部バスと入出
力部側の入出力バスとの間が２系統の信号バスで接続さ
れ、前記中央制御部バス側に配置され該信号バスと中央
制御部バスとのインタフェースを取る一組のバス系統制
御部と、前記入出力部側に少なくとも一対配置され該信
号バスと入出力バスとのインタフェースを取る入出力イ
ンタフェース部とを有し、対となる入出力インタフェー
ス部が現用予備構成で動作している耐故障コンピュータ
システムにおいて、２重化された前記バス系統制御部の
異常を前記入出力インタフェース部に通知する異常通知
線と、該異常通知線により通知された異常に基づき前記
入出力インタフェース部の現用予備状態を切り替える手
段と、２重化された前記入出力インタフェース部のそれ
ぞれに前記バス系統制御部の未実装を検出する手段とを
備える構成である。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。図１
において、１は中央制御部、２は中央制御部バス、３は
バス系統制御部Ａ、４はバス系統制御部Ｂ、５は信号バ
スＡ、６は信号バスＢ、７は異常通知線Ａ、８は異常通
知線Ｂ、９は入出力インタフェース部Ａ、１０は入出力
インタフェース部Ｂ、１１は入出力部バス、１２ａ，１
２ｂは現用予備切替線、１３，１４は入出力部である。
る。図１は本発明の一実施例のブロック図である。図１
において、１は中央制御部、２は中央制御部バス、３は
バス系統制御部Ａ、４はバス系統制御部Ｂ、５は信号バ
スＡ、６は信号バスＢ、７は異常通知線Ａ、８は異常通
知線Ｂ、９は入出力インタフェース部Ａ、１０は入出力
インタフェース部Ｂ、１１は入出力部バス、１２ａ，１
２ｂは現用予備切替線、１３，１４は入出力部である。
【０００６】通常、信号のパスは、中央制御部１−中央
制御部バス２−バス系統制御部Ａ３−信号バスＡ５−入
出力インタフェース部Ａ９−入出力部バス１１−入出力
部１３または１４の順か、若しくは中央制御部１−中央
制御部バス２−バス系統制御部Ｂ４−信号バスＢ６−入
出力インタフェース部Ｂ１０−入出力部バス１１−入出
力部１３または１４の順に伝達される。バス系統制御部
Ａ，Ｂ及び信号バスＡ，Ｂは両現用方式で常に動作して
いるので、入出力インタフェース部Ａ，Ｂの切替により
パスが設定される。
制御部バス２−バス系統制御部Ａ３−信号バスＡ５−入
出力インタフェース部Ａ９−入出力部バス１１−入出力
部１３または１４の順か、若しくは中央制御部１−中央
制御部バス２−バス系統制御部Ｂ４−信号バスＢ６−入
出力インタフェース部Ｂ１０−入出力部バス１１−入出
力部１３または１４の順に伝達される。バス系統制御部
Ａ，Ｂ及び信号バスＡ，Ｂは両現用方式で常に動作して
いるので、入出力インタフェース部Ａ，Ｂの切替により
パスが設定される。
【０００７】
【０００８】
【０００９】
【００１０】図２は図１における入出力インタフェース
部Ａ，Ｂの切替動作を行う実施例を示す原理回路図であ
る。図２において、１２ａは入出力インタフェース部Ａ
側の現用予備切替線、１２ｂは入出力インタフェース部
Ｂ側の現用予備切替線、１５，１６はＮＡＮＤゲート、
１７，１８はＮＯＲゲート、１９は入出力インタフェー
ス部Ａ内異常検出線、２０は入出力インタフェース部Ｂ
内異常検出線、２１はバス系統制御部Ａ側異常検出線、
２２はバス系統制御部Ｂ側異常検出線、２３は入出力イ
ンタフェース部Ａ内自状態検出線、２４は入出力インタ
フェース部Ｂ内自状態検出線、９は入出力インタフェー
ス部Ａ、１０は入出力インタフェース部Ｂである。図２
より明らかなようにＮＡＮＤゲート１５，１６はフリッ
プフロップを構成している。２５はバス系統制御部Ａ未
実装検出用のプルアップ抵抗、２６はバス系統制御部Ｂ
未実装検出用のプルアップ抵抗である。
部Ａ，Ｂの切替動作を行う実施例を示す原理回路図であ
る。図２において、１２ａは入出力インタフェース部Ａ
側の現用予備切替線、１２ｂは入出力インタフェース部
Ｂ側の現用予備切替線、１５，１６はＮＡＮＤゲート、
１７，１８はＮＯＲゲート、１９は入出力インタフェー
ス部Ａ内異常検出線、２０は入出力インタフェース部Ｂ
内異常検出線、２１はバス系統制御部Ａ側異常検出線、
２２はバス系統制御部Ｂ側異常検出線、２３は入出力イ
ンタフェース部Ａ内自状態検出線、２４は入出力インタ
フェース部Ｂ内自状態検出線、９は入出力インタフェー
ス部Ａ、１０は入出力インタフェース部Ｂである。図２
より明らかなようにＮＡＮＤゲート１５，１６はフリッ
プフロップを構成している。２５はバス系統制御部Ａ未
実装検出用のプルアップ抵抗、２６はバス系統制御部Ｂ
未実装検出用のプルアップ抵抗である。
【００１１】初期状態として１９，２０，２１，２２の
各異常検出線は全て“０（異常無し）”を示していると
し、また入出力インタフェース部Ａ側の現用予備切替線
１２ａは“０”であるとすると、自動的に入出力インタ
フェース部Ｂ側の現用予備切替線１２ｂは“１”となり
入出力インタフェース部Ａ内自状態検出線２３、入出力
インタフェース部Ｂ内自状態検出線２４を通じてそれぞ
れ入出力インタフェース部Ａ９側が運用中、入出力イン
タフェース部Ｂ１０は待機状態となっている。
各異常検出線は全て“０（異常無し）”を示していると
し、また入出力インタフェース部Ａ側の現用予備切替線
１２ａは“０”であるとすると、自動的に入出力インタ
フェース部Ｂ側の現用予備切替線１２ｂは“１”となり
入出力インタフェース部Ａ内自状態検出線２３、入出力
インタフェース部Ｂ内自状態検出線２４を通じてそれぞ
れ入出力インタフェース部Ａ９側が運用中、入出力イン
タフェース部Ｂ１０は待機状態となっている。
【００１２】ここで入出力インタフェース部Ａ９で異常
が生じた場合は、入出力インタフェース部Ａ内異常検出
線１９が“１”になり、１５，１６のＮＡＮＤゲートで
構成されているフリップフロップが反転し、直ちに入出
力インタフェース部Ｂ１０が運用状態になる。また、図
１のバス系統制御部Ａ３に異常が生じて異常通知線Ａ７
に“１”が出力されるか、若しくは図１のバス系統制御
部Ａ３そのものが未実装の時にはバス系統制御部Ａ未実
装検出用のプルアップ抵抗２５により図２のバス系統制
御部Ａ側異常検出線２１が“１”になり、入出力インタ
フェース部Ａ９内で異常が生じた場合と同様に、運用待
機状態が反転し直ちに入出力インタフェース部Ｂ１０が
運用状態になりシステムの運用を続行する事が出来る。
が生じた場合は、入出力インタフェース部Ａ内異常検出
線１９が“１”になり、１５，１６のＮＡＮＤゲートで
構成されているフリップフロップが反転し、直ちに入出
力インタフェース部Ｂ１０が運用状態になる。また、図
１のバス系統制御部Ａ３に異常が生じて異常通知線Ａ７
に“１”が出力されるか、若しくは図１のバス系統制御
部Ａ３そのものが未実装の時にはバス系統制御部Ａ未実
装検出用のプルアップ抵抗２５により図２のバス系統制
御部Ａ側異常検出線２１が“１”になり、入出力インタ
フェース部Ａ９内で異常が生じた場合と同様に、運用待
機状態が反転し直ちに入出力インタフェース部Ｂ１０が
運用状態になりシステムの運用を続行する事が出来る。
【００１３】
【発明の効果】以上説明したように本発明は、２重化さ
れたバス系統制御部の異常を通知する異常通知線と、こ
の異常通知線により通知された異常に基づき入出力イン
タフェース部の現用予備状態を切り替える手段を設ける
ことにより、入出力インタフェース部の異常時のみでな
く、２重化されたバス系統のおおもとであるバス系統制
御部の異常を直ちに検出し、また、２重化された入出力
インタフェース部のそれぞれにバス系統制御部の未実装
を検出する手段を設けることにより、バス系統制御部の
パネル未実装を直ちに検出し、その配下の全ての入出力
インタフェース部を切り替えて運転を続行する事ができ
るという効果を有する。
れたバス系統制御部の異常を通知する異常通知線と、こ
の異常通知線により通知された異常に基づき入出力イン
タフェース部の現用予備状態を切り替える手段を設ける
ことにより、入出力インタフェース部の異常時のみでな
く、２重化されたバス系統のおおもとであるバス系統制
御部の異常を直ちに検出し、また、２重化された入出力
インタフェース部のそれぞれにバス系統制御部の未実装
を検出する手段を設けることにより、バス系統制御部の
パネル未実装を直ちに検出し、その配下の全ての入出力
インタフェース部を切り替えて運転を続行する事ができ
るという効果を有する。
【図１】本発明の一実施例のブロック図である。
【図２】図１における入出力インタフェース部Ａ，Ｂの
切替動作を行う実施例を示す原理回路図である。
切替動作を行う実施例を示す原理回路図である。
【図３】従来の耐故障コンピュータシステムを説明する
ためのブロック図である。
ためのブロック図である。
１ 中央制御部 ２ 中央制御部バス ３ バス系統制御部Ａ ４ バス系統制御部Ｂ ５ 信号バスＡ ６ 信号バスＢ ７ 異常通知線Ａ ８ 異常通知線Ｂ９ 入出力インタフェース部Ａ１０ 入出力インタフェース部Ｂ １１ 入出力バス １２ａ，１２ｂ 現用予備切替線 １３，１４ 入出力部 １５，１６ ＮＡＮＤゲート １７，１８ ＮＯＲゲート １９ 入出力インタフェース部Ａ内異常検出線 ２０ 入出力インタフェース部Ｂ内異常検出線 ２１ バス系統制御部Ａ側異常検出線 ２２ バス系統制御部Ｂ側異常検出線 ２３ 入出力インタフェース部Ａ内自状態検出線 ２４ 入出力インタフェース部Ｂ内自状態検出線 ２５，２６ プルアップ抵抗
Claims (1)
- 【請求項１】 中央制御部側の中央制御部バスと入出力
部側の入出力バスとの間が２系統の信号バスで接続さ
れ、前記中央制御部バス側に配置され該信号バスと中央
制御部バスとのインタフェースを取る一組のバス系統制
御部と、前記入出力部側に少なくとも一対配置され該信
号バスと入出力バスとのインタフェースを取る入出力イ
ンタフェース部とを有し、対となる入出力インタフェー
ス部が現用予備構成で動作している耐故障コンピュータ
システムにおいて、２重化された前記バス系統制御部の
異常を前記入出力インタフェース部に通知する異常通知
線と、該異常通知線により通知された異常に基づき前記
入出力インタフェース部の現用予備状態を切り替える手
段と、２重化された前記入出力インタフェース部のそれ
ぞれに前記バス系統制御部の未実装を検出する手段とを
備えることを特徴とする耐故障コンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107182A JP2888025B2 (ja) | 1992-04-27 | 1992-04-27 | 耐故障コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4107182A JP2888025B2 (ja) | 1992-04-27 | 1992-04-27 | 耐故障コンピュータシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0695903A JPH0695903A (ja) | 1994-04-08 |
| JP2888025B2 true JP2888025B2 (ja) | 1999-05-10 |
Family
ID=14452552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4107182A Expired - Lifetime JP2888025B2 (ja) | 1992-04-27 | 1992-04-27 | 耐故障コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2888025B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3595033B2 (ja) * | 1995-07-18 | 2004-12-02 | 株式会社日立製作所 | 高信頼化コンピュータシステム |
-
1992
- 1992-04-27 JP JP4107182A patent/JP2888025B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0695903A (ja) | 1994-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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