JPH0625063Y2 - Current switching type logic circuit - Google Patents
Current switching type logic circuitInfo
- Publication number
- JPH0625063Y2 JPH0625063Y2 JP1987124789U JP12478987U JPH0625063Y2 JP H0625063 Y2 JPH0625063 Y2 JP H0625063Y2 JP 1987124789 U JP1987124789 U JP 1987124789U JP 12478987 U JP12478987 U JP 12478987U JP H0625063 Y2 JPH0625063 Y2 JP H0625063Y2
- Authority
- JP
- Japan
- Prior art keywords
- stage
- circuit
- power supply
- field effect
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Logic Circuits (AREA)
Description
【考案の詳細な説明】 （産業上の利用分野） 本考案は電流切換形論理回路に関し、特に電界効果トラ
ンジスタ(FET)を用いたものに関する。DETAILED DESCRIPTION OF THE INVENTION (Industrial field of application) The present invention relates to a current switching type logic circuit, and more particularly to one using a field effect transistor (FET).
（従来の技術） 従来、この種の電流切換形論理回路としては、例えばマ
サオ イダ(MASAO IDDA)他“高速GaAsソース結合(FET)
論理回路の解析(Analysis of High-Speed GaAs Source-
Coupled FET Logic Circuits)”IEEEトランザクション
ズ オン マイクロウェーブ セオリ アンド テクニ
クス(IEEE Trans.、Microwave Theory and Tech-nique
s),Vol.MTT-32,(1986-1),P5-10に開示されるものがあ
り、この種の論理回路は、その接続形態からソース結合
FET論理(SCFL)回路とも呼ばれる。(Prior Art) Conventionally, as a current switching type logic circuit of this type, for example, “High-speed GaAs source coupling (FET)” by Masao IDDA and others.
Analysis of High-Speed GaAs Source-
Coupled FET Logic Circuits) ”IEEE Transactions on Microwave Theory and Tech-nique
s), Vol. MTT-32, (1986-1), P5-10, a logic circuit of this kind is source-coupled due to its connection form.
Also called FET logic (SCFL) circuit.
第４図に従来の電流切換形論理回路の構成例として３入
力OR/NOR回路を示す。同図の回路は、電源電圧VDDを入
力する電源端子1dと電源電圧VSS（アース電位）を入力
する電源端子1Sとの間に、直列に接続される負荷抵抗RL
2，スイッチング用のFET12,14,16及び電流源用のFET17
と、これらのスイッチング用のFETのソースに対し、そ
れぞれソース結合により並列に接続されるスイッチング
用のFET11,13,15と、これら３個のFETのドレインと電源
端子1dの間に共通に設けられる負荷抵抗RL1とから構成
される。FET11,12、FET13,14、及びFET15,16の３対のFET
はそれぞれ差動増幅器を形成し、全体として３段の差動
増幅器を形成する。これらの３対のFETのゲートが接続
される入力端子1a,1a′（１段目）、1b,1b′（２段
目）、及び1c,1c′（３段目）にはある電位を中心に反
転した信号Ａ，、Ｂ，及びＣ，をそれぞれ入力す
る（以下、この電位を中心電位又は中心電圧と称す
る）。これらの入力の中心電位は、 （１段目）＞（２段目）＞（３段目） の関係で設定される。FET11,12のドレインはそれぞれ出
力端子1o,1o′に接続される。なお、定電流源用のFET17
のゲートには入力端子1eより電圧VCSが供給される。FIG. 4 shows a 3-input OR / NOR circuit as a configuration example of a conventional current switching type logic circuit. The circuit shown in the figure has a load resistor RL connected in series between the power supply terminal 1 d for inputting the power supply voltage V DD and the power supply terminal 1 S for inputting the power supply voltage V SS (earth potential).
2 , FETs 12, 14, 16 for switching and FET 17 for current source
And the switching FETs 11, 13 and 15 connected in parallel by source coupling to the sources of these switching FETs, and the drains of these three FETs and the power supply terminal 1 d in common. Load resistance RL 1 . FET11,12, FET13,14, and FET15,16 3 pairs of FETs
Respectively form a differential amplifier, and form a three-stage differential amplifier as a whole. Input gates of the three pairs of FET is connected 1 a, 1 a '(1 stage), 1 b, 1 b' (2 stage), and 1 c, 1 c '(3 stage) Signals A, B, and C, which are inverted around a certain potential, are input to each (hereinafter, this potential is referred to as a central potential or a central voltage). The center potentials of these inputs are set in the relationship of (first stage)> (second stage)> (third stage). The drains of the FETs 11 and 12 are connected to the output terminals 1 o and 1 o ′, respectively. FET17 for constant current source
The voltage V CS is supplied to the gate of the input terminal 1 e .
次に動作を説明する。Next, the operation will be described.
入力端子1a〜1cに対する入力信号Ａ〜Ｃのうち、いずれ
かがハイレベル（論理レベル、以下同様とする）の信号
として入力されると、FET11,13,15のうち、このハイレ
ベル信号が入力されたFETがオンとなり、電流ICSが負荷
抵抗RL1を通って、オンとなったFETに流れる。これと同
時に入力端子1a′〜1c′には、これらの入力信号〜
のうち、ハイレベルの信号の入力に対応するものが、反
転したローレベル信号として入力され、FET12,14,16の
うち、このローレベル信号が入力されたFETがオフとな
るので、負荷抵抗RL2には電流は流れない。Of the input signal A~C to the input terminal 1 a to 1 c, when any is input as a signal of high level (logic level, and so forth), among FET11,13,15, the high level signal The FET to which is input is turned on, and the current I CS flows through the load resistance RL 1 to the turned-on FET. At the A input terminal 1 a '~1 c' at the same time, these input signals -
Among them, the one corresponding to the input of the high level signal is input as the inverted low level signal, and among the FETs 12, 14, 16 the FET to which this low level signal is input is turned off. No current flows through 2 .
従って、出力端子1o,1o′の電位VO,VO′は VO＝VDD−RL1・ICS……(1) VO′＝VDD ……(2) となり、出力端子1oにローレベルの信号Ｌが生じ、出力
端子1o′にハイレベルの信号が生じる。Therefore, the potentials V O and V O ′ of the output terminals 1 o and 1 o ′ are V O = V DD −RL 1 · I CS …… (1) V O ′ = V DD …… (2), and the output terminals 1 o signal L low level occurs, the high level signal at the output terminal 1 o '.
即ち、出力端子1o,1o′から出力された信号Ｌ，は、
入力端子1a,1b,1cからの入力信号Ａ〜Ｃに対して、それ
ぞれＬ＝＋＋，＝A+B+Cの関係となる。That is, the signals L, output from the output terminals 1 o and 1 o ′ are
The input signals A to C from the input terminals 1 a , 1 b and 1 c have a relationship of L = ++ and = A + B + C, respectively.
（考案が解決しようとする問題点） しかしながら、上記構成の電流切換形論理回路では、複
数段の差動増幅器のうち、２段目以下の対のFET（即
ち、第４図ではFET13,14及びFET15,16）のドレイン−ソ
ース電圧VDSが対称とならず、並列側のFETのVDSが直列
側のものより大きい。第４図のFET13,14の差動対におい
て、FET13のドレイン電圧は負荷抵抗RL1の電圧降下分を
VDDから減じた値であるが、FET14のドレイン電圧は負荷
抵抗RL2の電圧降下分とFET12のドレイン−ソース電圧と
をVDDから減じた値であり、FET13,14のソースは共通で
あるから並列に接続されたFET13のドレイン−ソース電
圧は直列に接続されたFET14のドレイン−ソース電圧よ
り高い。同様にFET15のドレイン−ソース電圧はFET16の
ドレイン−ソース電圧より高い。この差動対の並列側の
FETのドレイン−ソース電圧が直列側のFETのドレイン−
ソース電圧より高いという傾向は、直列側において低電
位側のFETと対を構成する差動対ほど顕著となる。この
ためFETのドレインコンダクタンスにより各段のFET間の
電流切換能力が異なり、伝達特性が入力の中心電位に対
し対称でなくなり、ハイ又はローのうち、一方のノイズ
マージンが極端に小さくなるという問題点があった。更
に、 第４図でFET13,15と入力の中心電圧が下がるに従い、ド
レイン−ソース電圧VDSは大きくなり、FETのドレイン耐
圧に対する余裕が小さくなるという問題点があった。(Problems to be solved by the invention) However, in the current switching type logic circuit having the above-mentioned configuration, a pair of FETs of the second stage and below (that is, FETs 13, 14 and The drain-source voltage V DS of the FET15, 16) is not symmetrical, and the V DS of the FET on the parallel side is larger than that on the series side. In the differential pair of FETs 13 and 14 in Fig. 4, the drain voltage of FET 13 corresponds to the voltage drop of load resistor RL1.
Although it is the value subtracted from V DD , the drain voltage of FET 14 is the value obtained by subtracting the voltage drop of load resistance RL2 and the drain-source voltage of FET 12 from V DD , and the sources of FETs 13 and 14 are common. The drain-source voltage of the FET 13 connected in parallel is higher than the drain-source voltage of the FET 14 connected in series. Similarly, the drain-source voltage of FET 15 is higher than the drain-source voltage of FET 16. On the parallel side of this differential pair
Drain of FET-Drain of FET with source voltage in series-
The tendency to be higher than the source voltage becomes more remarkable in the differential pair forming a pair with the FET on the low potential side in the series side. For this reason, the current switching ability between the FETs in each stage varies depending on the drain conductance of the FET, and the transfer characteristic is no longer symmetrical with respect to the center potential of the input, and the noise margin of either high or low becomes extremely small. was there. Further, as shown in FIG. 4, as the central voltages of the FETs 13 and 15 and the input are lowered, the drain-source voltage V DS is increased and the margin for the drain withstand voltage of the FET is reduced.
本考案は以上述べた問題点を解決し、ハイとローのノイ
ズマージンが均一で、しかもFETのドレイン耐圧余裕を
大きくすることが可能な電流切換形論理回路を提供する
ことを目的とする。It is an object of the present invention to solve the above-mentioned problems and to provide a current switching type logic circuit in which the high and low noise margins are uniform and the drain withstand voltage margin of the FET can be increased.
（問題点を解決するための手段） 本考案によれば、電流切換形論理回路は、第１の定電圧
電源に接続された第１の電源端子と、前記第１の定電圧
電源より低い電位の第２の定電圧電源に接続された第２
の電源端子と、前記第１の電源端子に共に接続された第
１及び第２の負荷素子と、前記第２の電源端子に接続さ
れた定電流源と、前記第１及び第２の負荷素子と前記定
電流源との間に接続されたスイッチング回路と、前記第
１の負荷素子と前記スイッチング回路との接続点に接続
された第１の出力端子と、前記第２の負荷素子と前記ス
イッチング回路との接続点に接続された第２の出力端子
とを有している。前記スイッチング回路は、１対の電界
効果トランジスタをソース結合した差動増幅器を複数段
接続して構成されている。初段の前記差動増幅器におけ
る一方の側の電界効果トランジスタのドレインは、前記
第１の負荷素子に接続されており、２段目以降の前記差
動増幅器における前記一方の側の電界効果トランジスタ
のドレインは、それぞれ前段の前記差動増幅器における
電界効果トランジスタのソースに接続されており、初段
及び２段目以降の前記差動増幅器における他方の側の電
界効果トランジスタのドレインは、前記第２の負荷素子
に結合されており、しかも各段の前記差動増幅器におけ
る一方の側及び他方の側の電界効果トランジスタのゲー
トにはそれぞれ正相及び逆相の論理信号が入力されるよ
うに構成されている。特に本考案では、２段目以降の前
記差動増幅器のうちの、１対の電界効果トランジスタの
ドレイン−ソース電圧が互いに異なりかつレベルシフト
を要すると選択された段の前記差動増幅器においては、
前記他方の側の電界効果トランジスタのドレインと前記
第２の負荷素子との間にレベルシフタが挿設されてい
る。According to the present invention, a current switching type logic circuit has a first power supply terminal connected to a first constant voltage power supply and a potential lower than that of the first constant voltage power supply. Second connected to the second constant voltage power supply of
Power source terminal, first and second load elements connected together to the first power source terminal, constant current source connected to the second power source terminal, and the first and second load elements Circuit connected between the first load element and the switching circuit, a first output terminal connected to a connection point between the first load element and the switching circuit, the second load element and the switching A second output terminal connected to the connection point with the circuit. The switching circuit is configured by connecting a plurality of stages of differential amplifiers in which a pair of field effect transistors are source-coupled. The drain of the field effect transistor on one side of the differential amplifier at the first stage is connected to the first load element, and the drain of the field effect transistor on the one side of the differential amplifier at the second and subsequent stages. Are respectively connected to the sources of the field effect transistors in the differential amplifiers in the preceding stages, and the drains of the field effect transistors on the other side in the differential amplifiers in the first stage and the second and subsequent stages are connected to the second load element. Further, the positive and negative logic signals are input to the gates of the field effect transistors on one side and the other side of the differential amplifier of each stage. Particularly, in the present invention, among the differential amplifiers in the second and subsequent stages, in the differential amplifier in the stage selected so that the drain-source voltages of the pair of field effect transistors are different from each other and level shift is required,
A level shifter is inserted between the drain of the field effect transistor on the other side and the second load element.
（作用） 本考案によれば、以上のように電流切換形論理回路を構
成したので、技術的手段は次のように作用する。レベル
シフタ（例えばショットキダイオード）は、２段目以降
の差動増幅器のうち、電界効果トランジスタ(FET)間の
ドレイン−ソース電圧(VDS)が異りかつレベルシフトを
要する段に対し、これらのFETのVDSの差を小さくするよ
うにこれらのFETのうちの一方のドレイン側に設けられ
る。例えばレベルシフタは、VDSの大きなFETのドレイン
側にVDSを小さくするように設けられるので、両FETのV
DSの対称性が得られるように働く。従って、前記従来技
術の問題点を解決するのである。(Operation) According to the present invention, since the current switching type logic circuit is configured as described above, the technical means operates as follows. A level shifter (for example, a Schottky diode) is a differential amplifier from the second stage onward, where the drain-source voltage (V DS ) between the field effect transistors (FETs) is different and a level shift is required for these FETs. It is provided on the drain side of one of these FETs so as to reduce the difference in V DS of. For example the level shifter, since it is provided so as to reduce the V DS on the drain side of the large FET of V DS, both FET V
It works so as to obtain the symmetry of DS . Therefore, the problems of the prior art are solved.
（実施例） 第１図は本考案の第１の実施例を示す電流切換形論理回
路の構成図である。同図は第４図と同様に３入力OR/NOR
回路を示し、第４図と同一の参照符号は同一性のある構
成要素を示す。第４図との相違部分は２段目以下の差動
増幅器の並列側のFET13,15のドレイン側にドレイン−ソ
ース電圧を小さくするレベルシフタとしてショットキダ
イオード18,19を設けたことである。即ち、本実施例で
は、第４図のように、FET13,15のドレインを共通の負荷
抵抗RL1に直接接続せず、負荷抵抗RL1とFET11のドレイ
ンの接続点に対してFET13のドレインを負荷抵抗RL1側が
アノードとなるようにショットキダイオード18を介して
接続し、更にFET15のドレインをFET13のドレインに対し
てFET13側がアノードとなるようにショットキダイオー
ド19を介して接続している。これらのレベルシフタを設
けたことによりFET13,15のドレイン−ソース間電圧VDS
はそれぞれ直列側のFET14,16のVDSに近づき、ほぼ対称
性が得られる。(Embodiment) FIG. 1 is a block diagram of a current switching type logic circuit showing a first embodiment of the present invention. This figure has the same 3-input OR / NOR as in FIG.
4 shows a circuit, and the same reference numerals as those in FIG. 4 denote the same components. The difference from FIG. 4 is that Schottky diodes 18 and 19 are provided as level shifters for reducing the drain-source voltage on the drain side of the FETs 13 and 15 on the parallel side of the differential amplifier of the second stage and below. That is, in this embodiment, as shown in FIG. 4, the drains of the FETs 13 and 15 are not directly connected to the common load resistor RL 1 , but the drain of the FET 13 is connected to the connection point between the load resistor RL 1 and the drain of the FET 11. The load resistor RL 1 side is connected via the Schottky diode 18 so that it serves as the anode, and the drain of the FET 15 is further connected to the drain of the FET 13 via the Schottky diode 19 such that the FET 13 side serves as the anode. By providing these level shifters, the drain-source voltage V DS of FETs 13 and 15
Are close to the V DS of FETs 14 and 16 on the series side, respectively, and almost symmetry is obtained.
以下、具体例で説明する。Hereinafter, a specific example will be described.
第１図において、電源端子1d,1sからの供給電圧VDD,VSS
をそれぞれ、VDD＝5.5V，VSS＝OV(GND)とし、FET17の入
力電圧VCSをVCS＝0.2Vとし、FET11〜17のしきい電圧V+
をV+＝-0.2Vとすると共に、入力端子1a、1a′をそれぞれ
2.8V（ローレベル），3.6V（ハイレベル）、入力端子
1b,1b′をそれぞれ2.1V（ローレベル），2.9（ハイレベ
ル）に固定し、入力端子1c,1c′に対する入力電圧をそ
れぞれVC,2-VCとするとき、入力端子1cに供給される入
力電圧に対する出力電圧の伝達特性をグラフにしたもの
を第２図(a)に示す。また、同一条件により第４図の従
来の回路の伝達特性のグラフを第２図(b)に示す。In Fig. 1, the supply voltage V DD , V SS from the power supply terminals 1 d , 1 s
Are respectively set to V DD = 5.5V, V SS = OV (GND), the input voltage V CS of FET 17 is set to V CS = 0.2V, and the threshold voltage V + of FETs 11 to 17 is set to V +
Is set to V + = -0.2V, and input terminals 1 a and 1 a ′ are respectively
2.8V (low level), 3.6V (high level), input terminal
When 1 b and 1 b ′ are fixed at 2.1 V (low level) and 2.9 (high level) respectively, and the input voltage to input terminals 1 c and 1 c ′ is V C and 2-V C , respectively, A graph showing the transfer characteristics of the output voltage with respect to the input voltage supplied to 1 c is shown in Fig. 2 (a). Also, a graph of the transfer characteristic of the conventional circuit of FIG. 4 under the same conditions is shown in FIG. 2 (b).
出力電圧の中心Ｐ点は、従来の回路（第２図(b)）にお
いて、入力の中心電圧1Vに対して-0.5V程度ずれている
のに対し、本実施例の回路では-0.15V程度と小さくなっ
ている。第２図(a),(b)の曲線Ｌについてハイ及びロー
のノイズマージンについて、まとめたものを第１表に示
す。In the conventional circuit (FIG. 2 (b)), the center point P of the output voltage is deviated by about -0.5V with respect to the input center voltage of 1V, whereas in the circuit of this embodiment, it is about -0.15V. Is becoming smaller. Table 1 shows a summary of the high and low noise margins for the curves L in FIGS. 2 (a) and 2 (b).
従来の回路では、上述のずれのためロー側のノイズマー
ジンが極端に小さいのに対し、本実施例の回路では、ハ
イ，ローのノイズマージンが均一化している。 In the conventional circuit, the low-side noise margin is extremely small due to the above-mentioned shift, whereas in the circuit of the present embodiment, the high-low noise margin is uniform.
第３図は本考案の第２の実施例として、２入力AND/NAND
回路を示すものである。第２の実施例の回路は、電源電
圧VDD,VSSをそれぞれ供給する電源端子2d,2sの間に、負
荷抵抗RL1,RL2をドレインに持ちソース結合された１対
のFET21,22から成る１段目の差動増幅器と、FET21,22の
結合点にドレインが接続されるFET23、及びFET22のドレ
インに対してレベルシフタとしてのショットキダイオー
ド26を介してドレインが接続されるFET24のソース結合
から成る第２段目の差動増幅器と、定電流源用のFET25
とを直列に接続して構成される。この構成により、FET2
5のゲートが接続される入力端子2eに電圧VCSを供給し、
FET21,22及びFET23,24の各ゲートが接続される入力端子
2a,2a′、2b,2b′に対してそれぞれＡ，、Ｂ，を入
力したとき、FET21,22の各ドレインに接続され出力端子
2o,2o′にそれぞれＬ＝・，＝A・Bの信号が得られ
る。第２の実施例では、ショットキダイオード26によ
り、FET23とFET24のVDSの差を小さくして、第１の実施
例と同様にFET間のVDSの対称性を得ている。FIG. 3 shows a second input AND / NAND as a second embodiment of the present invention.
It shows a circuit. The circuit according to the second embodiment has a pair of FETs 21 having source-coupled load resistors RL 1 and RL 2 between power supply terminals 2 d and 2 s that supply power supply voltages V DD and V SS , respectively. , 22 of the first stage, a FET 23 of which the drain is connected to the connection point of the FETs 21, 22 and a FET 24 of which the drain is connected to the drain of the FET 22 via a Schottky diode 26 as a level shifter. Second stage differential amplifier consisting of source coupling and FET25 for constant current source
And are connected in series. With this configuration, FET2
Supply the voltage V CS to the input terminal 2 e to which the gate of 5 is connected,
Input terminal to which each gate of FET21,22 and FET23,24 is connected
When A, B are input to 2 a , 2 a ′ and 2 b , 2 b ′, respectively, they are connected to the drains of FETs 21 and 22 and output terminals
Signals of L = ·, = A · B are obtained at 2 o and 2 o ′, respectively. In the second embodiment, the Schottky diode 26 reduces the difference in V DS between the FET 23 and the FET 24 to obtain the V DS symmetry between the FETs as in the first embodiment.
このように、本実施例によれば、差動増幅器を構成する
１対のFETのドレイン−ソース電圧VDSが異る時、レベル
シフタを用い、この電圧を等しく又はその差を小さくで
きるため、伝達特性の入力の中心電圧に対する対称性が
向上し、ハイ又はローのノイズマージンの均一性が向上
する。また、このレベルシフタを設けることにより、V
DSが小さくなるので、FETのドレイン耐圧の余裕が向上
する。更に、FETのVDSが大きいと、特に問題となるFET
が遮断状態の時のリーク電流による出力振幅の減少を抑
制することができる。As described above, according to the present embodiment, when the drain-source voltage V DS of the pair of FETs constituting the differential amplifier is different, the level shifter can be used to equalize this voltage or reduce its difference. The symmetry of the characteristic with respect to the center voltage of the input is improved, and the uniformity of the high or low noise margin is improved. By providing this level shifter, V
Since the DS becomes smaller, the drain withstand voltage margin of the FET is improved. Furthermore, when the V DS of the FET is large, it becomes a problematic FET.
It is possible to suppress a decrease in output amplitude due to a leak current when the circuit is in the cutoff state.
以上の実施例ではOR/NOR回路及びAND/NAND回路について
説明したが、その他の論理回路の場合でも差動増幅器を
構成する１対のFETのVDSが異なる場合には、レベルシフ
タを同様に設けることにより、同様の効果が得られるの
は明らかである。Although the OR / NOR circuit and the AND / NAND circuit have been described in the above embodiments, the level shifter is similarly provided even in the case of other logic circuits when the V DS of the pair of FETs constituting the differential amplifier is different. By doing so, it is clear that the same effect is obtained.
（考案の効果） 以上詳細に説明したように本考案によれば、複数段の差
動増幅器のうち、ドレイン−ソース電圧の異なる段にお
ける１対のFETに対し、一方のドレイン側にレベルシフ
タを設けたので、伝達特性が入力の中心電位に対する対
称性が向上してノイズマージンがハイとローのうち一方
が極端に小さくなるということがなくなると共に、FET
のドレイン耐圧余裕の向上と、遮断時のリーク電流によ
る出力振幅の減少の抑制を図ることができる。(Effect of the Invention) As described in detail above, according to the present invention, a level shifter is provided on one drain side for a pair of FETs in a plurality of stages of differential amplifiers having different drain-source voltages. Therefore, the symmetry of the transfer characteristic with respect to the center potential of the input is improved, and the noise margin does not become extremely small in one of high and low.
It is possible to improve the drain withstand voltage margin and suppress a decrease in output amplitude due to a leak current at the time of interruption.
第１図は本考案の第１の実施例の構成図、第２図(a),
(b)は第１の実施例の動作説明図、第３図は本考案の第
２の実施例の構成図、第４図は従来の３入力OR/NOR回路
の構成図である。 1a〜1c,1a′〜1c,1e,2a,2b、2a′，2b′，2e……入力端
子、 1o,1o′，2o,2o′……出力端子、 1d,1s,2d,2s……電源端子、 11〜17,21〜25……FET、 18,19,26……ショットキダイオード、 RL1,RL2……負荷抵抗。FIG. 1 is a block diagram of the first embodiment of the present invention, FIG. 2 (a),
(b) is an operation explanatory diagram of the first embodiment, FIG. 3 is a configuration diagram of a second embodiment of the present invention, and FIG. 4 is a configuration diagram of a conventional 3-input OR / NOR circuit. 1 a to 1 c , 1 a ′ to 1 c , 1 e , 2 a , 2 b , 2 a ′, 2 b ′, 2 e …… Input terminals, 1 o , 1 o ′, 2 o , 2 o ′ ...... Output terminal, 1 d , 1 s , 2 d , 2 s ...... Power supply terminal, 11 to 17,21 to 25 ...... FET, 18,19,26 ...... Schottky diode, RL 1 , RL 2 ...... Load resistance.
Claims (3)
端子と、前記第１の定電圧電源より低い電位の第２の定
電圧電源に接続された第２の電源端子と、前記第１の電
源端子に共に接続された第１及び第２の負荷素子と、前
記第２の電源端子に接続された定電流源と、前記第１及
び第２の負荷素子と前記定電流源との間に接続されたス
イッチング回路と、前記第１の負荷素子と前記スイッチ
ング回路との接続点に接続された第１の出力端子と、前
記第２の負荷素子と前記スイッチング回路との接続点に
接続された第２の出力端子とを有しており、 前記スイッチング回路は、１対の電界効果トランジスタ
をソース結合した差動増幅器を複数段接続して構成され
ており、 初段の前記差動増幅器における一方の側の電界効果トラ
ンジスタのドレインは、前記第１の負荷素子に接続され
ており、 ２段目以降の前記差動増幅器における前記一方の側の電
界効果トランジスタのドレインは、それぞれ前段の前記
差動増幅器における電界効果トランジスタのソースに接
続されており、 初段及び２段目以降の前記差動増幅器における他方の側
の電界効果トランジスタのドレインは、前記第２の負荷
素子に結合されており、 各段の前記差動増幅器における一方の側及び他方の側の
電界効果トランジスタのゲートにはそれぞれ正相及び逆
相の論理信号が入力されるように構成されており、 ２段目以降の前記差動増幅器のうちの、１対の電界効果
トランジスタのドレイン−ソース電圧が互いに異なりか
つレベルシフトを要すると選択された段の前記差動増幅
器においては、前記他方の側の電界効果トランジスタの
ドレインと前記第２の負荷素子との間にレベルシフタが
挿設されていることを特徴とする電流切換形論理回路。1. A first power supply terminal connected to a first constant voltage power supply, and a second power supply terminal connected to a second constant voltage power supply having a lower potential than the first constant voltage power supply. First and second load elements connected together to the first power supply terminal, a constant current source connected to the second power supply terminal, the first and second load elements and the constant current source A switching circuit connected between the first load element and the switching circuit, a first output terminal connected to a connection point between the first load element and the switching circuit, and a connection point between the second load element and the switching circuit The switching circuit is configured by connecting a plurality of stages of differential amplifiers in which a pair of field effect transistors are source-coupled to each other, and the first stage of the differential circuit. Drain of field effect transistor on one side in amplifier Are connected to the first load element, and the drains of the field effect transistors on the one side in the differential amplifiers in the second and subsequent stages are respectively connected to the sources of the field effect transistors in the differential amplifier in the preceding stage. The drains of the field effect transistors on the other side of the differential amplifiers of the first stage and the second and subsequent stages are connected to the second load element, and the drains of one of the differential amplifiers of each stage are connected. The positive and negative logic signals are input to the gates of the field effect transistors on one side and the other side, respectively. In the differential amplifier in the selected stage where the drain-source voltages of the effect transistors are different from each other and level shift is required, the field effect transistor on the other side is selected. Current switching 換形 logic level shifter is characterized in that it is inserted between the drain and the second load element register.
前記差動増幅器毎に別個に設けられている実用新案登録
請求の範囲第１項に記載の電流切換形論理回路。2. The current switching type logic circuit according to claim 1, wherein the level shifter is separately provided for each of the differential amplifiers in the selected stage.
差動増幅器におけるレベルシフタは、複数のレベルシフ
ト回路を直列接続して構成されており、該レベルシフト
回路の一部が、当該所定の段の前記差動増幅器及び前記
選択された段のうちの他の段の前記差動増幅器で共用す
るように構成されている実用新案登録請求の範囲第１項
に記載の電流切換形論理回路。3. A level shifter in the differential amplifier of a predetermined one of the selected stages is configured by connecting a plurality of level shift circuits in series, and a part of the level shift circuit is connected to the level shift circuit. 2. The current switching logic according to claim 1, wherein the utility amplifier is configured so as to be shared by the differential amplifier of a predetermined stage and the differential amplifier of another stage of the selected stages. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987124789U JPH0625063Y2 (en) | 1987-08-18 | 1987-08-18 | Current switching type logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987124789U JPH0625063Y2 (en) | 1987-08-18 | 1987-08-18 | Current switching type logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6429924U JPS6429924U (en) | 1989-02-22 |
| JPH0625063Y2 true JPH0625063Y2 (en) | 1994-06-29 |
Family
ID=31374822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987124789U Expired - Lifetime JPH0625063Y2 (en) | 1987-08-18 | 1987-08-18 | Current switching type logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0625063Y2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2539908B2 (en) * | 1989-03-01 | 1996-10-02 | 住友電気工業株式会社 | Semiconductor logic circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58114630A (en) * | 1981-12-28 | 1983-07-08 | Fujitsu Ltd | Logical circuit |
| JPH0681039B2 (en) * | 1985-03-11 | 1994-10-12 | 日本電気株式会社 | Field effect transistor logic circuit |
-
1987
- 1987-08-18 JP JP1987124789U patent/JPH0625063Y2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6429924U (en) | 1989-02-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5034629A (en) | Output control circuit for reducing through current in CMOS output buffer | |
| US4412139A (en) | Integrated MOS driver stage with a large output signal ratio | |
| US4253033A (en) | Wide bandwidth CMOS class A amplifier | |
| EP0346898B1 (en) | Power supply switching circuit | |
| US5059829A (en) | Logic level shifting circuit with minimal delay | |
| US4342928A (en) | Circuit and method for voltage level conversion | |
| US4883985A (en) | Mesfet latch circuit | |
| JPH07170163A (en) | Converter circuit | |
| JP2534346B2 (en) | High-speed logic circuit | |
| KR100332847B1 (en) | Integrated logic circuit with single-ended input logic gate | |
| JPH0625063Y2 (en) | Current switching type logic circuit | |
| US4924116A (en) | Feedback source coupled FET logic | |
| GB2052201A (en) | Differential amplifier suitable for metal oxide semiconductor integrated circuits | |
| US4954730A (en) | Complementary FET circuit having merged enhancement/depletion FET output | |
| EP0207429A2 (en) | Input circuit for FET logic | |
| US5087836A (en) | Electronic circuit including a parallel combination of an E-FET and a D-FET | |
| JPH0652867B2 (en) | FET logic circuit | |
| JP2655912B2 (en) | Semiconductor integrated circuit | |
| JPH04306915A (en) | Level conversion circuit | |
| JPS6028415B2 (en) | inverter circuit | |
| JPH0774556A (en) | Differential cmos logic circuit | |
| JPS62217721A (en) | Field effect transistor logic circuit | |
| JPH02292910A (en) | Master slave type flip flop circuit | |
| JPS5854734A (en) | Digital logical circuit | |
| JPS6374215A (en) | Logic circuit |