JP2874816B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2874816B2 JP2874816B2 JP4165059A JP16505992A JP2874816B2 JP 2874816 B2 JP2874816 B2 JP 2874816B2 JP 4165059 A JP4165059 A JP 4165059A JP 16505992 A JP16505992 A JP 16505992A JP 2874816 B2 JP2874816 B2 JP 2874816B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、より詳細には導電層と導電層との間に層間絶縁膜
として窒化膜が形成されている半導体装置の製造方法に
関する。
関し、より詳細には導電層と導電層との間に層間絶縁膜
として窒化膜が形成されている半導体装置の製造方法に
関する。
【０００２】
【従来の技術】従来、導電層と導電層との間に窒化膜が
形成されている半導体装置、例えば、不揮発性ＲＡＭセ
ル（Ａ）と、周辺回路で用いられるトランジスタ、例え
ば、中耐圧トランジスタ（Ｂ）及び５Ｖ系トランジスタ
（Ｃ）を形成する方法としては、次のような方法が用い
られている。
形成されている半導体装置、例えば、不揮発性ＲＡＭセ
ル（Ａ）と、周辺回路で用いられるトランジスタ、例え
ば、中耐圧トランジスタ（Ｂ）及び５Ｖ系トランジスタ
（Ｃ）を形成する方法としては、次のような方法が用い
られている。
【０００３】図５（ａ）に示したように、ＰＭＯＳ型の
中耐圧トランジスタ及び５Ｖ系トランジスタが形成され
る部分にＮ- ウェルを形成し、次に、シリコン基板１上
に素子分離領域２を形成することにより、不揮発性ＲＡ
Ｍ、中耐圧トランジスタ及び５Ｖ系トランジスタを形成
するための活性領域をそれぞれ確保する。そして、シリ
コン基板１上にフォトリソグラフィ工程によりレジスト
３ａを塗布して、不揮発性ＲＡＭメモリセルの不純物拡
散層４となる部分にイオン注入を行う。
中耐圧トランジスタ及び５Ｖ系トランジスタが形成され
る部分にＮ- ウェルを形成し、次に、シリコン基板１上
に素子分離領域２を形成することにより、不揮発性ＲＡ
Ｍ、中耐圧トランジスタ及び５Ｖ系トランジスタを形成
するための活性領域をそれぞれ確保する。そして、シリ
コン基板１上にフォトリソグラフィ工程によりレジスト
３ａを塗布して、不揮発性ＲＡＭメモリセルの不純物拡
散層４となる部分にイオン注入を行う。
【０００４】次いで、図５（ｂ）に示したように、不揮
発性ＲＡＭメモリセルの不純物拡散層４を形成するため
に、約９００℃で２０分程度アニール処理を行い、シリ
コン基板１全面にゲート酸化膜であるＳｉＯ2 膜５を形
成する。そして、不純物拡散層４上のＳｉＯ2 膜５の一
部を、フォトリソグラフィ工程によりレジスト３ｂを塗
布してエッチング除去する。
発性ＲＡＭメモリセルの不純物拡散層４を形成するため
に、約９００℃で２０分程度アニール処理を行い、シリ
コン基板１全面にゲート酸化膜であるＳｉＯ2 膜５を形
成する。そして、不純物拡散層４上のＳｉＯ2 膜５の一
部を、フォトリソグラフィ工程によりレジスト３ｂを塗
布してエッチング除去する。
【０００５】そして、図５（ｃ）に示したように、レジ
スト３ｂを剥離したのち、ＳｉＯ2膜５のエッチング除
去された部分にトンネル酸化膜であるＳｉＯ2 膜５ａを
再び形成する。そして、これらＳｉＯ2 膜５、５ａ上に
第１のポリシリコンを堆積し、Ｎ+ 型不純物であるリン
をドーピングしたのち、レジスト３ｃを用いたフォトリ
ソグラフィ工程により第１のポリシリコンを所望のパタ
ーンにエッチングして、ゲート電極６ａ〜６ｅを形成す
る。
スト３ｂを剥離したのち、ＳｉＯ2膜５のエッチング除
去された部分にトンネル酸化膜であるＳｉＯ2 膜５ａを
再び形成する。そして、これらＳｉＯ2 膜５、５ａ上に
第１のポリシリコンを堆積し、Ｎ+ 型不純物であるリン
をドーピングしたのち、レジスト３ｃを用いたフォトリ
ソグラフィ工程により第１のポリシリコンを所望のパタ
ーンにエッチングして、ゲート電極６ａ〜６ｅを形成す
る。
【０００６】レジスト３ｃを剥離したのち、図６（ｄ）
に示したように、レジスト３ｄを用いたフォトリソグラ
フィ工程によって、中耐圧トランジスタのＮ- ウェル及
び５Ｖ系トランジスタをマスクし、不揮発性ＲＡＭセル
においてはゲート電極６ａ〜６ｃをマスクとして、例え
ば、シリコン基板１にリンを６０ｋｅＶ、１×１０13／
ｃｍ2 の濃度で注入し、不純物拡散層４をそれぞれ形成
する。
に示したように、レジスト３ｄを用いたフォトリソグラ
フィ工程によって、中耐圧トランジスタのＮ- ウェル及
び５Ｖ系トランジスタをマスクし、不揮発性ＲＡＭセル
においてはゲート電極６ａ〜６ｃをマスクとして、例え
ば、シリコン基板１にリンを６０ｋｅＶ、１×１０13／
ｃｍ2 の濃度で注入し、不純物拡散層４をそれぞれ形成
する。
【０００７】再びレジスト３ｄを剥離した後、図６
（ｅ）に示したように、ゲート電極６ａ〜６ｅを構成す
るポリシリコンを酸化して、各ゲート電極６ａ〜６ｅ上
にＳｉＯ 2 膜７を形成し、さらに、ＳｉＯ2 膜７上にＳ
ｉＮ膜８を堆積する。次いで、レジスト３ｅと用いたフ
ォトリソグラフィ工程により、不揮発性ＲＡＭが形成さ
れる領域のみをマスクして、中耐圧トランジスタ及び５
Ｖ系トランジスタが形成される領域のみのＳｉＮ膜８を
エッチング除去した後、レジスト３ｅを剥離する。
（ｅ）に示したように、ゲート電極６ａ〜６ｅを構成す
るポリシリコンを酸化して、各ゲート電極６ａ〜６ｅ上
にＳｉＯ 2 膜７を形成し、さらに、ＳｉＯ2 膜７上にＳ
ｉＮ膜８を堆積する。次いで、レジスト３ｅと用いたフ
ォトリソグラフィ工程により、不揮発性ＲＡＭが形成さ
れる領域のみをマスクして、中耐圧トランジスタ及び５
Ｖ系トランジスタが形成される領域のみのＳｉＮ膜８を
エッチング除去した後、レジスト３ｅを剥離する。
【０００８】そして、図６（ｆ）に示したように、これ
らゲート電極６ａ〜６ｅ、ＳｉＯ2膜７、ＳｉＮ膜８等
が形成されたシリコン基板１全面にＳｉＯ2 膜を堆積
し、ドライエッチングおよびＨＦ洗浄によりゲート電極
６ａ〜６ｅにそれぞれサイドウォール９を形成し、さら
にゲート電極６ａ〜６ｅ上に熱酸化によりＳｉＯ2 膜
（図示せず）を形成する。次いで、レジスト３ｆを用い
たフォトリソグラフィ工程により、不揮発性ＲＡＭセル
のゲート電極６ｂとゲート電極６ｃとの間の不純物拡散
層４上にシリコン基板１に至るコンタクトホール１０を
形成する。
らゲート電極６ａ〜６ｅ、ＳｉＯ2膜７、ＳｉＮ膜８等
が形成されたシリコン基板１全面にＳｉＯ2 膜を堆積
し、ドライエッチングおよびＨＦ洗浄によりゲート電極
６ａ〜６ｅにそれぞれサイドウォール９を形成し、さら
にゲート電極６ａ〜６ｅ上に熱酸化によりＳｉＯ2 膜
（図示せず）を形成する。次いで、レジスト３ｆを用い
たフォトリソグラフィ工程により、不揮発性ＲＡＭセル
のゲート電極６ｂとゲート電極６ｃとの間の不純物拡散
層４上にシリコン基板１に至るコンタクトホール１０を
形成する。
【０００９】そしてさらに、図７（ｇ）に示したよう
に、シリコン基板１上全面に第２のポリシリコンを堆積
した後、Ｎ+ 型不純物であるリンをドーピングしたの
ち、レジスト３ｇを用いたフォトリソグラフィ工程によ
り、第２のポリシリコンを所望のパターンにエッチング
して、キャパシタの下部電極１１を形成する。次いで、
図７（ｈ）に示したように、レジスト３ｈを用いたフォ
トリソグラフィ工程により５Ｖ系トランジスタのＮ- ウ
ェル内にボロンイオンを注入する。
に、シリコン基板１上全面に第２のポリシリコンを堆積
した後、Ｎ+ 型不純物であるリンをドーピングしたの
ち、レジスト３ｇを用いたフォトリソグラフィ工程によ
り、第２のポリシリコンを所望のパターンにエッチング
して、キャパシタの下部電極１１を形成する。次いで、
図７（ｈ）に示したように、レジスト３ｈを用いたフォ
トリソグラフィ工程により５Ｖ系トランジスタのＮ- ウ
ェル内にボロンイオンを注入する。
【００１０】さらに、図７（ｉ）に示したように、さら
に、レジスト３ｉを用いたフォトリソグラフィ工程によ
り５Ｖ系トランジスタの他の領域にもボロンイオンを注
入する。そして、レジスト３ｉを剥離したのち、図８
（ｊ）に示したように、キャパシタの下部電極１１であ
る第２のポリシリコンを酸化することにより、下部電極
１１上にキャパシタ絶縁膜としてＳｉＯ2 膜１２を形成
し、さらに、シリコン基板１全面にＳｉＮ膜１３を堆積
させる。次いで、レジスト３ｊを用いたフォトリソグラ
フィ工程により、不揮発性ＲＡＭセル上以外のＳｉＮ膜
１３をエッチング除去する。
に、レジスト３ｉを用いたフォトリソグラフィ工程によ
り５Ｖ系トランジスタの他の領域にもボロンイオンを注
入する。そして、レジスト３ｉを剥離したのち、図８
（ｊ）に示したように、キャパシタの下部電極１１であ
る第２のポリシリコンを酸化することにより、下部電極
１１上にキャパシタ絶縁膜としてＳｉＯ2 膜１２を形成
し、さらに、シリコン基板１全面にＳｉＮ膜１３を堆積
させる。次いで、レジスト３ｊを用いたフォトリソグラ
フィ工程により、不揮発性ＲＡＭセル上以外のＳｉＮ膜
１３をエッチング除去する。
【００１１】そしてさらに、図８（ｋ）に示したよう
に、フォトリソグラフィ工程により５Ｖ系トランジスタ
上のＳｉＯ2 膜５をエッチング除去して、さらにゲート
酸化膜としてＳｉＯ2 膜１６を形成する。次いで、図８
（ｌ）に示したように、シリコン基板１上全面に、第３
のポリシリコン１４を堆積した後、Ｎ+ 型不純物である
リンをドーピングしたのち、ＷＳｉ１５を積層し、所望
の形状にパターニングして、キャパシタの上部電極及び
５Ｖ系トランジスタのゲート電極６ｆ、６ｇをそれぞれ
形成する。
に、フォトリソグラフィ工程により５Ｖ系トランジスタ
上のＳｉＯ2 膜５をエッチング除去して、さらにゲート
酸化膜としてＳｉＯ2 膜１６を形成する。次いで、図８
（ｌ）に示したように、シリコン基板１上全面に、第３
のポリシリコン１４を堆積した後、Ｎ+ 型不純物である
リンをドーピングしたのち、ＷＳｉ１５を積層し、所望
の形状にパターニングして、キャパシタの上部電極及び
５Ｖ系トランジスタのゲート電極６ｆ、６ｇをそれぞれ
形成する。
【００１２】
【発明が解決しようとする課題】上記の半導体装置の製
造方法においては、シリコン基板１上にゲート電極６ａ
〜６ｅを形成したのち、層間絶縁膜としてＳｉＯ2 膜７
及びＳｉＮ膜８を積層させる。そして、第２の導電層で
あるキャパシタ下部電極１１を形成する領域以外のＳｉ
Ｎ膜８を、レジスト３を用いたフォトリソグラフィ工程
によってエッチング除去したのち、ポリシリコンを積層
して、所望のパターンにエッチングすることによりキャ
パシタ下部電極１１を形成している。
造方法においては、シリコン基板１上にゲート電極６ａ
〜６ｅを形成したのち、層間絶縁膜としてＳｉＯ2 膜７
及びＳｉＮ膜８を積層させる。そして、第２の導電層で
あるキャパシタ下部電極１１を形成する領域以外のＳｉ
Ｎ膜８を、レジスト３を用いたフォトリソグラフィ工程
によってエッチング除去したのち、ポリシリコンを積層
して、所望のパターンにエッチングすることによりキャ
パシタ下部電極１１を形成している。
【００１３】しかし、これらの工程において用いたレジ
スト３は、そのつど硫酸ボイルで除去しなければなら
ず、シリコン基板１上にＳｉＮ膜が形成されている場合
には、そのＳｉＮ膜は硫酸ボイルで膜減りすることとな
るので、ＳｉＮ膜形成後は、それらの工程をできる限り
少なくしなくてはならないという課題があった。本発明
はこのような課題に鑑みなされたものであり、層間絶縁
膜として形成した窒化膜の膜減りを抑制することができ
る半導体装置の製造方法を提供することを目的としてい
る。
スト３は、そのつど硫酸ボイルで除去しなければなら
ず、シリコン基板１上にＳｉＮ膜が形成されている場合
には、そのＳｉＮ膜は硫酸ボイルで膜減りすることとな
るので、ＳｉＮ膜形成後は、それらの工程をできる限り
少なくしなくてはならないという課題があった。本発明
はこのような課題に鑑みなされたものであり、層間絶縁
膜として形成した窒化膜の膜減りを抑制することができ
る半導体装置の製造方法を提供することを目的としてい
る。
【００１４】
【課題を解決するための手段】上記記載の課題を解決す
るために本発明によれば、キャパシタを有する不揮発性
ＲＡＭセル領域とＭＯＳトランジスタを有する周辺回路
領域とを備えた半導体装置の製造方法において、半導体
基板上に絶縁膜を介して形成された第１の導電層をパタ
ーニングすることにより、前記不揮発性ＲＡＭのゲート
電極及び前記ＭＯＳトランジスタのゲート電極を同時に
形成する工程と、全面に窒化膜及び第２の導電層を順次
積層する工程と、該第２の導電層をパターニングし、前
記不揮発性ＲＡＭのキャパシタ下部電極のパターニング
と同時に該パターニングされた前記第２の導電層をマス
クに前記窒化膜をエッチング除去する工程とを含む半導
体装置の製造方法が提供される。
るために本発明によれば、キャパシタを有する不揮発性
ＲＡＭセル領域とＭＯＳトランジスタを有する周辺回路
領域とを備えた半導体装置の製造方法において、半導体
基板上に絶縁膜を介して形成された第１の導電層をパタ
ーニングすることにより、前記不揮発性ＲＡＭのゲート
電極及び前記ＭＯＳトランジスタのゲート電極を同時に
形成する工程と、全面に窒化膜及び第２の導電層を順次
積層する工程と、該第２の導電層をパターニングし、前
記不揮発性ＲＡＭのキャパシタ下部電極のパターニング
と同時に該パターニングされた前記第２の導電層をマス
クに前記窒化膜をエッチング除去する工程とを含む半導
体装置の製造方法が提供される。
【００１５】本発明における半導体装置の製造方法にお
いては、第１の導電層により電極が形成された半導体基
板を用いる。半導体基板としては、通常、基板として用
いられるものを使用することができるが、シリコン基板
が好ましい。また、第一の導電層としては、通常、導電
層として用いられるポリシリコン又はＷ、Ｔｉ等のシリ
サイド、あるいはポリサイド等を用いることができる。
ポリシリコンを用いる場合には、公知の方法、例えば、
ＣＶＤ法等により、通常、電極として用いられる膜厚で
積層することが好ましい。また、このポリシリコンを所
望の形状にパターニングする方法は、公知のエッチング
法により行うことができる。
いては、第１の導電層により電極が形成された半導体基
板を用いる。半導体基板としては、通常、基板として用
いられるものを使用することができるが、シリコン基板
が好ましい。また、第一の導電層としては、通常、導電
層として用いられるポリシリコン又はＷ、Ｔｉ等のシリ
サイド、あるいはポリサイド等を用いることができる。
ポリシリコンを用いる場合には、公知の方法、例えば、
ＣＶＤ法等により、通常、電極として用いられる膜厚で
積層することが好ましい。また、このポリシリコンを所
望の形状にパターニングする方法は、公知のエッチング
法により行うことができる。
【００１６】また、本発明において形成する層間絶縁膜
としては、少なくともＳｉＮ膜が形成されおり、ＳｉＯ
2 ／ＳｉＮ膜等の積層構造でもよい。この際、ＳｉＮ膜
は公知の方法、例えば、ＣＶＤ法等により、通常、絶縁
膜として用いられる膜厚で積層することが好ましい。さ
らに、層間絶縁膜である窒化膜上に積層される第２の導
電層としては、特に限定されるものではなく、通常、導
電層として用いられるポリシリコン又はＷ、Ｔｉ等のシ
リサイド、あるいはポリサイド等を用いることができ
る。そして、この第２の導電層を所望の形状にパターニ
ングする際、窒化膜も同時にエッチングされる。その方
法としては、公知のエッチング法により行うことができ
る。
としては、少なくともＳｉＮ膜が形成されおり、ＳｉＯ
2 ／ＳｉＮ膜等の積層構造でもよい。この際、ＳｉＮ膜
は公知の方法、例えば、ＣＶＤ法等により、通常、絶縁
膜として用いられる膜厚で積層することが好ましい。さ
らに、層間絶縁膜である窒化膜上に積層される第２の導
電層としては、特に限定されるものではなく、通常、導
電層として用いられるポリシリコン又はＷ、Ｔｉ等のシ
リサイド、あるいはポリサイド等を用いることができ
る。そして、この第２の導電層を所望の形状にパターニ
ングする際、窒化膜も同時にエッチングされる。その方
法としては、公知のエッチング法により行うことができ
る。
【００１７】
【作用】上記した方法によれば、半導体基板上に絶縁膜
を介して形成された第１の導電層をパターニングするこ
とにより、前記不揮発性ＲＡＭのゲート電極及び前記Ｍ
ＯＳトランジスタのゲート電極を同時に形成する工程
と、全面に窒化膜及び第２の導電層を順次積層する工程
と、該第２の導電層をパターニングし、前記不揮発性Ｒ
ＡＭのキャパシタ下部電極のパターニングと同時に該パ
ターニングされた前記第２の導電層をマスクに前記窒化
膜をエッチング除去する工程とを含むので、第１の導電
層のパターニング、層間絶縁膜である窒化膜のパターニ
ング及び第２の導電層のパターニングをそれぞれ行う必
要がなく、不要部分の窒化膜の除去は第２の導電層のパ
ターニングと同時に行われ、パターニングの際に用いる
レジスト除去のための、硫酸ボイルやＨＦクリーン工程
の回数が１回減少する。
を介して形成された第１の導電層をパターニングするこ
とにより、前記不揮発性ＲＡＭのゲート電極及び前記Ｍ
ＯＳトランジスタのゲート電極を同時に形成する工程
と、全面に窒化膜及び第２の導電層を順次積層する工程
と、該第２の導電層をパターニングし、前記不揮発性Ｒ
ＡＭのキャパシタ下部電極のパターニングと同時に該パ
ターニングされた前記第２の導電層をマスクに前記窒化
膜をエッチング除去する工程とを含むので、第１の導電
層のパターニング、層間絶縁膜である窒化膜のパターニ
ング及び第２の導電層のパターニングをそれぞれ行う必
要がなく、不要部分の窒化膜の除去は第２の導電層のパ
ターニングと同時に行われ、パターニングの際に用いる
レジスト除去のための、硫酸ボイルやＨＦクリーン工程
の回数が１回減少する。
【００１８】
【実施例】従来の不揮発性ＲＡＭセル、中耐圧トランジ
スタ及び５Ｖ系トランジスタが形成された半導体装置の
製造方法を図面に基づいて説明する。図１（ａ）に示し
たように、ＰＭＯＳ型の中耐圧トランジスタ及び５Ｖ系
トランジスタが形成される部分にＮ- ウェルを形成し、
次に、シリコン基板１上に素子分離領域２を形成するこ
とにより、キャパシタを有する不揮発性ＲＡＭ（Ａ）、
中耐圧トランジスタ（Ｂ）及び５Ｖ系トランジスタ
（Ｃ）を形成するための活性領域をそれぞれ確保する。
そして、シリコン基板１上にフォトリソグラフィ工程に
よりレジスト３ａを塗布して、不揮発性ＲＡＭメモリセ
ルの不純物拡散層４となる部分に、例えば、Ｐ及びＡｓ
をイオン注入する。
スタ及び５Ｖ系トランジスタが形成された半導体装置の
製造方法を図面に基づいて説明する。図１（ａ）に示し
たように、ＰＭＯＳ型の中耐圧トランジスタ及び５Ｖ系
トランジスタが形成される部分にＮ- ウェルを形成し、
次に、シリコン基板１上に素子分離領域２を形成するこ
とにより、キャパシタを有する不揮発性ＲＡＭ（Ａ）、
中耐圧トランジスタ（Ｂ）及び５Ｖ系トランジスタ
（Ｃ）を形成するための活性領域をそれぞれ確保する。
そして、シリコン基板１上にフォトリソグラフィ工程に
よりレジスト３ａを塗布して、不揮発性ＲＡＭメモリセ
ルの不純物拡散層４となる部分に、例えば、Ｐ及びＡｓ
をイオン注入する。
【００１９】次いで、図１（ｂ）に示したように、キャ
パシタを有する不揮発性ＲＡＭメモリセルの不純物拡散
層４を形成するために、窒素ガス雰囲気下、約９００℃
で４００〜５００分程度アニール処理を行う。次に、シ
リコン基板１全面にゲート酸化膜であるＳｉＯ2 膜５を
約３００〜４００Å形成する。そして、不純物拡散層４
上のＳｉＯ2 膜５の一部を、フォトリソグラフィ工程に
よりレジスト３ｂを用いてエッチング除去する。
パシタを有する不揮発性ＲＡＭメモリセルの不純物拡散
層４を形成するために、窒素ガス雰囲気下、約９００℃
で４００〜５００分程度アニール処理を行う。次に、シ
リコン基板１全面にゲート酸化膜であるＳｉＯ2 膜５を
約３００〜４００Å形成する。そして、不純物拡散層４
上のＳｉＯ2 膜５の一部を、フォトリソグラフィ工程に
よりレジスト３ｂを用いてエッチング除去する。
【００２０】そして、レジスト３ｂを剥離したのち、図
１（ｃ）に示したように、ＳｉＯ2膜５のエッチング除
去された部分にトンネル酸化膜であるＳｉＯ2 膜５ａを
再び形成する。そして、これらＳｉＯ2 膜５、５ａ上に
第１のポリシリコンを３０００Å程度の厚さで堆積し、
Ｎ+ 型不純物であるリンをドーピングしたのち、フォト
リソグラフィ工程によりレジスト３ｃを用いて、第１の
ポリシリコンを所望のパターンにエッチングして、ゲー
ト電極６ａ〜６ｅを形成する。
１（ｃ）に示したように、ＳｉＯ2膜５のエッチング除
去された部分にトンネル酸化膜であるＳｉＯ2 膜５ａを
再び形成する。そして、これらＳｉＯ2 膜５、５ａ上に
第１のポリシリコンを３０００Å程度の厚さで堆積し、
Ｎ+ 型不純物であるリンをドーピングしたのち、フォト
リソグラフィ工程によりレジスト３ｃを用いて、第１の
ポリシリコンを所望のパターンにエッチングして、ゲー
ト電極６ａ〜６ｅを形成する。
【００２１】レジスト３ｃを剥離したのち、図２（ｄ）
に示したように、フォトリソグラフィ工程によって、中
耐圧トランジスタのＮ- ウェル及び５Ｖ系トランジスタ
をマスクし、不揮発性ＲＡＭセルにおいてはゲート電極
６ａ、６ｂ、６ｃをマスクとして、例えば、シリコン基
板１にリンを６０ｋｅＶ、１×１０13ｉｏｎｓ／ｃｍ 2
の濃度で注入し、不純物拡散層４をそれぞれ形成する。
に示したように、フォトリソグラフィ工程によって、中
耐圧トランジスタのＮ- ウェル及び５Ｖ系トランジスタ
をマスクし、不揮発性ＲＡＭセルにおいてはゲート電極
６ａ、６ｂ、６ｃをマスクとして、例えば、シリコン基
板１にリンを６０ｋｅＶ、１×１０13ｉｏｎｓ／ｃｍ 2
の濃度で注入し、不純物拡散層４をそれぞれ形成する。
【００２２】再びレジスト３ｄを剥離した後、図２
（ｅ）に示したように、ゲート電極６ａ〜６ｅを形成し
ているポリシリコンを酸化して、各ゲート電極６ａ〜６
ｅ上に、膜厚１００Å程度のＳｉＯ2 膜７を形成し、さ
らに、ＳｉＯ2 膜７上に、膜厚２００Å程度のＳｉＮ膜
８を堆積する。次いで、図２（ｆ）に示したように、こ
れらゲート電極６ａ〜６ｅ、ＳｉＯ2膜７、ＳｉＮ膜８
等が形成されたシリコン基板１全面に膜厚３００Å程度
のＳｉＯ2 膜を堆積し、ドライエッチングおよびＨＦ洗
浄によりゲート電極６ａ〜６ｅにそれぞれサイドウォー
ル９を形成する。さらに、熱酸化によりゲート電極６ａ
〜６ｅのＳｉＮ上に１０〜３０Å程度のＳｉＯ2 膜（図
示せず）を堆積させる。次いで、フォトリソグラフィ工
程により、不揮発性ＲＡＭセルのゲート電極６ｂとゲー
ト電極６ｃとの間の不純物拡散層４上にシリコン基板１
に至るコンタクトホール１０を形成する。
（ｅ）に示したように、ゲート電極６ａ〜６ｅを形成し
ているポリシリコンを酸化して、各ゲート電極６ａ〜６
ｅ上に、膜厚１００Å程度のＳｉＯ2 膜７を形成し、さ
らに、ＳｉＯ2 膜７上に、膜厚２００Å程度のＳｉＮ膜
８を堆積する。次いで、図２（ｆ）に示したように、こ
れらゲート電極６ａ〜６ｅ、ＳｉＯ2膜７、ＳｉＮ膜８
等が形成されたシリコン基板１全面に膜厚３００Å程度
のＳｉＯ2 膜を堆積し、ドライエッチングおよびＨＦ洗
浄によりゲート電極６ａ〜６ｅにそれぞれサイドウォー
ル９を形成する。さらに、熱酸化によりゲート電極６ａ
〜６ｅのＳｉＮ上に１０〜３０Å程度のＳｉＯ2 膜（図
示せず）を堆積させる。次いで、フォトリソグラフィ工
程により、不揮発性ＲＡＭセルのゲート電極６ｂとゲー
ト電極６ｃとの間の不純物拡散層４上にシリコン基板１
に至るコンタクトホール１０を形成する。
【００２３】そしてさらに、図３（ｇ）に示したよう
に、シリコン基板１上全面に膜厚２５００Å程度の第２
のポリシリコンを堆積した後、Ｎ+ 型不純物であるリン
をドーピングしたのち、フォトリソグラフィ工程により
レジスト３ｆを用いて、第２のポリシリコンを所望のパ
ターンにエッチングして、キャパシタ下部電極１１を形
成する。また、第２のポリシリコンのパターニングと同
時にレジスト３ｆにマスクされた部分以外に積層された
ＳｉＮ膜８をエッチング除去する。
に、シリコン基板１上全面に膜厚２５００Å程度の第２
のポリシリコンを堆積した後、Ｎ+ 型不純物であるリン
をドーピングしたのち、フォトリソグラフィ工程により
レジスト３ｆを用いて、第２のポリシリコンを所望のパ
ターンにエッチングして、キャパシタ下部電極１１を形
成する。また、第２のポリシリコンのパターニングと同
時にレジスト３ｆにマスクされた部分以外に積層された
ＳｉＮ膜８をエッチング除去する。
【００２４】次いで、図３（ｈ）に示したように、フォ
トリソグラフィ工程によりレジスト３ｇを用いて、５Ｖ
系トランジスタのＮ- ウェル内にボロンイオンを、３５
ｋｅＶ、１×１０12ｉｏｎｓ／ｃｍ2 程度注入する。さ
らに、図３（ｉ）に示したように、さらに、フォトリソ
グラフィ工程によりレジスト３ｈを用いて、５Ｖ系トラ
ンジスタの他の領域にもボロンイオンを同様に注入す
る。
トリソグラフィ工程によりレジスト３ｇを用いて、５Ｖ
系トランジスタのＮ- ウェル内にボロンイオンを、３５
ｋｅＶ、１×１０12ｉｏｎｓ／ｃｍ2 程度注入する。さ
らに、図３（ｉ）に示したように、さらに、フォトリソ
グラフィ工程によりレジスト３ｈを用いて、５Ｖ系トラ
ンジスタの他の領域にもボロンイオンを同様に注入す
る。
【００２５】そして、レジスト３ｈを剥離したのち、図
４（ｊ）に示したように、キャパシタ下部電極１１を構
成する第２のポリシリコンを酸化することにより、キャ
パシタ下部電極１１上にキャパシタ絶縁膜として膜厚１
００Å程度のＳｉＯ2 膜１２を形成し、さらに、ＳｉＯ
2 膜１２上に膜厚１４０Å程度のＳｉＮ膜１３を堆積さ
せる。次いで、フォトリソグラフィ工程によりレジスト
３ｉを用いて、不揮発性ＲＡＭセル上以外のＳｉＮ膜１
３をエッチング除去する。
４（ｊ）に示したように、キャパシタ下部電極１１を構
成する第２のポリシリコンを酸化することにより、キャ
パシタ下部電極１１上にキャパシタ絶縁膜として膜厚１
００Å程度のＳｉＯ2 膜１２を形成し、さらに、ＳｉＯ
2 膜１２上に膜厚１４０Å程度のＳｉＮ膜１３を堆積さ
せる。次いで、フォトリソグラフィ工程によりレジスト
３ｉを用いて、不揮発性ＲＡＭセル上以外のＳｉＮ膜１
３をエッチング除去する。
【００２６】そしてさらに、図８（ｋ）に示したよう
に、フォトリソグラフィ工程により５Ｖ系トランジスタ
上のＳｉＯ2 膜５をエッチング除去して、さらにゲート
酸化膜として膜厚１７０Å程度のＳｉＯ2 膜１６を形成
する。次いで、図８（ｌ）に示したように、シリコン基
板１上全面に、第３のポリシリコン１４を１５００Å程
度堆積した後、Ｎ+ 型不純物であるリンを注入し、ＷＳ
ｉ１５を２５００Å程度積層し、所望の形状にパターニ
ングしてキャパシタ上部電極及び５Ｖ系トランジスタの
ゲート電極６ｆ、６ｇをそれぞれ形成する。
に、フォトリソグラフィ工程により５Ｖ系トランジスタ
上のＳｉＯ2 膜５をエッチング除去して、さらにゲート
酸化膜として膜厚１７０Å程度のＳｉＯ2 膜１６を形成
する。次いで、図８（ｌ）に示したように、シリコン基
板１上全面に、第３のポリシリコン１４を１５００Å程
度堆積した後、Ｎ+ 型不純物であるリンを注入し、ＷＳ
ｉ１５を２５００Å程度積層し、所望の形状にパターニ
ングしてキャパシタ上部電極及び５Ｖ系トランジスタの
ゲート電極６ｆ、６ｇをそれぞれ形成する。
【００２７】このような半導体装置の製造方法において
は、シリコン基板１上に形成されたゲート電極６ａ〜６
ｅ上にＳｉＮ膜８を形成したのち、さらにポリシリコン
を積層し、キャパシタ下部電極１１をパターニングす
る。そして、その際に、同時にＳｉＮ膜８をエッチング
して、不揮発性ＲＡＭに形成されたゲート電極６ａ、６
ｂ上のみに、層間絶縁膜としてＳｉＮ膜８を形成する。
従って、マスクとしてレジストを用いてＳｉＮ膜８を所
望の形状にパターニングする工程が１回分、減少するこ
ととなり、レジスト除去のために行う硫酸ボイル工程を
１回減少させることができ、硫酸ボイルやＨＦクリーン
工程によるＳｉＮ膜８の膜減りを抑制することができ
る。
は、シリコン基板１上に形成されたゲート電極６ａ〜６
ｅ上にＳｉＮ膜８を形成したのち、さらにポリシリコン
を積層し、キャパシタ下部電極１１をパターニングす
る。そして、その際に、同時にＳｉＮ膜８をエッチング
して、不揮発性ＲＡＭに形成されたゲート電極６ａ、６
ｂ上のみに、層間絶縁膜としてＳｉＮ膜８を形成する。
従って、マスクとしてレジストを用いてＳｉＮ膜８を所
望の形状にパターニングする工程が１回分、減少するこ
ととなり、レジスト除去のために行う硫酸ボイル工程を
１回減少させることができ、硫酸ボイルやＨＦクリーン
工程によるＳｉＮ膜８の膜減りを抑制することができ
る。
【００２８】
【発明の効果】本発明によれば、半導体基板上に絶縁膜
を介して形成された第１の導電層をパターニングするこ
とにより、前記不揮発性ＲＡＭのゲート電極及び前記Ｍ
ＯＳトランジスタのゲート電極を同時に形成する工程
と、全面に窒化膜及び第２の導電層を順次積層する工程
と、該第２の導電層をパターニングし、前記不揮発性Ｒ
ＡＭのキャパシタ下部電極のパターニングと同時に該パ
ターニングされた前記第２の導電層をマスクに前記窒化
膜をエッチング除去する工程とを含むので、第１の導電
層のパターニング、層間絶縁膜である窒化膜のパターニ
ング及び第２の導電層のパターニングをそれぞれ行う必
要がなく、不要部分の窒化膜の除去を第２の導電層のパ
ターニングと同時に行なうことができる。よって、パタ
ーニングの際に用いるレジスト除去のための、硫酸ボイ
ル工程の回数を１回減少させることができ、製造工程の
簡略化を図ることができるとともに、窒化膜の膜減りを
抑制することができるので、信頼性の高い半導体装置を
製造することが可能となる。
を介して形成された第１の導電層をパターニングするこ
とにより、前記不揮発性ＲＡＭのゲート電極及び前記Ｍ
ＯＳトランジスタのゲート電極を同時に形成する工程
と、全面に窒化膜及び第２の導電層を順次積層する工程
と、該第２の導電層をパターニングし、前記不揮発性Ｒ
ＡＭのキャパシタ下部電極のパターニングと同時に該パ
ターニングされた前記第２の導電層をマスクに前記窒化
膜をエッチング除去する工程とを含むので、第１の導電
層のパターニング、層間絶縁膜である窒化膜のパターニ
ング及び第２の導電層のパターニングをそれぞれ行う必
要がなく、不要部分の窒化膜の除去を第２の導電層のパ
ターニングと同時に行なうことができる。よって、パタ
ーニングの際に用いるレジスト除去のための、硫酸ボイ
ル工程の回数を１回減少させることができ、製造工程の
簡略化を図ることができるとともに、窒化膜の膜減りを
抑制することができるので、信頼性の高い半導体装置を
製造することが可能となる。
【図１】本発明に係る半導体装置の製造方法を説明する
ための製造工程を示す要部の概略断面図である。
ための製造工程を示す要部の概略断面図である。
【図２】本発明に係る半導体装置の製造方法を説明する
ための製造工程を示す要部の概略断面図である。
ための製造工程を示す要部の概略断面図である。
【図３】本発明に係る半導体装置の製造方法を説明する
ための製造工程を示す要部の概略断面図である。
ための製造工程を示す要部の概略断面図である。
【図４】本発明に係る半導体装置の製造方法を説明する
ための製造工程を示す要部の概略断面図である。
ための製造工程を示す要部の概略断面図である。
【図５】従来の半導体装置の製造方法を説明するための
製造工程を示す要部の概略断面図である。
製造工程を示す要部の概略断面図である。
【図６】従来の半導体装置の製造方法を説明するための
製造工程を示す要部の概略断面図である。
製造工程を示す要部の概略断面図である。
【図７】従来の半導体装置の製造方法を説明するための
製造工程を示す要部の概略断面図である。
製造工程を示す要部の概略断面図である。
【図８】従来の半導体装置の製造方法を説明するための
製造工程を示す要部の概略断面図である。
製造工程を示す要部の概略断面図である。
１ シリコン基板（半導体基板） ６ａ〜６ｅ ゲート電極（第１の導電層） ８ ＳｉＮ膜（窒化膜） １１ キャパシタ下部電極（第２の導電層）
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/105 H01L 27/108 H01L 21/8242 H01L 27/04 H01L 21/822
Claims (1)
- 【請求項１】 キャパシタを有する不揮発性ＲＡＭセル
領域とＭＯＳトランジスタを有する周辺回路領域とを備
えた半導体装置の製造方法において、 半導体基板上に絶縁膜を介して形成された第１の導電層
をパターニングすることにより、前記不揮発性ＲＡＭの
ゲート電極及び前記ＭＯＳトランジスタのゲート電極を
同時に形成する工程と、 全面に窒化膜及び第２の導電層を順次積層する工程と、 該第２の導電層をパターニングし、前記不揮発性ＲＡＭ
のキャパシタ下部電極のパターニングと同時に該パター
ニングされた前記第２の導電層をマスクに前記窒化膜を
エッチング除去する工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4165059A JP2874816B2 (ja) | 1992-06-23 | 1992-06-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4165059A JP2874816B2 (ja) | 1992-06-23 | 1992-06-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH065595A JPH065595A (ja) | 1994-01-14 |
| JP2874816B2 true JP2874816B2 (ja) | 1999-03-24 |
Family
ID=15805075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4165059A Expired - Fee Related JP2874816B2 (ja) | 1992-06-23 | 1992-06-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874816B2 (ja) |
-
1992
- 1992-06-23 JP JP4165059A patent/JP2874816B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH065595A (ja) | 1994-01-14 |
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