JP3254900B2

JP3254900B2 - 半導体装置の製造方法

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Publication number: JP3254900B2
Application number: JP11099594A
Authority: JP
Inventors: 雅則塚本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-05-25
Filing date: 1994-05-25
Publication date: 2002-02-12
Anticipated expiration: 2017-02-12
Also published as: JPH07321224A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。

【０００２】

【従来の技術】

【０００３】図６に従来の半導体メモリのメモリセルお
よび周辺回路の要部断面図を示す。従来の半導体メモリ
のメモリセルは、図６に示すように、ｐ型のシリコン基
板５１の上に、所定のパターンでゲート酸化膜６３、ゲ
ート電極である配線層６４およびオフセット膜５５が順
次に堆積されている。シリコン基板５１の表面にはゲー
ト電極である配線層６４の両側に位置するようにｎ型の
拡散層５７が形成され、拡散層５７に通じるコンタクト
ホール６２が酸化シリコン膜６６に形成されている。ゲ
ートの上方の酸化シリコン膜６６には配線層５８、５９
が埋め込まれている。一方、半導体メモリの周辺回路で
は、ｐ型のシリコン基板５１の上に、所定のパターンで
ゲート酸化膜６３、ゲート電極である配線層６４および
オフセット膜５５が順次に堆積されている。シリコン基
板５１の表面にはゲート電極である前記配線層６４の両
側にｎ型の拡散層５７が形成され、拡散層５７に通じる
コンタクトホール６０が酸化シリコン膜６６に形成され
ている。また、配線層６４に通じるコンタクトホール６
１が酸化シリコン膜６６およびオフセット膜５５に形成
されている。

【０００４】

【発明が解決しようとする課題】しかし、上述した従来
の半導体メモリでは、配線層が形成される上層部におい
て、メモリセルと周辺回路との間に、層厚の差に応じた
段差が生じている。この段差は、メモリセルには配線層
５８、５９が形成されているが、周辺回路には配線層５
８、５９が形成されていないために生じる。このような
段差は、リソグラフィーを行う際のフォーカスずれや、
エッチングを行う際のオーバーエッチの増加および配線
の信頼性低下を誘発する原因となる。

【０００５】また、メモリセル内の段差を低減するため
に、ＣＶＤ法などにより無機絶縁膜を厚く堆積した上に
有機膜をスピンコートしたのち、有機膜と無機膜とを選
択性のない条件でエッチバックして平坦化することがあ
る。この場合に、メモリセルのように配線間隔の密な部
分では良好に平坦化されるが、周辺回路のように配線間
の疎な部分では良好に平坦化されない。従って、コンタ
クトホール６２の形成時におけるメモリセルの下地層厚
は、コンタクトホール６０の形成時における下地層厚に
比べて厚くなる。その結果、リソグラフィーを行う際の
フォーカスずれや、エッチングを行う際のオーバーエッ
チの増加および配線の信頼性低下が誘発されるという問
題がある。

【０００６】さらには、上述した従来の半導体メモリで
は、配線層６４の上にオフセット膜５５は形成されてい
るため、コンタクトホール６０の形成時における下地層
厚に比べてコンタクトホール６１の形成時における下地
層厚が厚くなる。このようなコンタクトホールの下地層
厚の相違は、リソグラフィーを行う際のフォーカスずれ
や、エッチングを行う際のオーバーエッチの増加による
拡散層５７の削れおよび配線の信頼性低下を誘発すると
いう問題がある。

【０００７】本発明は、上述した従来技術の問題を解決
し、リソグラフィーを行う際に、フォーカスずれおよび
配線の信頼性の低下を防止できる半導体装置の製造方法
を提供する。また、本発明は、コンタクトホールを形成
する際に、リソグラフィーのフォーカスずれが生じるこ
と、および、オーバーエッチにより拡散層の削れが生じ
ることを防止できる半導体装置の製造方法を提供する。

【０００８】

【課題を解決するための手段】上述した目的を達成する
ために本発明の半導体装置の製造方法は、半導体基板の
第１の領域および第２の領域の導電層の全面に導電層を
形成する工程と、前記第１の領域および前記第２の領域
の全面に絶縁層を形成し、前記絶縁層の上に所定パター
ンのレジストを第１ホトリソグラフィ工程で形成後、エ
ッチングを行い、第１の領域にのみ所定パターンの第１
の絶縁層を形成する工程と、前記第２の領域に形成され
た前記導電層の上に所定パターンのレジストを第２ホト
リソグラフィ工程で形成する工程と、前記第１の領域に
形成された前記第１の絶縁層および前記第２の領域に形
成された前記レジストをマスクにして前記導電層をエッ
チングし、前記第１の領域および前記第２の領域に所定
パターンの配線層をそれぞれ形成する工程と、前記第２
の領域に形成された前記レジストを除去する工程と、前
記第１の領域をマスクしながら、前記第２の領域の全面
に第２の絶縁層を形成する工程と、前記第２の絶縁層を
形成後、第１の領域および第２の領域の全面に第３の絶
縁層を形成する工程と、前記第３の絶縁層の表面を平坦
化する工程とを有する。

【０００９】本発明の半導体装置の製造方法は、好まし
くは、前記第１の領域に位置する前記第３の絶縁層の表
面から下層に位置する下地配線層に通じる第１のコンタ
クトホールを形成する工程と、前記第２の領域に位置す
る前記第３の絶縁層の表面から下層に位置する下地配線
層に通じる第２のコンタクトホールを形成する工程とを
さらに有する。

【００１０】本発明の半導体装置は、半導体基板の表面
に形成されたゲート絶縁膜と、このゲート絶縁膜の上に
形成されたゲート電極と、第１の領域に位置する前記ゲ
ート電極の上に形成されたオフセット膜と、第２の領域
の全面に形成された第２の絶縁層と、前記第１の領域お
よび前記第２の領域の全面に形成され、表面が平坦化さ
れた第３の絶縁層とを有し、前記第２の絶縁層は、前記
第２の領域に位置する前記第３の絶縁層の表面を、前記
第１の領域に位置する前記第３の絶縁層の表面とほぼ等
しくするように決定される層厚を有している。

【００１１】例えば、前記第１の領域はメモリセル領域
であり、前記第２の領域は周辺回路領域である。

【００１２】

【作用】本発明の半導体装置の製造方法では、第１の配
線層を形成するためのホトグラフィを第１の領域と第２
の領域とで別々に行う。すなわち、このホトグラフィ
を、第１の領域については第１ホトグラフィ工程で行
い、第２の領域については第２ホトグラフィ工程で行
う。その結果、第１の領域と第２の領域とに配線層の疎
密に相違がある場合でも、第１の領域および第２の領域
にそれぞれ位置する第１の配線層の相互間に、線幅のバ
ラツキが生じることが効果的に抑制される。

【００１３】また、本発明の半導体装置の製造方法で
は、第２の絶縁層を第２の領域の全面にのみ形成するこ
とで、層厚を第１の領域および第２の領域の相互間でほ
ぼ等しくなる。そのため、第１の領域の表面と、第２の
領域の表面との間に大きな段差は現れず、第１の領域お
よび第２の領域を全体的に平坦化される。また、第２の
領域の全面に第２の絶縁層を形成することで、第２の領
域内において、層表面に大きな段差は現れず、層表面を
平坦化される。従って、リソグラフィーを行う際のフォ
ーカスずれを回避でき、例えば、層表面に良好な配線を
形成できる。

【００１４】また、本発明の半導体装置の製造方法で
は、第１の領域および第２の領域の相互間で層厚をほぼ
等しくできることから、第１の領域および第２の領域に
コンタクトホールを形成する際の下地層厚がほぼ同じに
なる。そのため、エッチングを行う際にオーバーエッチ
が生じることを回避でき、例えば、拡散層などの下地配
線層が削れることを防止できる。

【００１５】また、本発明の半導体装置の製造方法で
は、第１の絶縁層はマスクパターンとしての役割と、サ
イドウォールを形成する際のオフセット膜として役割の
双方を有する。従って、第１の絶縁層は、マスクパター
ンとして使用後も除去する必要はない。その結果、製造
工程が増えることを回避できる。

【００１６】本発明の半導体装置の製造方法は、上述し
た実施例の他に、例えば、第１の領域をコア部とし、第
２の領域を周辺入出力部としたＡＳＩＣなどに応用して
もよい。

【００１７】第１実施例図１は、本実施例の半導体装置の要部断面図である。図
１に示すように、本実施例に係わる半導体装置は、第１
の領域としてのメモリセルと第２の領域としての周辺回
路とが同一のシリコン基板１の上に形成されている。メ
モリセルでは、ｐ型のシリコン基板１が、ＬＯＣＯＳ法
によるフィールド酸化膜２によって素子分離されてい
る。シリコン基板１の上には、所定パターンで、膜厚約
８ｎｍのゲート酸化膜３と、膜厚約５０ｎｍのポリシリ
コン膜４ａおよび膜厚約５０ｎｍのタングステンシリサ
イド膜５ａで構成されるポリサイド膜構造のゲート電極
と、膜厚約１７０ｎｍの酸化シリコン膜６ａとが順に堆
積されている。すなわち、ゲート電極の側面部には酸化
シリコンのサイドウォール１１が形成され、シリコン基
板１の表面には、ゲート電極の両側に位置するようにｎ
^-型のＬＤＤ領域１０およびｎ⁺型の拡散層１２が形成
されている。

【００１８】フィールド酸化膜２、拡散層１２および酸
化シリコン膜６の上には、膜厚約１００ｎｍの酸化シリ
コン膜１５が形成されている。ゲート電極の上方には、
酸化シリコン膜１５の上に膜厚約５０ｎｍの第２配線層
１６が形成されている。酸化シリコン膜１５および第２
配線層１６の上には膜厚約３０ｎｍの酸化シリコン膜１
７が形成されている。酸化シリコン膜１７の上には所定
のパターンで膜厚約３０ｎｍの第３配線層１８が形成さ
れている。酸化シリコン膜１７および第３配線層１８の
上には膜厚約４００ｎｍの酸化シリコン膜１９および第
４配線層２４が順に形成されている。第４配線層２４
は、膜厚約３０ｎｍのＴｉ膜、膜厚約７０ｎｍのＴｉＮ
膜および膜厚約４００ｎｍのＡｌＳｉ膜によって構成さ
れる。

【００１９】酸化シリコン膜１５、酸化シリコン膜１７
および酸化シリコン膜１９には、拡散層１２に通じるコ
ンタクトホール２１が形成されている。酸化シリコン膜
１９の表面は、ＴＥＯＳを原料としたプラズマＣＶＤに
より平坦化され、平坦面２０となっている。

【００２０】周辺回路では、ｐ型のシリコン基板１が、
ＬＯＣＯＳ法によるフィールド酸化膜２によって素子分
離されている。シリコン基板１の上には、所定パターン
で、膜厚約８ｎｍのゲート酸化膜３と、膜厚約５０ｎｍ
のポリシリコン膜４ａおよび膜厚約５０ｎｍのタングス
テンシリサイド膜５ａで構成されるゲート電極と、膜厚
約１７０ｎｍの酸化シリコン膜６ａとが順に堆積されて
いる。ゲート電極の側面部には酸化シリコンのサイドウ
ォールが形成され、シリコン基板１の表面には、ゲート
電極の両側に位置するように拡散層１２が形成されてい
る。フィールド酸化膜２、拡散層１２およびタングステ
ンシリサイド膜５の上には、膜厚約１５０ｎｍの酸化シ
リコン膜１４が形成されている。酸化シリコン膜１４の
上には膜厚約１００ｎｍの酸化シリコン膜１５、膜厚約
３０ｎｍの酸化シリコン膜１７、膜厚約４００ｎｍの酸
化シリコン膜１９および第４配線層２４が順に形成され
ている。酸化シリコン膜１４、１５、１７および酸化シ
リコン膜１９には、拡散層１２に通じるコンタクトホー
ル２２、および、タングステンシリサイド膜５に通じる
コンタクトホール２３がそれぞれ形成されている。

【００２１】本実施例の半導体装置では、周辺回路にの
み全面に酸化シリコン膜１４が形成されているため、メ
モリセルにコンタクトホール２１を形成する際の下地層
厚は、周辺回路にコンタクトホール２２を形成する際の
下地層厚にほぼ等しい。

【００２２】また、本実施例の半導体装置では、周辺回
路において、コンタクトホール２２を形成する際の下地
層厚と、コンタクトホール２３を形成する際の下地層厚
との双方に酸化シリコン膜１４の層厚が含まれているた
め、これらの下地層厚はほぼ等しい。

【００２３】その結果、本実施例の半導体メモリによれ
ば、リソグラフィーを行う際のフォーカスを適切に設定
できると共に、コンタクトホールを形成する際に、エッ
チングによるオーバーエッチを防止できる。そのため、
配線の信頼性を向上できると共に、拡散層の削れなどを
防止できる。

【００２４】次に、本発明の第１実施例に係わる半導体
装置の製造方法について説明する。図２（Ａ）〜
（Ｃ）、図３（Ｄ）〜（Ｆ）、図４（Ｇ），（Ｈ）は、
図１に示す本実施例の半導体装置を製造する工程を説明
するための図である。本実施例では、まず、図２（Ａ）
に示すように、例えば、シリコン単結晶で構成される半
導体基板１を準備する。本実施例では、シリコン基板１
の導電型はｐ型である。このシリコン基板１の上に、Ｌ
ＯＣＯＳ法によってフィールド酸化膜２を形成し、素子
分離を行う。素子分離後、約８５０℃で水素燃焼酸化を
行い、シリコン基板１およびフィールド酸化膜２の上に
膜厚８ｎｍのゲート酸化膜３を形成する。水素燃焼酸化
としては、例えば、Ｈ₂とＯ₂とを炉中で燃焼させ、そ
の反応で生じる水蒸気により酸化するPyrogenic 酸化が
行われる。

【００２５】そして、ゲート酸化膜３の上にＣＶＤ法な
どにより膜厚５０ｎｍのｎ形のポリシリコン膜４を堆積
し、その後、ポリシリコン膜４の上にＣＶＤ法などによ
り膜厚５０ｎｍのタングステンシリサイド膜５を堆積す
る。このとき、ポリシリコン膜４とタングステンシリサ
イド膜５との積層膜をポリサイド膜という。その後、タ
ングステンシリサイド膜５の上にＣＶＤなどにより膜厚
１７０ｎｍの酸化シリコン膜６を堆積する。

【００２６】次に、図２（Ｂ）に示すように、リソグラ
フィー技術を用いて、メモリセルのみに所定のパターニ
ングを行ってレジストマスク７を形成した後、酸化シリ
コン膜６のエッチングを行う。その後、Ｏ₂アッシング
によりレジストマスク７を剥離する。

【００２７】次に、図２（Ｃ）に示すように、リソグラ
フィー技術を用いて、周辺回路のパターニングを行い、
レジストマスク９を形成する。そして、例えばＣｌ₂お
よびＯ₂ガスを用いたマイクロ波電子サイクロトン共鳴
（ＥＣＲ）プラズマを利用したプラズマエッチングによ
って、タングステンシリサイド膜５およびポリシリコン
膜４をエッチングする。このとき、メモリセルでは酸化
シリコン膜６がマスクとなり、周辺回路ではレジストマ
スク９がマククとなる。エッチング後、Ｏ₂アッシング
によりレジストマスク９を剥離する。このとき、ポリシ
リコン膜４ａおよびタングステンシリサイド膜５ａによ
って第１配線層３０が構成される。

【００２８】このように、本実施例の半導体装置の製造
方法では、第１配線層３０を形成するためのホトグラフ
ィをメモリセルと周辺回路とで別々に行う。その結果、
メモリセルと周辺回路との間に配線層の疎密の相違があ
る場合でも、配線層の線幅にバラツキを生じることを抑
制できる。

【００２９】次に、図３（Ｄ）に示すように、エネルギ
ー２５ｋｅＶおよびドーズ量６×１０¹³／ｃｍ²で砒素
（Ａｓ）をイオン注入し、ｎ^-型のＬＤＤ領域１０を形
成する。そして、ＣＶＤにより膜厚約１５０ｎｍの酸化
シリコン膜を堆積した後、全面異方性エッチングを行
い、ゲート電極の側面部にのみに酸化シリコン膜を残存
させ、サイドウォール１１を形成する。サイドウォール
１１を形成後、エネルギー２０ｋｅＶおよびドーズ量３
×１０¹⁵／ｃｍ²で砒素（Ａｓ）をイオン注入し、ｎ⁺
型の拡散層１２を形成し、ＮＭＯＳＦＥＴを形成する。

【００３０】このような、ＬＤＤ構造では、サイドウォ
ール１１の厚さは、ゲート電極の厚さにも若干依存する
がＣＶＤで堆積する酸化シリコンの厚さによってほぼ決
定されるため、非常に制度よく制御できる。従って、ソ
ースとドレインとの間におけるｎ ^-層とｎ⁺ 層との拡散
深さの差も非常に制度よく制御できる。また、ｎ ^-拡散
層の作用によって高耐圧化、さらにはホットキャリアの
発生が抑制される。

【００３１】なお、ＰＭＯＳＦＥＴについても同様の方
法で形成できる。すなわち、ＰＭＯＳＦＥＴの場合は、
ｎ型のシリコン基板１の表面またはｐ型のシリコン基板
上のｎウェルの表面に例えばホウ素などをイオン注入し
てｐ型のＬＤＤ（Lightly Doped Drain)領域１０および
拡散層１２を形成する。

【００３２】次に、図３（Ｅ）に示すように、メモリセ
ルをレジスト１３でマスクし、ＬＰＤ（Liquid Phase o
xide Deposition : 液層酸化析出）による選択成長によ
って、周辺回路にのみ膜厚１５０ｎｍの酸化シリコン膜
１４を堆積する。この酸化シリコン膜１４の膜厚は酸化
シリコン膜６の膜厚や周辺回路とメモリセルとの段差に
応じて設定できる。そして、その後、レジスト１３をＯ
₂アッシングにより剥離する。

【００３３】次に、図３（Ｆ）に示すように、ＣＶＤに
より、層間絶縁膜として膜厚約１００ｎｍの酸化シリコ
ン膜１５を堆積する。そして、ＣＶＤにより、膜厚約５
０ｎｍのポリシリコン膜を堆積し、リソグラフィー技術
を用いてパターニングを行った後、例えばＣｌ₂および
Ｏ₂ガスを用いた異方性エッチングを行ってメモリセル
に第２配線層１６を形成する。

【００３４】次に、図４（Ｇ）に示すように、ＣＶＤに
より、層間絶縁膜として膜厚約３０ｎｍの酸化シリコン
膜１７を堆積する。その後、ＣＶＤにより、膜厚３０ｎ
ｍのポリシリコン膜を堆積し、リソグラフィー技術を用
いてパターニングを行った後、例えばＣｌ₂およびＯ₂
ガスを用いた異方性エッチングを行って第３配線層１８
を形成する。

【００３５】次に、図４（Ｈ）に示すように、プラズマ
ＣＶＤによりＴＥＯＳを原料とした膜厚約２０００ｎｍ
の酸化シリコン膜を堆積した後、この酸化シリコン膜を
異方性エッチングにより約１６００ｎｍだけエッチング
し、膜厚約４００ｎｍの酸化シリコン膜１９を形成す
る。ＴＥＯＳを原料としたプラズマＣＶＤでは、基板表
面での反応が支配的なため、膜の被覆状態が下地段差に
忠実であるとされる。従って、その後、コンフォーマル
な膜を成膜し、それをエッチバック処理することなどで
平坦化処置を行えば、酸化シリコン膜１９の表面は良好
な平坦面２０となる。

【００３６】次に、図１に示すように、リソグラフィー
技術を用いてパターニングを行った後、例えばＣＦ₄お
よびＯ₂を用いた異性エッチングを行い、メモリセルの
酸化シリコン膜１５、１７、１９に対して拡散層１２に
達するコンタクトホール２１を形成する。同様に、周辺
回路の酸化シリコン膜１４、１５、１７、１９に対し
て、タングステンシリサイド膜５に達するコンタクトホ
ール２３および拡散層１２に達するコンタクトホール２
２を形成する。

【００３７】このとき、コンタクトホール２１、２２、
２３はほぼ等しい深さのエッチングによって開口でき、
オーバーエッチングによる下地の削れの問題は生じな
い。

【００３８】これは、本実施例の半導体装置の製造方法
では、周辺回路にのみ全面に酸化シリコン膜１４が形成
されるため、メモリセルにコンタクトホール２１を形成
する際の下地層厚と、周辺回路にコンタクトホール２２
を形成する際の下地層厚とはほぼ等しくできるためであ
る。

【００３９】また、本実施例の半導体装置の製造方法で
は、周辺回路において、コンタクトホール２２を形成す
る際の下地層厚と、コンタクトホール２３を形成する際
の下地層厚との双方に酸化シリコン膜１４の層厚が含ま
れているため、これらの下地層厚をほぼ等しくできる。

【００４０】その結果、本実施例の半導体メモリによれ
ば、リソグラフィーを行う際のフォーカスを適切に設定
できると共に、コンタクトホールを形成する際に、エッ
チングによるオーバーエッチを防止できる。そのため、
配線の信頼性を向上できると共に、拡散層の削れなどを
防止できる。

【００４１】コンタクトホール２１、２２、２３を形成
した後に、図１に示すように、スパッタにより、膜厚約
３０ｎｍのＴｉ膜、膜厚約７０ｎｍのＴｉＮ膜および膜
厚約４００ｎｍのＡｌＳｉ膜を堆積した後、リソグラフ
ィー技術を用いてパターニングを行い、異方性エッチン
グを行うことで、第４配線層２４を形成する。

【００４２】上述したように、本実施例の半導体装置の
製造方法によれば、図１に示す半導体装置を製造でき
る。

【００４３】第２実施例本実施例の半導体装置の製造方法は、上述して第１実施
例の半導体装置の製造方法と、図３（Ｅ）に示す周辺回
路に酸化シリコン膜１４の形成方法が異なる。図５は、
本実施例の半導体装置の製造方法において、周辺回路に
酸化シリコン膜１４を形成する工程を説明するための図
である。本実施例では、第１実施例において説明した図
２（Ａ）〜（Ｃ）、図３（Ｄ）の工程を行い、図３
（Ｄ）の工程を終了後、図５に示す工程を行う。本実施
例では、図３（Ｄ）の工程を終了したメモリセルおよび
周辺回路に、ＣＶＤにより、膜厚約１５０ｎｍの酸化シ
リコン膜を堆積する。そして、この酸化シリコン膜に、
リソグラフィー技術により所定のパターンニングを行
い、図５に示すように、周辺回路にレジスト３１を形成
する。そして、このレジストをマスクとして、異方性エ
ッチングにより、メモリセル内の酸化シリコン膜をエッ
チングした後、レジストを剥離し、周辺回路にのみ酸化
シリコン膜１４を形成する。

【００４４】本実施例では、図５に示す工程を終了後、
第１実施例と同様に、図３（Ｅ），（Ｆ）、図４
（Ｇ），（Ｈ）の工程を行い、図１に示す半導体装置を
製造する。

【００４５】本実施例の半導体装置の製造方法によって
も、図１に示す半導体装置を製造できる。

【００４６】本発明の半導体装置およびその製造方法
は、上述した実施例の他に、例えば、第１の領域をコア
部とし、第２の領域を周辺入出力部としたＡＳＩＣなど
に応用してもよい。

【発明の効果】本発明の半導体装置の製造方法によれ
ば、第１の領域と第２の領域に配線層の疎密に相違があ
る場合でも、第１の領域および第２の領域にそれぞれ位
置する第１の配線層の相互間に、線幅のバラツキが生じ
ることを効果的に抑制できる。また、本発明の半導体装
置の製造方法では、層厚を第１の領域および第２の領域
の相互間でほぼ等しくすることができる。そのため、第
１の領域および第２の領域を全体的に平坦化できる。ま
た、第２の領域内においても、層表面を平坦化できる。
その結果、従って、リソグラフィーを行う際のフォーカ
スずれを回避でき、例えば、層表面に良好な配線を形成
できる。また、本発明の半導体装置の製造方法では、第
１の領域および第２の領域にコンタクトホールを形成す
る際の下地層厚をほぼ同じにできる。そのため、エッチ
ングを行う際のオーバーエッチが生じることを回避で
き、例えば、拡散層などの下地配線層が削れることを防
止できる。

【図面の簡単な説明】

【図１】図１は、本発明の第１実施例の半導体装置の要
部断面図である。

【図２】図２（Ａ）〜（Ｃ）は、図１に示す第１実施例
の半導体装置を製造する工程を説明するための要部断面
図である。

【図３】図３（Ｄ）〜（Ｆ）は、図１に示す第１実施例
の半導体装置を製造する工程を説明するための要部断面
図である。

【図４】図４（Ｇ），（Ｈ）は、図１に示す第１実施例
の半導体装置を製造する工程を説明するための要部断面
図である。

【図５】図５は、本発明の第２実施例に係わる半導体装
置の製造方法を説明するための要部断面図である。

【図６】図６は、従来の半導体装置を説明するための図
である。

【符号の説明】

１・・・シリコン基板２・・・フィールド酸化膜３・・・ゲート酸化膜４・・・ポリシリコン膜５・・・タングステンシリサイド膜６、１４、１５、１７、１９・・・酸化シリコン膜７、９、１３、３１・・・レジストマスク１０・・・ＬＤＤ領域１１・・・サイドウォール１２・・・拡散層１６・・・第２配線層１８・・・第３配線層２０・・・平坦面２１、２２、２３・・・コンタクトホール３０・・・第１配線層

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板の第１の領域および第２の領域
の全面に導電層を形成する工程と、前記第１の領域および前記第２の領域の前記導電層の全
面に絶縁層を形成し、前記絶縁層の上に所定パターンの
レジストを第１ホトリソグラフィ工程で形成後、エッチ
ングを行い、第１の領域にのみ所定パターンの第１の絶
縁層を形成する工程と、前記第２の領域に形成された前記導電層の上に所定パタ
ーンのレジストを第２ホトリソグラフィ工程で形成する
工程と、前記第１の領域に形成された前記第１の絶縁層および前
記第２の領域に形成された前記レジストをマスクにして
前記導電層をエッチングし、前記第１の領域および前記
第２の領域に所定パターンの配線層をそれぞれ形成する
工程と、前記第２の領域に形成された前記レジストを除去する工
程と、前記第１の領域をマスクしながら、前記第２の領域の全
面に第２の絶縁層を形成する工程と、前記第２の絶縁層を形成後、第１の領域および第２の領
域の全面に第３の絶縁層を形成する工程と、前記第３の絶縁層の表面を平坦化する工程とを有する半
導体装置の製造方法。
【請求項２】前記第１の領域の配線層がＭＯＳトランジ
スタのゲート電極であり、前記第１の絶縁層が前記ゲー
ト電極の両側にサイドウォールを形成する際のオフセッ
ト層である請求項１に記載の半導体装置の製造方法。
【請求項３】前記第１の領域に位置する前記第３の絶縁
層の表面から下層に位置する下地配線層に通じる第１の
コンタクトホールを形成する工程と、前記第２の領域に位置する前記第３の絶縁層の表面から
下層に位置する下地配線層に通じる第２のコンタクトホ
ールを形成する工程とをさらに有する請求項１または請求項２に記載の半導体
装置の製造方法。
【請求項４】前記第２の絶縁層が液相酸化析出による選
択成長によって形成される請求項１〜３のいずれかに記
載の半導体装置の製造方法。
【請求項５】前記第１の領域はメモリセル領域であり、
前記第２の領域は周辺回路領域である請求項１〜４のい
ずれかに記載の半導体装置の製造方法。