JP2869532B2 - 高信頼性集積回路メモリ - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、高信頼性集積回路メモリに係るものであ
り、更に具体的にいえば修理回路を有するメモリに係る
ものである。 従来の技術 集積回路メモリは相対的に配置された顕微鏡的大きさ
の電子回路を有する半導体ウエハの形態をとり、これら
の電子回路はその電気的状態によりデジタル情報も含ん
でいる。メモリの製造技術の発展に伴ってメモリに含ま
れる回路の密度は増大し、そしてメモリそれ自体の容量
も増大していく傾向がある。この製造技術の発展は、個
別素子から成る匹敵する回路に比して集積回路の信頼性
を高めなければならないという事情によるのである。こ
の技術の発展は、大きな困難、すなわち設計されたメモ
リ回路を有効に製造することが可能であるかという問題
に遭遇している。回路密度が増大していき、製作者は素
子のピッチをマイクロメータのオーダーとしたメモリを
製作しなければならなくなっている。そのため、メモリ
を製造するのに使用するホトリトグラフィックマスクを
精密に製造しなければならず、そのため高価となる。 更に、回路の技術的発展はそのような回路の商品とし
ての寿命を制限することとなっている。それらは急速に
時代遅れとなる。このため製造者は製造機械の生産性を
高めるのに十分な時間を持てない。これらの製造機械が
生産する製品はすべて完全であるということはない。そ
のためメモリの製造、もしくはサンプリングの後でその
製造したメモリの質を検査して、欠陥のあるメモリを取
除く。このようにして取除かれるメモリの数は、製造し
ているメモリの容量が大きくなる程、又は製造ピッチが
短くなる程、又は回路設計が最新のものとなっていく
程、多くなる。これらの問題を解決するための製造者達
はメモリに修理回路を設けることを考えた。修理回路の
目的は、メモリ内で、欠陥回路を良好状態の回路に取替
えることである。本発明の目的は、修理回路の作動効率
を高め、併せてこれらの修理回路の使用を単純化するこ
とにある。その結果として生産量を高めることとなる。 メモリにおいて、情報はメモリセルに含まれる。メモ
リセルはマトリックス状に、行（ライン）と列（コラ
ム）に配置されている。又、メモリはデコーダを備えて
いる。メモリセル行すなわちセルラインを選択するため
少なくとも１つの行のデコーダと、多くの場合セルコラ
ムを選択するため列のデコーダとがある。メモリにおい
て、同じ行のセルは一本の線に接続されているか、又は
ビットラインと呼ぶ２本の同じ相補的な線に接続されて
いる。メモリセルの電気的状態はこれらのビットライン
により伝達される。 これらのビットラインはそれぞれ一端で給電回路によ
りバイアスされており、そして他端でビットライン選択
回路へ接続されている。セルラインのビットライン選択
回路それ自体は、そのセルラインに対応するラインデコ
ーダの出力により制御される。本発明に係る修理回路は
選択回路とデコーダの対応出力との間に接続された回路
である。 修理回路の目的は、セルラインの選択回路を不能化す
ることであり、そしてこのセルラインにビットラインを
動作しないようにすることである。そのような不能化が
生じると、修理回路はデコーダと修理接続との間を接続
する。別のセルラインをこの修理接続へ接続する。この
別のラインはメモリの公称容量に対して余分のものであ
る。修理回路は２つの別々の状態をとることができなけ
ればならない。第１の状態では、それらは選択回路のデ
コーダとセルラインの正常動作を妨害することはない。
修理動作においては修理回路は、不良状態のセルライン
へ当てられた選択命令を余分のセルラインへ移す。これ
ら２つの状態をとることができるようにするため従来技
術の修理回路はフューズでカスケードに接続されたフリ
ップフロップ回路を備えている。正常動作ではフューズ
は切れないで、フリップフロップ回路は第１の状態にあ
る。修理状態に移ろうとするときは、フューズは切れ
る。このフューズの溶断は外部手段により行なわれる。
溶断するとフリップフロップ回路は状態を変える。 発明が解決しようとするく問題点 フューズを溶断する手段はこれまでにも知られてい
る。これらの手段は、半導体チップをレーザーに向けて
ように半導体チップを保持する。レーザーの光はチップ
に対して動かされて、溶断しようとするフューズにレー
ザー光を非常に精確に向ける。レーザー光パルスを送っ
てフューズを溶断する。このとき修理回路は状態を変
え、そしてそのセルラインに相当するデコーダの出力と
別のセルラインへ接続された修理接続との間が接続され
る。同時に、修理回路の状態の変化についての情報を使
用し、セルラインの選択回路を不能化して、それらの選
択回路を作動しないようにする。 この構造は２つの欠点を有している。大きな欠点はレ
ーザーの取扱いにある。レーザー装置は高価であり、製
造されるメモリの価格を高め、しかもそのレーザーの操
作は微妙である。溶断しようとするフューズの位置を精
確に狙ってチップに対してレーザーを位置決めしなけれ
ばならない。レーザーの取扱に習熟し、製造されるメモ
リのタイプ毎に異なる取扱いに習熟するために費される
時間の損失は、そのメモリの商品としての寿命から逆算
されねばならない。更に、故障セルラインを余分のセル
ラインで置換するだけでは足りない。もし故障セルライ
ンが、例えばビットラインの１つと給電回路との間で短
絡回路状態にあるとすると、そのメモリは（それは修理
されたので機能的には健全である）電力消費が過大であ
るということで検査では不合格とされる。この過大電力
消費は、その回路が製造者により保証されている規格か
ら外れることを意味している。このような状態の下で
は、望まれるすべての利点が修理回路から期待できるも
のではない。 そこで、本発明は、フューズを溶断するためのフュー
ズへのアクセスはメモリのデコーダの１つを極めて簡単
に利用することにより実現されるようにした修理回路を
提供することにより、上述の欠点を解消せんとするもの
である。 問題点を解決するための手段 本発明は、問題の１つのセルラインまたはコラムのア
ドレスをプログラムしておいてそれが選択されるように
し、そして同時にパルスを一本の付加的な制御端子へ送
ってその選択されたセルライン又はセルコラムに対応す
るフューズを溶断する。更に、修理回路の状態の変化に
関する情報を使用してそのセルラインの電源を切る。 かくして、本発明によるならば、 マトリックスの行と列とに分けられているメモリセル
にして、同一のメモリセル行のセルは、ビットラインの
同一接続線に接続されており、それらビットラインは、
一方では、電源回路でバイアスされ、他方では、ビット
ラインの選択回路に直列に接続されているメモリセル
と、 前記選択回路を不能化して、当該選択回路に対応する
メモリセル行のビットラインを不動作にする不能化手
段、及び不動作状態に置かれたメモリセル行の代わりの
付加メモリセル行の内のビットラインを選択する可能化
手段を有する修理回路と を具備する集積回路メモリにおいて、 上記修理回路は更に、不動作状態に置かれたメモリセ
ル行への電力供給を遮断する遮断手段を備えており、 前記電源回路は各々、電源端子と前記ビットラインと
の間に接続されたトランジスタを有しており、 前記遮断手段は、フューズが溶断されているかどうか
の状態によって電気的状態が決定されるバイステーブル
回路と、該バイステーブル回路の出力を前記電源回路の
前記トランジスタの制御電極に接続する接続部とを有し
ており、 前記トランジスタの制御電極が前記バイステーブル回
路により制御されて該トランジスタがオフ状態に置かれ
ることにより、不動作状態に置かれたメモリセル行のビ
ットラインへの電力供給が遮断され 更に、前記不能化手段及び前記可能化手段も、前記バ
イステーブル回路により制御される ことを特徴とする集積回路メモリが提供される。 添付図面を参照してなされる以下の説明から本発明を
よりよく理解されよう。以下の説明と添付図面とはあく
までも例示であって、本発明を限定するものではない。
スタティックメモリについての本発明の説明を、異なる
タイプのメモリ（ドラム、EPROM……）へ、それらがラ
ンダムアクセスであろうとそうでなかろうと、適用する
ことは当然可能である。更に、行をビットラインへそし
て列をワードラインへ見たてる説明は使用される手段の
自明の転移に対して障害となるものではない。これらは
メモリのマトリックスの分割方向をどちらをどう呼ぶか
という問題に過ぎない。 実施例 第1a図と第1b図とは本発明の改良部分を含むスタティ
ックランダムアクセスメモリを示す。このメモリは集積
回路の形をしている。これらの図はメモリの全体の構成
を示す。従来技術と既知のプロセスを使用してこのメモ
リを形成することができる。メモリは行（ライン）と列
（コラム）に配置されたセルライン１から成る（第1b
図）。１つの行２のすべてのセルは、ビットラインと呼
ばれる同じ２本の相補的な接続線３、４へ接続されてい
る。それらが相補的と呼ばれる理由は、一方が（ある論
理状態に対応する）ある電気的状態にあるとき、他方は
（反対の論理状態に対応する）相補的な電気的状態にあ
るということによる。これらのビットラインLB_mとLB_mと
は一端で給電回路５、６によりそれぞれバイアスされて
いる。一般的にいって回路５、６は、外部ピン８を介し
て電位V_CCをうける給電線７へ接続されたトランジスタ
を備えている。これらのバイアス回路の目的は、ビット
ライン３、４をV_CCよりも低い電位に保って、セル例え
ばセル１がビットライン３、４と関連づけられると、そ
のセルに含まれる情報の状態に応じて一方の状態又は別
の状態（V_CC又はＯ）へ前記電位が移っていくようにす
ることである。 別の端で、ビットライン３は選択回路９にそしてビッ
トライン４は選択回路10にそれぞれ直列になっている。
一例として、選択回路はビットラインと直列のトランジ
スタから成る。これらのトランジスタの制御電極11、12
はデコーダからの命令をうける。この命令は接続線IIに
より伝えられる。デコーダがセルラインを選択すると、
電極11、12はトランジスタ９、10が短絡回路となるよう
な電位にされる。こうなるとビットライン３、４が伝え
る電気的状態は２本の相補的出力線13、14にそれぞれ伝
わる。こうして出力線13、14はメモリのいずれのセルラ
インとでも関係がつけられる。しかし常に、その選択さ
れたセルラインだけがこれらの出力線を介してそれの情
報を伝えれるのである。 同じライン（行）のそれ以外のすべてのセルから１つ
のセルを選択するため、このセルはワードラインと呼ば
れる別の線15により与えられる伝達命令を更にうける。
メモリのすべてのワードラインはコラムデコーダ16と呼
ばれるデコーダと関係している。コラムデコーダ16はメ
モリに入れられている、又は入れようとしており、そし
て読み出したい又は書き込みたい情報のコラムアドレス
を受けとる。もしメモリセルのアドレスが知られている
と、それが属しているメモリワードを、ライン15のよう
なワードラインにより突き止めることにより、そしてそ
れが属しているセルラインを接続線IIのような接続線に
より選択することによりそれに情報を書き込んだり、そ
れから情報を読だしたりすること、すなわち、それにア
クセスできる。従って、メモリセル１は２つの選択回路
を備えており、これらの選択回路17、18は一方では２本
のビットラインへ接続されており、そして他方では２つ
の相補的情報収集端子19、20へ接続されている。これら
の回路の制御電極21、22はワードライン15へ接続されて
いる。情報を蓄積するためセル１は本質的には既知型式
のバイステーブル回路であり、ここではV_CCと接地との
間に２本の接続線27と28とに接続されている４個のトラ
ンジスタ23−26から構成されている。 本発明のメモリは通常のセルラインと比較し得る付加
セルライン例えば29も備えている。これらの余分なセル
ラインのセルは、セルライン２のセルと同じワードライ
ンへ接続されている。修理回路（第1a図）の目的は、接
続線IIへ加えられる選択動作を接続線IIへ加えられる選
択動作へ切り替えることである。これにより付加セルラ
イン29は出力接続線13、14と関連する。このため、付加
ライン29のビットライン30、31は、接続線IIIへ制御電
極34、35が接続されている直列トランジスタ32、33によ
り接続線13、14と関連づけられる。換言すれば、セルラ
インの接続線IIによりそしてメモリの接続線IIIにより
与えられる命令は常に相補的である。又は、セルライン
は良好な状態にあって、余分なライン29は使用されてい
ないか、又はその反対である。正常時には修理回路はセ
ルライン２へ当てられている。もしメモリにただ１つだ
け余分なライン29があると、１つのセルラインが故障し
たときだけメモリを修理できる。 第1a図に示すセルラインの修理回路36は３つの部分を
備えている。第１の部分37はバイステーブル回路から成
る。第２の部分38は、印加電位（ここでは供給電圧
V_CC）へバイステーブル37の端子39を接続しているフュ
ーズにより本質的に形成されている。第３の部分では修
理回路36はスイッチ40を含んでおり、このスイッチ40の
制御入力41はバイステーブル37の電気状態に対応する電
圧をうけ、そして切替入力42はデコーダ43からの命令を
受けると、選択命令であるこの命令は、バイステーブル
回路37の状態によるのであるが、接続線IIを介してセル
ライン２（これはデコーダ43の出力44に対応する）に向
って、又は修理接続線IIIに向って送られる。接続線II
はセルライン毎に設けている。接続線IIIはメモリの面
へ平行にそして設力接続線13、14へのびている。（又は
ワードライン15へ平行に、同じものにくる）。それ故接
続線IIIは、同じ余分のセルライン29に所属する１グル
ープのセルラインのすべての修理回路を一緒に接続す
る。修理はこのグループのセルラインのたゞ１つが故障
しているときだけできる。 本発明の重要な特徴は、以下のことである。すなわ
ち、セルライン２又は29の選択の際スイッチ40において
選択切り替えに利用するバイステーブル37の電気的状態
を給電回路５、６の制御のために接続線Ｉで利用する。
これらの給電回路は、メモリから切離したいセルライン
２のビットライン３、４にバイアスを与える。セルライ
ン２は、スイッチ40からの命令を接続線IIを介して選択
回路９、10へ伝えることによりメモリから切離される。
又、セルライン２は、適当な命令を回路５、６へ伝える
ことによってもメモリから電気的に切離せる。それ故、
本発明において新規であることは、回路５、６が、破線
で示す接続線45により、従来のように恒久的に接続され
たままでいるにもかかわらず制御されることがである。 バイステーブル回路37を利用できるので、それが表わ
している情報（それ自体ビットラインの状態についての
情報を与える）を利用して回路５、６を駆動するのが賢
明である。これはそうしなければならないというもので
はない。しかし、メモリアレイの形に回路をつくりつけ
ていく際にスペースを節約するには全く有利である。接
続線Ｉだけをつくればよいからである。第1b図から判る
ように、接続線Ｉの形成は、それがメモリのかなりの部
分を通るので困難を生ずるかもしれない。実際にはビッ
トライン（例えばビットライン３）へ平行にそれの大部
分をビットラインと同時に形成できる。残りの部分は、
メモリに種々の接続を形成するときに同時に接続線Ｉの
補足部分を形成するようにして形成していればよい。 メモリは、フューズを溶断するための固有の手段52を
更に備えている。これらの手段はレーザーのように外部
に加えた手段ではない。それらはメモリの論理回路に含
まれている手段である。各セルラインに対応するフュー
ズ溶断手段は本質的にはスイッチ46であって、このスイ
ッチはフューズ38と直列に接続され、そして論理ゲート
47により制御される。論理ゲート47は２つの入力を有し
ている。第１の入力48は、選択したいと思うセルライン
に割当てたデコーダの出力44へ接続されている。第２の
入力49はメモリの修理回路のすべての論理ゲートに共通
の接続線50へ接続されている。それは又、単一の外部ア
クセス端子51へ接続されている。 フューズ38を溶断する手段52は次のように動作する。
故障を確認したので無効化したいと考えるセルラインの
ラインアドレスをバス53を介してデコーダ43へ送る。そ
の故障は機能的なものか、又は電気的なものである。デ
コーダ43の出力44は、このラインの選択に相当する電気
的状態、一例として零状態を送り出す。正常時には電気
的状態１、例えばV_CCになっている端子51は外部手段に
より零状態にされる。これらの外部手段は任意の電気的
コンタクト手段でよい。例としてノアゲートである論理
ゲートの出力54は、それの入力で２つの零状態をうける
ので状態１を送りだす。本質的に大型トランジスタであ
るスイッチ46のベースに状態１が加えられ、そしてそれ
は短絡状態となる。こうなるとフューズは給電々圧V_CC
と接地との間に入る。このとき大きな電流がこのフュー
ズを流れる。この電流が大きくなる程トランジスタ46は
大きくなる。この電流によりフューズは溶断する。 従って、フューズ38とスイッチ46との中間の点Ａ（こ
れは予めV_CCの電位にされていた）は開路となる。こう
なると回路37の状態は変る。点Ａ、端子39そして回路37
に現われる電気的状態は変化し、そしてスイッチ40は切
り替わる。 スイッチ40の動作を以下に説明する。スイッチ40は相
補的な型の２個のトランジスタ63、64を備えている。一
例としてトランジスタ63はＰ型であり、そしてトランジ
スタ64はＮ型である。これらのトランジスタの制御電極
に点Ａから同じ電位を与える。これらのトランジスタの
主電極の一つは接続線56へ接続される。この接続線56は
いま問題としているセルラインを支配しているデコーダ
43の出力44へ至る。点Ａの電気的状態によるのである
が、接続線56がそのセルラインを選択する電気的状態を
うけると、これら２つのトランジスタの一方63又は64は
可能化されて、その情報は接続線II又はIIIへ伝えられ
る。これは又フューズの状態（正常か、又は溶断）を反
映している。 デコーダ43の出力44に現われるセルラインの選択命令
はスイッチ40を通る。一例では、この命令はこのスイッ
チによって付加のセルラインに対応する接続線IIIの方
へ伝えられ、接続線IIは不能化状態となって接続線IIと
切離す。故障がこうして直されるとメモリは正常なメモ
リとして使用できる。故障セルラインと入れ代ったばか
りの付加のセルラインのアドレスは、それが入れ代った
セルラインのアドレスに仮に決められる。レーザーの使
用が不要となったことは理解されよう。故障セルライン
のアドレスをうけたデコーダ43の動作によりフューズの
破断が生ぜしめられる。メモリを分割することにより幾
つかの故障セルラインを修理できることも理解されよ
う。 修理が全部完了したら、端子51は再び電気的状態１へ
バイアスされる。セルラインの選択は、デコーダ43に関
係している出力をスイッチ40に関係している入力へ接続
している接続線56により使用中要求によって行なわれ
る。セルラインの所望の修理を全部実施するのにたゞ１
つの接続線50を使用するだけであるが、このことは全く
不都合はない。事実、単一の論理ゲート47（デコーダ43
から選択命令とフューズ溶断命令をうける論理ゲート）
は有用な命令をそれの出力54へ通す。その他のセルライ
ンの修理回路の論理ゲートは作動しないままである。 本発明の別の技術的な特徴は、バイステーブル37に関
連している。フューズ38をレーザー光線で破断する場合
点Ａが電気的状態を変えるための簡単な回路を設計する
ことは事実可能である。スイッチ46の存在に独自性が認
められる本発明ではこのような簡単化は不可能である。
フューズ38が破断すると、点Ａは開路状態のままでなけ
ればならないということはないが、確実に電気的状態を
変えなければならない。これが本発明の回路37の役割で
ある。他の回路も勿論考えれるけれども、ここで説明す
るものには幾つかの利点がある。 この回路37は本質的には５つのトランジスタ57−61を
備えている。CMOS技術を利用してメモリを製作した例で
は、トランジスタ58だけがＰ型であり、その他はスイッ
チングトランジスタ46と同様Ｎ型である。トランジスタ
58、60は給電々圧V_CCと接地との間にカスケード接続さ
れている。トランジスタ57は点Ａと接地との間に接続さ
れる。点Ａはトランジスタ58、59の制御電極へ接続され
る。これらの２つのトランジスタの中間点Ｂは、一方で
はトランジスタ57の制御電極へ、そして他方ではトラン
ジスタ61の制御電極へ接続されている。トランジスタ60
の制御電極はそれのドレイン電極と同じ電位にされてい
る。トランジスタ61のドレインとソース電圧V_CCとされ
ている。 フューズを破断しないとき、点Ａは電位V_CCとされて
いる。そのためＰ型のトランジスタは不能化される。従
って、トランジスタ58とトランジスタ59との間の中間点
Ｂは零電位である。トランジスタ57はＮ型であり、そし
てそれの制御ゲートに零状態をうけているのでトランジ
スタ57は不能化される。この不能化されたトランジスタ
57は点ＡをV_CCに保つ。従って回路37は、点Ａが電位V_CC
とされている状態で安定である。 他方、フューズが破断されると、次のようにして零状
態が点Ａに現われる。メモリに電圧が印加されるとき
（それを使用することを決めた日）、この電圧印加に対
しコンデンサとして働くトランジスタ61はそれのゲート
62へ状態１を通す。状態１の点Ｂはトランジスタ57を短
絡する。従って、点Ａは零状態へ落ちる。点Ａが零状態
であると、トランジスタ58は可能化される。これが点Ｂ
を１に保持することになり、点Ｂは電位V_CCとなる。こ
れにより回路37は別の安定状態になり、先の状態と反対
となる。 トランジスタ60の存在はバイステーブルのトリガリン
グスレッショールドを適正方向へ移行するのに有用であ
る。他方、この移行（これはフューズ38が溶断していな
い状態であるとき何の効果も生じない）は、フューズが
溶断するとき適正方向に、すなわち点ＢをV_CCとする方
向に向けられる。同様にトランジスタ46（これはスイッ
チの役割を果し、そして大型トランジスタである）は、
メセリに電圧が印加されるとき、不能状態で大容量とし
て機能する。従って、点Ａは、メセリに電圧が印加され
るとき開路状態のままでなくて接地電位とされるこのこ
ともフューズの溶断時に点Ａに零電位が生じることに寄
与している。 第２図はメモリを形成する好ましい構造を示す。この
構造では、２のようなセルラインは、ある本数の例えば
16本のセルラインから成る65のようなグループに分けら
れる。グループのセルライン毎に１つの余分のライン29
が割当てられている。このライン29は故障と分ったライ
ン２と置き替わる。この実施例で気付くようにラインデ
コーダ43によりメモリのすべてのセルラインへアクセス
できる。デコーダ43の下流に、セルラインに対しフュー
ズを溶断する回路52のアセンブリ72がある。外部ピン51
へ接続された共通の接続線50がすべての回路52に使用さ
れる。他方、修理回路36の全部をセルラインのグループ
65に対応するグループ73に分ける。グループ73毎に余分
のセルライン29へアクセスできるようにするIIIのよう
なたゞ一本の接続線がある。他方、グループセルライン
と同様の接続線IIとＩとがある。最後に、メモリの列に
アクセスできるようにするデコーダ16が全部のグループ
に対して設けられている。デコーダ43はアドレスバス53
へ接続され、そしてデコーダ16はアドレスバス66へ接続
されてメモリの１つのセルに含まれた情報を選択できる
ようにする。ここまでの説明ではメモリセルは情報ビッ
トを表わしているセルである。本発明は、メモリセルが
幾つもの情報ビットを有しているメモリにも適用でき
る。 第３図は本発明の変形態様を示す。この変形態様で
は、バイステーブル回路37とスイッチ46の構造はスペー
スに使い過ぎるので、１つのセルライン２に対向して容
易につくりつけることができない。それらが必要とする
スペースは、２本のセルライン毎に確保されるスペース
をそれらが必然的に浸食するようなものである。ここま
で記載した構造はセルラインごとにつくられるので、そ
の結果、スペースの確実な損失となる。この不利益な解
消するため２本の隣接セルライン、ライン２と67を同じ
修理アセンブリに接続する。その結果として修理ライン
29をライン29と68とに分けなければならない。この変形
態様では、修理回路に対したゞ１本のフューズがある
が、この修理回路は２本のセルラインのいずれかに故障
すると使用される。 これらのラインに対しデコーダの出力44、69は、フュ
ーズを溶断するための手段36、52の制御電極へ出力を接
続した論理ゲート70に接続される。修理回路の点Ａで得
られる情報は２つの並列スイッチ40と71とへ伝えられ
る。これらのスイッチは、ライン２と67へのアクセス
を、余分のセルライン29と68へのアクセス（IIIとIV）
に切り替える。これら２本のセルライン29、68とすべて
のセルラインとは、１グループのセルラインに属するに
せよ、メモリ自体に属するにせよ、出力接続線13、14へ
接続されている。スイッチ71はスイッチ40に比較でき
る。例としてゲート70はアンドゲートである。セルライ
ンの選択は、デコーダ43の出力44と69に論理状態零が生
ずることにより実施される。

【図面の簡単な説明】 第1a図と第1b図とは本発明の特徴を備えたメモリの略図
であり、これらの図は３本の接続線Ｉ、II、IIIによっ
て正確に対応させれる２枚の図面として示されている。 第２図と第３図とは本発明のメモリの変形態様を示す。 〔主な参照番号〕 １……メモリセル、２……行、 3,4……ビットライン、 5,6……給電回路、７……給電線、 ８……外部ピン、9,10……選択回路、 15……ワードライン、16……コラムデコーダ、 29……付加セルライン、 30,31……ビットライン、 32,33……選択回路、36……修理回路、 38……フューズ、40……スイッチ、 43……デコーダ、47……論理ゲート

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−177797（ＪＰ，Ａ) 特開 昭59−201298（ＪＰ，Ａ) 特開 昭59−142800（ＪＰ，Ａ) 特開 昭59−188898（ＪＰ，Ａ) 特開 昭58−137192（ＪＰ，Ａ)

Claims (1)

1. (57)【特許請求の範囲】 １．マトリックスの行と列とに分けられているメモリセ
   ルにして、同一のメモリセル行（２）のセルは、ビット
   ラインの同一接続線に接続されており、それらビットラ
   イン（３、４）は、一方では、給電回路（５、６）でバ
   イアスされ、他方では、ビットラインの選択回路（９、
   10）に直列に接続されているメモリセル（１）と、 前記選択回路（９、10）を不能化して、当該選択回路に
   対応するメモリセル行のビットライン（３、４）を不動
   作にする不能化手段（63）、及び不動作状態に置かれた
   メモリセル行の代わりの付加メモリセル行（29）の内の
   メモリセル（30、31）を選択する可能化手段（64）を有
   する修理回路（36）と を具備する集積回路メモリにおいて、 上記修理回路は更に、不動作状態に置かれたメモリセル
   行への電力供給を遮断する遮断手段を備えており、 前記給電回路は各々、電源端子（８）と前記ビットライ
   ン（３、４）との間に接続されたトランジスタ（５、
   ６）を有しており、 前記遮断手段は、フューズ（38）が溶断されているかど
   うかの状態によって電気的状態が決定されるバイステー
   ブル回路（37）と、該バイステーブル回路の出力を前記
   給電回路の前記トランジスタの制御電極に接続する接続
   部（接続Ｉ）とを有しており、 前記トランジスタ（５、６）の制御電極が前記バイステ
   ーブル回路により制御されて該トランジスタ（５、６）
   がオフ状態に置かれることにより、不動作状態に置かれ
   たメモリセル行（２）のビットライン（３、４）への電
   力供給が遮断され 更に、前記不能化手段（63）及び前記可能化手段（64）
   も、前記バイステーブル回路（37）により制御される ことを特徴とする集積回路メモリ。 ２．前記選択回路は各々、デコーダからの選択命令を制
   御電極に受けて制御されるトランジスタを有しているこ
   とを特徴とする特許請求の範囲第（１）項に記載の集積
   回路メモリ。 ３．前記ビットライン選択回路の各メモリセル行ごと
   に、１つの修理回路と、該メモリセル行に係るデコーダ
   の一部とを有しており、前記選択回路の全体は、メモリ
   の中に集積化されており、前記修理回路の出力を前記バ
   イアス回路のトランジスタに接続する接続線は、メモリ
   セル行のビットラインに平行にメモリ内を延在すること
   を特徴とする特許請求の範囲第（１）項記載の集積回路
   メモリ。