JP2549999B2 - 集積回路メモリ - Google Patents

集積回路メモリ

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JP2549999B2
JP2549999B2 JP61007140A JP714086A JP2549999B2 JP 2549999 B2 JP2549999 B2 JP 2549999B2 JP 61007140 A JP61007140 A JP 61007140A JP 714086 A JP714086 A JP 714086A JP 2549999 B2 JP2549999 B2 JP 2549999B2
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、集積回路メモリに係るものであり、更に具
体的にいえば修理回路を有するメモリに係るものであ
る。
従来の技術 集積回路メモリは相対的に配置された顕微鏡的大きさ
の電子回路を有する半導体ウエハの形態をとり、これら
の電子回路はその電気的状態によりデジタル情報も含ん
でいる。メモリの製造技術の発展に伴ってメモリに含ま
れる回路の密度は増大し、そしてメモリそれ自体の容量
も増大していく傾向がある。この製造技術の発展は、個
別素子から成る匹敵する回路に比して集積回路の信頼性
を高めなければならないという事情によるのである。こ
の技術の発展は、大きな困難、すなわち意図されている
メモリ回路を有効に製造することが可能であるかという
問題に遭遇している。回路密度が増大していき、製作者
は素子のピッチをマイクロメータのオーダーとしたメモ
リを製作しなければならなくなっている。そのため、メ
モリを製造するのに使用するホトリトグラフィックマス
クを精密に製造しなければならず、そのため高価とな
る。
更に、回路の技術的発展はそのような回路の商品とし
ての寿命を制限することとなっている。それらは急速に
時代遅れとなる。このため製造者は製造機械の生産性を
高めるのに十分な時間を持てない。これらの製造機械が
生産する製品はすべて完全であるということはない。そ
のためメモリの製造、もしくはサンプリングの後でその
製造したメモリの質を検査して、欠陥のあるメモリを取
除く。このようにして取除かれるメモリの数は、製造し
ているメモリの容量が大きくなる程、又は製造ピッチが
短くなる程、又は回路設計が最新のものとなっていく
程、多くなる。これらの問題を解決するための製造者達
はメモリに修理回路を設けることを考えた。修理回路の
目的は、メモリ内で、欠陥回路を良好状態の回路に取替
えることである。本発明の目的は、修理回路の作動効率
を高め、併せてこれらの修理回路の作動状態への移行
（取替）を簡単化することにある。その結果として生産
量を高めることとなる。
メモリにおいて、情報はメモリセルに含まれる。
メモリセルはマトリックス状に、行（ライン）と列
（コラム）に配置されている。又、メモリはデコーダを
備えている。セルラインを選択するため少なくとも１つ
の行のデコーダと、多くの場合セルコラムを選択するた
め列のデコーダとがある。メモリにおいて、同じ行のセ
ルは一本の線に接続されているか、又はビットラインと
呼ぶ２本の同じ相補的な線に接続されている。メモリセ
ルの電気的状態はこれらのビットラインにより伝達され
る。
これらのビットラインはそれぞれ一端で給電回路によ
りバイアスされており、そして他端でビットライン選択
回路へ接続されている。セルラインのビットライン選択
回路それ自体は、そのセルラインに対応するラインデコ
ーダの出力により制御される。本発明に係る修理回路は
選択回路とデコーダの対応出力との間に接続された回路
である。
修理回路の目的は、セルラインの選択回路を不能化す
ることであり、そしてこのセルラインのビットラインを
動作しないようにすることである。そのような不能化が
生じると、修理回路はデコーダと修理接続との間を接続
する。別のセルラインをこの修理接続へ接続する。この
別のラインはメモリの公称容量に対して余分のものであ
る。修理回路は２つの別々の状態をとることができなけ
ればならない。第１の状態では、それらはデコーダとセ
ルラインの正常動作を妨害することはない。修理動作に
おいては修理回路は、不良状態のセルラインへ当てられ
た選択命令を余分のセルラインへ移す。これら２つの状
態をとることができるようにするため従来技術の修理回
路はフューズでカスケードに接続されたバイステーブル
回路を備えている。正常動作ではフューズは切れない
で、バイステーブル回路は第１の状態にある。修理状態
に移ろうとするときは、フューズは切れる。このフュー
ズの切断は外部手段により行なわれる。切断するとバイ
ステーブル回路は状態を変える。
発明が解決しようとするく問題点 フューズを溶断する手段はこれまでにも知られてい
る。これらの手段は本質的には、レーザーに対向して半
導体ウエハを保持している手段である。レーザーの光は
ウエハに対して動かされて、溶断しようとするフューズ
にレーザー光を非常に精確に向ける。レーザー光パルス
をつくってフューズを溶断する。このとき修理回路は状
態を変え、そしてそのセルラインに相当するデコーダの
出力と別のセルラインへ接続された修理接続との間が接
続される。同時に、修理回路の状態の変化についての情
報を使用し、セルラインの選択回路を不能化して、それ
らの選択回路を作動しないようにする。
この構造は２つの欠点を有している。大きな欠点はレ
ーザーの取扱いにある。レーザー装置は高価であり、製
造されるメモリの価格を高め、しかもそのレーザーの操
作は微妙である。溶断しようとするフューズの位置を精
確に狙ってウエハに対してレーザーを位置決めしなけれ
ばならない。レーザーの取扱に習熟し、製造されるメモ
リのタイプ毎に異なる取扱いに習熟するために費される
時間の損失は、そのメモリの商品としての寿命から決定
されねばならない。更に、故障セルラインを余分のセル
ラインで置換するだけでは足りない。事実、もし故障セ
ルラインが短絡回路の位置、例えばビットラインの１つ
と給電回路との間にあるとすると、そのメモリは（それ
は修理されたので機能的には健全である）電力消費が過
大であるということで検査では不合格とされる。この過
大電力消費は、その回路が製造者により保証されている
規格から外れることを意味している。このような状態の
下では、望まれるすべての利点が修理回路から期待でき
るものではない。
そこで、本発明は、フューズを切断するためのフュー
ズへのアクセスはメモリのデコーダの１つを極めて簡単
に利用することにより実現されるようにした修理回路を
提供することにより、上述の欠点を解消せんとするもの
である。
問題点を解決するための手段 本発明は、問題の１つのセルラインのアドレスをプロ
グラムしておいてそれが選択されるようにし、そして同
時にパルスを一本の付加的な制御端子へ送ってその選択
されたセルライン又はセルコラムに対応するフューズを
切断する。更に、修理回路の状態の変化に関する情報を
使用してそのセルラインの電源を切る。
かくして、本発明によるならば、 − マトリックスの行と列に分布しているメモリセル
と、 − 出力信号によりセルラインを選択するための少なく
とも１つのデコーダと、 − セルラインとデコーダの少なくとも１つの出力との
間に接続されており、フューズを有し、そしてこのフュ
ーズの状態に応じて、デコーダとセルラインとの間の接
続からデコーダと少なくとも１つの修理接続との間の接
続へ切り替えれる修理回路と、 − 修理接続へ接続されている少なくとも１つの付加的
なセルラインと を具備する集積回路メモリにして、 フューズを溶断する手段を備えており、このフューズ
溶断手段は、各フューズごとに、フューズに直列のスイ
ッチと、このスイッチを作動するため２つの入力を有す
る論理制御ゲートを有しており、この論理制御ゲートの
第１入力はデコーダの出力へ接続され、そして論理制御
ゲートの第２の入力はメモリの修理回路の幾つかの論理
ゲートへ共通に、そしてフューズの溶断を制御するため
の単一の外部アクセス端子へ接続されていることを特徴
とする集積回路メモリが提供される。
添付図面を参照してなされる以下の説明から本発明を
よりよく理解されよう。以下の説明と添付図面とはあく
までも例示であって、本発明を限定するものではない。
スタティックメモリについての本発明の説明を、異なる
タイプのメモリ（ドラム、EPROM………）へ、それらが
ランダムアクセスであろうとそうでなかろうと、適用す
ることは当然可能である。更に、行をビットラインへそ
して列をワードラインへ見たてる説明は使用される手段
の自明の転移に対して障害となるものではない。これら
はメモリのマトリックスの分割方向をどちらをどう呼ぶ
かという問題に過ぎない。
実施例 第1a図と第1b図とは本発明の改良部分を含むスタティ
ックランダムアクセスメモリを示す。このメモリは集積
回路の形をしている。これらの図はメモリの全体の構成
を示す。従来技術と既知のプロセスを使用してこのメモ
リを形成することができる。メモリは行（ライン）と列
（コラム）に配置されたメモリセル１から成る（第1b
図）。１つの行２のすべてのセルは、ビットラインと呼
ばれる同じ２本の相補的な接続線３、４へ接続されてい
る。それらが相補的と呼ばれる理由は、一方が（ある論
理状態に対応する）ある電気的状態にあるとき、他方は
（反対の論理状態に対応する）相補的な電気的状態にあ
るということによる。これらのビットラインLBmとLBmと
は一端で給電回路５、６によりそれぞれバイアスされて
いる。一般的にいって回路５、６は、外部ピン８を介し
て電位VCCをうける給電線７へ接続されたトランジスタ
を備えている。これらのバイアス回路の目的は、ビット
ライン３、４をVCCよりも低い電位に保って、セル例え
ばセル１がビットライン３、４と関連づけられると、そ
のセルに含まれる情報の状態に応じて一方の状態又は別
の状態（VCC又はＯ）へ前記電位が移っていくようにす
ることである。
別の端で、ビットライン３は選択回路９にそしてビッ
トライン４は選択回路10にそれぞれ直列になっている。
一例として、選択回路はビットラインと直列のトランジ
スタから成る。これらのトランジスタの制御電極11、12
はデコーダからの命令をうける。この命令は接続線IIに
より伝えられる。デコーダがセルラインを選択すると、
電極11、12はトランジスタ９、10が短絡回路となるよう
な電位にされる。こうなるとビットライン３、４が伝え
る電気的状態は２本の相補的出力線13、14にそれぞれ伝
わる。こうして出力端13、14はメモリのいずれのセルラ
インとでも関係がつけられる。しかし常に、その選択さ
れたセルラインだけがこれらの出力線を介してそれの情
報を伝えれるのである。
同じライン（行）のそれ以外のすべてのセルから１つ
のセルを選択するため、このセルはワードラインと呼ば
れる別の線15により与えられる伝達可能化命令を更にう
ける。メモリのすべてのワードラインはコラムデコーダ
16と呼ばれるデコーダと関係している。コラムデコーダ
16はメモリに入れられている、又は入れようとしてお
り、そして読み出したい又は書き込みたい情報のコラム
アドレスを受けとる。もしメモリセルのアドレスが知ら
れていると、それが属しているメモリワードを、ライン
15のようなワードラインにより突き止めることにより、
そしてそれが属しているセルラインを接続線IIのような
接続線により選択することによりそれに情報を書き込ん
だり、それから情報を読だしたりすること、すなわちそ
れにアクセスできる。従って、メモリセル１は２つの選
択回路を備えており、これらの選択回路17、18は一方で
は２本のビットラインへ接続されており、そして他方で
は２つの相補的情報収集端子19、20へ接続されている。
これらの回路の制御電極21、22はワードライン15へ接続
されている。情報を蓄積するためセル１は本質的には既
知型式のバイステーブル回路であり、ここではVCCと接
地との間に２本の接続線27と28とに接続されている４個
のトランジスタ23−26から構成されている。
本発明のメモリは通常のセルラインと比較し得る付加
セルライン例えば29も備えている。これらの余分なセル
ラインのセルは、セルライン２のセルと同じワードライ
ンへ接続されている。修理回路（第1a図）の目的は、接
続線IIへ加えられる選択動作を接続線IIIへ加えられる
選択動作へ切り替えることである。これにより付加セル
ライン29と出力接続線13、14と関連する。このため、付
加ライン29のビットライン30、31は、接続線IIIへ制御
電極34、35が接続されている直列トランジスタ32、33に
より接続線13、14と関連づけられる。換言すれば、セル
ラインの接続線IIによりそしてメモリの接続線IIIによ
り与えられる命令は常に相補的である。又は、セルライ
ンは良好な状態にあって、余分なライン29は使用されて
いないか、又はその反対である。正常時には修理回路は
セルライン２へ当てられている。もしメモリにたゞ１つ
だけ余分なライン29があると、１つのセルラインが故障
したときだけメモリを修理できる。
第1a図に示すセルラインの修理回路36は３つの部分を
備えている。第１の部分37はバイステーブル回路から成
る。第２の部分38は、印加電位（ここでは供給電位
VCC）へバイステーブル37の端子39を接続しているフュ
ーズにより本質的に形成されている。第３の部分では修
理回路36はスイッチ40を含んでおり、このスイッチ40の
制御入力41はバイステーブル37の電気状態に対応する電
圧をうけ、そして切替入力42はデコーダ43からの命令を
受けとる。選択命令であるこの命令は、バイステーブル
回路37の状態によるのであるが、接続線IIを介してセル
ライン２（これはデコーダ43の出力44に対応する）に向
って、又は修理接続線IIIに向って送られる。接続線II
はセルライン毎に設けている。接続線IIIはメモリの面
へ平行にそして出力接続線13、14へのびている。（又は
ワードライン15へ平行に、同じものにくる）。それ故接
続線IIIは、同じ余分のセルライン29に所属する１グル
ープのセルラインのすべての修理回路を一緒に接続す
る。修理はこのグループのセルラインのたゞ１つが故障
しているときだけできる。
セルライン２又は29の選択の際スイッチ40において選
択切り替えに利用するバイステーブル37の電気的状態を
給電回路５、６の制御のために接続線Ｉで利用する。こ
れらの給電回路は、メモリから切離したいセルライン２
のビットライン３、４にバイアスを与える。セルライン
２は、スイッチ40からの命令を接続線IIを介して選択回
路９、10へ伝えることによりメモリから切離される。
又、セルライン２は、適当な命令を回路５、６へ伝える
ことによってもメモリから電気的に切離せる。それ故、
回路５、６は、破線で示す接続線45により恒久的に接続
されたままでいるにもかかわらず制御される。バイステ
ーブル回路37を利用できるので、それが表わしている情
報（それ自体ビットラインの状態についての情報を与え
る）を利用して回路５、６を制御するのが賢明である。
これはそうしなければならないというものではない。し
かし、メモリアレイの形に回路をつくりつけていく際に
スペースを節約するには全く有利である。接続線Ｉだけ
をつくればよいからである。第1b図から判るように、接
続線Ｉの形成は、それがメモリのかなりの部分を通るの
で困難を生ずるかもしれない。実際にはビットライン
（例えばビットライン３）へ平行にそれの大部分をビッ
トラインと同時に形成できる。残りの部分は、メモリに
種々の接続を形成するときに同時に接続線Ｉの補足部分
を形成するようにして形成していればよい。
本発明の特徴の一つは、メモリがフューズを溶断する
ための固有の手段52を備えているということである。こ
れらの手段はレーザーのように外部に加えた手段ではな
い。それらはメモリの論理回路に含まれている手段であ
る。各セルラインに対応するフューズ溶断手段は本質的
にはスイッチ46であって、このスイッチはフューズ38と
直列に接続され、そして論理ゲート47により制御され
る。論理ゲート47は２つの入力を有している。第１の入
力48は、選択したいと思うセルラインに割当てたデコー
ダの出力44へ接続されている。第２の入力49はメモリの
修理回路のすべての論理ゲートに共通の接続線50へ接続
されている。それは又、単一の外部アクセス端子51へ接
続されている。
フューズ38を溶断する手段52は次のように動作する。
故障を検出したので中和したいと考えるセルラインのラ
インアドレスをバス53を介してデコーダ43へ送る。その
故障は機能的なものか、又は電気的なものである。デコ
ーダ43の出力44は、このラインの選択に相当する電気的
状態、一例として零状態を送り出す。正常時には電気的
状態１、例えばVCCになっている端子51は外部手段によ
り零状態にされる。これらの外部手段は任意の電気的コ
ンタクト手段でよい。例としてノアゲートである論理ゲ
ートの出力54は、それの入力で２つの零状態をうけるの
で状態１を送りだす。本質的に大型トランジスタである
スイッチ46のベースに状態１が加えられ、そしてそれは
短絡状態となる。こうなるとフューズは給電々圧VCCと
接地との間に入る。このとき大きな電流がこのフューズ
を流れる。この電流が大きくなる程トランジスタ46は大
きくなる。この電流によりフューズは溶断する。
従って、フューズ38とスイッチ46との中間の点Ａ（こ
れはVCCの電位にされていた）は開路となる。こうなる
と回路37の状態は変る。点Ａ、端子39そして回路37に現
われる電気的状態は変化し、そしてスイッチ40は切り替
わる。
スイッチ40の動作を以下に説明する。スイッチ40は補
足的な型の２個のトランジスタ63、64を備えている。一
例としてトランジスタ63はＰ型であり、そしてトランジ
スタ64はＮ型である。これらのトランジスタの制御電極
に点Ａから同じ電位を与える。これらのトランジスタの
主電極の一つは接続線56へ接続される。この接続線56は
いま問題としているセルラインを支配しているデコーダ
43の出力44へ至る。点Ａの電気的状態によるのである
が、接続線56がそのセルラインを選択する電気的状態を
うけると、これら２つのトランジスタの一方63又は64は
可能化されて、その情報は接続線II又はIIIへ伝えられ
る。これは又フューズの状態（正常か、又は溶断）を反
映している。
デコーダ43の出力44に現われるセルラインの選択命令
はスイッチ40を通る。一例では、この命令はこのスイッ
チによって余分のセルラインに対応する接続線IIIの方
へ伝えられ、接続線IIは不能化状態となって接続線IIへ
切離す。故障がこうして直されるとメモリは正常なメモ
リとして使用できる。故障セルラインと入れ代ったばか
りの余分のセルラインのアドレスは、それが入れ代った
セルラインのアドレスに仮に決められる。レーザーの使
用が不要となったことは理解されよう。故障セルライン
のアドレスをうけたデコーダ43の動作によりフューズの
破断が生ぜしめられる。メモリを分割することにより幾
つかの故障セルラインを修理できることも理解されよ
う。
修理が全部完了したら、端子51は再び電気的状態１へ
バイアスされる。セルラインの選択は、デコーダ43に関
係している出力をスイッチ40に関係している入力へ接続
している接続線56により使用中要求によって行なわれ
る。セルラインの所望の修理を全部実施するのにたゞ１
つの接続線50を使用するだけであるが、このことは全く
問題を生じない。事実、単一の論理ゲート47（デコーダ
43から選択命令とフューズ溶断命令をうける論理ゲー
ト）は有用な命令をそれの出力54へ通す。その他のセル
ラインの修理回路の論理ゲートは作動しないままであ
る。
本発明の別の技術的な特徴は、バイステーブル37に関
連している。フューズ38をレーザー光線で破断する場合
点Ａが電気的状態を変えるための簡単な回路を設計する
ことは事実可能である。スイッチ46の存在に独自性が認
められる本発明ではこのような簡単化は不可能である。
フューズ38が破断すると、点Ａは開路状態のままでなけ
ればならないということはないが、確実に電気的状態を
変えなければならない。これが本発明の回路37の役割で
ある。他の回路も勿論考えれるけれども、ここで説明す
るものには幾つかの利点がある。
この回路37は本質的には５つのトランジスタ57−61を
備えている。CMOS技術を使用してメモリを製作した例で
は、トランジスタ58だけがＰ型であり、その他はスイッ
チングトランジスタ46と同様Ｎ型である。トランジスタ
58、60は給電々圧VCCと接地との間にカスケード接続さ
れている。トランジスタ57は点Ａと接地との間に接続さ
れる。点Ａはトランジスタ58、59の制御電極へ接続され
る。これらの２つのトランジスタの中間点Ｂは、一方で
はトランジスタ57の制御電極へ、そして他方ではトラン
ジスタ61の制御電極へ接続されている。トランジスタ60
の制御電極はそれのドレイン電極と同じ電位にされてい
る。トランジスタ61のドレインとソースは電位VCCとさ
れている。
フューズを破断しないとき、点Ａは電位VCCとされて
いる。そのためＰ型のトランジスタは不能化される。従
って、トランジスタ58とトランジスタ59との間の中間点
Ｂは零電位である。トランジスタ57はＮ型であり、そし
てそれの制御ゲートに零状態をうけているのでトランジ
スタ57は不能化される。この不能化されたトランジスタ
57は点ＡをVCCに保つ。従って回路37は、点Ａが電位VCC
とされている状態で安定である。
他方、フューズが破断されると、次のようにして零状
態が点Ａに現われる。メモリをスイッチングオンすると
き（それを使用することを決めた日）このスイッチング
オンに対しコンデンサとして働くトランジスタ61はそれ
のゲート62へ状態１を通す。状態１の点Ｂはトランジス
タ57を短絡する。従って、点Ａは零状態へ落ちる。点Ａ
が零状態であると、トランジスタ58は可能化される。こ
れが点Ｂを１に保持することを終らせ、点Ｂは電位VCC
となる。これにより回路37は別の安定状態になり、先の
状態と反対となる。
トランジスタ60の存在はバイステーブルのトリガリン
グスレッショールドを適正方向へ移すのに有用である。
他方、このトリガリング（これはフューズ38が溶断して
いない状態であるとき何の効果も生じない）は、フュー
ズが溶断するとき適正方向に、すなわち点ＢをVCCとす
る方向に向けられる。同様にトランジスタ46（これはス
イッチの役割を果し、そして大型トランジスタである）
は、メモリのスイッチングオンのとき、不能状態で大容
量を形成する。従って点Ａは、スイッチングオンのとき
開路状態のままでなくて接地電位とされるこのこともフ
ューズの溶断時に点Ａに零電位が生じることに寄与して
いる。
第２図はメモリを形成する好ましい構造を示す。この
構造では、２のようなセルラインは、ある本数の例えば
16本のセルラインから成る65のようなグループに分けら
れる。グループのセルライン毎に１つの余分のライン29
が割当てられている。このライン29は故障と分ったライ
ン２と置き替わる。この実施例で気付くようにラインデ
コーダ43によりメモリのすべてのセルラインへアクセス
できる。デコーダ43の下流に、セルラインに対しフュー
ズを溶断する回路52のアセンブリ72がある。外部ピン51
へ接続された共通の接続線50がすべての回路52に使用さ
れる。他方修理回路36の全部をセルラインのグループ65
に対応するグループ73に分ける。グループ73毎に余分の
セルライン29へアクセスできるようにするIIIのような
たゞ一本の接続線がある。他方、グループセルラインと
同数の接続線IIとＩとがある。最後に、メモリの列にア
クセスできるようにするデコーダ16が全部のグループに
対して設けられている。デコーダ43はアドレスバス53へ
接続され、そしてデコーダ16はアドレスバス66へ接続さ
れてメモリの１つのセルに含まれた情報を選択できるよ
うにする。ここまでの説明ではメモリセルは情報ビット
を表わしているセルである。本発明は、メモリセルが幾
つもの情報ビットを有しているメモリにも適用できる。
第３図は本発明の変形態様を示す。この変形態様で
は、バイステーブル回路37とスイッチ46の構造はスペー
スを使い過ぎるので、１つのセルライン２に対向して容
易につくりつけることができない。それらが必要とする
スペースは、２本のセルライン毎に確保されるスペース
をそれらが必然的に浸食するようなものである。ここま
で記載した構造はセルラインごとにつくられるので、そ
の結果、スペースの確実な損失となる。この不利益を解
消するため２本の隣接セルライン、ライン２と67を同じ
修理アセンブリに接続する。その結果として修理ライン
29をライン29と68とに分けなければならない。この変形
態様では、修理回路に対したゞ１本のフューズがある
が、この修理回路は２本のセルラインのいずれかに故障
すると使用される。
これらのラインに対しデコーダの出力44、69は、フュ
ーズを溶断するための手段36、52の制御電極へ出力を接
続した論理ゲート70に接続される。修理回路の点Ａで得
られる情報は２つの並列スイッチ40と71へと伝えられ
る。これらのスイッチは、ライン２と67へのアクセス
を、余分のセルライン29と68へのアクセス（IIIとIV）
に切り替える。これら２本のセルライン29、68とすべて
のセルラインとは、１グループのセルラインに属するに
せよ、メモリ自体に属するにせよ、出力接続線13、14へ
接続されている。スイッチ71はスイッチ40に比較でき
る。例としてゲート70はアンドゲートである。セルライ
ンの選択は、デコーダ43の出力44と69に論理状態零が生
ずることにより実施される。
【図面の簡単な説明】
第1a図と第1b図とは本発明の特徴を備えたメモリの略図
であり、これらの図は３本の接続線Ｉ、II、IIIによっ
て正確に対応させれる２枚の図面として示されている。 第２図と第３図とは本発明のメモリの変形態様を示す。 〔主な参照番号〕 １……メモリセル、２……行、 3,4……ビットライン、 5,6……給電回路、７……給電線、 ８……外部ピン、9,10……選択回路、 15……ワードライン、16……コラムデコーダ、 29……付加セルライン、 30,31……ビットライン、 32,33……選択回路、36……修理回路、 38……フューズ、40……スイッチ、 43……デコーダ、47……論理ゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−175195（ＪＰ，Ａ) 特開 昭59−126651（ＪＰ，Ａ) 特開 昭58−130495（ＪＰ，Ａ) 特開 昭59−142800（ＪＰ，Ａ) 特開 昭59−151398（ＪＰ，Ａ) 特開 昭59−117794（ＪＰ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】マトリックスの行と列に分布しているメモ
    リセルと、 出力信号によりセルラインを選択するための少なくとも
    １つのデコーダと、 セルラインとデコーダの少なくとも１つの出力との間に
    接続されており、フューズを有し、そしてこのフューズ
    の状態に応じて、デコーダとセルラインとの間の接続か
    らデコーダと少なくとも１つの修理接続との間の接続へ
    切り替えれる修理回路と、 修理接続へ接続されている少なくとも１つの付加的なセ
    ルラインと を具備する集積回路メモリにおいて、 フューズを溶断する手段を備えており、このフューズ溶
    断手段は、各フューズごとに、フューズに直列のスイッ
    チと、このスイッチを作動してフューズを溶断するため
    ２入力論理制御ゲートを有しており、この論理制御ゲー
    トの第１入力はデコーダの出力へ接続され、そして論理
    制御ゲートの第２の入力はメモリの修理回路の幾つかの
    論理ゲートへ共通に、そしてフューズを溶断を制御する
    ための単一の外部アクセス端子へ接続されていることを
    特徴とする集積回路メモリ。
  2. 【請求項２】セルラインをグループに分け、そして各グ
    ループは少なくとも１つの付加的なセルラインへ接続さ
    れた少なくとも１つの修理接続を有する特許請求の範囲
    第（１）項に記載のメモリ。
  3. 【請求項３】前記の修理回路は２つのセルラインとデコ
    ーダとの間の接続を、それぞれ１つの付加的なセルライ
    ンへ接続されている２つの修理接続とデコーダとの間の
    ２つの接続へ切り替える手段を備えている特許請求の範
    囲第（１）項又は第（２）項に記載のメモリ。
  4. 【請求項４】前記のスイッチは、論理制御ゲートが発生
    した命令を制御電極でうけるトランジスタを備えている
    特許請求の範囲第（１）項又は第（２）項に記載のメモ
    リ。
  5. 【請求項５】前記の修理回路はそれぞれ、一方の出力が
    フューズ端子へ接続されているバイステーブル回路を備
    えている特許請求の範囲第（１）項又は第（２）項に記
    載のメモリ。
  6. 【請求項６】スイッチオンされるための手段と、フュー
    ズが溶断してしまったバイアステーブル回路がメモリの
    スイッチングオンによりあらかじめ定められた単一の電
    気的状態になるようにする手段とを備えている特許請求
    の範囲第（１）項又は第（２）項に記載のメモリ。
  7. 【請求項７】前記のデコーダがセルラインへ割当てられ
    ている出力を備え、各出力は対応セルラインと余分のセ
    ルラインとの間の切り替えを許す適正な修理回路へ接続
    されている特許請求の範囲第（１）項又は第（２）項に
    記載のメモリ。
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