JP2866326B2 - Motion vector search device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ディジタル動画像
の情報圧縮に適用される動きベクトル探索装置に係り、
特に、現画像の一部を構成する現符号化ブロックの画素
データと前符号化画像上のサーチウィンドウ内の複数の
候補ブロックの画素データとに基づいて算出されたそれ
ぞれのディストーションによって動きベクトルを探索す
る動きベクトル探索装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a motion vector search apparatus applied to information compression of digital moving images,
In particular, a motion vector is searched for by each of the distortions calculated based on the pixel data of the current coded block constituting a part of the current image and the pixel data of a plurality of candidate blocks in the search window on the previous coded image. To a motion vector search device.

【０００２】[0002]

【従来の技術】文字、図形、音声、映像などの異なる情
報をデジタルデータで表現し、これらのメディアを統合
して一元的に取り扱うマルチメディアが近年注目を浴び
ている。このマルチメディアをより効果的に実現するキ
ー・テクノロジーのひとつとして情報圧縮技術がある。
情報圧縮技術は、情報の冗長性に着目し、冗長な部分の
情報を削減することにより、情報量を少なくする技術で
あり、これにより大量の情報を効率的に処理し、蓄積
し、伝送することが可能となる。2. Description of the Related Art In recent years, multimedia which expresses different information such as characters, figures, voices, and images by digital data, and integrates these media and handles them in a unified manner has attracted attention in recent years. One of the key technologies to realize this multimedia more effectively is information compression technology.
Information compression technology is a technology that focuses on information redundancy and reduces the amount of information by reducing the information in redundant parts, thereby efficiently processing, storing, and transmitting a large amount of information. It becomes possible.

【０００３】各種のメディアの情報量には大きな差があ
り、とりわけ、動画像は膨大な情報量を有するため、大
幅な情報の圧縮が必要となる。情報の圧縮方法には各種
方式があり、これらの方式を組み合わせることにより、
大幅な圧縮を実現している。一般に、これらの圧縮機能
はＬＳＩ（Large scale integrated circuit）として提
供されている。[0003] There is a large difference in the amount of information of various media. In particular, since a moving image has a huge amount of information, a large amount of information compression is required. There are various methods for compressing information, and by combining these methods,
Significant compression has been achieved. Generally, these compression functions are provided as an LSI (Large scale integrated circuit).

【０００４】動画像情報の圧縮方式の一つとして、動画
像の一部を構成する２つの画面間の時間的な相関関係に
基づいて情報圧縮を行う方式が知られている。この圧縮
方式には、例えば、単純フレーム間予測符号化方式、動
き補償フレーム間予測符号化方式がある。ここで、フレ
ームとは、動画像を構成する１枚の画面を表す。以下、
単純フレーム間予測符号化方式および動き補償フレーム
間予測符号化方式について説明する。As one of the compression methods for moving image information, there is known a method for compressing information based on a temporal correlation between two screens constituting a part of a moving image. This compression method includes, for example, a simple inter-frame prediction coding method and a motion compensation inter-frame prediction coding method. Here, a frame represents one screen constituting a moving image. Less than,
The simple inter-frame prediction coding method and the motion compensation inter-frame prediction coding method will be described.

【０００５】図７６は単純フレーム間予測符号化方式を
示す図である。単純フレーム間予測符号化方式において
は、互いに位置的に対応する現画像１０１の各画素デー
タと前符号化画像３０１の各画素データとの差分値を算
出し、この差分値を適当な閾値と比較して、有意画素デ
ータと非有意画素データとに識別する。有意画素データ
は、この差分値が閾値より大きい場合に相当し、前符号
化画像３０１から現画像１０１を予測する際に省略する
ことのできないデータである。一方、非有意画素データ
は、この差分値が閾値以下の場合に相当し、前符号化画
像３０１から現画像１０１を予測する際に削減すること
が可能なデータである。FIG. 76 is a diagram showing a simple inter-frame predictive coding system. In the simple inter-frame predictive coding method, a difference value between each pixel data of the current image 101 and each pixel data of the previous coded image 301 corresponding to each other is calculated, and the difference value is compared with an appropriate threshold value. Then, it is distinguished between significant pixel data and insignificant pixel data. The significant pixel data corresponds to a case where the difference value is larger than the threshold value, and is data that cannot be omitted when predicting the current image 101 from the previous encoded image 301. On the other hand, non-significant pixel data corresponds to a case where the difference value is equal to or smaller than the threshold value, and is data that can be reduced when the current image 101 is predicted from the previously encoded image 301.

【０００６】なお、前符号化画像３０１は、現画像１０
１よりも過去の画像であっても、未来の画像であっても
よいが、現画像１０１よりも時間的に先に符号化される
画像である。例えば、図７６に示すように、前画像１０
１における人物像１０が現画像１０１において右方向に
移動してる場合、有意画素データを示す領域は、２つの
有意画素領域２０および２１によって示される。有意画
素領域２０に位置的に対応する現画像１０１上の画素デ
ータは、この画素データと有意画素領域２０との差分値
および有意画素領域２０によって表すことができ、有意
画素領域２１に位置的に対応する現画像１０１上の画素
データは、この画素データと有意画素領域２１との差分
値および有意画素領域２１によって表すことができる。
残りの非有意画素領域は、この非有意画素領域と位置的
に対応する前符号化画像３０１の画素データそのものに
よって表すことができる。The pre-encoded image 301 is the same as the current image 10
Although the image may be a past image or a future image, it is an image that is coded temporally earlier than the current image 101. For example, as shown in FIG.
When the human image 10 in FIG. 1 is moving rightward in the current image 101, the area indicating significant pixel data is indicated by two significant pixel areas 20 and 21. The pixel data on the current image 101 corresponding to the significant pixel region 20 can be represented by a difference value between the pixel data and the significant pixel region 20 and the significant pixel region 20. The corresponding pixel data on the current image 101 can be represented by a difference value between the pixel data and the significant pixel area 21 and the significant pixel area 21.
The remaining insignificant pixel area can be represented by the pixel data itself of the pre-encoded image 301 that corresponds in position to the insignificant pixel area.

【０００７】単純フレーム間予測符号化方式では、有意
画素数が少ないほど予測の際に必要な差分値のデータ量
を少なくすることができるので、圧縮効率を向上するこ
とができる。また、閾値を高く設定することによって有
意画素数を少なくして圧縮効率をさらに向上することも
できるが、閾値を高くしすぎると、画像の動きがぎくし
ゃくして不自然になったり、動くべき画像の一部が残像
として現れたりするため、画像品質が著しく劣化すると
いった不具合が発生する。In the simple inter-frame predictive coding method, the smaller the number of significant pixels, the smaller the data amount of the difference value required for prediction, so that the compression efficiency can be improved. Also, by setting a high threshold, the number of significant pixels can be reduced to further improve the compression efficiency.However, if the threshold is set too high, the image becomes jerky and unnatural, May appear as an afterimage, causing a problem that the image quality is significantly deteriorated.

【０００８】このように、単純フレーム間予測符号化方
式では、現画像１０１を前符号化画像３０１の同一位置
の画素データに基づいて予測するので、現画像１０１と
前符号化画像３０１との間の画像上の変化が小さいとき
には高い圧縮効率を実現することができるが、図７６に
示されるように、画像の一部が画像上で大幅に移動する
ような場合には、単純フレーム間予測符号化方式よりも
次に説明する動き補償フレーム間予測符号化方式を用い
た方が圧縮効率は高くなる。As described above, in the simple inter-frame predictive coding method, the current image 101 is predicted based on the pixel data at the same position of the previous coded image 301, so that the current image 101 and the previous coded image 301 When the change on the image is small, high compression efficiency can be realized. However, as shown in FIG. 76, when a part of the image moves significantly on the image, the simple inter-frame prediction code can be used. The compression efficiency is higher when the motion-compensated inter-frame prediction coding method described below is used than in the coding method.

【０００９】動き補償フレーム間予測符号化方式では、
図７７に示されるように、人物像１０が移動した場合、
図７７に示される動きベクトルＭＶを算出する。動きベ
クトルＭＶは、人物像１０の移動方向および移動距離を
表し、この動きベクトルＭＶと前符号化画像３０１の人
物像１０を形成する画素データとによって、現画像１０
１上の人物像１０を予測する。この場合、有意画素領域
は領域２０のみになる。したがって、動き補償フレーム
間予測符号化方式のほうが、有意画素数を大幅に少なく
することができるので、画像情報の圧縮効率を大幅に向
上することができる。In the motion compensation inter-frame prediction coding method,
As shown in FIG. 77, when the human image 10 moves,
The motion vector MV shown in FIG. 77 is calculated. The motion vector MV indicates a moving direction and a moving distance of the human image 10.
1 is predicted. In this case, the significant pixel region is only the region 20. Therefore, the motion-compensated inter-frame prediction coding method can significantly reduce the number of significant pixels, and can greatly improve the compression efficiency of image information.

【００１０】ところで、国際標準方式であるＩＴＵ−Ｔ
（International telecommunication Union-Telecommun
ication Standardization Sector）Ｈ．２６１による動
き補償フレーム間予測方式では、まず、図７８に示すよ
うに、現画像１０２を複数のブロックに分割し、その一
つのブロック（以下、現符号化ブロックと呼ぶ）２３０
に類似した同一サイズの複数のブロック５３０（以下、
候補ブロックと呼ぶ）を含むサーチウィンドウ４０５を
前符号化画像３０２上で特定し、サーチウインド４０５
内に含まれる複数の候補ブロック５３０と現符号化ブロ
ック２３０とのディストーションを算出する。Incidentally, the ITU-T which is an international standard system
(International telecommunication Union-Telecommun
ication Standardization Sector) H. In the motion compensated inter-frame prediction method according to H.261, first, as shown in FIG. 78, the current image 102 is divided into a plurality of blocks, and one of the blocks (hereinafter, referred to as a current coded block) 230
A plurality of blocks 530 of the same size similar to
(Referred to as a candidate block) is specified on the pre-encoded image 302, and the search window 405
Is calculated between the plurality of candidate blocks 530 and the current coded block 230 included in the block.

【００１１】ここで、ディストーションとは、各候補ブ
ロック５３０と現符号化ブロック２３０との類似性を表
すものであり、各候補ブロック内の位置的に対応する画
素データの差分値をそれぞれ求め、これらの差分値が相
殺されないように絶対値演算または二乗演算によって正
数データに変換して累積した値で示される。次に、算出
されたディストーションの中から最小の値をもつディス
トーションを特定し、この最小ディストーションを有す
る候補ブロック５３０と現符号化ブロック２３０に基づ
いて動きベクトルＭＶが算出される。Here, the distortion indicates the similarity between each candidate block 530 and the current encoding block 230, and obtains the difference value of the pixel data corresponding to the position in each candidate block. Is represented by a value obtained by converting into positive data by an absolute value operation or a square operation so as not to cancel out the difference value of. Next, a distortion having the minimum value is specified from the calculated distortions, and a motion vector MV is calculated based on the candidate block 530 having the minimum distortion and the current coding block 230.

【００１２】さらに、現符号化ブロック２３０、サーチ
ウィンドウ４０５、候補ブロック５３０の関係について
説明する。図７９（ｂ）に示すように、現符号化ブロッ
ク２３０がＮ行Ｍ列の画素から構成され、図７９（ａ）
に示すように、サーチウィンドウ４０５がＨ行Ｌ列の画
素から構成されるとすると、現符号化ブロック２３０に
類似した候補ブロック５３０は、サーチウィンドウ４０
５内に（Ｈ−Ｎ＋１）×（Ｌ−Ｍ＋１）個存在する。Next, the relationship between the current coding block 230, the search window 405, and the candidate block 530 will be described. As shown in FIG. 79 (b), the current encoding block 230 is composed of N rows and M columns of pixels.
Assuming that the search window 405 is composed of H rows and L columns of pixels as shown in FIG.
5, there are (H−N + 1) × (L−M + 1) pieces.

【００１３】また、現符号化ブロック２３０の左上角の
画素データをａ（０，０）で表わすとすると、サーチウ
ィンドウ４０５内でこの画素データａ（０，０）に位置
的に対応する各候補ブロック５３０の画素の取り得る範
囲は、図７９（ａ）の斜線領域で示される。現符号化ブ
ロック２３０内の画素データと各候補ブロック５３０内
の画素データとの位置的な対応関係を図８０に示す。図
８０に示すように、現符号化ブロック２３０内の画素デ
ータａ（ｍ，ｎ）に位置的に対応する各候補ブロック５
３０内の画素データは、サーチウィンドウ４０５内の画
素データｂ（ｌ＋ｍ，ｈ＋ｎ）で表される。ここで、ｈ
およびｌはサーチウィンドウ４０５内の各候補ブロック
５３０を特定する値であり、サーチウィンドウ４０５内
の画素データｂ（ｌ，ｈ）は候補ブロック５３０の左上
角の画素データであり、現符号化ブロック２３０の左上
角の画素データａ（０，０）に位置的に対応する。Assuming that the pixel data at the upper left corner of the current encoding block 230 is represented by a (0,0), each candidate corresponding to the pixel data a (0,0) in the search window 405 A possible range of the pixel of the block 530 is indicated by a shaded area in FIG. FIG. 80 shows the positional correspondence between the pixel data in the current encoding block 230 and the pixel data in each candidate block 530. As shown in FIG. 80, each candidate block 5 corresponding to the pixel data a (m, n) in the current coding block 230 in position.
The pixel data in 30 is represented by pixel data b (l + m, h + n) in the search window 405. Where h
And l are values specifying each candidate block 530 in the search window 405, and the pixel data b (l, h) in the search window 405 is the pixel data at the upper left corner of the candidate block 530, and the current coding block 230 Corresponds to the pixel data a (0,0) at the upper left corner of the upper left corner.

【００１４】図７９および図８０に示された現符号化ブ
ロック２３０、サーチウィンドウ４０５および複数の候
補ブロック５３０において、現符号化ブロック２３０と
各候補ブロック５３０とのディストーションをＤ（ｌ，
ｈ）とすると、Ｄ（ｌ，ｈ）は以下の式により表され
る。In the current coding block 230, the search window 405, and the plurality of candidate blocks 530 shown in FIGS.
h), D (l, h) is represented by the following equation.

【００１５】[0015]

【数１】 (Equation 1)

【００１６】ここで、‖‖はディストーションを演算す
るノルムを示し、ｄ（ｍ，ｎ）は、 ｄ（ｍ，ｎ）＝ｂ（ｌ＋ｍ，ｈ＋ｎ）−ａ（ｍ，ｎ） で表され、現符号化ブロック２３０の画素データおよび
位置的に対応する各候補ブロック５３０の画素データの
差分値である局所ディストーションを示している。ノル
ム演算は、一般に、絶対値演算および二乗演算が用いら
れるが、計算の複雑さと効率の点で絶対値演算が最も頻
繁に用いられる。Here, ‖‖ indicates the norm for calculating the distortion, and d (m, n) is represented by d (m, n) = b (l + m, h + n) -a (m, n). The local distortion is a difference value between the pixel data of the encoding block 230 and the pixel data of each candidate block 530 corresponding to the position. The norm operation generally uses an absolute value operation and a square operation, but the absolute value operation is most frequently used in terms of computational complexity and efficiency.

【００１７】なお、動き補償フレーム間予測方式におい
て、現画像と前符号化画像をブロック単位で比較する方
法は、ブロック・マッチング法と呼ばれており、さら
に、サーチウィンドウ内に含まれる全ての候補ブロック
と現符号化ブロックとを比較する場合には、フル・サー
チ・ブロック・マッチング法（全点探索法）と呼ばれて
いる。In the motion-compensated inter-frame prediction method, a method of comparing the current image and the previous coded image on a block basis is called a block matching method. When the block is compared with the current coded block, it is called a full search block matching method (all-point search method).

【００１８】この全点探索法を用いて動きベクトルを求
める方法および装置として、例えば、特開平２−２１３
２９１号公報の二次元アニメート画像の連続画像を表す
データ信号を処理するための方法および回路が知られて
いる。この方法および回路においては、演算時間を短縮
するため、候補ブロックの数だけプロセッサエレメント
を配置して、プロセッサエレメントに供給されたサーチ
エリアのデータを全体として上方向、下方向および左方
向に切り換えてスキャニングを行うことでディストーシ
ョンを求めている。As a method and an apparatus for obtaining a motion vector using the all-points search method, for example, Japanese Patent Laid-Open No. Hei 2-213
No. 291 discloses a method and a circuit for processing a data signal representing a continuous image of a two-dimensional animated image. In this method and circuit, in order to reduce the operation time, processor elements are arranged by the number of candidate blocks, and the data of the search area supplied to the processor elements is switched as a whole in the upward, downward and left directions. I'm looking for distortion by scanning.

【００１９】すなわち、図８１および図８２に示すよう
に、ｌおよびｈを ｌ＝０，１，２，３ ｈ＝０，１，２，３ で表すとすると、まず、斜線で示された各プロセッサエ
レメントにサーチウィンドウの画素データが入力される
とともに、現符号化ブロックの画素データａ（０，０）
が入力されたサイクル０では、各プロセッサエレメント
では、局所ディストーション ｜ｂ（ｌ，ｈ）−ａ（０，０）｜ の計算およびストアが行われる。That is, as shown in FIGS. 81 and 82, if l and h are represented by l = 0, 1, 2, 3 h = 0, 1, 2, 3, first, each of the hatched lines The pixel data of the search window is input to the processor element, and the pixel data a (0,0) of the current coding block is input.
In the cycle 0 in which is input, each processor element calculates and stores the local distortion | b (l, h) -a (0,0) |.

【００２０】次のサイクル１では、サーチウィンドウの
各画素データを全体として上に移動するとともに、現符
号化ブロックの画素データａ（０，１）が入力されるこ
とで局所ディストーション ｜ｂ（ｌ，ｈ＋１）−ａ（０，１）｜ の計算が行われ、さらに、サイクル０で計算された局所
ディストーションに加算されてストアされる。In the next cycle 1, each pixel data in the search window is moved upward as a whole, and the pixel data a (0, 1) of the current coded block is inputted, so that the local distortion | b (l, h + 1) -a (0,1) | is further added to the local distortion calculated in cycle 0 and stored.

【００２１】次いで、サイクル２では、サーチウィンド
ウの各画素データを全体として左に移動するとともに、
現符号化ブロックの画素データａ（１，１）が入力され
ることで局所ディストーション ｜ｂ（ｌ＋１，ｈ＋１）−ａ（１，１）｜ の計算が行われ、さらに、サイクル１での演算結果に加
算されてストアされる。Next, in cycle 2, each pixel data of the search window is moved to the left as a whole,
By inputting the pixel data a (1,1) of the current coded block, the local distortion | b (l + 1, h + 1) -a (1,1) | is calculated, and the operation result in cycle 1 And stored.

【００２２】次いで、サイクル３では、サーチウィンド
ウの各画素データを全体として下に移動するとともに、
現符号化ブロックの画素データａ（１，０）が入力され
ることで ｜ｂ（ｌ＋１，ｈ）−ａ（１，０）｜ の計算が行われ、さらに、サイクル２での演算結果に加
算されてストアされ、結果として９個の候補ブロックに
対応する各候補ブロックと現符号化ブロックとのディス
トーションが計算される。Next, in cycle 3, each pixel data of the search window is moved downward as a whole,
| B (l + 1, h) -a (1,0) | is calculated by inputting pixel data a (1,0) of the current coding block, and further added to the operation result in cycle 2. Then, the distortion between each candidate block corresponding to the nine candidate blocks and the current coded block is calculated.

【００２３】次いで、この９個のディストーションの中
から検出された最小ディストーションに基づいて動きベ
クトルが求められる。また、国際標準ＩＴＵ−ＴのＨ．
２６１およびＩＳＯ／ＩＥＣ１１１７２−２では、順次
走査方式の画像の符号化のみを取り扱っていたのに対し
て、国際標準の暫定標準方式ＩＳＯ／ＩＥＣ１３８１８
−２では、さらに、インターレース走査方式の画像の符
号化も取扱っている。Next, a motion vector is obtained based on the minimum distortion detected from the nine distortions. In addition, H.264 of the international standard ITU-T.
While H.261 and ISO / IEC11172-2 deal only with encoding of images of the progressive scanning method, the provisional international standard ISO / IEC13818 of the international standard is used.
-2 further handles encoding of an image of the interlaced scanning method.

【００２４】インターレース走査方式は、単純に順次１
ライン毎に垂直走査を行う順次走査方式に対して、所定
の走査ライン毎に飛び越して垂直走査を行い、飛び越し
た走査ラインの本数に対応した走査回数によってフレー
ムを構成するものである。例えば、２：１インターレー
ス走査方式は、１枚のフレームを奇数走査ラインからな
るフィールドと偶数走査ラインからなるフィールドとの
２枚のフィールドで構成し、まず一方のフィールドを走
査してから他方のフィールドの走査を行うものである。
このインターレース走査方式は、信号帯域幅を節減し、
実質的に走査線数を減らすことなく、画面全体の走査回
数を多くして画像のちらつきを少なくするものである。The interlaced scanning method is a simple one-by-one method.
In contrast to the sequential scanning method in which vertical scanning is performed line by line, vertical scanning is performed by skipping every predetermined scanning line, and a frame is constituted by the number of scans corresponding to the number of skipped scanning lines. For example, in the 2: 1 interlaced scanning method, one frame is composed of two fields, that is, a field composed of odd-numbered scanning lines and a field composed of even-numbered scanning lines. Is performed.
This interlaced scanning scheme saves signal bandwidth,
The number of scans of the entire screen is increased and the flicker of an image is reduced without substantially reducing the number of scanning lines.

【００２５】インターレース走査方式の画像には、フレ
ームを符号化の単位とするフレーム構造とフィールドを
符号化の単位とするフィールド構造との両方が提供さ
れ、さらに、予測方式には、フレーム予測方式とフィー
ルド予測方式とがある。ただし、フィールド構造の場合
には、フレーム予測方式は使えない。以下、フィールド
構造におけるフィールド予測方式の例を説明する。An image of the interlaced scanning system is provided with both a frame structure using a frame as a unit of encoding and a field structure using a field as a unit of encoding. There is a field prediction method. However, in the case of the field structure, the frame prediction method cannot be used. Hereinafter, an example of the field prediction method in the field structure will be described.

【００２６】フィールド構造におけるフィールド予測方
式は、過去に符号化された２つのフィールドに基づいて
現画像フィールドを予測する方式である。例えば、図８
３に示すように、時間が経過する順に、奇数走査ライン
からなる第１フィールド６０１、偶数走査ラインからな
る第２フィールド６０２および奇数走査ラインからなる
第３フィールド６０３があり、すでに符号化された第１
フィールド６０１および第２フィールド６０２から第３
フィールド６０３を予測するものとする。また、斜線で
示された人物像１１が画面の左下から右上の方向に移動
しているとする。The field prediction method in the field structure is a method for predicting a current image field based on two previously encoded fields. For example, FIG.
As shown in FIG. 3, there are a first field 601 composed of odd scan lines, a second field 602 composed of even scan lines, and a third field 603 composed of odd scan lines. 1
From the field 601 and the second field 602 to the third
It is assumed that the field 603 is predicted. It is also assumed that the person image 11 indicated by oblique lines moves from the lower left to the upper right on the screen.

【００２７】フィールド構造におけるフィールド予測方
式は、第１フィールド６０１から第３フィールド６０３
を動きベクトルＭＶ１によって予測するとともに、第２
フィールド６０２から第３フィールド６０３を動きベク
トルＭＶ２によって予測し、この予測された２つの動き
ベクトルＭＶ１，ＭＶ２から最適な１本の動きベクトル
を選択するものである。The field prediction method in the field structure includes a first field 601 to a third field 603.
Is predicted by the motion vector MV1, and the second
The third field 603 is predicted from the field 602 by the motion vector MV2, and one optimal motion vector is selected from the two predicted motion vectors MV1 and MV2.

【００２８】さらに、フィールド構造におけるフィール
ド予測方式には、１６×８フィールド予測方式がある。
１６×８フィールド予測方式は、例えば、図８３に示さ
れた第１フィールド６０１から第３フィールド６０３を
予測する場合、図８４に示すように、第３フィールド６
０３を時間ｎ、第２フィールド６０２を時間ｎ−１、第
１フィールド６０１を時間ｎ−２とし、第１フィールド
６０１および第３フィールド６０３の奇数走査ラインを
構成する各画素を白丸で表し、第２フィールド６０２の
偶数走査ラインを構成する各画素を黒丸で表し、第３フ
ィールド６０３内の垂直４画素の現画像フィールドブロ
ック７００が、現画像フィールドブロック７００の上半
分を構成する垂直２画素の現画像第１セグメントブロッ
ク７１０と現画像フィールドブロック７００の下半分を
構成する現画像第２セグメントブロック７２０とからな
るとすると、第３フィールド６０３を、以下に示す２本
の動きベクトルＭＶ１１，ＭＶ１２に基づいて予測する
ものである。As a field prediction method in the field structure, there is a 16 × 8 field prediction method.
In the 16 × 8 field prediction method, for example, when predicting the third field 603 from the first field 601 shown in FIG. 83, as shown in FIG.
03 is time n, the second field 602 is time n-1, the first field 601 is time n-2, and each pixel constituting the odd-numbered scan line of the first field 601 and the third field 603 is represented by a white circle. Each pixel constituting the even-numbered scan line of the second field 602 is represented by a black circle, and the current four-pixel current image field block 700 in the third field 603 is the current two-pixel current pixel block constituting the upper half of the current image field block 700. Assuming that the image first segment block 710 and the current image second segment block 720 constituting the lower half of the current image field block 700, the third field 603 is set based on the following two motion vectors MV11 and MV12. To predict.

【００２９】動きベクトルＭＶ１１は、現画像第１セグ
メントブロック７１０を現符号化ブロックとし、この現
画像第１セグメントブロック７１０の画素データと第１
フィールド６０１の複数の第１セグメント候補ブロック
８１０の画素データとに基づいて求められ、動きベクト
ルＭＶ１２は、現画像第２セグメントブロック７２０を
現符号化ブロックとし、この現画像第２セグメントブロ
ック７２０の画素データと第１フィールド６０１の複数
の第２セグメント候補ブロック８２０の画素データとに
基づいて求められる。The motion vector MV11 is obtained by setting the current image first segment block 710 as the current coded block,
The motion vector MV12 is obtained based on the pixel data of the plurality of first segment candidate blocks 810 in the field 601 and the motion vector MV12 is set as the current coded block using the current image second segment block 720 as the pixel of the current image second segment block 720. It is determined based on the data and the pixel data of the plurality of second segment candidate blocks 820 in the first field 601.

【００３０】また、動きベクトルＭＶ１は、現画像フィ
ールドブロック７００を現符号化ブロックとし、現画像
フィールドブロック７００の画素データと第１フィール
ド６０１の複数のフィールド候補ブロック８００の画素
データに基づいて求められる。これらの３本の動きベク
トルに対して、動きベクトルＭＶ１１および動きベクト
ルＭＶ１２によって予測された画像を合成して予測され
る第３フィールド６０３の予測画像と動きベクトルＭＶ
１によって予測される第３フィールド６０３の予測画像
とを比較して最適な動きベクトルが選択される。The motion vector MV1 is obtained based on the pixel data of the current image field block 700 and the pixel data of the plurality of field candidate blocks 800 of the first field 601. . A predicted image of the third field 603 and a motion vector MV predicted by synthesizing an image predicted by the motion vector MV11 and the motion vector MV12 with these three motion vectors.
The optimal motion vector is selected by comparing with the predicted image of the third field 603 predicted by 1.

【００３１】同様に、図８５に示すように、第２フィー
ルド６０２に対しても、現画像第１セグメントブロック
７１０を現符号化ブロックとし、この現画像第１セグメ
ントブロック７１０の画素データと第２フィールド６０
２の複数の第１セグメント候補ブロック８１１の画素デ
ータとに基づいて動きベクトルＭＶ２１が求められ、現
画像第２セグメントブロック７２０を現符号化ブロック
とし、この現画像第２セグメントブロック７２０の画素
データと第２フィールド６０２の複数の第２セグメント
候補ブロック８２１の画素データとに基づいて動きベク
トルＭＶ２２が求められる。また、現画像フィールドブ
ロック７００を現符号化ブロックとし、現画像フィール
ドブロック７００の画素データと第２フィールド６０２
の複数のフィールド候補ブロック８０１の画素データと
に基づいて動きベクトルＭＶ２が求められる。Similarly, as shown in FIG. 85, for the second field 602, the current image first segment block 710 is used as the current coded block, and the pixel data of the current image first segment block 710 and the second Field 60
The motion vector MV21 is calculated based on the pixel data of the plurality of first segment candidate blocks 811 and the current image second segment block 720 is set as the current coded block. The motion vector MV22 is obtained based on the pixel data of the plurality of second segment candidate blocks 821 in the second field 602. Further, the current image field block 700 is set as a current encoding block, and the pixel data of the current image field block 700 and the second field 602 are used.
And the pixel data of the plurality of field candidate blocks 801.

【００３２】最終的には、第１フィールド６０１および
第２フィールド６０２において求められた上記動きベク
トルの中から最適な１本または２本の動きベクトルが選
択される。ところで、例えば、図８４に示された現画像
フィールドブロック７００の動きベクトルＭＶ１は、現
画像フィールドブロック７００をそれぞれ現符号化ブロ
ックとし、この現画像フィールドブロック７００の画素
データと第３フィールド６０３の複数のフィールド候補
ブロック８００の画素データに基づいて求めることがで
きるが、現画像第１セグメントブロック７１０および現
画像第２セグメントブロック７２０のそれぞれの動きベ
クトルＭＶ１１，ＭＶ１２を求めるときに算出された第
１セグメント候補ブロック８１０に対応する複数のディ
ストーションと第２セグメント候補ブロック８２０に対
応する複数のディストーションとを複数のフィールド候
補ブロック８００に対応するように加算し、加算された
複数のディストーションに基づいて求めることができ
る。Ultimately, one or two optimal motion vectors are selected from the motion vectors obtained in the first field 601 and the second field 602. Incidentally, for example, the motion vector MV1 of the current image field block 700 shown in FIG. Can be calculated based on the pixel data of the field candidate block 800 of the first segment block 710. A plurality of distortions corresponding to the candidate block 810 and a plurality of distortions corresponding to the second segment candidate block 820 are added so as to correspond to the plurality of field candidate blocks 800, and based on the added plurality of distortions. It can be obtained have.

【００３３】[0033]

【発明が解決しようとする課題】しかしながら、従来の
動きベクトル探索装置にあっては、現画像第１セグメン
トブロックの動きベクトルを求める第１セグメント動き
ベクトル探索装置と現画像第２セグメントブロックの動
きベクトルを求める第２セグメント動きベクトル探索装
置との２つの回路を構成し、並列動作によって、第１セ
グメント動きベクトル探索装置において現画像第１セグ
メントブロックに対応する複数のディストーションを算
出すると同時に、第２セグメント動きベクトル探索装置
において現画像第２セグメントブロックに対応する複数
のディストーションを算出し、それぞれの動きベクトル
探索装置で算出された第１セグメントブロックのディス
トーションと第２セグメントブロックのディストーショ
ンを加算することにより現画像フィールドブロックに対
応するディストーションを算出するため、回路規模が大
きくなってしまうといった問題があった。However, in the conventional motion vector searching device, the first segment motion vector searching device for obtaining the motion vector of the current image first segment block and the motion vector of the current image second segment block are obtained. , And a plurality of distortions corresponding to the current image first segment block are calculated in the first segment motion vector search device by a parallel operation. Calculating a plurality of distortions corresponding to the second segment block of the current image in the motion vector search device, and adding the distortion of the first segment block and the distortion of the second segment block calculated by each motion vector search device; To calculate the distortion corresponding to the more current image field blocks, there is a problem that the circuit scale becomes large.

【００３４】また、第１セグメントブロックの動きベク
トルを求める動作と第２セグメントブロックの動きベク
トルを求める動作とを並列に処理するため、現画像第１
セグメントブロックおよび現画像第２セグメントブロッ
クのそれぞれの画素データを並列して読み出す信号バン
ド幅、並びに、サーチウィンドウから第１セグメントブ
ロックおよび第２セグメントブロックのそれぞれのセグ
メント候補ブロックの画素データを並列して読み出す信
号バンド幅が必要となるため、回路が複雑になってしま
うといった問題があった。Further, since the operation for obtaining the motion vector of the first segment block and the operation for obtaining the motion vector of the second segment block are processed in parallel,
The signal bandwidth for reading out the respective pixel data of the segment block and the second segment block of the current image in parallel, and the pixel data of the respective candidate segment blocks of the first segment block and the second segment block from the search window in parallel Since a signal bandwidth to be read is required, there is a problem that the circuit becomes complicated.

【００３５】また、従来の動きベクトル探索装置にあっ
ては、回路規模を小さくするため、現画像フィールドブ
ロックの一方のセグメントブロックの動きベクトルを求
めるセグメント動きベクトル探索装置を構成し、まず、
現画像第１セグメントブロックの動きベクトルを求め、
次いで、現画像第２セグメントブロックの動きベクトル
を求めていた。Further, in the conventional motion vector search device, a segment motion vector search device for obtaining a motion vector of one segment block of the current image field block is configured to reduce the circuit scale.
Find the motion vector of the first segment block of the current image,
Next, the motion vector of the second segment block of the current image has been determined.

【００３６】しかしながら、現画像フィールドブロック
の動きベクトルを求める場合には、第１セグメントブロ
ックの動きベクトルを求めるときに算出された第１セグ
メントブロックのディストーションをメモリに記憶して
おき、次いで、第２セグメントブロックのディストーシ
ョンが算出されたときに、メモリから第１セグメントブ
ロックのディストーションを一々読み出し、現画像第１
セグメントのディストーションと現画像第２セグメント
のディストーションを加算して現画像フィールドブロッ
クに対応する動きベクトルを求めるので、現画像第１セ
グメントブロックのディストーションを記憶するメモリ
を構成して回路規模が大きくなってしまうとともに、処
理が複雑になってしまうといった問題があった。However, when obtaining the motion vector of the current image field block, the distortion of the first segment block calculated when obtaining the motion vector of the first segment block is stored in the memory, and then the second When the distortion of the segment block is calculated, the distortion of the first segment block is read out one by one from the memory, and the distortion of the current image is read.
Since the motion vector corresponding to the current image field block is obtained by adding the distortion of the segment and the distortion of the current image second segment, a memory for storing the distortion of the current image first segment block is configured to increase the circuit scale. In addition, there is a problem that the processing becomes complicated.

【００３７】さらに、従来の全点探索法を適用した動き
ベクトル探索方法および装置にあっては、サーチウィン
ドウ内の候補ブロックの数に応じてディストーションを
算出するプロセッサエレメントを回路上に配置する必要
があるので、広い探索範囲を設定して動きベクトルを探
索したい場合には、プロセッサエレメントの数が膨大と
なってしまい、回路が非常に複雑になってしまうといっ
た問題があった。Further, in the conventional motion vector search method and apparatus to which the all-point search method is applied, it is necessary to arrange a processor element for calculating distortion according to the number of candidate blocks in the search window on a circuit. Therefore, when it is desired to search a motion vector by setting a wide search range, there is a problem that the number of processor elements becomes enormous and the circuit becomes extremely complicated.

【００３８】そこで、本発明は、現符号化ブロックの画
素データと位置的に対応するサーチウィンドウの画素デ
ータに基づいてディストーションを算出するプロセッサ
エレメントにフリップフロップ回路を追加するだけで、
現画像第１セグメントブロックの複数のディストーショ
ンと現画像第２セグメントブロックの複数のディストー
ションを時分割処理で算出し、回路を簡素化し、かつ、
回路規模を小さくすることができる動きベクトル探索装
置を提供することを目的とする。Accordingly, the present invention provides a processor element that calculates a distortion based on pixel data of a search window that is positionally corresponding to pixel data of a current coding block by simply adding a flip-flop circuit.
A plurality of distortions of the first segment block of the current image and a plurality of distortions of the second segment block of the current image are calculated by time-division processing to simplify the circuit, and
It is an object of the present invention to provide a motion vector search device capable of reducing the circuit scale.

【００３９】また、本発明は、図８１および図８２に示
された上方向、下方向および左方向にサーチウィンドウ
内の画素データを転送して保持する画素データ転送保持
機能および転送されたサーチウィンドウの画素データと
現符号化ブロックの画素データとに基づいてディストー
ションを算出するディストーション算出機能の２つの機
能を有するプロセッサエレメントに対して、画素データ
転送保持機能のみを有する中間レジスタを設け、必要な
候補ブロック数に応じたプロセッサエレメントを設ける
とともに、プロセッサエレメントおよび中間レジスタの
総数がサーチウィンドウの画素数に対応するように中間
レジスタを各プロセッサエレメントの間に配置すること
で、プロセッサエレメントの数を増やすことなく、簡略
的な探索方法により探索範囲を広くすることができる動
きベクトル探索装置を提供することを目的とする。The present invention also provides a pixel data transfer and holding function for transferring and holding pixel data in the search window in the upward, downward and left directions shown in FIGS. 81 and 82, and the transferred search window. For a processor element having two functions of a distortion calculation function of calculating a distortion based on the pixel data of the current coding block and the pixel data of the current coding block, an intermediate register having only a pixel data transfer holding function is provided, and a necessary candidate is provided. Increasing the number of processor elements by providing processor elements according to the number of blocks and arranging intermediate registers between the processor elements so that the total number of processor elements and intermediate registers corresponds to the number of pixels in the search window But with a simple search method And to provide a motion vector search apparatus capable of widening the search range.

【００４０】[0040]

【課題を解決するための手段】請求項１記載の発明は、
上記課題を解決するため、インターレース走査方式の動
画像を部分的に構成する現画像フィールドを、前記動画
像を部分的に構成する参照画像フィールドに基づいて予
測するのに用いられる複数の動きベクトルを探索する動
きベクトル探索装置であり、Ｈ，Ｌ，ＮおよびＭを整数
とするとき、前記現画像フィールドが、（Ｎ×２）行Ｍ
列の画素からなる現画像フィールドブロックを含み、該
現画像フィールドブロックが、現画像フィールドブロッ
クの上半分のブロックを構成するＮ行Ｍ列の画素からな
る現画像第１セグメントブロックおよび現画像フィール
ドブロックの下半分のブロックを構成するＮ行Ｍ列の画
素からなる現画像第２セグメントブロックからなり、前
記参照画像フィールドが、画素データをそれぞれ有する
複数の画素によって表される（Ｈ＋Ｎ）行Ｌ列の画素か
らなるサーチウィンドウを含み、該サーチウィンドウ
が、該サーチウィンドウを部分的に構成するＨ行Ｌ列の
画素からなる上側サーチウィンドウおよび該サーチウィ
ンドウを部分的に構成するＨ行Ｌ列の画素からなる下側
サーチウィンドウを含み、前記サーチウィンドウが、複
数のフィールド候補ブロックを含み、前記上側サーチウ
ィンドウが、前記フィールド候補ブロックを部分的に構
成する第１セグメント候補ブロックを含み、前記下側サ
ーチウィンドウが、前記フィールド候補ブロックを部分
的に構成する第２セグメント候補ブロックを含み、現画
像フィールドブロックと各フィールド候補ブロックが同
一サイズであり、現画像フィールドブロックの現画像第
１セグメントブロックおよび現画像第２セグメントブロ
ックのそれぞれが、各フィールド候補ブロックの第１セ
グメント候補ブロックおよび第２セグメント候補ブロッ
クのそれぞれと同一サイズであり、前記複数の動きベク
トルが、前記現画像フィールドブロックと該現画像フィ
ールドブロックに最も類似したフィールド候補ブロック
との変位を表すフィールド動きベクトルと、現画像第１
セグメントブロックと該現画像第１セグメントブロック
に最も類似した第１セグメント候補ブロックとの変位を
表す第１セグメント動きベクトルと、現画像第２セグメ
ントブロックと該現画像第２セグメントブロックに最も
類似した第２セグメント候補ブロックとの変位を表す第
２セグメント動きベクトルと、を含む動きベクトル探索
装置であって、前記現画像フィールドブロックの画素デ
ータを出力する現画像ブロックデータ出力手段と、前記
サーチウィンドウの画素データを出力するサーチウィン
ドウデータ出力手段と、（Ｈ−Ｎ＋１）×（Ｌ−Ｍ＋
１）個のレジスタを有し、前記サーチウィンドウデータ
出力手段から出力されたサーチウィンドウの画素データ
を入力し、入力された画素データを前記レジスタ間で繰
り返し転送させて各レジスタに保持させるサーチウィン
ドウデータ転送保持手段と、（Ｈ−Ｎ＋１）×（Ｌ−Ｍ
＋１）個以下の演算器を有し、サーチウィンドウデータ
転送手段の各レジスタのそれぞれに保持されたサーチウ
ィンドウの画素データを入力するとともに、現画像ブロ
ックデータ出力手段から現画像フィールドブロックの画
素データを各演算器に入力し、各演算器に、現画像第１
セグメントブロックと各第１セグメント候補ブロックと
の差を表す第１セグメントブロックディストーションお
よび現画像第２セグメントブロックと各第２セグメント
候補ブロックとの差を表す第２セグメントブロックディ
ストーションを時分割演算させるセグメントブロックデ
ィストーション算出手段と、前記サーチウィンドウデー
タ出力手段から出力されたサーチウィンドウの画素デー
タを入力し、入力された画素データを保持して出力する
（Ｈ−Ｎ＋１）個の前記レジスタからなる入力レジスタ
ユニットと、前記サーチウィンドウデータ出力手段から
出力されたサーチウィンドウの画素データを入力し、入
力された画素データを保持して出力する（Ｌ−Ｍ＋２）
個のサイドレジスタデバイスからなるサイドレジスタユ
ニットと、を有し、前記サーチウィンドウ転送保持手段
の各レジスタが前記セグメントブロックディストーショ
ン算出手段の各演算器とともにそれぞれ（Ｈ−Ｎ＋１）
行（Ｌ−Ｍ＋１）列のマトリックス状に想像上配置され
るものとするとき、ｎを（Ｈ−Ｎ＋１）以下の自然数と
し、ｍを（Ｌ−Ｍ＋２）以下の自然数とし、前記入力レ
ジスタユニットの各レジスタは、それぞれ（Ｌ−Ｍ＋
１）列目のレジスタに電気的に接続され、（Ｌ−Ｍ＋
１）列目のｎ行目のレジスタに電気的に接続された入力
レジスタユニットのレジスタを、（Ｌ−Ｍ＋２）列目の
ｎ行目のレジスタと呼ぶとし、前記サイドレジスタユニ
ットの各サイドレジスタデバイスは、それぞれ１行目お
よび（Ｈ−Ｎ＋１）行目のレジスタに電気的に接続さ
れ、ｍ列目の１行目および（Ｈ−Ｎ＋１）行目のレジス
タに電気的に接続されたサイドレジスタデバイスを、ｍ
列目のサイドレジスタデバイスと呼ぶとするとき、２行
目以降のｎ行目の各レジスタが、それぞれ同列のｎ−１
行目のレジスタに電気的に接続され、２列目以降のｍ列
目の各レジスタが、それぞれ同行のｍ−１列目のレジス
タに電気的に接続され、２列目以降のｍ列目のサイドレ
ジスタデバイスが、ｍ−１列目のサイドレジスタデバイ
スに電気的に接続され、さらに、前記サーチウィンドウ
データ転送保持手段が、前記サーチウィンドウデータ出
力手段からサーチウィンドウの画素データが転送される
タイミングに同期して、前記第１セグメント候補ブロッ
クの画素データおよび前記第２セグメント候補ブロック
の画素データを、時分割で各サイドレジスタデバイスか
らそれぞれ同列の１行目のレジスタに転送し、同時に、
１行目から（Ｈ−Ｎ）行目までのｎ行目の各レジスタか
らそれぞれ同列のｎ＋１行目のレジスタに転送し、同時
に、（Ｈ−Ｎ＋１）行目の各レジスタからそれぞれ同列
のサイドレジスタデバイスに転送する第１転送制御手段
と、前記サーチウィンドウデータ出力手段からサーチウ
ィンドウの画素データが転送されるタイミングに同期し
て、前記第１セグメント候補ブロックの画素データおよ
び第２セグメント候補ブロックの画素データを、時分割
で２列目以降（Ｌ−Ｍ＋２）列目までのｍ列目の各レジ
スタからそれぞれ同行のｍ−１列目のレジスタに転送
し、同時に、２列目以降（Ｌ−Ｍ＋２）列目までのｍ列
目の各サイドレジスタデバイスからそれぞれｍ−１列目
のサイドレジスタデバイスに転送する第２転送制御手段
と、前記サーチウィンドウデータ出力手段からサーチウ
ィンドウの画素データが転送されるタイミングに同期し
て、第１セグメント候補ブロックの画素データおよび第
２セグメント候補ブロックの画素データを、時分割で１
行目の各レジスタからそれぞれ同列のサイドレジスタデ
バイスに転送し、同時に、２行目から（Ｈ−Ｎ＋１）行
目までのｎ行目の各レジスタからそれぞれ同列のｎ−１
行目の各レジスタに転送し、同時に、各サイドレジスタ
デバイスからそれぞれ同列の（Ｈ−Ｎ＋１）行目のレジ
スタに転送する第３転送制御手段と、前記第１転送制御
手段による転送動作を（Ｎ−１）回行い、次いで、第２
転送制御手段による転送動作を１回行い、次いで、第３
転送制御手段による転送動作を（Ｎ−１）回行い、次い
で、第２転送制御手段による転送動作を１回行い、以
降、これらの転送動作を順次繰り返す第４転送制御手段
と、を有し、前記セグメントブロックディストーション
算出手段が、１列目の演算器に前記第１セグメント候補
ブロックの画素データが初めて入力されるタイミングに
同期して、各演算器に現画像第１セグメントブロックの
１画素分の画素データを現画像ブロックデータ出力手段
から入力するとともに、１列目の演算器に前記第２セグ
メント候補ブロックの画素データが初めて入力されるタ
イミングに同期して、各演算器に現画像第２セグメント
ブロックの１画素分の画素データを現画像ブロックデー
タ出力手段から入力し、以後、前記第４転送制御手段の
それぞれの転送動作に同期して、前記演算器に現画像フ
ィールドブロックの全ての画素データが入力されるま
で、画素データの入力を繰り返す第５転送制御手段と、
該第５転送制御手段によって各演算器に入力されたサー
チウィンドウ内の各第１セグメント候補ブロックの画素
データと現画像第１セグメントブロックの画素データに
基づいて各演算器に第１セグメントブロックディストー
ションを算出させるとともに、前記第５転送制御手段に
より各演算器に入力されたサーチウィンドウ内の各第２
セグメント候補ブロックの画素データと現画像第２セグ
メントブロックの画素データに基づいて、各演算器に第
２セグメントブロックディストーションを算出させるデ
ィストーション算出制御手段と、を有し、さらに、前記
セグメントブロックディストーション算出手段によって
算出された各第１セグメントブロックディストーション
および各第２セグメントブロックディストーションを加
算することによって、現画像フィールドブロックと各フ
ィールド候補ブロックとの差を表すフィールドブロック
ディストーションを算出するフィールドブロックディス
トーション算出手段と、前記セグメントブロックディス
トーション算出手段によって算出された第１セグメント
ブロックディストーションのうちの最小の第１セグメン
トブロックディストーションを検出し、該最小の第１セ
グメントブロックディストーションに対応する第１セグ
メント候補ブロックを特定するとともに、前記セグメン
トブロックディストーション算出手段によって算出され
た第２セグメントブロックディストーションのうちの最
小の第２セグメントブロックディストーションを検出
し、該最小の第２セグメントブロックディストーション
に対応する第２セグメント候補ブロックを特定するセグ
メントブロック特定手段と、前記フィールドブロックデ
ィストーション算出手段によって算出されたフィールド
ブロックディストーションのうちの最小のフィールドブ
ロックディストーションを検出し、該最小のフィールド
ブロックディストーションに対応するフィールド候補ブ
ロックを特定するフィールドブロック特定手段と、を有
することを特徴とする。According to the first aspect of the present invention,
In order to solve the above-mentioned problem, a plurality of motion vectors used to predict a current image field partially constituting a moving image of an interlaced scanning method based on a reference image field partially constituting the moving image are obtained. A motion vector search device for searching, where H, L, N, and M are integers, and the current image field is (N × 2) rows M
A current image field block consisting of pixels in a column, the current image field block being a current image first segment block and a current image field block consisting of N rows and M columns of pixels forming an upper half block of the current image field block , A current image second segment block composed of N rows and M columns of pixels forming a lower half block, and the reference image field is of (H + N) rows and L columns represented by a plurality of pixels each having pixel data. A search window composed of pixels, wherein the search window is composed of an upper search window composed of pixels of H rows and L columns partially constituting the search window and a pixel of H rows and L columns partially composed of the search window. A lower search window, wherein the search window comprises a plurality of field candidates. A second segment candidate block including a lock, wherein the upper search window includes a first segment candidate block partially constituting the field candidate block, and wherein the lower search window includes a first segment candidate block partially constituting the field candidate block. And the current image field block and each field candidate block are the same size, and each of the current image first segment block and the current image second segment block of the current image field block is the first segment candidate block of each field candidate block. And the second segment candidate block is the same size as each of the second segment candidate blocks, and the plurality of motion vectors represent a displacement between the current image field block and a field candidate block most similar to the current image field block. And, the current image first
A first segment motion vector representing a displacement between the segment block and a first segment candidate block most similar to the current image first segment block, and a first segment motion vector representing the displacement of the current image second segment block and the most similar to the current image second segment block. A second segment motion vector representing a displacement from a two-segment candidate block, a current image block data output means for outputting pixel data of the current image field block, and a pixel of the search window. A search window data output means for outputting data, and (H-N + 1) × (L-M +
1) Search window data having a plurality of registers, inputting the pixel data of the search window output from the search window data output means, and causing the input pixel data to be repeatedly transferred between the registers and held in each register Transfer holding means, and (H−N + 1) × (L−M
+1) or less arithmetic units, and inputs the pixel data of the search window held in each register of the search window data transfer means, and outputs the pixel data of the current image field block from the current image block data output means. Input to each arithmetic unit, and the first image of the current image is input to each arithmetic unit.
A segment block for time-divisionally calculating a first segment block distortion representing a difference between a segment block and each first segment candidate block and a second segment block distortion representing a difference between a current image second segment block and each second segment candidate block. A distortion calculating unit, and an input register unit including (H−N + 1) registers for receiving pixel data of the search window output from the search window data output unit, and holding and outputting the input pixel data; , Input the pixel data of the search window output from the search window data output means, and hold and output the input pixel data (LM + 2)
And a side register unit comprising a plurality of side register devices, wherein each of the registers of the search window transfer holding unit is (H−N + 1) together with each of the arithmetic units of the segment block distortion calculating unit.
When imaginarily arranged in a matrix of rows (L−M + 1) columns, n is a natural number equal to or less than (H−N + 1), m is a natural number equal to or less than (L−M + 2), and Each register is (LM + M +
1) It is electrically connected to the register in the column, and (L−M +
1) The register of the input register unit electrically connected to the register of the n-th row of the column is referred to as the register of the n-th row of the (LM + 2) -th column. Is a side register device electrically connected to the registers in the first and (H-N + 1) th rows, respectively, and electrically connected to the registers in the first and (H-N + 1) th rows in the m-th column. To m
When it is called a side register device in the column, each register in the nth row from the second row is n-1 in the same column.
The registers in the m-th column from the second column are electrically connected to the registers in the (m-1) -th column in the same row, and the registers in the m-th column in the second and subsequent columns are electrically connected to the registers in the row. The side register device is electrically connected to the m-1th column side register device, and further, the search window data transfer holding unit is configured to control the timing at which pixel data of the search window is transferred from the search window data output unit. Synchronously, the pixel data of the first segment candidate block and the pixel data of the second segment candidate block are transferred in time division from each side register device to the first row register in the same column.
The data is transferred from the registers in the n-th row from the first row to the (H-N) th row to the registers in the (n + 1) -th row in the same column. At the same time, the side registers in the (H-N + 1) -th row are respectively in the same column. First transfer control means for transferring to the device, and pixel data of the first segment candidate block and pixels of the second segment candidate block in synchronization with a timing at which search window pixel data is transferred from the search window data output means. The data is transferred from the m-th register to the (m−1) th column in the same row from the mth column to the (m−2) th column in time division, and at the same time, the data is transferred from the second column to the (m−2 + 2) th column. ) Second transfer control means for transferring from each side register device in the mth column up to the column to the side register device in the (m-1) th column; Dough data output means search window pixel data in synchronism with the timing to be transferred from the pixel data of the pixel data and the second segment candidate block of the first segment candidate blocks, in a time division 1
Each of the registers in the row is transferred to the side register device in the same column, and at the same time, from each of the registers in the n-th row from the second row to the (H-N + 1) th row, n−1 in the same column are transferred.
The third transfer control means for transferring the data to each register in the row and simultaneously transferring the data from each side register device to the register in the (H−N + 1) th row in the same column, and the transfer operation by the first transfer control means to (N -1) times and then the second
The transfer operation by the transfer control means is performed once, and then the third
A transfer operation by the transfer control means is performed (N-1) times, a transfer operation by the second transfer control means is performed once, and thereafter, a fourth transfer control means that repeats these transfer operations sequentially is provided. The segment block distortion calculation means may synchronize one pixel of the current image first segment block with each arithmetic unit in synchronization with the timing at which the pixel data of the first segment candidate block is first input to the arithmetic unit in the first column. The pixel data is input from the current image block data output means, and the second image segment of the current image is supplied to each arithmetic unit in synchronization with the first input of the pixel data of the second segment candidate block to the arithmetic unit in the first column. The pixel data for one pixel of the block is inputted from the current image block data output means, and thereafter, the respective transfer operations of the fourth transfer control means are performed. Synchronously, until all the pixel data of the current image field blocks to the arithmetic unit is input, a fifth transfer control means to repeat the input of the pixel data,
Based on the pixel data of each first segment candidate block and the pixel data of the current image first segment block in the search window input to each arithmetic unit by the fifth transfer control means, the first segment block distortion is given to each arithmetic unit. And the second transfer control means in the search window input to each computing unit by the fifth transfer control means.
A distortion calculation control unit for causing each arithmetic unit to calculate a second segment block distortion based on the pixel data of the segment candidate block and the pixel data of the second segment block of the current image, further comprising the segment block distortion calculation unit A field block distortion calculating means for calculating a field block distortion representing a difference between a current image field block and each field candidate block by adding each of the first segment block distortion and each second segment block distortion calculated by: A minimum first segment block distortion among the first segment block distortions calculated by the segment block distortion calculating means; A first segment candidate block corresponding to the minimum first segment block distortion, and a minimum second segment block of the second segment block distortion calculated by the segment block distortion calculating means. A segment block specifying unit that detects distortion and specifies a second segment candidate block corresponding to the minimum second segment block distortion; and a minimum field block of the field block distortion calculated by the field block distortion calculating unit. A field block that detects distortion and specifies a field candidate block corresponding to the minimum field block distortion And having a constant section.

【００４１】請求項２記載の発明は、上記課題を解決す
るため、前記セグメントブロックディストーション算出
手段が（Ｈ−Ｎ＋１）×（Ｌ−Ｍ＋１）個の演算器を有
することを特徴とする。請求項３記載の発明は、上記課
題を解決するため、前記マトリックス状に配置された同
行同列の前記セグメントブロックディストーション算出
手段の各演算器と前記サーチウィンドウデータ転送手段
の各レジスタとによって、それぞれプロセッサエレメン
トが構成されることを特徴とする。According to a second aspect of the present invention, in order to solve the above problem, the segment block distortion calculating means has (H−N + 1) × (L−M + 1) arithmetic units. According to a third aspect of the present invention, in order to solve the above-mentioned problems, each processor of the segment block distortion calculation means and the registers of the search window data transfer means, which are arranged in the same matrix and are arranged in the same row, respectively, have a processor. An element is configured.

【００４２】請求項４記載の発明は、上記課題を解決す
るため、前記サイドレジスタユニットの各サイドレジス
タデバイスが、それぞれ同列の１行目のレジスタに電気
的に接続された第１サイドレジスタデバイスと、それぞ
れ同列の（Ｈ−Ｎ＋１）行目のレジスタに電気的に接続
された第２サイドレジスタデバイスとから構成され、該
第１サイドレジスタデバイスが、直列に電気的に接続さ
れた（Ｎ−１）個の前記レジスタを有し、一端のレジス
タが同列の１行目のレジスタに電気的に接続され、前記
第２サイドレジスタデバイスが、直列に電気的に接続さ
れた（Ｎ−１）個の前記レジスタを有し、一端のレジス
タが同列の（Ｈ−Ｎ＋１）行目のレジスタに電気的に接
続されることを特徴とする。According to a fourth aspect of the present invention, in order to solve the above-mentioned problem, each side register device of the side register unit includes a first side register device electrically connected to a register in a first row of the same column. , And second side register devices electrically connected to the (H−N + 1) th row registers in the same column, and the first side register devices are electrically connected in series (N−1). ) Registers, one end of which is electrically connected to the first row of registers in the same column, and wherein the second side register device is electrically connected in series with (N-1) number of registers. The semiconductor device includes the register, and a register at one end is electrically connected to a register in the (H−N + 1) th row in the same column.

【００４３】請求項５記載の発明は、上記課題を解決す
るため、前記サイドレジスタユニットの各サイドレジス
タデバイスが、それぞれ直列に電気的に接続された（Ｎ
−１）個の前記レジスタを有し、一端のレジスタが同列
の１行目のレジスタに電気的に接続され、他端のレジス
タが同列の（Ｈ−Ｎ＋１）行目のレジスタに電気的に接
続されることを特徴とする。According to a fifth aspect of the present invention, in order to solve the above problem, each side register device of the side register unit is electrically connected in series with each other (N
-1) registers, one end of which is electrically connected to the first row of registers in the same column, and the other end of which is electrically connected to the (H-N + 1) th row of registers in the same column. It is characterized by being performed.

【００４４】請求項６記載の発明は、上記課題を解決す
るため、前記サーチウィンドウデータ転送保持手段の各
レジスタが、入力端子および出力端子を有し、他のレジ
スタから画素データを入力端子を通して入力して出力端
子を通して出力する第１フリップフロップと、入力端子
および出力端子を有し、第１フリップフロップから画素
データを入力端子を通して入力して出力端子を通して出
力する第２フリップフロップと、からなり、前記セグメ
ントブロックディストーション算出手段の各演算器が、
前記レジスタの第２フリップフロップから画素データを
入力して、互いに位置的に対応する現画像第１セグメン
トブロックの画素データと第１セグメント候補ブロック
の画素データとの差を表す第１局所ディストーションを
算出するとともに、互いに位置的に対応する現画像第２
セグメントブロックの画素データと第２セグメント候補
ブロックの画素データとの差を表す第２局所ディストー
ションを算出する局所ディストーション算出ユニット
と、局所ディストーション算出ユニットによって算出さ
れた第１セグメント候補ブロックに対応する第１局所デ
ィストーションの総和を算出して前記第１セグメントブ
ロックディストーションを算出するとともに、局所ディ
ストーション算出ユニットによって算出された第２セグ
メント候補ブロックに対応する第２局所ディストーショ
ンの総和を算出して前記第２セグメントブロックディス
トーションを算出する局所ディストーション総和ユニッ
トと、を有し、該局所ディストーション総和ユニット
が、第１，第２入力端子および出力端子を有し、第１入
力端子および第２入力端子に入力されたデータを加算し
て出力端子を通して出力する加算器と、入力端子および
出力端子を有し、加算器からデータを入力端子を通して
入力して出力端子を通して出力する第１フリップフロッ
プと、入力端子および出力端子を有し、第１フリップフ
ロップからデータを入力端子を通して入力して出力端子
を通して出力する第２フリップフロップと、を有し、局
所ディストーション総和ユニットの各加算器が、局所デ
ィストーション算出ユニットから第１局所ディストーシ
ョンおよび第２局所ディストーションを第１入力端子を
通して入力するとともに、局所ディストーション総和ユ
ニットの第２フリップフロップからデータを第２入力端
子を通して入力し、全ての前記レジスタの第１および第
２フリップフロップ、並びに、全ての前記局所ディスト
ーション総和ユニットの第１および第２フリップフロッ
プが、同じクロックパルス信号によって動作することを
特徴とする。According to a sixth aspect of the present invention, in order to solve the above problem, each register of the search window data transfer holding means has an input terminal and an output terminal, and inputs pixel data from another register through the input terminal. And a second flip-flop having an input terminal and an output terminal, inputting pixel data from the first flip-flop through the input terminal, and outputting the pixel data through the output terminal. Each computing unit of the segment block distortion calculation means,
The pixel data is input from the second flip-flop of the register to calculate a first local distortion representing a difference between the pixel data of the first segment block of the current image and the pixel data of the first segment candidate block corresponding to each other in position. And the second image corresponding to each other
A local distortion calculating unit that calculates a second local distortion representing a difference between the pixel data of the segment block and the pixel data of the second segment candidate block, and a first distortion corresponding to the first segment candidate block calculated by the local distortion calculating unit. The first segment block distortion is calculated by calculating a sum of local distortions, and the second segment block is calculated by calculating a sum of second local distortions corresponding to the second segment candidate blocks calculated by the local distortion calculation unit. A local distortion summation unit for calculating distortion, wherein the local distortion summation unit has first and second input terminals and an output terminal, and has a first input terminal and a second input terminal. An adder for adding data input to the child and outputting the data through an output terminal; a first flip-flop having an input terminal and an output terminal, receiving data from the adder through an input terminal and outputting the data through an output terminal; A second flip-flop having an input terminal and an output terminal, and inputting data from the first flip-flop through the input terminal and outputting the data through the output terminal, wherein each adder of the local distortion summation unit calculates a local distortion. A first local distortion and a second local distortion are input from the unit through a first input terminal, and data is input from a second flip-flop of the local distortion summation unit through a second input terminal, and the first and second local distortions of all the registers are input. 2 flip-flops and everything before First and second flip-flop of the local distortion summation unit, characterized in that it operates by the same clock pulse signal.

【００４５】請求項７記載の発明は、上記課題を解決す
るため、前記セグメントブロックディストーション算出
手段の各演算器が、前記局所ディストーション総和ユニ
ットによって算出された第１および第２セグメントブロ
ックディストーションを前記セグメントブロック特定手
段に転送するとともに、前記フィールドブロックディス
トーション算出手段に転送するディストーション転送ユ
ニットを有し、該ディストーション転送ユニットが、入
力端子および出力端子を有し、前記局所ディストーショ
ン総和ユニットによって算出された第１および第２セグ
メントブロックディストーションを入力端子を通して入
力して出力端子を通して出力する第１フリップフロップ
と、入力端子および出力端子を有し、第１フリップフロ
ップから第１および第２セグメントブロックディストー
ションを入力端子を通して入力して前記セグメントブロ
ック特定手段およびフィールドブロックディストーショ
ン算出手段に出力端子を通して出力する第２フリップフ
ロップと、を有し、全ての前記レジスタの第１および第
２フリップフロップ、全ての前記ディストーション総和
ユニットの第１および第２フリップフロップ、並びに、
全ての前記ディストーション転送ユニットの第１および
第２フリップフロップが、同じクロックパルス信号によ
って動作することを特徴とする。According to a seventh aspect of the present invention, in order to solve the above-mentioned problem, each of the arithmetic units of the segment block distortion calculating means converts the first and second segment block distortions calculated by the local distortion summation unit into the segment data. A distortion transfer unit for transferring to the block specifying means and for transferring to the field block distortion calculating means, wherein the distortion transfer unit has an input terminal and an output terminal, and the first signal is calculated by the local distortion summation unit. And a first flip-flop for inputting the second segment block distortion through an input terminal and outputting the same through an output terminal; and an input terminal and an output terminal. A second flip-flop that inputs a second segment block distortion through an input terminal and outputs the second segment block distortion through an output terminal to the segment block specifying unit and the field block distortion calculating unit, and the first and second flip-flops of all the registers First and second flip-flops of all the distortion summation units, and
The first and second flip-flops of all the distortion transfer units are operated by the same clock pulse signal.

【００４６】請求項８記載の発明は、上記課題を解決す
るため、前記フィールドブロックディストーション算出
手段が、前記サーチウィンドウ内で垂直方向に並んだフ
ィールド候補ブロックと同数設けられ、セグメントブロ
ックディストーション算出手段から該フィールド候補ブ
ロックの第１セグメント候補ブロックに対応する第１セ
グメントブロックディストーションをそれぞれ同時に入
力して保持するフリップフロップと、該フリップフロッ
プと同数設けられ、サーチウィンドウ内で垂直方向に並
んだフィールド候補ブロックの第２セグメント候補ブロ
ックに対応する第２セグメントブロックディストーショ
ンをそれぞれ同時に入力するとともに、セグメントブロ
ックディストーション算出手段の各フリップフロップに
保持された第１セグメントブロックディストーションを
入力し、入力された第１セグメントブロックディストー
ションと第２セグメントブロックディストーションとを
加算してフィールドブロックディストーションを算出す
る加算器と、を有することを特徴とする。According to an eighth aspect of the present invention, in order to solve the above-mentioned problem, the field block distortion calculating means is provided in the same number as the field candidate blocks vertically arranged in the search window. Flip-flops for simultaneously inputting and holding first segment block distortions respectively corresponding to the first segment candidate blocks of the field candidate blocks, and field candidate blocks provided in the same number as the flip-flops and arranged vertically in the search window , And simultaneously inputs the second segment block distortions corresponding to the second segment candidate blocks of the first and second segments, respectively. Enter the instrument block distortion, and having a an adder for calculating a field block distortion by adding the first segment block distortion and the second segment block distortion input.

【００４７】請求項９記載の発明は、上記課題を解決す
るため、前記フィールドブロックディストーション算出
手段が、前記サーチウィンドウ内で水平方向に並んだフ
ィールド候補ブロックと同数設けられ、セグメントブロ
ックディストーション算出手段から該フィールド候補ブ
ロックの第１セグメント候補ブロックに対応する第１セ
グメントブロックディストーションをそれぞれ同時に入
力して保持するフリップフロップと、該フリップフロッ
プと同数設けられ、サーチウィンドウ内で水平方向に並
んだフィールド候補ブロックの第２セグメント候補ブロ
ックに対応する第２セグメントブロックディストーショ
ンをそれぞれ同時に入力するとともに、セグメントブロ
ックディストーション算出手段の各フリップフロップに
保持された第１セグメントブロックディストーションを
入力し、入力された第１セグメントブロックディストー
ションと第２セグメントブロックディストーションとを
加算してフィールドブロックディストーションを算出す
る加算器と、を有することを特徴とする。According to a ninth aspect of the present invention, in order to solve the above problem, the field block distortion calculating means is provided in the same number as the field candidate blocks arranged in the horizontal direction in the search window. Flip-flops for simultaneously inputting and holding first segment block distortions respectively corresponding to the first segment candidate blocks of the field candidate blocks; and field candidate blocks provided in the same number as the flip-flops and arranged horizontally in the search window , And simultaneously inputs the second segment block distortions corresponding to the second segment candidate blocks of the first and second segments, respectively. Enter the instrument block distortion, and having a an adder for calculating a field block distortion by adding the first segment block distortion and the second segment block distortion input.

【００４８】請求項１０記載の発明は、上記課題を解決
するため、前記セグメントブロック特定手段が、セグメ
ントブロックディストーション算出手段から、前記サー
チウィンドウ内で垂直方向に一列に並んだ第１セグメン
ト候補ブロックに対応する第１セグメントブロックディ
ストーションに対して、最も外側の列の第１セグメント
ブロックディストーションをそれぞれ同時に入力すると
ともに、前記サーチウィンドウ内で垂直方向に一列に並
んだ第２セグメント候補ブロックに対応する第２セグメ
ントブロックディストーションに対して、最も外側の列
の第２セグメントブロックディストーションをそれぞれ
同時に入力し、前記サーチウィンドウ内の全ての第１お
よび第２セグメントブロックディストーションが入力さ
れるまで、前記サーチウィンドウの外側の列から順次列
毎に第１セグメントブロックディストーションおよび第
２セグメントブロックディストーションを時分割で入力
し、入力された全ての第１セグメントブロックディスト
ーションの中から最小の第１セグメントブロックディス
トーションを検出するとともに、入力された全ての第２
セグメントブロックディストーションの中から最小の第
２セグメントブロックディストーションを検出すること
を特徴とする。According to a tenth aspect of the present invention, in order to solve the above-mentioned problem, the segment block specifying means may convert the segment block distortion calculating means into the first segment candidate blocks vertically aligned in the search window. For the corresponding first segment block distortion, the first segment block distortions in the outermost row are simultaneously inputted, respectively, and the second segment block corresponding to the second segment candidate block vertically aligned in the search window is input. For the segment block distortion, the second segment block distortions in the outermost row are simultaneously input, respectively, until the first and second segment block distortions in the search window have been input. The first segment block distortion and the second segment block distortion are sequentially input for each column from the column outside the window in a time-division manner, and the minimum first segment block distortion is input from all the input first segment block distortions. Detect and detect all second
A minimum second segment block distortion is detected from the segment block distortions.

【００４９】請求項１１記載の発明は、上記課題を解決
するため、前記セグメントブロック特定手段が、セグメ
ントブロックディストーション算出手段から、前記サー
チウィンドウ内で水平方向に一列に並んだ第１セグメン
ト候補ブロックに対応する第１セグメントブロックディ
ストーションに対して、最も外側の行の第１セグメント
ブロックディストーションをそれぞれ同時に入力すると
ともに、前記サーチウィンドウ内で水平方向に一行に並
んだ第２セグメント候補ブロックに対応する第２セグメ
ントブロックディストーションに対して、最も外側の行
の第２セグメントブロックディストーションをそれぞれ
同時に入力し、前記サーチウィンドウ内の全ての第１お
よび第２セグメントブロックディストーションが入力さ
れるまで、前記サーチウィンドウの外側の行から順次行
毎に第１セグメントブロックディストーションおよび第
２セグメントブロックディストーションを時分割で入力
し、入力された全ての第１セグメントブロックディスト
ーションの中から最小の第１セグメントブロックディス
トーションを検出するとともに、入力された全ての第２
セグメントブロックディストーションの中から最小の第
２セグメントブロックディストーションを検出すること
を特徴とする。According to an eleventh aspect of the present invention, in order to solve the above-mentioned problem, the segment block specifying means converts the segment block distortion calculating means into a first segment candidate block horizontally aligned in the search window. For the corresponding first segment block distortion, the first segment block distortions of the outermost row are simultaneously input, respectively, and the second segment block corresponding to the second segment candidate block arranged in one row in the search window in the horizontal direction is simultaneously input. For the segment block distortion, the second segment block distortions in the outermost row are respectively input simultaneously, and the sub-sampling is performed until all the first and second segment block distortions in the search window are input. The first segment block distortion and the second segment block distortion are input in a time-division manner for each row sequentially from the row outside the multi-window, and a minimum first segment block distortion is input from all the input first segment block distortions. Detect and detect all second
A minimum second segment block distortion is detected from the segment block distortions.

【００５０】請求項１２記載の発明は、上記課題を解決
するため、少なくともひとつの前記演算器を有する演算
器およびレジスタからなる行のそれぞれの行の一端に位
置する演算器の前記ディストーション転送ユニットが、
前記フィールドブロックディストーション算出手段およ
びセグメントブロック特定手段に電気的に接続され、該
ディストーション転送ユニットが、前記フィールドブロ
ックディストーション算出手段およびセグメントブロッ
ク特定手段に電気的に接続されたそれぞれのディストー
ション転送ユニットから前記フィールドブロックディス
トーション算出手段およびセグメントブロック特定手段
にそれぞれの第１および第２セグメントブロックディス
トーションを転送するとともに、前記フィールドブロッ
クディストーション算出手段およびセグメントブロック
特定手段に向けて他の演算器のディストーション転送ユ
ニットから同行の隣の演算器のディストーション転送ユ
ニットに順次第１および第２セグメントブロックディス
トーションを転送することを特徴とする。According to a twelfth aspect of the present invention, in order to solve the above-mentioned problem, the distortion transfer unit of the arithmetic unit located at one end of each of the rows of the arithmetic unit having at least one of the arithmetic units and the register is provided. ,
The field block distortion calculating means and the segment block specifying means are electrically connected to each other, and the distortion transfer unit is electrically connected to the field block distortion calculating means and the segment block specifying means. The first and second segment block distortions are respectively transferred to the block distortion calculating means and the segment block specifying means, and the distortion transfer unit of another arithmetic unit is sent to the field block distortion calculating means and the segment block specifying means from the distortion transfer unit. Transfer the first and second segment block distortions sequentially to the distortion transfer unit of the next computing unit And wherein the Rukoto.

【００５１】請求項１３記載の発明は、上記課題を解決
するため、少なくともひとつの前記演算器を有する演算
器およびレジスタからなる列のそれぞれの列の一端に位
置する演算器の前記ディストーション転送ユニットが、
前記フィールドブロックディストーション算出手段およ
びセグメントブロック特定手段に電気的に接続され、該
ディストーション転送ユニットが、前記フィールドブロ
ックディストーション算出手段およびセグメントブロッ
ク特定手段に電気的に接続されたそれぞれのディストー
ション転送ユニットから前記フィールドブロックディス
トーション算出手段およびセグメントブロック特定手段
にそれぞれの第１および第２セグメントブロックディス
トーションを転送するとともに、前記フィールドブロッ
クディストーション算出手段およびセグメントブロック
特定手段に向けて他の演算器のディストーション転送ユ
ニットから同列の隣の演算器のディストーション転送ユ
ニットに順次第１および第２セグメントブロックディス
トーションを転送することを特徴とする。According to a thirteenth aspect of the present invention, in order to solve the above-mentioned problems, the distortion transfer unit of the arithmetic unit which is located at one end of each of the columns of the arithmetic unit having at least one of the arithmetic units and the register is provided. ,
The field block distortion calculating means and the segment block specifying means are electrically connected to each other, and the distortion transfer unit is electrically connected to the field block distortion calculating means and the segment block specifying means. The first and second segment block distortions are transferred to the block distortion calculating means and the segment block specifying means, respectively, and are transmitted from the distortion transfer unit of another arithmetic unit to the field block distortion calculating means and the segment block specifying means in the same manner. Transfer the first and second segment block distortions sequentially to the distortion transfer unit of the next computing unit And wherein the Rukoto.

【００５２】請求項１４記載の発明は、上記課題を解決
するため、前記現画像フィールドブロックを第１現画像
フィールドブロックと呼ぶとともに、前記サーチウィン
ドウを第１サーチウィンドウと呼び、該第１現画像フィ
ールドブロックの水平方向に隣接する現画像フィールド
ブロックを第２現画像フィールドブロックと呼ぶととも
に、前記第２現画像フィールドブロックに対応するよう
に該第１サーチウィンドウをＭ画素分水平方向にシフト
したサーチウィンドウを第２サーチウィンドウと呼ぶと
するとき、前記サーチウィンドウデータ出力手段が、第
２サーチウィンドウの画素データのうち、第１サーチウ
ィンドウと第２サーチウィンドウとで共通する画素デー
タを除いた残りの画素データを、第１サーチウィンドウ
の画素データに続けて順次出力するとともに、前記現画
像ブロックデータ出力手段が、前記第５転送制御手段の
転送動作に基づいて第２現画像フィールドブロックの画
素データを第１現画像フィールドブロックの画素データ
に続けて順次出力し、前記第２サーチウィンドウの画素
データと第２現画像フィールドブロックの画素データに
基づいて前記セグメントブロックディストーション算出
制御手段による第１および第２セグメントブロックディ
ストーションの算出が終了する前に、前記第１サーチウ
ィンドウの画素データと前記第１現画像フィールドブロ
ックの画素データに基づいて算出された全ての第１およ
び第２セグメントブロックディストーションが前記セグ
メントブロックディストーション算出手段によって前記
フィールドブロックディストーション算出手段およびセ
グメントブロック特定手段に転送されることを特徴とす
る。According to a fourteenth aspect of the present invention, in order to solve the above problem, the current image field block is referred to as a first current image field block, and the search window is referred to as a first search window. A current image field block horizontally adjacent to the field block is referred to as a second current image field block, and the first search window is horizontally shifted by M pixels to correspond to the second current image field block. When the window is referred to as a second search window, the search window data output means removes the remaining pixel data of the second search window excluding the pixel data common to the first search window and the second search window. Pixel data follows the pixel data of the first search window. The current image block data output means sequentially outputs the pixel data of the second current image field block to the pixel data of the first current image field block based on the transfer operation of the fifth transfer control means. Outputting the first and second segment block distortions by the segment block distortion calculation control means based on the pixel data of the second search window and the pixel data of the second current image field block. All the first and second segment block distortions calculated based on the pixel data of one search window and the pixel data of the first current image field block are converted by the segment block distortion calculating means into the field block distortion. Characterized in that it is transferred to the calculating means and the segment block specifying means.

【００５３】[0053]

【作用】請求項１記載の発明では、まず、サーチウィン
ドウデータ出力手段によって、サーチウィンドウのう
ち、第１セグメント候補ブロックの画素データと第２セ
グメント候補ブロックの画素データとが順次出力され
る。次に、前記サーチウィンドウデータ転送保持手段
が、第１転送制御手段によって、前記サーチウィンドウ
データ出力手段からサーチウィンドウの画素データが転
送されるタイミングに同期して、第１セグメント候補ブ
ロックの画素データおよび第２セグメント候補ブロック
の画素データを、時分割で各サイドレジスタデバイスか
らそれぞれ同列の１行目のレジスタに転送し、同時に、
１行目から（Ｈ−Ｎ）行目までのｎ行目の各レジスタか
らそれぞれ同列のｎ＋１行目のレジスタに転送し、同時
に、（Ｈ−Ｎ＋１）行目の各レジスタからそれぞれ同列
のサイドレジスタデバイスに転送する。According to the present invention, first, the search window data output means sequentially outputs the pixel data of the first segment candidate block and the pixel data of the second segment candidate block in the search window. Next, the search window data transfer holding unit is configured to control the first transfer control unit to synchronize the pixel data of the first segment candidate block with the pixel data of the first segment candidate block in synchronization with the transfer of the search window pixel data from the search window data output unit. The pixel data of the second segment candidate block is transferred from each side register device to the first row register in the same column in a time-division manner, and at the same time,
Each of the registers in the n-th row from the first row to the (H-N) -th row is transferred to the register in the (n + 1) -th row in the same column. Transfer to device.

【００５４】次に、前記サーチウィンドウデータ転送制
御手段が、第２転送制御手段によって、前記サーチウィ
ンドウデータ出力手段からサーチウィンドウの画素デー
タが転送されるタイミングに同期して、第１セグメント
候補ブロックの画素データおよび第２セグメント候補ブ
ロックの画素データを、時分割で２列目以降（Ｌ−Ｍ＋
２）列目までのｍ列目の各レジスタからそれぞれ同行の
ｍ−１列目のレジスタに転送し、同時に、２列目以降
（Ｌ−Ｍ＋２）列目までのｍ列目の各サイドレジスタデ
バイスからそれぞれｍ−１列目のサイドレジスタデバイ
スに転送する。Next, the search window data transfer control means causes the second transfer control means to synchronize the first segment candidate block with the search window data output means in synchronization with the pixel data of the search window. The pixel data and the pixel data of the second segment candidate block are divided into the second and subsequent columns (LM−M +
2) Each register in the m-th column up to the column is transferred to the register in the (m-1) -th column in the same row, and at the same time, each side register device in the m-th column from the second column to the (LM + 2) th column Are transferred to the side register devices in the (m-1) th column.

【００５５】次に、前記サーチウィンドウデータ転送制
御手段が、第３転送制御手段によって、前記サーチウィ
ンドウデータ出力手段からサーチウィンドウの画素デー
タが転送されるタイミングに同期して、第１セグメント
候補ブロックの画素データおよび第２セグメント候補ブ
ロックの画素データを、時分割で１行目の各レジスタか
らそれぞれ同列のサイドレジスタデバイスに転送し、同
時に、２行目から（Ｈ−Ｎ＋１）行目までのｎ行目の各
レジスタからそれぞれ同列のｎ−１行目の各レジスタに
転送し、同時に、各サイドレジスタデバイスからそれぞ
れ同列の（Ｈ−Ｎ＋１）行目のレジスタに転送する。Next, the search window data transfer control means causes the third transfer control means to synchronize the first segment candidate block with the timing at which the pixel data of the search window is transferred from the search window data output means. The pixel data and the pixel data of the second segment candidate block are time-divisionally transferred from the registers in the first row to the side register devices in the same column, and simultaneously, the n rows from the second row to the (H−N + 1) th row Then, the data is transferred from each register to the (n−1) th row in the same column, and simultaneously, from each side register device to the (H−N + 1) th row in the same column.

【００５６】次に、前記サーチウィンドウデータ転送制
御手段が、第２転送制御手段によって、前記サーチウィ
ンドウデータ出力手段からサーチウィンドウの画素デー
タが転送されるタイミングに同期して、第１セグメント
候補ブロックの画素データおよび第２セグメント候補ブ
ロックの画素データを、時分割で２列目以降（Ｌ−Ｍ＋
２）列目までのｍ列目の各レジスタからそれぞれ同行の
ｍ−１列目のレジスタに画素データを転送し、同時に、
２列目以降（Ｌ−Ｍ＋２）列目までのｍ列目の各サイド
レジスタデバイスからそれぞれｍ−１列目のサイドレジ
スタデバイスに画素データを転送する。Next, the search window data transfer control means causes the second transfer control means to synchronize the first segment candidate block with the timing at which the search window pixel data is transferred from the search window data output means. The pixel data and the pixel data of the second segment candidate block are divided into the second and subsequent columns (LM−M +
2) The pixel data is transferred from each of the m-th register up to the column to the (m-1) -th register in the same row,
The pixel data is transferred from the m-th column side register device of the second column to the (LM + 2) th column to the (m-1) th column side register device.

【００５７】次に、前記サーチウィンドウデータ転送制
御手段が、第４転送制御手段によって、前記第１転送制
御手段による転送動作を（Ｎ−１）回行い、次いで、第
２転送制御手段による転送動作を１回行い、次いで、第
３転送制御手段による転送動作を（Ｎ−１）回行い、次
いで、第２転送制御手段による転送動作を１回行い、以
降、これらの転送動作を順次繰り返す。Next, the search window data transfer control means performs the transfer operation by the first transfer control means (N-1) times by the fourth transfer control means, and then performs the transfer operation by the second transfer control means. Is performed once, then the transfer operation by the third transfer control means is performed (N-1) times, then the transfer operation by the second transfer control means is performed once, and thereafter these transfer operations are sequentially repeated.

【００５８】次に、前記セグメントブロックディストー
ション算出手段が、第５転送制御手段によって、１列目
の演算器に前記サーチウィンドウの第１セグメント候補
ブロックの画素データが初めて入力されるタイミングに
同期して、各演算器に現画像第１セグメントブロックの
１画素分の画素データを現画像ブロックデータ出力手段
から入力するとともに、１列目の演算器に前記サーチウ
ィンドウの第２セグメント候補ブロックの画素データが
初めて入力されるタイミングに同期して、各演算器に現
画像第２セグメントブロックの１画素分の画素データを
現画像ブロックデータ出力手段から入力し、以後、前記
第４転送制御手段のそれぞれの転送動作に同期して、前
記演算器に現画像フィールドブロックの全ての画素デー
タが入力されるまで、画素データの入力を繰り返す。Next, the segment block distortion calculating means is synchronized by the fifth transfer control means with the timing when the pixel data of the first segment candidate block of the search window is first input to the arithmetic unit in the first column. The pixel data of one pixel of the first segment block of the current image is input to each arithmetic unit from the current image block data output means, and the pixel data of the second segment candidate block of the search window is input to the arithmetic unit in the first column. In synchronization with the input timing for the first time, pixel data of one pixel of the current image second segment block is input from the current image block data output means to each arithmetic unit, and thereafter, each transfer of the fourth transfer control means is performed. In synchronization with the operation, until all the pixel data of the current image field block are input to the arithmetic unit. , Repeat the input of the pixel data.

【００５９】次に、前記セグメントブロックディストー
ション算出手段が、ディストーション算出制御手段によ
って、前記第５転送制御手段により各演算器に入力され
たサーチウィンドウ内の各第１セグメント候補ブロック
の画素データと現画像第１セグメントブロックの画素デ
ータに基づいて各演算器に第１セグメントブロックディ
ストーションを算出させるとともに、前記第５転送制御
手段により各演算器に入力されたサーチウィンドウ内の
各第２セグメント候補ブロックの画素データと現画像第
２セグメントブロックの画素データに基づいて、各演算
器に第２セグメントブロックディストーションを算出さ
せる。Next, the segment block distortion calculating means includes a distortion calculating control means for controlling the pixel data of each first segment candidate block in the search window input to each of the arithmetic units by the fifth transfer control means and a current image. Each arithmetic unit is caused to calculate the first segment block distortion based on the pixel data of the first segment block, and the pixels of each second segment candidate block in the search window input to each arithmetic unit by the fifth transfer control means Based on the data and the pixel data of the current image second segment block, each arithmetic unit is caused to calculate a second segment block distortion.

【００６０】次に、フィールドブロックディストーショ
ン算出手段によって、前記セグメントブロックディスト
ーション算出手段によって算出された各第１セグメント
ブロックディストーションおよび各第２セグメントブロ
ックディストーションを加算することによって、現画像
フィールドブロックと各フィールド候補ブロックとの差
を表すフィールドブロックディストーションを算出す
る。Next, by adding the first segment block distortion and the second segment block distortion calculated by the segment block distortion calculating means by the field block distortion calculating means, the current image field block and each field candidate are added. Calculate the field block distortion representing the difference from the block.

【００６１】次に、セグメントブロック特定手段によっ
て、前記セグメントブロックディストーション算出手段
により算出された第１セグメントブロックディストーシ
ョンのうちの最小の第１セグメントブロックディストー
ションを検出し、この最小の第１セグメントブロックデ
ィストーションに対応する第１セグメント候補ブロック
を特定するとともに、前記セグメントブロックディスト
ーション算出手段によって算出された第２セグメントブ
ロックディストーションのうちの最小の第２セグメント
ブロックディストーションを検出し、この最小の第２セ
グメントブロックディストーションに対応する第２セグ
メント候補ブロックを特定する。Next, the minimum first segment block distortion among the first segment block distortions calculated by the segment block distortion calculating means is detected by the segment block specifying means, and the minimum first segment block distortion is detected. A corresponding first segment candidate block is specified, and a minimum second segment block distortion among the second segment block distortions calculated by the segment block distortion calculating means is detected, and the minimum second segment block distortion is detected. A corresponding second segment candidate block is identified.

【００６２】次に、フィールドブロック特定手段によっ
て、前記フィールドブロックディストーション算出手段
により算出されたフィールドブロックディストーション
のうちの最小のフィールドブロックディストーションを
検出し、この最小のフィールドブロックディストーショ
ンに対応するフィールド候補ブロックを特定する。この
ため、従来、現画像第１セグメントブロックの動きベク
トルを求める第１セグメント動きベクトル探索装置と現
画像第２セグメントブロックの動きベクトルを求める第
２セグメント動きベクトル探索装置との２つの回路を並
列動作させることによってそれぞれの動きベクトルを求
めていたのに対して、セグメントブロックディストーシ
ョン算出手段によって、フィールド候補ブロックの数と
同数の演算器によって第１セグメントブロックディスト
ーションおよび第２セグメントブロックディストーショ
ンを時分割演算で算出することができるので、回路規模
を半減することができる。Next, the field block specifying means detects the minimum field block distortion among the field block distortions calculated by the field block distortion calculating means, and determines a field candidate block corresponding to the minimum field block distortion. Identify. Therefore, conventionally, two circuits, a first segment motion vector search device for obtaining a motion vector of a current image first segment block and a second segment motion vector search device for obtaining a motion vector of a current image second segment block, are operated in parallel. However, the first and second segment block distortions are time-divisionally calculated by the segment block distortion calculating means using the same number of arithmetic units as the number of field candidate blocks. Since the calculation can be performed, the circuit scale can be reduced by half.

【００６３】また、回路規模を小さくするために、ま
ず、第１セグメントブロックディストーションを算出し
てメモリに記憶しておき、次いで、第２セグメントブロ
ックディストーションを算出したとき、メモリから第１
セグメントブロックディストーションを一々読み出し、
フィールドブロックディストーションを算出する従来の
動きベクトル探索装置に対して、セグメントブロックデ
ィストーション算出手段によって、フィールド候補ブロ
ックと同数の演算器で第１セグメントブロックディスト
ーションおよび第２セグメントブロックディストーショ
ンを時分割で算出することができるので、第１セグメン
トブロックディストーションをメモリに記憶して再度読
み出す必要がなく、回路規模が大きくなることを防止す
るとともに、処理を簡素化することができる。In order to reduce the circuit scale, first, the first segment block distortion is calculated and stored in the memory. Then, when the second segment block distortion is calculated, the first segment block distortion is calculated from the memory.
Read out the segment block distortion one by one,
For a conventional motion vector search device that calculates a field block distortion, the first segment block distortion and the second segment block distortion are calculated in a time-division manner by the same number of arithmetic units as the field candidate blocks by the segment block distortion calculating means. Therefore, it is not necessary to store the first segment block distortion in the memory and read it again, and it is possible to prevent an increase in circuit scale and to simplify the processing.

【００６４】さらに、全点探索法による従来の動きベク
トル探索装置に対して、演算器の数を（Ｈ−Ｎ＋１）×
（ＬーＭ＋１）個よりも少なくすることができるので、
演算器の数を削減することにより、回路規模を小さくす
ることができ、かつ、広い範囲で簡略的な探索方法で動
きベクトルを求めることができる。請求項２記載の発明
では、請求項１記載の発明において、前記セグメントブ
ロックディストーション算出手段が（Ｈ−Ｎ＋１）×
（Ｌ−Ｍ＋１）個の演算器を有するように構成される。Further, in comparison with the conventional motion vector search device using the all point search method, the number of arithmetic units is (H−N + 1) ×
Since it can be less than (LM + 1)
By reducing the number of arithmetic units, the circuit scale can be reduced, and a motion vector can be obtained by a simple search method over a wide range. According to a second aspect of the present invention, in the first aspect, the segment block distortion calculating means is (H−N + 1) ×
It is configured to have (L−M + 1) arithmetic units.

【００６５】このため、（Ｈ−Ｎ＋１）×（Ｌ−Ｍ＋
１）個の候補ブロックに対応したディストーションを算
出することができるので、確実に全点探索法により予測
精度の高い第１および第２セグメント動きベクトル、並
びに、フィールド動きベクトルを求めることができる。
請求項３記載の発明では、請求項１記載の発明におい
て、プロセッサエレメントを前記マトリックス状の同行
同列に配置された前記セグメントブロックディストーシ
ョン算出手段の各演算器と前記サーチウィンドウデータ
転送手段の各レジスタとによって構成する。For this reason, (H−N + 1) × (L−M +
1) Since the distortion corresponding to the number of candidate blocks can be calculated, the first and second segment motion vectors and the field motion vector with high prediction accuracy can be reliably obtained by the all point search method.
According to a third aspect of the present invention, in the first aspect of the present invention, the processor elements of the segment block distortion calculating means and the registers of the search window data transfer means, wherein the processor elements are arranged in the same row and column in the matrix form, It is constituted by.

【００６６】このため、サーチウィンドウデータ転送手
段の各レジスタおよびセグメントブロックディストーシ
ョン算出手段の各演算器を共通制御信号によって同一時
刻に同一動作を行うように制御することができるので、
演算処理の並列化による高速処理を行うことができる。
請求項４記載の発明では、請求項１記載の発明におい
て、前記サイドレジスタユニットの各サイドレジスタデ
バイスが、それぞれ同列の１行目のレジスタに電気的に
接続された第１サイドレジスタデバイスと、それぞれ同
列の（Ｈ−Ｎ＋１）行目のレジスタに電気的に接続され
た第２サイドレジスタデバイスとから構成され、この第
１サイドレジスタデバイスが、直列に電気的に接続され
た（Ｎ−１）個の前記レジスタを有し、一端のレジスタ
が同列の１行目のレジスタに電気的に接続され、前記第
２サイドレジスタデバイスが、直列に電気的に接続され
た（Ｎ−１）個の前記レジスタを有し、一端のレジスタ
が同列の（Ｈ−Ｎ＋１）行目のレジスタに電気的に接続
されるように構成される。Therefore, each register of the search window data transfer means and each arithmetic unit of the segment block distortion calculation means can be controlled by the common control signal so as to perform the same operation at the same time.
High-speed processing can be performed by parallelizing arithmetic processing.
According to a fourth aspect of the present invention, in the first aspect of the present invention, each of the side register devices of the side register unit includes a first side register device electrically connected to a register in a first row of the same column. And (N-1) second side register devices electrically connected in series to the (H-N + 1) th row of registers in the same column. Wherein one end of the registers is electrically connected to the first row of registers in the same column, and the second side register device is electrically connected in series with the (N-1) registers. And the register at one end is electrically connected to the register in the (H−N + 1) th row in the same column.

【００６７】このため、サイドレジスタユニットを、セ
グメントブロックディストーション算出手段と同じレジ
スタで構成することができるので、回路を容易に構成す
ることができる。請求項５記載の発明では、請求項１記
載の発明において、前記サイドレジスタユニットの各サ
イドレジスタデバイスは、それぞれ直列に電気的に接続
された（Ｎ−１）個の前記レジスタを有し、一端のレジ
スタが同列の１行目のレジスタに電気的に接続され、他
端のレジスタが同列の（Ｈ−Ｎ＋１）行目のレジスタに
電気的に接続されるように構成される。Therefore, the side register unit can be constituted by the same register as the segment block distortion calculating means, so that the circuit can be easily constituted. According to a fifth aspect of the present invention, in the first aspect of the invention, each side register device of the side register unit has (N-1) number of the registers electrically connected in series. Are electrically connected to the first row of registers in the same column, and the other end of the register is electrically connected to the (H−N + 1) th row of the same column.

【００６８】このため、サイドレジスタユニットを、セ
グメントブロックディストーション算出手段と同じレジ
スタで構成することができるので、回路を容易に構成す
ることができる。また、セグメントブロックディストー
ション算出手段の各レジスタおよび入力レジスタユニッ
トの各レジスタとサイドレジスタユニットのレジスタを
列毎にリング状に電気的に接続することができるので、
請求項４記載のサイドレジスタユニットの半数のレジス
タでサイドレジスタユニットを構成することができる。
さらに、各列毎にリング状に接続された各レジスタ間の
距離を均一に配置することができるので、各レジスタ間
に短い転送バスを形成することができるとともに、各レ
ジスタ間の転送時間を均一にすることができる。従っ
て、誤りの少ない安定した回路を形成することができる
とともに、回路規模を小さくすることができる。Therefore, the side register unit can be constituted by the same register as the segment block distortion calculating means, so that the circuit can be easily constituted. Further, since each register of the segment block distortion calculating means and each register of the input register unit and the register of the side register unit can be electrically connected in a ring shape for each column,
A half register of the side register unit according to claim 4 can constitute the side register unit.
Further, since the distance between the registers connected in a ring shape can be arranged uniformly for each column, a short transfer bus can be formed between the registers, and the transfer time between the registers can be made uniform. Can be Therefore, a stable circuit with few errors can be formed, and the circuit scale can be reduced.

【００６９】請求項６記載の発明では、請求項１記載の
発明において、全ての前記レジスタの第１および第２フ
リップフロップ、並びに、全ての前記局所ディストーシ
ョン総和ユニットの第１および第２フリップフロップ
が、同じクロックパルス信号によって動作するように構
成する。まず、前記サーチウィンドウデータ転送保持手
段の各レジスタが、第１フリップフロップによって、前
記サーチウィンドウの画素データを入力端子を通して入
力し、出力端子を通して出力し、次いで、第２フリップ
フロップによって、第１フリップフロップから出力され
た画素データを入力端子を通して入力し、出力端子を通
して出力する。According to a sixth aspect of the present invention, in the first aspect of the present invention, the first and second flip-flops of all the registers and the first and second flip-flops of all the local distortion sum units are provided. , And are operated by the same clock pulse signal. First, each register of the search window data transfer holding means inputs pixel data of the search window through an input terminal by a first flip-flop and outputs it through an output terminal, and then outputs the first flip-flop by a second flip-flop. The pixel data output from the loop is input through an input terminal and output through an output terminal.

【００７０】次に、前記セグメントブロックディストー
ション算出手段の各演算器が、局所ディストーション算
出ユニットによって、前記レジスタの第２フリップフロ
ップから画素データを入力し、互いに位置的に対応する
現画像第１セグメントブロックの画素データと第１セグ
メント候補ブロックの画素データとの差を表す第１局所
ディストーションを算出するとともに、互いに位置的に
対応する現画像第２セグメントブロックの画素データと
第２セグメント候補ブロックの画素データとの差を表す
第２局所ディストーションを算出する。Next, each of the arithmetic units of the segment block distortion calculating means inputs pixel data from the second flip-flop of the register by the local distortion calculating unit, and the current image first segment block corresponding to each other in position. And a first local distortion representing a difference between the pixel data of the first segment candidate block and the pixel data of the first segment candidate block, and the pixel data of the current image second segment block and the pixel data of the second segment candidate block corresponding to each other in position. Then, a second local distortion representing a difference between the first and second local distortions is calculated.

【００７１】次に、各演算器の局所ディストーション総
和ユニットが、加算器によって、局所ディストーション
算出ユニットから出力されたデータと局所ディストーシ
ョン総和ユニットの第２フリップフロップから出力され
たデータをそれぞれ第１入力端子および第２入力端子を
通して入力し、入力されたデータを加算して出力端子を
通して出力し、次いで、第１フリップフロップによっ
て、加算器から出力されたデータを入力端子を通して入
力して出力端子を通して出力し、次いで、第２フリップ
フロップによって、第１フリップフロップから出力され
たデータを入力端子を通して入力し出力端子を通して出
力する。次いで、これらの動作を繰り返し、局所ディス
トーション算出ユニットにより算出された第１セグメン
ト候補ブロックに対応する第１局所ディストーションの
総和を算出して前記第１セグメントブロックディストー
ションを算出するとともに、局所ディストーション算出
ユニットによって算出された第２セグメント候補ブロッ
クに対応する第２局所ディストーションの総和を算出し
て前記第２セグメントブロックディストーションを算出
する。Next, the local distortion summation unit of each arithmetic unit uses the adder to output the data output from the local distortion calculation unit and the data output from the second flip-flop of the local distortion summation unit to a first input terminal. And input through a second input terminal, add the input data and output through an output terminal, and then input, through a first flip-flop, data output from the adder through an input terminal and output through an output terminal. Then, the data output from the first flip-flop is input through the input terminal and output through the output terminal by the second flip-flop. Next, these operations are repeated to calculate the sum of the first local distortions corresponding to the first segment candidate blocks calculated by the local distortion calculation unit to calculate the first segment block distortion, and to calculate the first segment block distortion by the local distortion calculation unit. The second segment block distortion is calculated by calculating the sum of the second local distortions corresponding to the calculated second segment candidate blocks.

【００７２】このため、レジスタの第２フリップフロッ
プにラッチされたサーチウィンドウの画素データに基づ
いてと現画像ブロックデータ出力手段によって出力され
た現画像フィールドブロックの画素データに基づいて局
所ディストーション算出ユニットで算出された局所ディ
ストーションと局所ディストーション総和ユニットの第
２フリップフロップにラッチされたデータとの累積演算
を加算器によって行うことができるので、レジスタの第
１フリップフロップおよび局所ディストーション総和ユ
ニットの第１フリップフロップでは、同一の現画像セグ
メントブロックに対応するデータを保持するとともに、
レジスタの第２フリップフロップおよび局所ディストー
ション総和ユニットの第２フリップフロップにおいて
も、それぞれ第１フリップフロップと異なる同一の現画
像セグメントブロックに対応するデータを保持すること
ができる。このため、第１セグメントブロックディスト
ーションおよび第２セグメントブロックディストーショ
ンをそれぞれ時分割で算出することができる。For this reason, the local distortion calculating unit performs the calculation based on the pixel data of the search window latched by the second flip-flop of the register and the pixel data of the current image field block output by the current image block data output means. Since the accumulated operation of the calculated local distortion and the data latched in the second flip-flop of the local distortion summation unit can be performed by the adder, the first flip-flop of the register and the first flip-flop of the local distortion summation unit can be performed. Holds the data corresponding to the same current image segment block,
The second flip-flop of the register and the second flip-flop of the local distortion summation unit can hold data corresponding to the same current image segment block different from the first flip-flop. Therefore, the first segment block distortion and the second segment block distortion can be calculated in a time-division manner.

【００７３】また、直列に電気的に接続された２つのフ
リップフロップによってレジスタおよび局所ディストー
ション総和ユニットを構成することができるので、容易
に回路を構成することができる。請求項７記載の発明で
は、請求項６記載の発明において、全ての前記レジスタ
の第１および第２フリップフロップ、全ての前記局所デ
ィストーション総和ユニットの第１および第２フリップ
フロップ、並びに、全ての前記ディストーション転送ユ
ニットの第１および第２フリップフロップが、同じクロ
ックパルス信号によって動作するように構成する。Since the register and the local distortion summation unit can be constituted by two flip-flops electrically connected in series, the circuit can be easily constituted. In the invention described in claim 7, in the invention described in claim 6, the first and second flip-flops of all the registers, the first and second flip-flops of all the local distortion sum units, and all of the local distortion sum units The first and second flip-flops of the distortion transfer unit are configured to operate with the same clock pulse signal.

【００７４】まず、前記セグメントブロックディストー
ション算出手段の各演算器のディストーション転送ユニ
ットが、第１フリップフロップによって、前記局所ディ
ストーション総和ユニットによって算出された第１セグ
メントブロックディストーションおよび第２セグメント
ブロックディストーションを入力端子を通して入力して
出力端子を通して出力する。First, the distortion transfer unit of each operation unit of the segment block distortion calculation means uses a first flip-flop to input the first segment block distortion and the second segment block distortion calculated by the local distortion summation unit to input terminals. And output through the output terminal.

【００７５】次に、第２フリップフロップによって、第
１フリップフロップから第１セグメントブロックディス
トーションおよび第２セグメントブロックディストーシ
ョンを入力端子を通して入力し、前記セグメントブロッ
ク特定手段およびフィールドブロックディストーション
算出手段に出力端子を通して出力する。このため、レジ
スタ、局所ディストーション総和ユニットおよびディス
トーション転送ユニットのそれぞれの第１フリップフロ
ップでは、同一の現画像セグメントブロックに対応する
データを保持するとともに、レジスタ、局所ディストー
ション総和ユニットおよびディストーション転送ユニッ
トのそれぞれの第２フリップフロップにおいても、それ
ぞれ第１フリップフロップに保持されたデータと異なる
同一の現画像セグメントブロックに対応するデータを保
持することができる。このため、第１セグメントブロッ
クディストーションおよび第２セグメントブロックディ
ストーションをそれぞれ時分割で出力することができ
る。Next, the first flip-flop inputs the first segment block distortion and the second segment block distortion from the first flip-flop through the input terminal, and outputs the segment block specifying means and the field block distortion calculating means through the output terminal. Output. For this reason, the first flip-flop of each of the register, the local distortion summation unit, and the distortion transfer unit holds data corresponding to the same current image segment block, and also stores the data corresponding to each of the register, the local distortion summation unit, and the distortion transfer unit. The second flip-flop can also hold data corresponding to the same current image segment block different from the data held in the first flip-flop. Therefore, the first segment block distortion and the second segment block distortion can be output in a time division manner.

【００７６】また、直列に電気的に接続された２つのフ
リップフロップによってディストーション転送ユニット
を構成することができるので、容易に回路を構成するこ
とができる。請求項８記載の発明では、請求項１記載の
発明において、前記フィールドブロックディストーショ
ン算出手段が、前記サーチウィンドウ内で垂直方向に並
んだフィールド候補ブロックと同数設けられたフリップ
フロップによって、セグメントブロックディストーショ
ン算出手段の各演算器から出力されたフィールド候補ブ
ロックの第１セグメント候補ブロックに対応する第１セ
グメントブロックディストーションをそれぞれ同時に入
力して保持する。Since the distortion transfer unit can be constituted by two flip-flops electrically connected in series, the circuit can be easily constituted. According to an eighth aspect of the present invention, in the first aspect of the present invention, the field block distortion calculating means calculates the segment block distortion by the same number of flip-flops as the number of field candidate blocks vertically arranged in the search window. The first segment block distortion corresponding to the first segment candidate block of the field candidate block output from each operation unit of the means is simultaneously input and held.

【００７７】次に、該フリップフロップと同数設けらた
加算器によって、サーチウィンドウ内で垂直方向に並ん
だフィールド候補ブロックの第２セグメント候補ブロッ
クに対応する第２セグメントブロックディストーション
をそれぞれ入力するとともに、フィールドブロックディ
ストーション算出手段の各フリップフロップに保持され
た第１セグメントブロックディストーションを入力し、
入力された第１セグメントブロックディストーションと
第２セグメントブロックディストーションとを加算して
フィールドブロックディストーションを算出する。Next, second segment block distortions corresponding to the second segment candidate blocks of the field candidate blocks arranged vertically in the search window are input by the same number of adders as the number of the flip-flops. Inputting the first segment block distortion held in each flip-flop of the field block distortion calculating means,
The input first segment block distortion and the second segment block distortion are added to calculate a field block distortion.

【００７８】このため、サーチウィンドウ内で垂直方向
に並んだフィールド候補ブロックと同数のフリップフロ
ップおよび加算器によって、それぞれの行に対応する演
算器で算出された第１および第２セグメントブロックデ
ィストーションから順次フィールドブロックディストー
ションを算出することができるので、レジスタと演算器
が想像上配置されたマトリックス状にセグメントブロッ
クディストーション算出手段の演算器と同数のフリップ
フロップおよび加算器を設ける必要がなく、セグメント
ブロックディストーション算出手段と別のエリアにフィ
ールドブロックディストーション算出手段をユニットと
して配置することができる。従って、フィールドブロッ
クディストーションを算出する回路の規模を小さくする
ことができる。For this reason, the same number of flip-flops and adders as the field candidate blocks arranged vertically in the search window sequentially start from the first and second segment block distortions calculated by the arithmetic units corresponding to the respective rows. Since the field block distortion can be calculated, it is not necessary to provide the same number of flip-flops and adders as the arithmetic units of the segment block distortion calculating means in a matrix in which registers and arithmetic units are imaginarily arranged. The field block distortion calculating means can be arranged as a unit in an area different from the means. Therefore, the scale of the circuit for calculating the field block distortion can be reduced.

【００７９】請求項９記載の発明では、請求項１記載の
発明において、前記フィールドブロックディストーショ
ン算出手段が、前記サーチウィンドウ内で水平方向に並
んだフィールド候補ブロックと同数設けられたフリップ
フロップによって、セグメントブロックディストーショ
ン算出手段から出力されたフィールド候補ブロックの第
１セグメント候補ブロックに対応する第１セグメントブ
ロックディストーションをそれぞれ同時に入力して保持
する。According to a ninth aspect of the present invention, in the first aspect of the present invention, the field block distortion calculating means includes the same number of flip-flops as the number of field candidate blocks arranged horizontally in the search window. First segment block distortions corresponding to the first segment candidate blocks of the field candidate blocks output from the block distortion calculating means are simultaneously input and held, respectively.

【００８０】次に、該フリップフロップと同数設けられ
た加算器によって、サーチウィンドウ内で水平方向に並
んだフィールド候補ブロックの第２セグメント候補ブロ
ックに対応する第２セグメントブロックディストーショ
ンをそれぞれ入力するとともに、フィールドブロックデ
ィストーション算出手段の各フリップフロップに保持さ
れた第１セグメントブロックディストーションを入力
し、入力された第１セグメントブロックディストーショ
ンと第２セグメントブロックディストーションとを加算
してフィールドブロックディストーションを算出する。Next, the same number of adders as the number of the flip-flops are used to input second segment block distortions corresponding to the second segment candidate blocks of the field candidate blocks arranged horizontally in the search window. The first segment block distortion held in each flip-flop of the field block distortion calculating means is input, and the input first segment block distortion and the second segment block distortion are added to calculate a field block distortion.

【００８１】このため、サーチウィンドウ内で水平方向
に並んだフィールド候補ブロックと同数のフリップフロ
ップおよび加算器によって、それぞれの列に対応する演
算器で算出された第１および第２セグメントブロックデ
ィストーションから順次フィールドブロックディストー
ションを算出することができるので、レジスタと演算器
が想像上配置されたマトリックス状にセグメントブロッ
クディストーション算出手段の演算器と同数のフリップ
フロップおよび加算器を設ける必要がなく、セグメント
ブロックディストーション算出手段と別のエリアにフィ
ールドブロックディストーション算出手段をユニットと
して配置することができる。従って、フィールドブロッ
クディストーションを算出する回路の規模を小さくする
ことができる。For this reason, the same number of flip-flops and adders as the field candidate blocks arranged in the horizontal direction in the search window are used to sequentially start the first and second segment block distortions calculated by the arithmetic units corresponding to the respective columns. Since the field block distortion can be calculated, it is not necessary to provide the same number of flip-flops and adders as the arithmetic units of the segment block distortion calculating means in a matrix in which registers and arithmetic units are imaginarily arranged. The field block distortion calculating means can be arranged as a unit in an area different from the means. Therefore, the scale of the circuit for calculating the field block distortion can be reduced.

【００８２】請求項１０記載の発明では、請求項１記載
の発明において、前記セグメントブロック特定手段が、
まず、セグメントブロックディストーション算出手段か
ら、前記サーチウィンドウ内で垂直方向に一列に並んだ
第１セグメント候補ブロックに対応する第１セグメント
ブロックディストーションに対して、最も外側の列の第
１セグメントブロックディストーションをそれぞれ同時
に入力するとともに、前記サーチウィンドウ内で垂直方
向に一列に並んだ第２セグメント候補ブロックに対応す
る第２セグメントブロックディストーションに対して、
最も外側の列の第２セグメントブロックディストーショ
ンをそれぞれ同時に入力する。According to a tenth aspect, in the first aspect, the segment block specifying means includes:
First, the first segment block distortion in the outermost column is calculated by the segment block distortion calculating means with respect to the first segment block distortion corresponding to the first segment candidate block vertically aligned in the search window. At the same time, for the second segment block distortion corresponding to the second segment candidate block vertically aligned in the search window,
The second segment block distortions in the outermost row are input simultaneously.

【００８３】次に、前記サーチウィンドウ内の全ての第
１セグメントブロックディストーションおよび第２セグ
メントブロックディストーションが入力されるまで、前
記サーチウィンドウの外側の列から順次列毎に第１セグ
メントブロックディストーションおよび第２セグメント
ブロックディストーションを時分割で入力する。次に、
入力された全ての第１セグメントブロックディストーシ
ョンの中から最小の第１セグメントブロックディストー
ションを検出するとともに、入力された全ての第２セグ
メントブロックディストーションの中から最小の第２セ
グメントブロックディストーションを検出する。Next, until all of the first segment block distortion and the second segment block distortion in the search window are input, the first segment block distortion and the second Input segment block distortion in time division. next,
A minimum first segment block distortion is detected from all the input first segment block distortions, and a minimum second segment block distortion is detected from all the input second segment block distortions.

【００８４】このため、同時に入力された第１または第
２セグメントブロックディストーションに基づいて、セ
グメントブロックディストーション算出手段の各演算器
の配置位置に対応する第１または第２セグメント候補ブ
ロックの垂直方向の位置を特定することができるととも
に、第１または第２セグメントブロックディストーショ
ンがセグメントブロック特定手段に入力された順番に基
づいて、セグメントブロックディストーション算出手段
の各演算器の配置位置に対応する第１または第２セグメ
ント候補ブロックの水平方向の位置を特定することがで
きる。Therefore, based on the simultaneously input first or second segment block distortion, the vertical position of the first or second segment candidate block corresponding to the arrangement position of each arithmetic unit of the segment block distortion calculation means Based on the order in which the first or second segment block distortion is input to the segment block specifying means, and the first or second segment block distortion corresponding to the arrangement position of each computing unit of the segment block distortion calculating means. The horizontal position of the segment candidate block can be specified.

【００８５】従って、最小の第１および第２セグメント
ブロックディストーションが検出された演算器の配置位
置に基づいて、それぞれ第１セグメント動きベクトルお
よび第２セグメント動きベクトルを容易に特定すること
ができる。請求項１１記載の発明では、請求項１記載の
発明において、前記セグメントブロック特定手段が、ま
ず、セグメントブロックディストーション算出手段か
ら、前記サーチウィンドウ内で水平方向に一列に並んだ
第１セグメント候補ブロックに対応する第１セグメント
ブロックディストーションに対して、最も外側の行の第
１セグメントブロックディストーションをそれぞれ同時
に入力するとともに、前記サーチウィンドウ内で水平方
向に一行に並んだ第２セグメント候補ブロックに対応す
る第２セグメントブロックディストーションに対して、
最も外側の行の第２セグメントブロックディストーショ
ンをそれぞれ同時に入力する。Therefore, it is possible to easily specify the first segment motion vector and the second segment motion vector, respectively, based on the arrangement positions of the arithmetic units where the minimum first and second segment block distortions are detected. According to an eleventh aspect of the present invention, in the first aspect of the present invention, the segment block specifying unit first converts the segment block distortion calculating unit into a first segment candidate block horizontally aligned in the search window. For the corresponding first segment block distortion, the first segment block distortions of the outermost row are simultaneously input, respectively, and the second segment block corresponding to the second segment candidate block arranged in one row in the search window in the horizontal direction is simultaneously input. For segment block distortion,
The second segment block distortions in the outermost row are input simultaneously.

【００８６】次に、前記サーチウィンドウ内の全ての第
１セグメントブロックディストーションおよび第２セグ
メントブロックディストーションが入力されるまで、前
記サーチウィンドウの外側の行から順次行毎に第１セグ
メントブロックディストーションおよび第２セグメント
ブロックディストーションを時分割で入力する。次に、
入力された全ての第１セグメントブロックディストーシ
ョンの中から最小の第１セグメントブロックディストー
ションを検出するとともに、入力された全ての第２セグ
メントブロックディストーションの中から最小の第２セ
グメントブロックディストーションを検出する。Next, until all the first segment block distortions and the second segment block distortions in the search window are input, the first segment block distortion and the second segment Input segment block distortion in time division. next,
A minimum first segment block distortion is detected from all the input first segment block distortions, and a minimum second segment block distortion is detected from all the input second segment block distortions.

【００８７】このため、同時に入力された第１または第
２セグメントブロックディストーションに基づいて、セ
グメントブロックディストーション算出手段の各演算器
の配置位置に対応する第１または第２セグメント候補ブ
ロックの水平方向の位置を特定することができるととも
に、第１または第２セグメントブロックディストーショ
ンがセグメントブロック特定手段に入力された順番に基
づいて、セグメントブロックディストーション算出手段
の各演算器の配置位置に対応する第１または第２セグメ
ント候補ブロックの垂直方向の位置を特定することがで
きる。For this reason, based on the simultaneously inputted first or second segment block distortion, the horizontal position of the first or second segment candidate block corresponding to the arrangement position of each arithmetic unit of the segment block distortion calculating means. Based on the order in which the first or second segment block distortion is input to the segment block specifying means, and the first or second segment block distortion corresponding to the arrangement position of each computing unit of the segment block distortion calculating means. The vertical position of the segment candidate block can be specified.

【００８８】従って、最小の第１および第２セグメント
ブロックディストーションが検出された演算器の配置位
置に基づいてそれぞれ第１セグメント動きベクトルおよ
び第２セグメント動きベクトルを容易に特定することが
できる。請求項１２記載の発明では、請求項７記載の発
明において、少なくともひとつの前記演算器を有する演
算器およびレジスタからなる行のそれぞれの行の一端に
位置する演算器の前記ディストーション転送ユニット
が、前記フィールドブロックディストーション算出手段
およびセグメントブロック特定手段に電気的に接続さ
れ、これらのディストーション転送ユニットが、前記フ
ィールドブロックディストーション算出手段およびセグ
メントブロック特定手段に電気的に接続されたそれぞれ
のディストーション転送ユニットから前記フィールドブ
ロックディストーション算出手段およびセグメントブロ
ック特定手段にそれぞれ第１および第２セグメントブロ
ックディストーションを転送するとともに、前記フィー
ルドブロックディストーション算出手段およびセグメン
トブロック特定手段に向けて他の演算器のディストーシ
ョン転送ユニットから同行の隣の演算器のディストーシ
ョン転送ユニットに順次第１および第２セグメントブロ
ックディストーションを転送するように構成される。Therefore, the first segment motion vector and the second segment motion vector can be easily specified on the basis of the arrangement positions of the arithmetic units where the minimum first and second segment block distortions are detected. According to a twelfth aspect of the present invention, in the invention according to the seventh aspect, the distortion transfer unit of the arithmetic unit located at one end of each of the rows of the arithmetic unit having at least one of the arithmetic units and the register, The field block distortion calculating unit and the segment block specifying unit are electrically connected to each other, and these distortion transfer units are connected to the field block distortion calculating unit and the segment block specifying unit by the respective distortion transfer units. Transferring the first and second segment block distortions to the block distortion calculating means and the segment block specifying means, respectively; Toward detection means and the segment block specifying means configured to transfer forward as soon as 1 and the second segment block distortion Distortion transfer unit of the arithmetic unit next to the bank from the distortion transfer unit of another operation unit.

【００８９】このため、同一行の演算器で算出されたそ
れぞれの第１および第２セグメントブロックディストー
ションを順次各演算器のディストーション転送ユニット
を介して一方向に転送し、同一行の一端の演算器のディ
ストーション転送ユニットからフィールドブロックディ
ストーション算出手段およびセグメントブロック特定手
段にそれぞれ第１および第２セグメントブロックディス
トーションを転送することができるので、第１および第
２セグメントブロックディストーションを転送する方向
にフィールドブロックディストーション算出手段および
セグメントブロック特定手段をユニットとして容易に配
置することができる。For this reason, the first and second segment block distortions calculated by the arithmetic units on the same row are sequentially transferred in one direction via the distortion transfer units of the arithmetic units, and the arithmetic unit at one end of the same row is transferred. Can transfer the first and second segment block distortions from the distortion transfer unit to the field block distortion calculating means and the segment block specifying means, respectively, so that the field block distortion is calculated in the direction in which the first and second segment block distortions are transferred. The means and the segment block specifying means can be easily arranged as a unit.

【００９０】また、一端の演算器のディストーション転
送ユニットからフィールドブロックディストーション算
出手段およびセグメントブロック特定手段へ第１および
第２セグメントブロックディストーションを出力する転
送バスを演算器の存在する行数に削減することができる
とともに、短い転送バスを形成することができる。さら
に、同一行の各演算器のディストーション転送ユニット
の間にも短い転送バスを形成することができるので、各
演算器間の転送時間を均一にすることができる。従っ
て、誤りの少ない安定した回路を形成することができ
る。Further, the transfer bus for outputting the first and second segment block distortions from the distortion transfer unit of the arithmetic unit at one end to the field block distortion calculating means and the segment block specifying means is reduced to the number of rows in which the arithmetic units exist. And a short transfer bus can be formed. Further, since a short transfer bus can be formed between the distortion transfer units of the arithmetic units in the same row, the transfer time between the arithmetic units can be made uniform. Therefore, a stable circuit with few errors can be formed.

【００９１】請求項１３記載の発明では、請求項７記載
の発明において、少なくともひとつの前記演算器を有す
る演算器およびレジスタからなる列のそれぞれの列の一
端に位置する演算器の前記ディストーション転送ユニッ
トが、前記フィールドブロックディストーション算出手
段およびセグメントブロック特定手段に電気的に接続さ
れ、これらのディストーション転送ユニットが、前記フ
ィールドブロックディストーション算出手段およびセグ
メントブロック特定手段に電気的に接続されたそれぞれ
のディストーション転送ユニットから前記フィールドブ
ロックディストーション算出手段およびセグメントブロ
ック特定手段にそれぞれの第１および第２セグメントブ
ロックディストーションを転送するとともに、前記フィ
ールドブロックディストーション算出手段およびセグメ
ントブロック特定手段に向けて他の演算器のディストー
ション転送ユニットから同列の隣の演算器のディストー
ション転送ユニットに順次第１および第２セグメントブ
ロックディストーションを転送するように構成される。According to a thirteenth aspect of the present invention, in the invention according to the seventh aspect, the distortion transfer unit of the arithmetic unit which is located at one end of each of columns of an arithmetic unit having at least one of the arithmetic units and a register Are electrically connected to the field block distortion calculating means and the segment block specifying means, and these distortion transfer units are respectively connected to the field block distortion calculating means and the segment block specifying means. Transfer the first and second segment block distortions to the field block distortion calculating means and the segment block specifying means from the Scan configured to transfer torsion calculating means and the segment block specifying means other calculator same column order as soon as 1 and the second segment block distortion Distortion transfer unit of the arithmetic unit next to the distortion transfer unit towards.

【００９２】このため、同一列の演算器で算出されたそ
れぞれの第１および第２セグメントブロックディストー
ションを順次各演算器のディストーション転送ユニット
を介して一方向に転送し、同一列の一端の演算器のディ
ストーション転送ユニットからフィールドブロックディ
ストーション算出手段およびセグメントブロック特定手
段にそれぞれ第１および第２セグメントブロックディス
トーションを転送することができるので、第１および第
２セグメントブロックディストーションを転送する方向
にフィールドブロックディストーション算出手段および
セグメントブロック特定手段をユニットとして容易に配
置することができる。For this reason, the first and second segment block distortions calculated by the arithmetic units in the same column are sequentially transferred in one direction via the distortion transfer unit of each arithmetic unit, and the arithmetic unit at one end of the same column is transferred. Can transfer the first and second segment block distortions from the distortion transfer unit to the field block distortion calculating means and the segment block specifying means, respectively, so that the field block distortion is calculated in the direction in which the first and second segment block distortions are transferred. The means and the segment block specifying means can be easily arranged as a unit.

【００９３】また、一端の演算器のディストーション転
送ユニットからフィールドブロックディストーション算
出手段およびセグメントブロック特定手段へ第１および
第２セグメントブロックディストーションを出力する転
送バスを演算器の存在する列数に削減することができる
とともに、短い転送バスを形成することができる。さら
に、同一列の各演算器のディストーション転送ユニット
の間にも短い転送バスを形成することができるので、各
演算器間の転送時間を均一にすることができる。従っ
て、誤りの少ない安定した回路を形成することができ
る。Further, the transfer bus for outputting the first and second segment block distortions from the distortion transfer unit of the arithmetic unit at one end to the field block distortion calculating means and the segment block specifying means is reduced to the number of columns in which the arithmetic units exist. And a short transfer bus can be formed. Furthermore, since a short transfer bus can be formed between the distortion transfer units of the arithmetic units in the same column, the transfer time between the arithmetic units can be made uniform. Therefore, a stable circuit with few errors can be formed.

【００９４】請求項１４記載の発明では、請求項７記載
の発明において、前記サーチウィンドウデータ出力手段
によって、第２サーチウィンドウの画素データのうち、
第１サーチウィンドウと第２サーチウィンドウで共通す
る画素データを除いた残りの画素データを、第１サーチ
ウィンドウの画素データに続けて順次出力するととも
に、前記現画像ブロックデータ出力手段によって、前記
第５転送制御手段の転送動作に基づいて第２現画像フィ
ールドブロックの画素データを第１現画像フィールドブ
ロックの画素データに続けて順次出力し、前記ディスト
ーション算出制御手段によって前記第２サーチウィンド
ウの画素データと第２現画像フィールドブロックの画素
データとに基づいて第１および第２セグメントブロック
ディストーションを算出させる。According to a fourteenth aspect of the present invention, in the seventh aspect of the present invention, the search window data output means outputs the pixel data of the second search window.
The remaining pixel data excluding the pixel data common to the first search window and the second search window are sequentially output following the pixel data of the first search window, and the fifth image data is output by the current image block data output means. The pixel data of the second current image field block is sequentially output following the pixel data of the first current image field block based on the transfer operation of the transfer control means, and the pixel data of the second search window is output by the distortion calculation control means. The first and second segment block distortions are calculated based on the pixel data of the second current image field block.

【００９５】さらに、前記第２サーチウィンドウの画素
データと第２現画像フィールドブロックの画素データに
基づいて前記ディストーション算出制御手段による第１
および第２セグメントブロックディストーションの算出
が終了する前に、前記セグメントブロックディストーシ
ョン算出手段の各ディストーション転送ユニットによっ
て、前記第１サーチウィンドウの画素データと前記第１
現画像フィールドブロックの画素データに基づいて算出
された全ての第１および第２セグメントブロックディス
トーションが前記フィールドブロックディストーション
算出手段およびセグメントブロック特定手段に転送され
るように構成される。Further, based on the pixel data of the second search window and the pixel data of the second current image field block, a first calculation by the distortion calculation control means is performed.
Before the calculation of the second segment block distortion is completed, the pixel data of the first search window and the first search window are output by each distortion transfer unit of the segment block distortion calculation means.
All the first and second segment block distortions calculated based on the pixel data of the current image field block are transferred to the field block distortion calculating means and the segment block specifying means.

【００９６】このため、セグメントブロックディストー
ション算出手段によって、第１現画像フィールドブロッ
クに隣接する第２現画像フィールドブロックの第１およ
び第２セグメントブロックディストーションを前記第４
転送制御手段の１サイクルの動作毎に順次求めることが
できる。また、第１サーチウィンドウと第２サーチウィ
ンドウとで共通する画素データを重複することなく第２
サーチウィンドウの画素データをサーチウィンドウデー
タ出力手段から出力することができるので、第２サーチ
ウィンドウのデータを始めから出力し直す必要がなく、
処理効率を大幅に向上させることができる。For this reason, the first and second segment block distortions of the second current picture field block adjacent to the first current picture field block are calculated by the segment block distortion calculating means.
It can be obtained sequentially for each one-cycle operation of the transfer control means. In addition, pixel data common to the first search window and the second search window is not overlapped with the second search window.
Since the pixel data of the search window can be output from the search window data output means, there is no need to output the data of the second search window again from the beginning.
Processing efficiency can be greatly improved.

【００９７】[0097]

【発明の実施の形態】BEST MODE FOR CARRYING OUT THE INVENTION

【００９８】[0098]

【実施例】以下、本発明の実施例を図面に基づいて説明
する。 （実施例１）図１〜図４８は本発明に係る実施例１の動
きベクトル探索装置を示す図である。本実施例では、本
発明の特徴部分を具体的に説明する。Embodiments of the present invention will be described below with reference to the drawings. (Embodiment 1) FIGS. 1 to 48 are views showing a motion vector search apparatus according to Embodiment 1 of the present invention. In this embodiment, a characteristic portion of the present invention will be specifically described.

【００９９】図１に示すように、動きベクトル探索装置
は、現画像ブロックデータ出力ユニット１０００、サー
チウィンドウデータ出力ユニット２０００、セグメント
ブロックディストーション算出ユニット３０００、セグ
メントブロック特定ユニット４０００、フィールドブロ
ックディストーション算出ユニット５０００、フィール
ドブロック特定ユニット６０００および信号出力ユニッ
ト７０００から構成されている。As shown in FIG. 1, the motion vector search device includes a current image block data output unit 1000, a search window data output unit 2000, a segment block distortion calculation unit 3000, a segment block identification unit 4000, and a field block distortion calculation unit 5000. , A field block specifying unit 6000 and a signal output unit 7000.

【０１００】現画像ブロックデータ出力ユニット１００
０は、出力端子Ｒを有し、図２（ａ）に示された現画像
１００を部分的に構成する一つの現画像フィールドブロ
ック２００に含まれる現画像第１セグメントブロック２
１０の画素データおよび現画像第２セグメントブロック
２２０の画素データを時分割でそれぞれ画素毎に出力端
子Ｒを通してセグメントブロックディストーション算出
ユニット３０００に出力する。The current image block data output unit 100
0 has an output terminal R and is a current image first segment block 2 included in one current image field block 200 partially constituting the current image 100 shown in FIG.
The 10 pixel data and the pixel data of the current image second segment block 220 are output to the segment block distortion calculation unit 3000 through the output terminal R for each pixel in a time-division manner.

【０１０１】ここで、現画像１００は、インターレース
走査方式の画像であり、奇数走査ラインまたは偶数走査
ラインからなるフィールドによって構成される。また、
現画像第１セグメントブロック２１０は、現画像フィー
ルドブロック２００の上半分のブロックであり、現画像
第２セグメントブロック２２０は、現画像フィールドブ
ロック２００の下半分のブロックである。Here, the current image 100 is an image of the interlaced scanning system, and is constituted by a field including odd-numbered scanning lines or even-numbered scanning lines. Also,
The current image first segment block 210 is an upper half block of the current image field block 200, and the current image second segment block 220 is a lower half block of the current image field block 200.

【０１０２】サーチウィンドウデータ出力ユニット２０
００は、出力端子Ｓ０およびＳ１を有し、図２（ｂ）に
示された前符号化画像３００のサーチウィンドウ４００
内の画素データを画素毎に出力端子Ｓ０およびＳ１を通
してセグメントブロックディストーション算出ユニット
３０００に出力する。ここで、前符号化画像３００も、
現画像１００と同じインターレース走査方式の画像であ
り、奇数走査ラインまたは偶数走査ラインからなるフィ
ールドによって構成される。また、現画像フィールドブ
ロック２００を現符号化ブロックとした場合に、現符号
化ブロックと同一サイズである複数の候補ブロックをフ
ィールド候補ブロック５００と呼び、現画像第１セグメ
ントブロック２１０を現符号化ブロックとした場合に、
現符号化ブロックと同一サイズである複数の候補ブロッ
クを第１セグメント候補ブロック５１０と呼び、現画像
第２セグメントブロック２２０を現符号化ブロックとし
た場合に、現符号化ブロックと同一サイズである複数の
候補ブロックを第２セグメント候補ブロック５２０と呼
ぶとする。Search window data output unit 20
00 has output terminals S0 and S1, and a search window 400 of the pre-coded image 300 shown in FIG.
Are output to the segment block distortion calculation unit 3000 through the output terminals S0 and S1 for each pixel. Here, the pre-encoded image 300 is also
This is an image of the same interlace scanning method as the current image 100, and is constituted by a field including odd-numbered scanning lines or even-numbered scanning lines. When the current image field block 200 is the current coded block, a plurality of candidate blocks having the same size as the current coded block are referred to as field candidate blocks 500, and the current image first segment block 210 is referred to as the current coded block. And if
A plurality of candidate blocks having the same size as the current coded block are referred to as first segment candidate blocks 510. When the current image second segment block 220 is set as the current coded block, a plurality of candidate blocks having the same size as the current coded block are provided. Is referred to as a second segment candidate block 520.

【０１０３】セグメントブロックディストーション算出
ユニット３０００は、サーチウィンドウ４００内の複数
の第１セグメント候補ブロック５１０に対して、まず、
各第１セグメント候補ブロック５１０毎に、現画像第１
セグメントブロック２１０の画素データと位置的に対応
する各第１セグメント候補ブロック５１０の画素データ
から現画像第１セグメントブロック２１０の画素データ
を減算し、減算した結果をさらに正数変換することで、
各画素毎の局所ディストーションを求める。次いで、各
第１セグメント候補ブロック５１０毎に第１セグメント
候補ブロック５１０のすべての局所ディストーションを
加算することにより、現画像１００上の現画像第１セグ
メントブロック２１０と前符号化画像３００上の各第１
セグメント候補ブロック５１０との間のそれぞれのディ
ストーションを算出する。[0103] The segment block distortion calculation unit 3000 first assigns a plurality of first segment candidate blocks 510 in the search window 400 to
For each first segment candidate block 510, the current image first block
By subtracting the pixel data of the first segment block 210 of the current image from the pixel data of each first segment candidate block 510 corresponding in position to the pixel data of the segment block 210, the result of the subtraction is further converted to a positive number,
Find the local distortion for each pixel. Next, by adding all the local distortions of the first segment candidate block 510 for each first segment candidate block 510, the current image first segment block 210 on the current image 100 and each of the first 1
The respective distortions with the segment candidate block 510 are calculated.

【０１０４】また、セグメントブロックディストーショ
ン算出ユニット３０００は、サーチウィンドウ４００内
の複数の第２セグメント候補ブロック５２０に対して、
まず、各第２セグメント候補ブロック５２０毎に、現画
像第２セグメントブロック２２０の画素データと位置的
に対応する各第２セグメント候補ブロック５２０の画素
データから現画像第２セグメントブロック２２０の画素
データを減算し、減算した結果をさらに正数変換するこ
とで、各画素毎の局所ディストーションを求める。次い
で、各第２セグメント候補ブロック５２０毎に第２セグ
メント候補ブロック５２０のすべての局所ディストーシ
ョンを加算することにより、現画像１００上の現画像第
２セグメントブロック２２０と前符号化画像３００上の
各第２セグメント候補ブロック５２０との間のそれぞれ
のディストーションを算出する。Further, the segment block distortion calculating unit 3000 calculates a plurality of second segment candidate blocks 520 in the search window 400 by using
First, for each second segment candidate block 520, the pixel data of the current image second segment block 220 is calculated from the pixel data of each second segment candidate block 520 that corresponds in position to the pixel data of the current image second segment block 220. Subtraction is performed, and the result of the subtraction is further converted to a positive number, thereby obtaining a local distortion for each pixel. Next, by adding all the local distortions of the second segment candidate block 520 for each second segment candidate block 520, the current image second segment block 220 on the current image 100 and each of the second The respective distortion between the two-segment candidate block 520 is calculated.

【０１０５】ここで、現画像第１セグメントブロック２
１０の画素データと複数の第１セグメント候補ブロック
５１０の画素データに基づいて求められるそれぞれのデ
ィストーションを第１セグメントブロックディストーシ
ョンと呼び、現画像第２セグメントブロック２２０の画
素データと複数の第２セグメント候補ブロック５２０の
画素データに基づいて求められるそれぞれのディストー
ションを第２セグメントブロックディストーションと呼
ぶとする。Here, the current image first segment block 2
Each of the distortions determined based on the pixel data of the first image 10 and the pixel data of the plurality of first segment candidate blocks 510 is referred to as a first segment block distortion. Each distortion obtained based on the pixel data of the block 520 is referred to as a second segment block distortion.

【０１０６】セグメントブロック特定ユニット４０００
は、セグメントブロックディストーション算出ユニット
３０００で算出された複数の第１セグメントブロックデ
ィストーションの中から最小の第１セグメントブロック
ディストーションを検出し、検出された最小の第１セグ
メントブロックディストーションに対応する第１セグメ
ント候補ブロック５１０のサーチウィンドウ４００内の
位置情報に基づいて現画像第１セグメントブロック２１
０の動きベクトルを特定するとともに、セグメントブロ
ックディストーション算出ユニット３０００で算出され
た複数の第２セグメントブロックディストーションの中
から最小の第２セグメントブロックディストーションを
検出し、検出された最小の第２セグメントブロックディ
ストーションが算出された第２セグメント候補ブロック
５２０のサーチウィンドウ４００内の位置情報に基づい
て現画像第２セグメントブロック２２０の動きベクトル
を特定する。Segment block specifying unit 4000
Detects a minimum first segment block distortion from the plurality of first segment block distortions calculated by the segment block distortion calculation unit 3000, and selects a first segment candidate corresponding to the detected minimum first segment block distortion. The current image first segment block 21 based on the position information in the search window 400 in block 510
A motion vector of 0 is specified, a minimum second segment block distortion is detected from a plurality of second segment block distortions calculated by the segment block distortion calculation unit 3000, and the detected minimum second segment block distortion is detected. The motion vector of the current image second segment block 220 is specified based on the position information in the search window 400 of the second segment candidate block 520 for which is calculated.

【０１０７】ここで、現画像第１セグメントブロック２
１０の動きベクトルを第１セグメント動きベクトルＭＶ
Ｓｇ１と呼び、現画像第２セグメントブロック２２０の
動きベクトルを第２セグメント動きベクトルＭＶＳｇ２
と呼ぶとする。フィールドブロックディストーション算
出ユニット５０００は、セグメントブロックディストー
ション算出ユニット３０００で算出された複数の第１セ
グメントブロックディストーションおよび第２セグメン
トブロックディストーションに対して、サーチウィンド
ウ４００内の複数のフィールド候補ブロック５００に対
応するように、各第１セグメントブロックディストーシ
ョンと各第２セグメントブロックディストーションを加
算して、現画像フィールドブロック２００を現符号化ブ
ロックとする複数のディストーションを算出する。ここ
で、現画像フィールドブロック２００の各フィールド候
補ブロック５００に対応するそれぞれのディストーショ
ンをフィールドブロックディストーションと呼ぶとす
る。Here, the current image first segment block 2
10 motion vectors into the first segment motion vector MV.
Sg1, and the motion vector of the current image second segment block 220 is the second segment motion vector MVSg2.
Let's call it. The field block distortion calculation unit 5000 may correspond to the plurality of field candidate blocks 500 in the search window 400 with respect to the plurality of first segment block distortions and the second segment block distortion calculated by the segment block distortion calculation unit 3000. Then, the first segment block distortion and the second segment block distortion are added to calculate a plurality of distortions in which the current image field block 200 is the current coded block. Here, each distortion corresponding to each field candidate block 500 of the current image field block 200 is referred to as a field block distortion.

【０１０８】フィールドブロック特定ユニット６０００
は、フィールドブロックディストーション算出ユニット
５０００によって算出された複数のフィールドブロック
ディストーションの中から最小のフィールドブロックデ
ィストーションを検出し、検出された最小のフィールド
ブロックディストーションに対応するフィールド候補ブ
ロック５００の位置情報に基づいて現画像フィールドブ
ロック２００の動きベクトルを特定する。ここで、現画
像フィールドブロック２００の動きベクトルをフィール
ド動きベクトルＭＶＦｉと呼ぶとする。Field block specifying unit 6000
Detects the minimum field block distortion from the plurality of field block distortions calculated by the field block distortion calculation unit 5000, and based on the position information of the field candidate block 500 corresponding to the detected minimum field block distortion. The motion vector of the current image field block 200 is specified. Here, the motion vector of the current image field block 200 is referred to as a field motion vector MVFi.

【０１０９】信号出力ユニット７０００は、現画像ブロ
ックデータ出力ユニット１０００、サーチウィンドウデ
ータ出力ユニット２０００、セグメントブロックディス
トーション算出ユニット３０００、セグメントブロック
特定ユニット４０００、フィールドブロックディストー
ション算出ユニット５０００およびフィールドブロック
特定ユニット６０００の動作を制御する。Signal output unit 7000 includes current image block data output unit 1000, search window data output unit 2000, segment block distortion calculation unit 3000, segment block identification unit 4000, field block distortion calculation unit 5000, and field block identification unit 6000. Control behavior.

【０１１０】さらに、現画像フィールドブロック２００
およびサーチウィンドウ４００について説明する。ま
ず、現画像フィールドブロック２００のサイズは、任意
のサイズでよいが、本実施例１では説明を容易にするた
め、図３〜図５に示すように、現画像フィールドブロッ
ク２００が４行２列の画素データによって構成されるも
のとし、第１セグメントブロックを２行２列の画素デー
タ a(0,0),a(0,1),a(1,0),a(1,1) によって表し、第２セグメントブロックを２行２列の画
素データ a(0,3),a(0,4),a(1,3),a(1,4) によって表すことにする。Further, the current image field block 200
And the search window 400 will be described. First, the size of the current image field block 200 may be any size. However, in the first embodiment, the current image field block 200 has four rows and two columns as shown in FIGS. And the first segment block is defined by pixel data a (0,0), a (0,1), a (1,0), a (1,1) in two rows and two columns. The second segment block is represented by pixel data a (0,3), a (0,4), a (1,3), a (1,4) in two rows and two columns.

【０１１１】次に、サーチウィンドウ４００のサイズ
は、現画像フィールドブロック２００より大きければ任
意のサイズでよいが、図３〜図５に示すように、現画像
フィールドブロック２００に対して水平方向に−１〜＋
１画素、垂直方向に−１〜＋１画素広げた６行４列の画
素データから構成されるものとし、画素データ b(0,0),b(1,0),b(2,0),b(3,0) ,b(0,1),b(1,1),b(2,1),b(3,1) ,b(0,2),b(1,2),b(2,2),b(3,2) ,b(0,3),b(1,3),b(2,3),b(3,3) ,b(0,4),b(1,4),b(2,4),b(3,4) ,b(0,5),b(1,5),b(2,5),b(3,5) によって表すことにする。The size of the search window 400 may be any size as long as it is larger than the current image field block 200. However, as shown in FIGS. 1 to +
It is assumed that the pixel data is composed of pixel data of 6 rows and 4 columns extended by one pixel and −1 to +1 pixel in the vertical direction, and pixel data b (0,0), b (1,0), b (2,0), b (3,0), b (0,1), b (1,1), b (2,1), b (3,1), b (0,2), b (1,2), b (2,2), b (3,2), b (0,3), b (1,3), b (2,3), b (3,3), b (0,4), b ( 1,4), b (2,4), b (3,4), b (0,5), b (1,5), b (2,5), b (3,5) I do.

【０１１２】このとき、図４に示すように、現画像第１
セグメントブロック２１０の第１セグメント候補ブロッ
ク５１０は、４行４列の画素データ b(0,0),b(1,0),b(2,0),b(3,0) ,b(0,1),b(1,1),b(2,1),b(3,1) ,b(0,2),b(1,2),b(2,2),b(3,2) ,b(0,3),b(1,3),b(2,3),b(3,3) によって構成される上側サーチウィンドウ４１０内に存
在する。At this time, as shown in FIG.
The first segment candidate block 510 of the segment block 210 has four rows and four columns of pixel data b (0,0), b (1,0), b (2,0), b (3,0), b (0 , 1), b (1,1), b (2,1), b (3,1), b (0,2), b (1,2), b (2,2), b (3, 2) exists in the upper search window 410 composed of b (0,3), b (1,3), b (2,3), b (3,3).

【０１１３】また、図５に示すように、現画像第１セグ
メントブロック２２０の第２セグメント候補ブロック５
２０は、４行４列の画素データ b(0,2),b(1,2),b(2,2),b(3,2) ,b(0,3),b(1,3),b(2,3),b(3,3) ,b(0,4),b(1,4),b(2,4),b(3,4) ,b(0,5),b(1,5),b(2,5),b(3,5) によって構成される下側サーチウィンドウ４２０内に存
在する。Also, as shown in FIG. 5, the second segment candidate block 5 of the current image first segment block 220
20 is pixel data b (0,2), b (1,2), b (2,2), b (3,2), b (0,3), b (1,3) ), b (2,3), b (3,3), b (0,4), b (1,4), b (2,4), b (3,4), b (0,5) , b (1,5), b (2,5), b (3,5) in the lower search window 420.

【０１１４】本実施例１の動きベクトル探索装置は、ま
ず、現画像第１セグメントブロック２１０の画素データ
と上側サーチウィンドウ４１０内の９個の第１セグメン
ト候補ブロック５１０の画素データに基づいて第１セグ
メントブロックディストーションを算出するとともに、
現画像第２セグメントブロック２２０の画素データと下
側サーチウィンドウ４２０内の９個の第２セグメント候
補ブロック５２０の画素データに基づいて第２セグメン
トブロックディストーションを算出し、次いで、算出さ
れた各第１セグメントブロックディストーションと各第
２セグメントブロックディストーションを加算して、現
画像フィールドブロック２００の画素データとサーチウ
ィンドウ４００内の９個のフィールド候補ブロック５０
０の画素データとの間のフィールドブロックディストー
ションを算出し、それぞれ全点探索法で第１セグメント
動きベクトルＭＶＳｇ１、第２セグメント動きベクトル
ＭＶＳｇ２およびフィールド動きベクトルＭＶＦｉを求
めるものである。First, the motion vector search apparatus according to the first embodiment performs a first search based on the pixel data of the current image first segment block 210 and the pixel data of the nine first segment candidate blocks 510 in the upper search window 410. Calculate segment block distortion,
A second segment block distortion is calculated based on the pixel data of the current image second segment block 220 and the pixel data of the nine second segment candidate blocks 520 in the lower search window 420, and then each of the calculated first segment blocks is calculated. By adding the segment block distortion and each second segment block distortion, the pixel data of the current image field block 200 and the nine field candidate blocks 50 in the search window 400 are added.
A field block distortion with pixel data of 0 is calculated, and a first segment motion vector MVSg1, a second segment motion vector MVSg2, and a field motion vector MVFi are obtained by an all point search method.

【０１１５】次に、信号出力ユニット７０００について
説明する。図６に示すように、信号出力ユニット７００
０は、出力端子Ｐ１〜Ｐ１０を有し、これらの出力端子
Ｐ１〜Ｐ１０から出力されるそれぞれの信号によって上
記各ユニットを制御する。また、これらの信号は、２値
のパルス信号であり、ローレベルのときは０を表し、ハ
イレベルのときは１を表す。以下、図７〜図１１に示さ
れたタイムチャートに基づいてこれらの信号を説明す
る。Next, the signal output unit 7000 will be described. As shown in FIG. 6, the signal output unit 700
Numeral 0 has output terminals P1 to P10, and controls each of the above units by respective signals output from these output terminals P1 to P10. Further, these signals are binary pulse signals, and represent 0 when the signal is at a low level and 1 when the signal is at a high level. Hereinafter, these signals will be described based on the time charts shown in FIGS.

【０１１６】ここで、図７、図８および図１１に示され
たＲは、現画像ブロックデータ出力ユニット１０００か
ら出力端子Ｒを通して出力された現画像フィールドブロ
ック２００の画素データを示し、Ｓ０およびＳ１は、サ
ーチウィンドウデータ出力ユニット２０００から出力端
子Ｓ０およびＳ１を通して出力されたそれぞれのサーチ
ウィンドウ４００の画素データを示す。Here, R shown in FIGS. 7, 8 and 11 indicates pixel data of the current image field block 200 output from the current image block data output unit 1000 through the output terminal R, and S0 and S1 Represents pixel data of each search window 400 output from the search window data output unit 2000 through the output terminals S0 and S1.

【０１１７】出力端子Ｐ１から出力されるクロックパル
ス信号ＣＫ１は、周期の１／２のパルス幅をもつ信号で
あり、現画像ブロックデータ出力ユニット１０００、サ
ーチウィンドウデータ出力ユニット２０００およびセグ
メントブロックディストーション算出ユニット３０００
に出力される。現画像ブロックデータ出力ユニット１０
００およびサーチウィンドウデータ出力ユニット２００
０は、このクロックパルス信号ＣＫ１のダウンエッジに
同期してセグメントブロックディストーション算出ユニ
ット３０００にそれぞれの画素データを出力する。ま
た、セグメントブロックディストーション算出ユニット
３０００は、このクロックパルス信号ＣＫ１の立ち上り
に同期して現画像ブロックデータ出力ユニット１０００
およびサーチウィンドウデータ出力ユニット２０００か
ら出力された画素データを入力する。The clock pulse signal CK1 output from the output terminal P1 is a signal having a pulse width of 1/2 of the cycle, and includes a current image block data output unit 1000, a search window data output unit 2000, and a segment block distortion calculation unit. 3000
Is output to Current image block data output unit 10
00 and search window data output unit 200
0 outputs each pixel data to the segment block distortion calculation unit 3000 in synchronization with the down edge of the clock pulse signal CK1. The segment block distortion calculating unit 3000 synchronizes with the rising edge of the clock pulse signal CK1 to output the current image block data output unit 1000.
And the pixel data output from the search window data output unit 2000.

【０１１８】また、図７に示すように、サーチウィンド
ウデータ出力ユニット２０００から出力された最初の画
素データがセグメントブロックディストーション算出ユ
ニット３０００に入力されるクロックパルス信号ＣＫ１
のパルスを１クロック目（Ｃ１）として数えることにす
る。出力端子Ｐ２から出力されるパルス信号ＣＫ２は、
クロックパルス信号ＣＫ１と同じ動作を行う信号であ
り、セグメントブロックディストーション算出ユニット
３０００、セグメントブロック特定ユニット４０００、
フィールドブロックディストーション算出ユニット５０
００およびフィールドブロック特定ユニット６０００に
出力される。As shown in FIG. 7, the first pixel data output from search window data output unit 2000 is the clock pulse signal CK1 input to segment block distortion calculation unit 3000.
Is counted as the first clock (C1). The pulse signal CK2 output from the output terminal P2 is
This signal performs the same operation as the clock pulse signal CK1, and includes a segment block distortion calculating unit 3000, a segment block specifying unit 4000,
Field block distortion calculation unit 50
00 and the field block identification unit 6000.

【０１１９】出力端子Ｐ３から出力されるパルス信号Ｓ
Ｕは、クロックパルス信号ＣＫ１の８倍の周期、８倍の
パルス幅をもち、クロックパルス信号ＣＫ１の４クロッ
ク目（Ｃ４）のダウンエッジに同期してローレベルから
ハイレベルに立ち上がるように出力され、以後クロック
パルス信号ＣＫ１の８パルス毎に出力される。パルス信
号ＳＵは、セグメントブロックディストーション算出ユ
ニット３０００に出力される。Pulse signal S output from output terminal P3
U has eight times the cycle and eight times the pulse width of the clock pulse signal CK1, and is output so as to rise from a low level to a high level in synchronization with the falling edge of the fourth clock (C4) of the clock pulse signal CK1. Thereafter, the clock pulse signal CK1 is output every eight pulses. The pulse signal SU is output to the segment block distortion calculation unit 3000.

【０１２０】出力端子Ｐ４から出力されるパルス信号Ｓ
Ｌは、クロックパルス信号ＣＫ１の４倍の周期、４倍の
パルス幅をもち、パルス信号ＳＬは、初期状態がハイレ
ベルであり、クロックパルス信号ＣＫ１の２クロック目
（Ｃ２）のダウンエッジに同期してハイレベルからロー
レベルにダウンし、クロックパルス信号ＣＫ１の４クロ
ック目（Ｃ４）のダウンエッジに同期してローレベルか
らハイレベルに立ち上がるように出力され、以後クロッ
クパルス信号ＣＫ１の４パルス毎に出力される。パルス
信号ＳＬは、セグメントブロックディストーション算出
ユニット３０００に出力される。Pulse signal S output from output terminal P4
L has a period four times as long as the clock pulse signal CK1 and a pulse width four times as large as the clock pulse signal CK1, and the pulse signal SL is initially at the high level and is synchronized with the falling edge of the second clock (C2) of the clock pulse signal CK1. The clock pulse signal CK1 is output so as to rise from the low level to the high level in synchronization with the falling edge of the fourth clock (C4) of the clock pulse signal CK1. Is output to The pulse signal SL is output to the segment block distortion calculation unit 3000.

【０１２１】出力端子Ｐ５から出力されるパルス信号Ｌ
Ｄ１は、クロックパルス信号ＣＫ１のパルス幅の４倍の
パルス幅をもち、クロックパルス信号ＣＫ１の１４クロ
ック目（Ｃ１４）のダウンエッジに同期して出力され、
以後クロックパルス信号ＣＫ１の８パルス毎に出力され
る。パルス信号ＬＤ１は、セグメントブロックディスト
ーション算出ユニット３０００およびセグメントブロッ
ク特定ユニット４０００に出力される。Pulse signal L output from output terminal P5
D1 has a pulse width four times the pulse width of the clock pulse signal CK1, and is output in synchronization with the falling edge of the 14th clock (C14) of the clock pulse signal CK1,
Thereafter, the clock pulse signal CK1 is output every eight pulses. The pulse signal LD1 is output to the segment block distortion calculating unit 3000 and the segment block specifying unit 4000.

【０１２２】出力端子Ｐ６から出力されるパルス信号Ｌ
Ｄ２は、パルス信号ＬＤ１のパルス幅と同じパルス幅を
もち、クロックパルス信号ＣＫ１の２４クロック目（Ｃ
２４）のダウンエッジに同期して出力され、以後クロッ
クパルス信号ＣＫ１の８パルス毎にパルス信号ＬＤ１の
ダウンエッジに同期するように出力される。パルス信号
ＬＤ２は、セグメントブロック特定ユニット４０００お
よびフィールドブロック特定ユニット６０００に出力さ
れる。Pulse signal L output from output terminal P6
D2 has the same pulse width as the pulse width of the pulse signal LD1, and the 24th clock of the clock pulse signal CK1 (C
The clock signal is output in synchronization with the down edge of 24), and thereafter, is output in synchronization with the down edge of the pulse signal LD1 every eight pulses of the clock pulse signal CK1. The pulse signal LD2 is output to the segment block specifying unit 4000 and the field block specifying unit 6000.

【０１２３】出力端子Ｐ７から出力されるパルス信号Ｌ
Ｄ３は、パルス信号ＬＤ１のパルス幅と同じパルス幅を
もち、クロックパルス信号ＣＫ１の２６クロック目（Ｃ
２６）のダウンエッジに同期して出力され、以後クロッ
クパルス信号ＣＫ１の８パルス毎にパルス信号ＬＤ２の
ダウンエッジに同期するように出力される。パルス信号
ＬＤ３は、フィールドブロック特定ユニット６０００に
出力される。Pulse signal L output from output terminal P7
D3 has the same pulse width as the pulse width of the pulse signal LD1, and the 26th clock (C
26) is output in synchronism with the down edge of the clock pulse signal CK1, and thereafter outputted in synchronism with the down edge of the pulse signal LD2 every eight pulses of the clock pulse signal CK1. The pulse signal LD3 is output to the field block specifying unit 6000.

【０１２４】出力端子Ｐ８から出力されるパルス信号Ｃ
ＴＥは、クロックパルス信号ＣＫ１の２倍の周期、２倍
のパルス幅をもち、パルス信号ＣＴＥは、クロックパル
ス信号ＣＫ１の１クロック目（Ｃ１）のダウンエッジに
同期してローレベルからハイレベルに立ち上がるように
出力され、以後クロックパルス信号ＣＫ１の２パルス毎
に出力される。パルス信号ＣＴＥは、セグメントブロッ
ク特定ユニット４０００、フィールドブロックディスト
ーション算出ユニット５０００およびフィールドブロッ
ク特定ユニット６０００に出力される。Pulse signal C output from output terminal P8
TE has twice the period and twice the pulse width of the clock pulse signal CK1, and the pulse signal CTE changes from a low level to a high level in synchronization with the falling edge of the first clock (C1) of the clock pulse signal CK1. The signal is output so as to rise, and thereafter output every two pulses of the clock pulse signal CK1. The pulse signal CTE is output to the segment block specifying unit 4000, the field block distortion calculating unit 5000, and the field block specifying unit 6000.

【０１２５】出力端子Ｐ９から出力されるパルス信号Ｓ
ＭＶ１は、クロックパルス信号ＣＫ１の２倍のパルス幅
をもち、パルス信号ＳＭＶ１は、クロックパルス信号Ｃ
Ｋ１の３０クロック目（Ｃ３０）のダウンエッジに同期
して立ち上がるように出力され、以後クロックパルス信
号ＣＫ１の８パルス毎に出力される。パルス信号ＳＭＶ
１は、セグメントブロック特定ユニット４０００に出力
される。Pulse signal S output from output terminal P9
MV1 has a pulse width twice that of the clock pulse signal CK1, and the pulse signal SMV1 is
It is output so as to rise in synchronization with the down edge of the 30th clock (C30) of K1, and thereafter output every 8 pulses of the clock pulse signal CK1. Pulse signal SMV
1 is output to the segment block specifying unit 4000.

【０１２６】出力端子Ｐ１０から出力されるパルス信号
ＳＭＶ２は、クロックパルス信号ＣＫ１の２倍のパルス
幅をもち、クロックパルス信号ＣＫ１の３１クロック目
（Ｃ３１）のダウンエッジに同期して立ち上がるように
出力され、以後クロックパルス信号ＣＫ１の８パルス毎
にパルス信号ＳＭＶ１のダウンエッジに同期するように
出力される。パルス信号ＳＭＶ２は、セグメントブロッ
ク特定ユニット４０００およびフィールドブロック特定
ユニット６０００に出力される。The pulse signal SMV2 output from the output terminal P10 has a pulse width twice that of the clock pulse signal CK1, and is output so as to rise in synchronization with the down edge of the 31st clock (C31) of the clock pulse signal CK1. Thereafter, every eight pulses of the clock pulse signal CK1 are output in synchronization with the down edge of the pulse signal SMV1. The pulse signal SMV2 is output to the segment block specifying unit 4000 and the field block specifying unit 6000.

【０１２７】また、図７、図８および図１１に示すよう
に、現符号化ブロックデータ出力ユニット１０００は、
クロックパルス信号ＣＫ１の１３クロック目（Ｃ１３）
のダウンエッジから１パルス毎にそれぞれのパルスのダ
ウンエッジに同期して現画像フィールドブロック２００
の画素データを a(0,0),a(0,2),a(0,1),a(0,3) ,a(1,1),a(1,3),a(1,0),a(1,2) の順に出力する。As shown in FIGS. 7, 8 and 11, the current coded block data output unit 1000
13th clock of clock pulse signal CK1 (C13)
From the down edge of the current image field block 200 in synchronization with the down edge of each pulse for each pulse.
Pixel data of a (0,0), a (0,2), a (0,1), a (0,3), a (1,1), a (1,3), a (1, Output in the order of 0), a (1,2).

【０１２８】また、サーチウィンドウデータ出力ユニッ
ト２０００は、クロックパルス信号ＣＫ１の１パルス毎
にそれぞれのパルスのダウンエッジに同期して上側サー
チウィンドウ４１０の画素データおよび下側サーチウィ
ンドウ４２０の画素データを時分割で出力端子Ｓ０およ
びＳ１から出力する。すなわち、サーチウィンドウ４０
０の画素データは、出力端子Ｓ０から b(0,1),b(0,3),b(0,0),b(0,2) ,b(1,0),b(1,2),b(1,1),b(1,3) ,b(2,1),b(2,3),b(2,0),b(2,2) ,b(3,0),b(3,2),b(3,1),b(3,3) の順に出力され、同時に、出力端子Ｓ１から b(0,3),b(0,5),b(0,2),b(0,4) ,b(1,2),b(1,4),b(1,3),b(1,5) ,b(2,3),b(2,5),b(2,2),b(2,4) ,b(3,2),b(3,4),b(3,3),b(3,5) の順に出力される。The search window data output unit 2000 outputs the pixel data of the upper search window 410 and the pixel data of the lower search window 420 in synchronization with the down edge of each pulse of the clock pulse signal CK1. The signals are output from the output terminals S0 and S1 by division. That is, the search window 40
The pixel data of 0 is output from the output terminal S0 through b (0,1), b (0,3), b (0,0), b (0,2), b (1,0), b (1,2). ), b (1,1), b (1,3), b (2,1), b (2,3), b (2,0), b (2,2), b (3,0) , b (3,2), b (3,1), b (3,3), and at the same time, b (0,3), b (0,5), b (0, 2), b (0,4), b (1,2), b (1,4), b (1,3), b (1,5), b (2,3), b (2,5 ), b (2,2), b (2,4), b (3,2), b (3,4), b (3,3), b (3,5) in this order.

【０１２９】次に、動きベクトル探索装置のさらに具体
的な構成を説明する。セグメントブロックディストーシ
ョン算出ユニット３０００は、図１２に示すように、２
次元配列プロセッサグループ３１００、入力レジスタグ
ループ３２００、第１サイドレジスタグループ３３００
および第２サイドレジスタグループ３４００から構成さ
れている。Next, a more specific configuration of the motion vector search device will be described. As shown in FIG. 12, the segment block distortion calculation unit 3000
Dimensional array processor group 3100, input register group 3200, first side register group 3300
And the second side register group 3400.

【０１３０】２次元配列プロセッサグループ３１００
は、さらに、９個のプロセッサエレメント PE(0,0),PE(1,0),PE(2,0) ,PE(0,1),PE(1,1),PE(2,1) ,PE(0,2),PE(1,2),PE(2,2) から構成され、入力レジスタグループ３２００は、さら
に、３個の入力レジスタ IR(3,0),IR(3,1),IR(3,2)) から構成され、第１サイドレジスタグループ３３００
は、さらに、４個の第１サイドレジスタ SR(0,ー1),SR(1,-1),SR(2,-1),SR(3,-1) から構成され、第２サイドレジスタグループ３４００
は、さらに、４個の第２サイドレジスタ SR(0,3),SR(1,3),SR(2,3),SR(3,3) から構成されている。Two-dimensional array processor group 3100
Further comprises nine processor elements PE (0,0), PE (1,0), PE (2,0), PE (0,1), PE (1,1), PE (2,1) , PE (0,2), PE (1,2), PE (2,2), and the input register group 3200 further includes three input registers IR (3,0), IR (3,1). ), IR (3,2)) and the first side register group 3300
Is composed of four first side registers SR (0, -1), SR (1, -1), SR (2, -1), SR (3, -1). Group 3400
Is composed of four second side registers SR (0,3), SR (1,3), SR (2,3), SR (3,3).

【０１３１】ここで、プロセッサエレメントＰＥ（ｘ，
ｙ）、入力レジスタＩＲ（ｘ，ｙ）、第１サイドレジス
タＳＲ（ｘ，ｙ）および第２サイドレジスタＳＲ（ｘ，
ｙ）のｘ，ｙは、プロセッサエレメントＰＥ（０，０）
を原点とする各プロセッサエレメントＰＥ（ｘ，ｙ）お
よび各レジスタ（ｘ，ｙ）の位置を表す。図１２におけ
る水平方向の位置が ｘ＝０，１，２，３ で表され、図１２における垂直方向の位置が、ＰＥ
（０，０）を原点に下方向をプラスとして、 ｙ＝−１，０，１，２，３ で表されている。Here, the processor element PE (x,
y), an input register IR (x, y), a first side register SR (x, y), and a second side register SR (x, y).
x and y in y) are processor elements PE (0, 0)
Represents the position of each processor element PE (x, y) and each register (x, y) with the origin as the origin. The position in the horizontal direction in FIG. 12 is represented by x = 0, 1, 2, 3, and the position in the vertical direction in FIG.
It is represented by y = -1,0,1,2,3, with (0,0) as the origin and the downward direction as a plus.

【０１３２】セグメントブロックディストーション算出
ユニット３０００は、まず、サーチウィンドウデータ出
力ユニット２０００から出力されたサーチウィンドウ４
００の画素データを入力レジスタＩＲ（３，０）および
入力レジスタＩＲ（３，２）に入力し、次いで、入力さ
れた画素データを各プロセッサエレメントＰＥ（ｘ，
ｙ）および各レジスタ（ｘ，ｙ）間で図１２における上
方向、下方向および左方向に転送する。The segment block distortion calculation unit 3000 firstly outputs the search window 4 output from the search window data output unit 2000.
00 is input to the input registers IR (3,0) and IR (3,2), and then the input pixel data is input to each processor element PE (x,
y) and each register (x, y) in the upward, downward and left directions in FIG.

【０１３３】各プロセッサエレメントＰＥ（ｘ，ｙ）
は、サーチウィンドウ４００の画像データを転送して保
持するとともに、現画像ブロックデータ出力ユニット１
０００から出力された現画像フィールドブロック２００
の画素データを入力し、入力された現画像フィールドブ
ロック２００の画素データおよび現画像フィールドブロ
ック２００の画素データと位置的に対応するサーチウィ
ンドウ４００の各候補ブロック５００の画素データに基
づいて時分割処理によって第１セグメントブロックディ
ストーションおよび第２セグメントブロックディストー
ションを算出し、算出されたそれぞれの第１セグメント
ブロックディストーションおよび第２セグメントブロッ
クディストーションをセグメントブロック特定ユニット
４０００およびフィールドブロックディストーション算
出ユニット５０００に出力する。Each processor element PE (x, y)
Transmits and holds the image data of the search window 400, and outputs the current image block data output unit 1
000 output from the current image field block 200
Pixel data of the current image field block 200 and time division processing based on the pixel data of each candidate block 500 of the search window 400 corresponding to the pixel data of the current image field block 200 in position. Then, the first and second segment block distortions are calculated, and the calculated first and second segment block distortions are output to the segment block specifying unit 4000 and the field block distortion calculation unit 5000.

【０１３４】各入力レジスタＩＲ（ｘ，ｙ）は、サーチ
ウィンドウ４００の画素データを保持して転送するバッ
ファであり、現画像ブロックデータ出力ユニット１００
０から出力された現画像第１セグメントブロックおよび
現画像第２セグメントブロックの画素データが、それぞ
れサーチウィンドウデータ出力ユニット２０００から出
力された各第１セグメント候補ブロックの画素データお
よび各第２セグメント候補ブロックの画素データと各プ
ロセッサエレメントＰＥ（ｘ，ｙ）において位置的に対
応するように第１および第２サイドレジスタＳＲ（ｘ，
ｙ）とともに設けられている。Each input register IR (x, y) is a buffer for holding and transferring the pixel data of the search window 400, and the current image block data output unit 100
0, the pixel data of the current image first segment block and the current image second segment block output from the pixel data of each first segment candidate block and each second segment candidate block output from the search window data output unit 2000, respectively. And the first and second side registers SR (x, y) so as to correspond to the pixel data of each of the processor elements PE (x, y).
y).

【０１３５】また、入力レジスタＩＲ（３，０）は、サ
ーチウィンドウデータ出力ユニット２０００の出力端子
Ｓ０と電気的に接続され、入力レジスタＩＲ（３，２）
は、サーチウィンドウデータ出力ユニット２０００の出
力端子Ｓ１と電気的に接続される。各第１サイドレジス
タＳＲ（ｘ，ｙ）および第２サイドレジスタＳＲ（ｘ，
ｙ）は、サーチウィンドウ４００の画素データを保持し
て転送するバッファであり、各プロセッサエレメントＰ
Ｅ（ｘ，ｙ）およびレジスタ（ｘ，ｙ）に入力された各
画素データを全体として図１２における上下方向に転送
するように設けられている。Input register IR (3,0) is electrically connected to output terminal S0 of search window data output unit 2000, and input register IR (3,2).
Is electrically connected to the output terminal S1 of the search window data output unit 2000. Each of the first side register SR (x, y) and the second side register SR (x, y)
y) is a buffer for holding and transferring the pixel data of the search window 400, and each processor element P
Each pixel data input to E (x, y) and the register (x, y) is provided so as to be transferred vertically in FIG. 12 as a whole.

【０１３６】次に、各プロセッサエレメントＰＥ（ｘ，
ｙ）の端子配置およびブロック図を説明する。図１３に
示すように、プロセッサエレメントＰＥ（ｘ，ｙ）は、
入力端子ＹＵｉ，ＹＤｉ，ＹＬｉ，ＤｉおよびＸ並びに
出力端子ＹＵｏ，ＹＤｏ，ＹＬｏおよびＤｏを有し、さ
らに、図６に示された信号出力ユニット７０００の出力
端子Ｐ１〜Ｐ５に接続された図示しない入力端子を有し
ている。また、図１４に示すように、プロセッサエレメ
ントＰＥ（ｘ，ｙ）は、さらに、転送方向選択部３６０
０、ディストーション算出部３７００およびディストー
ション転送部３８００から構成されている。Next, each processor element PE (x,
The terminal arrangement and block diagram of y) will be described. As shown in FIG. 13, the processor element PE (x, y)
It has input terminals YUi, YDi, YLi, Di, and X and output terminals YUo, YDo, YLo, and Do, and further has inputs (not shown) connected to output terminals P1 to P5 of the signal output unit 7000 shown in FIG. It has terminals. As shown in FIG. 14, the processor element PE (x, y) further includes a transfer direction selection unit 360.
0, a distortion calculation unit 3700 and a distortion transfer unit 3800.

【０１３７】転送方向選択部３６００は、セレクタ３６
０１、第１フリップフロップ３６０２および第２フリッ
プフロップ３６０３から構成される。セレクタ３６０１
は、入力端子Ｓ０，Ｓ１，Ａ，Ｂ，Ｃおよび出力端子Ｙ
を有する。入力端子Ｓ０は、信号出力ユニット７０００
の出力端子Ｐ３に電気的に接続され、入力端子Ｓ１は、
信号出力ユニット７０００の出力端子Ｐ４に電気的に接
続される。入力端子Ａは、入力端子ＹＤｉを介してプロ
セッサエレメントＰＥ（ｘ，ｙ−１）または後述する第
１サイドレジスタＳＲ（ｘ，−１）の出力端子ＹＤｏに
電気的に接続される。入力端子Ｂは、入力端子をＹＵｉ
を介してプロセッサエレメントＰＥ（ｘ，ｙ＋１）また
は後述する第２サイドレジスタＳＲ（ｘ，３）の出力端
子ＹＤｏに電気的に接続される。入力端子Ｃは、入力端
子ＹＬｉを介してプロセッサエレメントＰＥ（ｘ＋１，
ｙ）または後述する入力レジスタＩＲ（３，ｙ）の出力
端子ＹＬｏに電気的に接続される。出力端子Ｙは、第１
フリップフロップ３６０２の入力端子ｉに電気的に接続
される。The transfer direction selection unit 3600 includes a selector 36
01, a first flip-flop 3602 and a second flip-flop 3603. Selector 3601
Are input terminals S0, S1, A, B, C and output terminal Y
Having. The input terminal S0 is a signal output unit 7000
Is electrically connected to the output terminal P3, and the input terminal S1 is
It is electrically connected to output terminal P4 of signal output unit 7000. The input terminal A is electrically connected to the processor element PE (x, y-1) or the output terminal YDo of a first side register SR (x, -1) described later via the input terminal YDi. The input terminal B is the input terminal YUi
Is electrically connected to the processor element PE (x, y + 1) or an output terminal YDo of a second side register SR (x, 3) described later. The input terminal C is connected to the processor element PE (x + 1,
y) or an output terminal YLo of an input register IR (3, y) described later. The output terminal Y is connected to the first
It is electrically connected to the input terminal i of the flip-flop 3602.

【０１３８】セレクタ３６０１は、信号出力ユニット７
０００から出力された信号ＳＵ，ＳＬをそれぞれ入力端
子Ｓ０，Ｓ１を通して入力し、入力された信号ＳＵ，Ｓ
Ｌに基づいて入力端子Ａ，Ｂ，Ｃの何れか一つの入力端
子と出力端子Ｙを電気的に接続する切換器であり、信号
ＳＵ，ＳＬが、それぞれ０，０のときには、入力端子Ａ
と出力端子Ｙを電気的に接続し、１，０のときには、入
力端子Ｂと出力端子Ｙを電気的に接続し、０，１および
１，１のときには、入力端子Ｃと出力端子Ｙを電気的に
接続する。The selector 3601 is connected to the signal output unit 7
000, the signals SU, SL output from the input terminals S0, S1 are input through input terminals S0, S1, respectively.
A switch that electrically connects any one of the input terminals A, B, and C to the output terminal Y based on L. When the signals SU and SL are 0 and 0, respectively, the input terminal A
And the output terminal Y is electrically connected. When 1, 0, the input terminal B and the output terminal Y are electrically connected. When 0, 1, and 1, 1, the input terminal C and the output terminal Y are electrically connected. Connection.

【０１３９】第１フリップフロップ３６０２は、Ｄフリ
ップフロップからなり、入力端子ｓ，ｉおよび出力端子
ｏを有する。入力端子ｓは、信号出力ユニット７０００
の出力端子Ｐ１に電気的に接続される。入力端子ｉは、
セレクタ３６０１の出力端子Ｙに電気的に接続され、出
力端子ｏは、第２フリップフロップ３６０３の入力端子
ｉに電気的に接続される。The first flip-flop 3602 is composed of a D flip-flop and has input terminals s and i and an output terminal o. The input terminal s is a signal output unit 7000
Is electrically connected to the output terminal P1. The input terminal i is
The output terminal Y of the selector 3601 is electrically connected, and the output terminal o is electrically connected to the input terminal i of the second flip-flop 3603.

【０１４０】第１フリップフロップ３６０２は、信号出
力ユニット７０００から出力されたクロックパルス信号
ＣＫ１を入力端子ｓを通して入力し、入力されたクロッ
クパルス信号ＣＫ１の各パルスの立ち上がりに同期し
て、入力端子ｉに入力されたデータを出力端子ｏにラッ
チする。第２フリップフロップ３６０３は、Ｄフリップ
フロップからなり、入力端子ｓ，ｉおよび出力端子ｏを
有する。入力端子ｓは、信号出力ユニット７０００の出
力端子Ｐ１に電気的に接続され、入力端子ｉは、第１フ
リップフロップ３６０２の出力端子ｏに電気的に接続さ
れる。また、出力端子ｏは、ディストーション算出部３
７００の減算器３７０１の入力端子Ａに電気的に接続さ
れるとともに、出力端子ＹＵｏを介してプロセッサエレ
メントＰＥ（ｘ，ｙ−１）または後述する第１サイドレ
ジスタＳＲ（ｘ，−１）の入力端子ＹＵｉに電気的に接
続され、出力端子ＹＤｏを介してプロセッサエレメント
ＰＥ（ｘ，ｙ＋１）または後述する第２サイドレジスタ
ＳＲ（ｘ，３）の入力端子ＹＤｉに電気的に接続され、
出力端子ＹＬｏを介してプロセッサエレメントＰＥ（ｘ
−１，ｙ）の入力端子ＹＬｉに電気的に接続される。The first flip-flop 3602 inputs the clock pulse signal CK1 output from the signal output unit 7000 through the input terminal s, and synchronizes with the rising of each pulse of the input clock pulse signal CK1 to input terminal i. Is latched at the output terminal o. The second flip-flop 3603 is formed of a D flip-flop, and has input terminals s and i and an output terminal o. The input terminal s is electrically connected to the output terminal P1 of the signal output unit 7000, and the input terminal i is electrically connected to the output terminal o of the first flip-flop 3602. The output terminal o is connected to the distortion calculator 3
700 is electrically connected to the input terminal A of the subtractor 3701, and the input of the processor element PE (x, y-1) or the first side register SR (x, -1) described later via the output terminal YUo. Is electrically connected to a terminal YUi, and is electrically connected to an input terminal YDi of a processor element PE (x, y + 1) or a second side register SR (x, 3) described later via an output terminal YDo;
Through the output terminal YLo, the processor element PE (x
−1, y).

【０１４１】第２フリップフロップ３６０３は、信号出
力ユニット７０００から出力されたクロックパルス信号
ＣＫ１を入力端子ｓを通して入力し、入力されたクロッ
クパルス信号ＣＫ１の各パルスの立ち上がりに同期し
て、入力端子ｉに入力されたデータを出力端子ｏにラッ
チする。ディストーション算出部３７００は、さらに、
減算器３７０１、正数変換器３７０２、論理積演算器３
７０３、加算器３７０４、第１フリップフロップ３７０
５および第２フリップフロップ３７０６から構成され
る。The second flip-flop 3603 inputs the clock pulse signal CK1 output from the signal output unit 7000 through the input terminal s, and synchronizes with the rising of each pulse of the input clock pulse signal CK1 to input terminal i. Is latched at the output terminal o. The distortion calculator 3700 further includes:
Subtractor 3701, positive number converter 3702, AND operator 3
703, adder 3704, first flip-flop 370
5 and a second flip-flop 3706.

【０１４２】減算器３７０１は、入力端子Ａ，Ｂおよび
出力端子Ｙを有する。入力端子Ａは、転送方向選択部３
６００の第２フリップフロップ３６０３の出力端子ｏに
電気的に接続され、入力端子Ｂは、入力端子Ｘを介して
現画像ブロックデータ出力ユニット１０００の出力端子
Ｒに電気的に接続される。減算器３７０１は、入力端子
Ａを通して入力されたサーチウィンドウ４００の画素デ
ータから入力端子Ｂを通して入力された現画像フィール
ドブロック２００の画素データを減算して出力端子Ｙか
ら出力する。The subtractor 3701 has input terminals A and B and an output terminal Y. The input terminal A is connected to the transfer direction selector 3
The input terminal B is electrically connected to the output terminal R of the current image block data output unit 1000 via the input terminal X. The subtractor 3701 subtracts the pixel data of the current image field block 200 input through the input terminal B from the pixel data of the search window 400 input through the input terminal A, and outputs the result from the output terminal Y.

【０１４３】正数変換器３７０２は、入力端子および出
力端子を有する。入力端子は、減算器３７０１の出力端
子Ｙに電気的に接続され、出力端子は、加算器３７０４
の入力端子Ａに電気的に接続される。正数変換器３７０
２は、入力端子から入力されたデータを絶対値演算また
は二乗演算により正数データに変換して出力端子から出
力する。The positive number converter 3702 has an input terminal and an output terminal. The input terminal is electrically connected to the output terminal Y of the subtractor 3701, and the output terminal is connected to the adder 3704.
Is electrically connected to the input terminal A. Positive number converter 370
2 converts the data input from the input terminal into positive data by an absolute value operation or a square operation, and outputs the data from the output terminal.

【０１４４】論理積演算器３７０３は、入力端子Ａ，Ｂ
および出力端子Ｙを有する。入力端子Ａは、信号出力ユ
ニット７０００の出力端子Ｐ５に電気的に接続され、入
力端子Ｂは、第２フリップフロップ３７０６の出力端子
ｏに電気的に接続され、出力端子Ｙは、加算器３７０４
の入力端子Ｂに電気的に接続される。論理積演算器３７
０３は、信号出力ユニット７０００から出力されたパル
ス信号ＬＤ１を入力端子Ａを通して入力し、第２フリッ
プフロップ３７０６の出力端子ｏから出力されたデータ
を入力端子Ｂを通して入力し、入力されたパルス信号Ｌ
Ｄ１を反転したデータと入力端子Ｂから入力されたデー
タとの論理積を演算し、その演算結果を出力端子Ｙに出
力する。ここで、信号ＬＤ１が０のときには、信号ＬＤ
１を反転したデータは、すべてのビットが１で表され、
入力端子Ｂを通して入力されたデータが論理積の演算結
果として出力端子Ｙに出力される。一方、信号ＬＤ１が
１のときには、信号ＬＤ１を反転したデータは、すべて
のビットが０で表され、０を表すデータが論理積の演算
結果として出力端子Ｙに出力される。The logical product operator 3703 has input terminals A and B
And an output terminal Y. The input terminal A is electrically connected to the output terminal P5 of the signal output unit 7000, the input terminal B is electrically connected to the output terminal o of the second flip-flop 3706, and the output terminal Y is connected to the adder 3704.
Is electrically connected to the input terminal B. AND operator 37
03, the pulse signal LD1 output from the signal output unit 7000 is input through the input terminal A, the data output from the output terminal o of the second flip-flop 3706 is input through the input terminal B, and the input pulse signal L
The logical AND of the data obtained by inverting D1 and the data input from the input terminal B is calculated, and the calculation result is output to the output terminal Y. Here, when the signal LD1 is 0, the signal LD1
In the data obtained by inverting 1, all bits are represented by 1;
The data input through the input terminal B is output to the output terminal Y as an AND operation result. On the other hand, when the signal LD1 is 1, all bits of the data obtained by inverting the signal LD1 are represented by 0, and data representing 0 is output to the output terminal Y as an AND operation result.

【０１４５】加算器３７０４は、入力端子Ａ，Ｂおよび
出力端子Ｙを有する。入力端子Ａは、正数変換器３７０
２の出力端子に電気的に接続され、入力端子Ｂは、論理
積演算器３７０３の出力端子Ｙに電気的に接続される。
出力端子Ｙは、第１フリップフロップ３７０５の入力端
子ｉに電気的に接続される。加算器３７０４は、入力端
子Ａを通して入力されたデータと入力端子Ｂを通して入
力されたデータを加算して出力端子Ｙから出力する。The adder 3704 has input terminals A and B and an output terminal Y. The input terminal A is a positive number converter 370
2, and the input terminal B is electrically connected to the output terminal Y of the AND operator 3703.
The output terminal Y is electrically connected to the input terminal i of the first flip-flop 3705. Adder 3704 adds the data input through input terminal A and the data input through input terminal B, and outputs the result from output terminal Y.

【０１４６】第１フリップフロップ３７０５は、Ｄフリ
ップフロップからなり、入力端子ｓ，ｉおよび出力端子
ｏを有する。入力端子ｓは、信号出力ユニット７０００
の出力端子Ｐ１に電気的に接続され、入力端子ｉ、は加
算器３７０４の出力端子Ｙに電気的に接続され、出力端
子ｏは、第２フリップフロップ３７０６の入力端子ｉに
電気的に接続される。The first flip-flop 3705 is composed of a D flip-flop, and has input terminals s and i and an output terminal o. The input terminal s is a signal output unit 7000
, The input terminal i is electrically connected to the output terminal Y of the adder 3704, and the output terminal o is electrically connected to the input terminal i of the second flip-flop 3706. You.

【０１４７】第１フリップフロップ３７０５は、信号出
力ユニット７０００から出力されたクロックパルス信号
ＣＫ１を入力端子ｓを通して入力し、入力されたクロッ
クパルス信号ＣＫ１の各パルスの立ち上がりに同期し
て、入力端子ｉに入力されたデータを出力端子ｏにラッ
チする。第２フリップフロップ３７０６は、Ｄフリップ
フロップからなり、入力端子ｓ，ｉおよび出力端子ｏを
有する。入力端子ｓは、信号出力ユニット７０００の出
力端子Ｐ１に電気的に接続され、入力端子ｉ、は第１フ
リップフロップ３７０５の出力端子ｏに電気的に接続さ
れ、出力端子ｏは、ディストーション転送部３８００の
セレクタ３８０１の入力端子Ｂに電気的に接続されると
ともに、論理積演算器３７０３の入力端子Ｂに電気的に
接続される。The first flip-flop 3705 inputs the clock pulse signal CK1 output from the signal output unit 7000 through the input terminal s, and synchronizes with the rising of each pulse of the input clock pulse signal CK1 to input terminal i. Is latched at the output terminal o. The second flip-flop 3706 is formed of a D flip-flop and has input terminals s and i and an output terminal o. The input terminal s is electrically connected to the output terminal P1 of the signal output unit 7000, the input terminal i is electrically connected to the output terminal o of the first flip-flop 3705, and the output terminal o is connected to the distortion transfer unit 3800. Are electrically connected to the input terminal B of the selector 3801 and to the input terminal B of the AND operator 3703.

【０１４８】第２フリップフロップ３７０６は、信号出
力ユニット７０００から出力されたクロックパルス信号
ＣＫ１の各パルスの立ち上りに同期して、入力端子ｉに
入力されたデータを出力端子ｏにラッチする。ディスト
ーション転送部３８００は、さらに、セレクタ３８０
１、第１フリップフロップ３８０２および第２フリップ
フロップ３８０３から構成される。The second flip-flop 3706 latches the data input to the input terminal i to the output terminal o in synchronization with the rise of each pulse of the clock pulse signal CK1 output from the signal output unit 7000. The distortion transfer unit 3800 further includes a selector 380
1, a first flip-flop 3802 and a second flip-flop 3803.

【０１４９】セレクタ３８０１は、入力端子Ｓ，Ａ，Ｂ
および出力端子Ｙを有する。入力端子Ｓは、信号出力ユ
ニット７０００の出力端子Ｐ５に電気的に接続され、入
力端子Ａは、入力端子Ｄｉを介してプロセッサエレメン
トＰＥ（ｘ＋１，ｙ）の出力端子Ｄｏに電気的に接続さ
れ、入力端子Ｂは、ディストーション算出部３７００の
第２フリップフロップ３７０６出力端子ｏに電気的に接
続される。出力端子Ｙは、第１フリップフロップ３８０
２の入力端子ｉに電気的に接続される。The selector 3801 has input terminals S, A, B
And an output terminal Y. The input terminal S is electrically connected to the output terminal P5 of the signal output unit 7000, and the input terminal A is electrically connected to the output terminal Do of the processor element PE (x + 1, y) via the input terminal Di. The input terminal B is electrically connected to the output terminal o of the second flip-flop 3706 of the distortion calculator 3700. The output terminal Y is connected to the first flip-flop 380
2 is electrically connected to the input terminal i.

【０１５０】セレクタ３８０１は、信号出力ユニット７
０００から出力されたパルス信号ＬＤ１を入力端子Ｓを
通して入力し、入力された信号ＬＤ１に基づいて入力端
子Ａ，Ｂの何れか一方の入力端子と出力端子Ｙを電気的
に接続する切換器であり、入力されたパルス信号ＬＤ１
が０のとき、入力端子Ａと出力端子Ｙを電気的に接続
し、入力端子Ｓに入力された信号ＬＤが１のとき、入力
端子Ｂと出力端子Ｙを電気的に接続する。The selector 3801 is connected to the signal output unit 7
000 is a switch that inputs the pulse signal LD1 output from the input terminal S through an input terminal S, and electrically connects one of the input terminals A and B to the output terminal Y based on the input signal LD1. , The input pulse signal LD1
Is 0, the input terminal A is electrically connected to the output terminal Y, and when the signal LD input to the input terminal S is 1, the input terminal B is electrically connected to the output terminal Y.

【０１５１】第１フリップフロップ３８０２は、Ｄフリ
ップフロップからなり、入力端子ｓ，ｉおよび出力端子
ｏを有する。入力端子ｓは、信号出力ユニット７０００
の出力端子Ｐ２に電気的に接続され、入力端子ｉは、セ
レクタ３８０１の出力端子Ｙと電気的に接続され、出力
端子ｏは、第２フリップフロップ３８０３の入力端子ｉ
に電気的に接続される。The first flip-flop 3802 is composed of a D flip-flop and has input terminals s and i and an output terminal o. The input terminal s is a signal output unit 7000
, The input terminal i is electrically connected to the output terminal Y of the selector 3801, and the output terminal o is connected to the input terminal i of the second flip-flop 3803.
Is electrically connected to

【０１５２】第１フリップフロップ３８０２は、信号出
力ユニット７０００から出力されたパルス信号ＣＫ２の
各パルスの立ち上りに同期して、入力端子ｉに入力され
たデータを出力端子ｏにラッチする。第２フリップフロ
ップ３８０３は、Ｄフリップフロップからなり、入力端
子ｓ，ｉおよび出力端子ｏを有する。入力端子ｓは、信
号出力ユニット７０００の出力端子Ｐ２に電気的に接続
され、入力端子ｉは、第１フリップフロップ３８０２の
出力端子ｏと電気的に接続され、出力端子ｏは、プロセ
ッサエレメントＰＥ（ｘ−１，ｙ）のディストーション
転送部３８００のセレクタ３８０１の入力端子Ａに電気
的に接続される。The first flip-flop 3802 latches the data input to the input terminal i to the output terminal o in synchronization with the rise of each pulse of the pulse signal CK2 output from the signal output unit 7000. The second flip-flop 3803 is formed of a D flip-flop and has input terminals s and i and an output terminal o. The input terminal s is electrically connected to the output terminal P2 of the signal output unit 7000, the input terminal i is electrically connected to the output terminal o of the first flip-flop 3802, and the output terminal o is connected to the processor element PE ( (x-1, y) is electrically connected to the input terminal A of the selector 3801 of the distortion transfer unit 3800.

【０１５３】第２フリップフロップ３８０３は、信号出
力ユニット７０００から出力されたパルス信号ＣＫ２の
各パルスの立ち上りに同期して、入力端子ｉに入力され
たデータを出力端子ｏにラッチする。また、プロセッサ
エレメントＰＥ（０，０）の出力端子Ｄｏは、後述する
セグメントブロック特定ユニット４０００の比較器４１
０１の入力端子Ａ０およびフィールドブロックディスト
ーション算出ユニット５０００の入力端子Ａ０に電気的
に接続され、プロセッサエレメントＰＥ（０，１）の出
力端子Ｄｏは、後述するセグメント候補ブロック特定ユ
ニット４０００の比較器４１０１の入力端子Ａ１および
フィールドブロックディストーション算出ユニット５０
００の入力端子Ａ１に電気的に接続され、プロセッサエ
レメントＰＥ（０，２）の出力端子Ｄｏは、後述するセ
グメント候補ブロック特定ユニット４０００の比較器４
１０１の入力端子Ａ２およびフィールドブロックディス
トーション算出ユニット５０００の入力端子Ａ２に電気
的に接続される。The second flip-flop 3803 latches the data input to the input terminal i to the output terminal o in synchronization with the rise of each pulse of the pulse signal CK2 output from the signal output unit 7000. The output terminal Do of the processor element PE (0,0) is connected to a comparator 41 of a segment block specifying unit 4000 described later.
01 and an input terminal A0 of the field block distortion calculation unit 5000, and an output terminal Do of the processor element PE (0, 1) is connected to a comparator 4101 of a segment candidate block identification unit 4000 to be described later. Input terminal A1 and field block distortion calculation unit 50
00, the output terminal Do of the processor element PE (0, 2) is connected to the comparator 4 of the segment candidate block identification unit 4000 described later.
101 and an input terminal A2 of the field block distortion calculation unit 5000.

【０１５４】次に、入力レジスタＩＲ（３，１）の端子
配置およびブロック図を説明する。図１５に示すよう
に、入力レジスタＩＲ（３，１）は、入力端子ＹＵｉ，
ＹＤｉおよび出力端子ＹＵｏ，ＹＤｏ，ＹＬｏを有し、
さらに、図６に示された信号出力ユニット７０００の出
力端子Ｐ１，Ｐ３に電気的に接続された図示しない入力
端子を有している。また、図１６に示すように、入力レ
ジスタＩＲ（３，１）は、転送方向選択部３６１０によ
って構成され、転送方向選択部３６１０は、さらに、セ
レクタ３６１１、第１フリップフロップ３６１２および
第２フリップフロップ３６１３から構成される。Next, the terminal arrangement and block diagram of input register IR (3, 1) will be described. As shown in FIG. 15, the input register IR (3,1) has input terminals YUi,
YDi and output terminals YUo, YDo, YLo,
Further, it has an input terminal (not shown) electrically connected to the output terminals P1 and P3 of the signal output unit 7000 shown in FIG. As shown in FIG. 16, the input register IR (3, 1) is configured by a transfer direction selection unit 3610. The transfer direction selection unit 3610 further includes a selector 3611, a first flip-flop 3612, and a second flip-flop. 3613.

【０１５５】セレクタ３６１１は、入力端子Ｓ，Ａ，Ｂ
および出力端子Ｙを有する。入力端子Ｓは、信号出力ユ
ニット７０００の出力端子Ｐ３に電気的に接続される。
入力端子Ａは、入力端子ＹＤｉを介して入力レジスタＩ
Ｒ（３，０）の出力端子ＹＤｏに電気的に接続される。
入力端子Ｂは、入力端子をＹＵｉを介して入力レジスタ
ＩＲ（３，２）の出力端子ＹＵｏに電気的に接続され
る。The selector 3611 has input terminals S, A, B
And an output terminal Y. Input terminal S is electrically connected to output terminal P3 of signal output unit 7000.
Input terminal A is connected to input register I via input terminal YDi.
It is electrically connected to the output terminal YDo of R (3,0).
The input terminal B is electrically connected to the output terminal YUo of the input register IR (3, 2) via the input terminal YUi.

【０１５６】セレクタ３６１１は、信号出力ユニット７
０００から出力された信号ＳＵを入力端子Ｓを通して入
力し、入力された信号ＳＵに基づいて入力端子Ａ，Ｂの
何れか一方の入力端子と出力端子Ｙを電気的に接続する
切換器であり、信号ＳＵが０のときには、入力端子Ａと
出力端子Ｙを電気的に接続し、信号ＳＵが１のときに
は、入力端子Ｂと出力端子Ｙを電気的に接続する。The selector 3611 is connected to the signal output unit 7
000 is a switch that inputs the signal SU output from the input terminal S through an input terminal S, and electrically connects one of the input terminals A and B to the output terminal Y based on the input signal SU; When the signal SU is 0, the input terminal A is electrically connected to the output terminal Y. When the signal SU is 1, the input terminal B is electrically connected to the output terminal Y.

【０１５７】第１フリップフロップ３６１２は、Ｄフリ
ップフロップからなり、入力端子ｓ，ｉおよび出力端子
ｏを有する。入力端子ｓは、信号出力ユニット７０００
の出力端子Ｐ１に電気的に接続される。入力端子ｉは、
セレクタ３６１１の出力端子Ｙに電気的に接続され、出
力端子ｏは、第２フリップフロップ３６１３の入力端子
ｉに電気的に接続される。The first flip-flop 3612 is composed of a D flip-flop and has input terminals s and i and an output terminal o. The input terminal s is a signal output unit 7000
Is electrically connected to the output terminal P1. The input terminal i is
The output terminal Y of the selector 3611 is electrically connected, and the output terminal o is electrically connected to the input terminal i of the second flip-flop 3613.

【０１５８】第１フリップフロップ３６１２は、信号出
力ユニット７０００から出力されたクロックパルス信号
ＣＫ１を入力端子ｓを通して入力し、入力されたクロッ
クパルス信号ＣＫ１の各パルスの立ち上がりに同期し
て、入力端子ｉに入力されたデータを出力端子ｏにラッ
チする。第２フリップフロップ３６１３は、Ｄフリップ
フロップからなり、入力端子ｓ，ｉおよび出力端子ｏを
有する。入力端子ｓは、信号出力ユニット７０００の出
力端子Ｐ１に電気的に接続され、入力端子ｉは、第１フ
リップフロップ３６１２の出力端子ｏに電気的に接続さ
れる。また、出力端子ｏは、出力端子ＹＵｏを介して入
力レジスタＩＲ（３，０）の入力端子ＹＵｉに電気的に
接続され、出力端子ＹＤｏを介して入力レジスタＩＲ
（３，２）の入力端子ＹＤｉに電気的に接続され、出力
端子ＹＬｏを介してプロセッサエレメントＰＥ（２，
１）の入力端子ＹＬｉに電気的に接続される。The first flip-flop 3612 inputs the clock pulse signal CK1 output from the signal output unit 7000 through an input terminal s, and synchronizes with the rising of each pulse of the input clock pulse signal CK1 to input terminal i. Is latched at the output terminal o. The second flip-flop 3613 is formed of a D flip-flop, and has input terminals s and i and an output terminal o. The input terminal s is electrically connected to the output terminal P1 of the signal output unit 7000, and the input terminal i is electrically connected to the output terminal o of the first flip-flop 3612. The output terminal o is electrically connected to the input terminal YUi of the input register IR (3,0) via the output terminal YUo, and is connected to the input register IR via the output terminal YDo.
(3, 2) is electrically connected to the input terminal YDi, and the processor element PE (2,
1) is electrically connected to the input terminal YLi.

【０１５９】第２フリップフロップ３６１３は、信号出
力ユニット７０００から出力されたクロックパルス信号
ＣＫ１を入力端子ｓを通して入力し、入力されたクロッ
クパルス信号ＣＫ１の各パルスの立ち上がりに同期し
て、入力端子ｉに入力されたデータを出力端子ｏにラッ
チする。次に、入力レジスタＩＲ（３，０）および入力
レジスタＩＲ（３，２）の端子配置およびブロック図を
説明する。図１７に示すように、入力レジスタＩＲ
（３，０）および入力レジスタＩＲ（３，２）は、入力
端子ＹＬｉおよび出力端子ＹＵｏ，ＹＤｏ，ＹＬｏを有
し、さらに、図６に示された信号出力ユニット７０００
の出力端子Ｐ１に接続された図示しない入力端子を有す
る。The second flip-flop 3613 inputs the clock pulse signal CK1 output from the signal output unit 7000 through an input terminal s, and synchronizes with the rising of each pulse of the input clock pulse signal CK1 to input terminal i. Is latched at the output terminal o. Next, a terminal arrangement and a block diagram of the input register IR (3,0) and the input register IR (3,2) will be described. As shown in FIG.
(3, 0) and input register IR (3, 2) have input terminal YLi and output terminals YUo, YDo, YLo, and further have signal output unit 7000 shown in FIG.
Has an input terminal (not shown) connected to the output terminal P1.

【０１６０】また、図１８に示すように、入力レジスタ
ＩＲ（３，０）および入力レジスタＩＲ（３，２）は、
第１フリップフロップ３６１２および第２フリップフロ
ップ３６１３によって構成される。ここで、入力レジス
タＩＲ（３，０）の第１フリップフロップ３６１２の入
力端子ｉは、入力端子ＹＬｉを介してサーチウィンドウ
データ出力ユニット２０００の出力端子Ｓ０に電気的に
接続される。入力レジスタＩＲ（３，０）の第２フリッ
プフロップ３６１３の出力端子ｏは、出力端子ＹＵｏを
介して後述する第１サイドレジスタＳＲ（３，−１）の
入力端子ＹＵｉに電気的に接続され、出力端子ＹＤｏを
介して入力レジスタＩＲ（３，１）の入力端子ＹＵｉに
電気的に接続され、出力端子ＹＬｏを介してプロセッサ
エレメントＰＥ（２，０）の入力端子ＹＬｉに電気的に
接続される。As shown in FIG. 18, input register IR (3,0) and input register IR (3,2)
A first flip-flop 3612 and a second flip-flop 3613 are provided. Here, the input terminal i of the first flip-flop 3612 of the input register IR (3,0) is electrically connected to the output terminal S0 of the search window data output unit 2000 via the input terminal YLi. An output terminal o of the second flip-flop 3613 of the input register IR (3,0) is electrically connected to an input terminal YUi of a first side register SR (3, -1) described later via an output terminal YUo, It is electrically connected to the input terminal YUi of the input register IR (3,1) via the output terminal YDo, and is electrically connected to the input terminal YLi of the processor element PE (2,0) via the output terminal YLo. .

【０１６１】また、入力レジスタＩＲ（３，２）の第１
フリップフロップ３６１２の入力端子ｉは、入力端子Ｙ
Ｌｉを介してサーチウィンドウデータ出力ユニット２０
００の出力端子Ｓ１に電気的に接続される。入力レジス
タＩＲ（３，２）の第２フリップフロップの出力端子ｏ
は、出力端子ＹＵｏを介して入力レジスタＩＲ（３，
１）の入力端子ＹＵｉに電気的に接続され、出力端子Ｙ
Ｄｏを介して第２サイドレジスタＳＲ（３，３）の入力
端子ＹＤｉに電気的に接続され、出力端子ＹＬｏを介し
てプロセッサエレメントＰＥ（２，２）の入力端子ＹＬ
ｉに電気的に接続される。The first input register IR (3,2)
The input terminal i of the flip-flop 3612 is connected to the input terminal Y
Search window data output unit 20 via Li
00 is electrically connected to the output terminal S1. Output terminal o of the second flip-flop of input register IR (3,2)
Is connected to the input register IR (3,3) through the output terminal YUo.
1) is electrically connected to the input terminal YUi and the output terminal Y
Do is electrically connected to the input terminal YDi of the second side register SR (3,3) via Do, and the input terminal YL of the processor element PE (2,2) via the output terminal YLo.
i.

【０１６２】次に、各第１サイドレジスタＳＲ（ｘ，−
１）の端子配置およびブロック図を説明する。図１９に
示すように、各第１サイドレジスタＳＲ（ｘ，−１）
は、入力端子ＹＵｉ，ＹＬｉおよび出力端子ＹＤｏ，Ｙ
Ｌｏを有し、さらに、図６に示された信号出力ユニット
７０００の出力端子Ｐ１，Ｐ４に電気的に接続された図
示しない入力端子を有している。また、図２０に示すよ
うに、各第１サイドレジスタＳＲ（ｘ，−１）は、転送
方向選択部３６２０によって構成され、転送方向選択部
３６２０は、さらに、セレクタ３６２１、第１フリップ
フロップ３６２２および第２フリップフロップ３６２３
から構成される。Next, each first side register SR (x,-
The terminal arrangement and block diagram of 1) will be described. As shown in FIG. 19, each first side register SR (x, -1)
Are input terminals YUi, YLi and output terminals YDo, Y
Lo, and further has an input terminal (not shown) electrically connected to the output terminals P1 and P4 of the signal output unit 7000 shown in FIG. Also, as shown in FIG. 20, each first side register SR (x, -1) is configured by a transfer direction selection unit 3620, and the transfer direction selection unit 3620 further includes a selector 3621, a first flip-flop 3622, Second flip-flop 3623
Consists of

【０１６３】セレクタ３６２１は、入力端子Ｓ，Ａ，Ｂ
および出力端子Ｙを有する。入力端子Ｓは、信号出力ユ
ニット７０００の出力端子Ｐ４に電気的に接続される。
入力端子Ａは、入力端子ＹＵｉを介して同列のプロセッ
サエレメントＰＥ（ｘ，０）の出力端子ＹＵｏに電気的
に接続される。入力端子Ｂは、入力端子をＹＬｉを介し
て第１サイドレジスタＳＲ（ｘ＋１，−１）の出力端子
ＹＬｏに電気的に接続される。The selector 3621 has input terminals S, A, B
And an output terminal Y. Input terminal S is electrically connected to output terminal P4 of signal output unit 7000.
The input terminal A is electrically connected to the output terminal YUo of the same processor element PE (x, 0) via the input terminal YUi. The input terminal B is electrically connected to the output terminal YLo of the first side register SR (x + 1, -1) via the input terminal YLi.

【０１６４】セレクタ３６２１は、信号出力ユニット７
０００から出力された信号ＳＬを入力端子Ｓを通して入
力し、入力された信号ＳＬに基づいて入力端子Ａ，Ｂの
何れか一方の入力端子と出力端子Ｙを電気的に接続する
切換器であり、信号ＳＬが０のときには、入力端子Ａと
出力端子Ｙを電気的に接続し、信号ＳＬが１のときに
は、入力端子Ｂと出力端子Ｙを電気的に接続する。The selector 3621 is connected to the signal output unit 7
000 is input to the input terminal S through the input terminal S, and based on the input signal SL, the switch electrically connects one of the input terminals A and B to the output terminal Y; When the signal SL is 0, the input terminal A is electrically connected to the output terminal Y. When the signal SL is 1, the input terminal B is electrically connected to the output terminal Y.

【０１６５】第１フリップフロップ３６２２は、Ｄフリ
ップフロップからなり、入力端子ｓ，ｉおよび出力端子
ｏを有する。入力端子ｓは、信号出力ユニット７０００
の出力端子Ｐ１に電気的に接続される。入力端子ｉは、
セレクタ３６２１の出力端子Ｙに電気的に接続され、出
力端子ｏは、第２フリップフロップ３６２３の入力端子
ｉに電気的に接続される。The first flip-flop 3622 is formed of a D flip-flop, and has input terminals s and i and an output terminal o. The input terminal s is a signal output unit 7000
Is electrically connected to the output terminal P1. The input terminal i is
The output terminal Y of the selector 3621 is electrically connected to the output terminal Y, and the output terminal o is electrically connected to the input terminal i of the second flip-flop 3623.

【０１６６】第１フリップフロップ３６２２は、信号出
力ユニット７０００から出力されたクロックパルス信号
ＣＫ１を入力端子ｓを通して入力し、入力されたクロッ
クパルス信号ＣＫ１の各パルスの立ち上がりに同期し
て、入力端子ｉに入力されたデータを出力端子ｏにラッ
チする。第２フリップフロップ３６２３は、Ｄフリップ
フロップからなり、入力端子ｓ，ｉおよび出力端子ｏを
有する。入力端子ｓは、信号出力ユニット７０００の出
力端子Ｐ１に電気的に接続され、入力端子ｉは、第１フ
リップフロップ３６２２の出力端子ｏに電気的に接続さ
れる。また、出力端子ｏは、出力端子ＹＤｏを介して同
列のプロセッサエレメントＰＥ（ｘ，０）の入力端子Ｙ
Ｄｉに電気的に接続され、出力端子ＹＬｏを介して第１
サイドレジスタＳＲ（ｘ−１，−１）の入力端子ＹＬｉ
に電気的に接続される。The first flip-flop 3622 inputs the clock pulse signal CK1 output from the signal output unit 7000 through the input terminal s, and synchronizes with the rising of each pulse of the input clock pulse signal CK1 to input terminal i. Is latched at the output terminal o. The second flip-flop 3623 includes a D flip-flop and has input terminals s and i and an output terminal o. The input terminal s is electrically connected to the output terminal P1 of the signal output unit 7000, and the input terminal i is electrically connected to the output terminal o of the first flip-flop 3622. The output terminal o is connected to the input terminal Y of the processor element PE (x, 0) in the same row via the output terminal YDo.
Di and is electrically connected to the first terminal via an output terminal YLo.
Input terminal YLi of side register SR (x-1, -1)
Is electrically connected to

【０１６７】第２フリップフロップ３６２３は、信号出
力ユニット７０００から出力されたクロックパルス信号
ＣＫ１を入力端子ｓを通して入力し、入力されたクロッ
クパルス信号ＣＫ１の各パルスの立ち上がりに同期し
て、入力端子ｉに入力されたデータを出力端子ｏにラッ
チする。次に、各第２サイドレジスタＳＲ（ｘ，３）の
端子配置およびブロック図を説明する。図２１に示すよ
うに、各第２サイドレジスタＳＲ（ｘ，３）は、入力端
子ＹＤｉ，ＹＬｉおよび出力端子ＹＵｏ，ＹＬｏを有
し、さらに、図６に示された信号出力ユニット７０００
の出力端子Ｐ１，Ｐ４に電気的に接続された図示しない
入力端子を有している。また、図２２に示すように、各
第１サイドレジスタＳＲ（ｘ，３）は、転送方向選択部
３６３０によって構成され、転送方向選択部３６３０
は、さらに、セレクタ３６３１、第１フリップフロップ
３６３２および第２フリップフロップ３６３３から構成
される。The second flip-flop 3623 inputs the clock pulse signal CK1 output from the signal output unit 7000 through an input terminal s, and synchronizes with the rising of each pulse of the input clock pulse signal CK1 to input terminal i. Is latched at the output terminal o. Next, a terminal arrangement and a block diagram of each second side register SR (x, 3) will be described. As shown in FIG. 21, each second side register SR (x, 3) has input terminals YDi, YLi and output terminals YUo, YLo, and further has a signal output unit 7000 shown in FIG.
(Not shown) electrically connected to the output terminals P1 and P4. Also, as shown in FIG. 22, each first side register SR (x, 3) is configured by a transfer direction selecting unit 3630, and the transfer direction selecting unit 3630
Further includes a selector 3631, a first flip-flop 3632, and a second flip-flop 3633.

【０１６８】セレクタ３６３１は、入力端子Ｓ，Ａ，Ｂ
および出力端子Ｙを有する。入力端子Ｓは、信号出力ユ
ニット７０００の出力端子Ｐ４に電気的に接続される。
入力端子Ａは、入力端子ＹＤｉを介して同列のプロセッ
サエレメントＰＥ（ｘ，２）の出力端子ＹＤｏに電気的
に接続される。入力端子Ｂは、入力端子をＹＬｉを介し
て第２サイドレジスタＳＲ（ｘ＋１，３）の出力端子Ｙ
Ｌｏに電気的に接続される。The selector 3631 has input terminals S, A, B
And an output terminal Y. Input terminal S is electrically connected to output terminal P4 of signal output unit 7000.
The input terminal A is electrically connected to the output terminal YDo of the processor element PE (x, 2) in the same row via the input terminal YDi. The input terminal B is connected to the output terminal Y of the second side register SR (x + 1,3) via the input terminal YLi.
It is electrically connected to Lo.

【０１６９】セレクタ３６３１は、信号出力ユニット７
０００から出力された信号ＳＬを入力端子Ｓを通して入
力し、入力された信号ＳＬに基づいて入力端子Ａ，Ｂの
何れか一方の入力端子と出力端子Ｙを電気的に接続する
切換器であり、信号ＳＬが０のときには、入力端子Ａと
出力端子Ｙを電気的に接続し、信号ＳＬが１のときに
は、入力端子Ｂと出力端子Ｙを電気的に接続する。The selector 3631 is connected to the signal output unit 7
000 is input to the input terminal S through the input terminal S, and based on the input signal SL, the switch electrically connects one of the input terminals A and B to the output terminal Y; When the signal SL is 0, the input terminal A is electrically connected to the output terminal Y. When the signal SL is 1, the input terminal B is electrically connected to the output terminal Y.

【０１７０】第１フリップフロップ３６３２は、Ｄフリ
ップフロップからなり、入力端子ｓ，ｉおよび出力端子
ｏを有する。入力端子ｓは、信号出力ユニット７０００
の出力端子Ｐ１に電気的に接続される。入力端子ｉは、
セレクタ３６３１の出力端子Ｙに電気的に接続され、出
力端子ｏは、第２フリップフロップ３６３３の入力端子
ｉに電気的に接続される。The first flip-flop 3632 is formed of a D flip-flop and has input terminals s and i and an output terminal o. The input terminal s is a signal output unit 7000
Is electrically connected to the output terminal P1. The input terminal i is
The output terminal O of the selector 3631 is electrically connected to the output terminal O, and the output terminal o is electrically connected to the input terminal i of the second flip-flop 3633.

【０１７１】第１フリップフロップ３６３２は、信号出
力ユニット７０００から出力されたクロックパルス信号
ＣＫ１を入力端子ｓを通して入力し、入力されたクロッ
クパルス信号ＣＫ１の各パルスの立ち上がりに同期し
て、入力端子ｉに入力されたデータを出力端子ｏにラッ
チする。第２フリップフロップ３６３３は、Ｄフリップ
フロップからなり、入力端子ｓ，ｉおよび出力端子ｏを
有する。入力端子ｓは、信号出力ユニット７０００の出
力端子Ｐ１に電気的に接続され、入力端子ｉは、第１フ
リップフロップ３６３２の出力端子ｏに電気的に接続さ
れる。また、出力端子ｏは、出力端子ＹＵｏを介して同
列のプロセッサエレメントＰＥ（ｘ，２）の入力端子Ｙ
Ｕｉに電気的に接続され、出力端子ＹＬｏを介して第１
サイドレジスタＳＲ（ｘ−１，３）の入力端子ＹＬｉに
電気的に接続される。The first flip-flop 3632 inputs the clock pulse signal CK1 output from the signal output unit 7000 through an input terminal s, and synchronizes with the rising of each pulse of the input clock pulse signal CK1 to input terminal i. Is latched at the output terminal o. The second flip-flop 3633 is formed of a D flip-flop and has input terminals s and i and an output terminal o. The input terminal s is electrically connected to the output terminal P1 of the signal output unit 7000, and the input terminal i is electrically connected to the output terminal o of the first flip-flop 3632. The output terminal o is connected to the input terminal Y of the processor element PE (x, 2) in the same row via the output terminal YUo.
Ui, and is electrically connected to the first terminal via an output terminal YLo.
It is electrically connected to the input terminal YLi of the side register SR (x-1,3).

【０１７２】第２フリップフロップ３６３３は、信号出
力ユニット７０００から出力されたクロックパルス信号
ＣＫ１を入力端子ｓを通して入力し、入力されたクロッ
クパルス信号ＣＫ１の各パルスの立ち上がりに同期し
て、入力端子ｉに入力されたデータを出力端子ｏにラッ
チする。次に、セグメントブロック特定ユニット４００
０のブロック図を説明する。図２３に示すように、セグ
メントブロック特定ユニット４０００は、最小セグメン
トブロックディストーション検出ユニット４１００、セ
グメント動きベクトル垂直成分検出ユニット４２００お
よびセグメント動きベクトル水平成分検出ユニット４３
００によって構成される。The second flip-flop 3633 inputs the clock pulse signal CK1 output from the signal output unit 7000 through an input terminal s, and synchronizes with the rising of each pulse of the input clock pulse signal CK1 to input terminal i. Is latched at the output terminal o. Next, the segment block specifying unit 400
0 will be described. As shown in FIG. 23, the segment block specifying unit 4000 includes a minimum segment block distortion detecting unit 4100, a segment motion vector vertical component detecting unit 4200, and a segment motion vector horizontal component detecting unit 43.
00.

【０１７３】最小セグメントブロックディストーション
検出ユニット４１００は、セグメントブロックディスト
ーション算出ユニット３０００で算出された複数の第１
セグメントブロックディストーションおよび複数の第２
セグメントブロックディストーションを入力し、入力さ
れた第１セグメントブロックディストーションの中から
最小の値をもつ第１セグメントブロックディストーショ
ンを検出するとともに、入力された複数の第２セグメン
トブロックディストーションの中から最小の値をもつ第
２セグメントブロックディストーションを検出する。The minimum segment block distortion detecting unit 4100 includes a plurality of first segment block distortion calculating units 3000 calculated by the segment block distortion calculating unit 3000.
Segment block distortion and multiple secondary
A segment block distortion is input, a first segment block distortion having a minimum value is detected from the input first segment block distortions, and a minimum value is detected from a plurality of the input second segment block distortions. The second segment block distortion having the same is detected.

【０１７４】セグメント動きベクトル垂直成分検出ユニ
ット４２００は、最小セグメントブロックディストーシ
ョン検出ユニット４１００で検出された最小の第１セグ
メントブロックディストーションが算出されたプロセッ
サエレメントＰＥ（ｘ，ｙ）の配置位置（行位置）に基
づいて上側サーチウィンドウ４１０内の第１セグメント
候補ブロックを特定し、特定された第１セグメント候補
ブロックによって現画像第１セグメントブロックの第１
セグメント動きベクトル垂直成分ＭＶＳｇ１ｙを検出す
るとともに、最小セグメントブロックディストーション
検出ユニット４１００で検出された最小の第２セグメン
トブロックディストーションが算出されたプロセッサエ
レメントＰＥ（ｘ，ｙ）の配置位置（行位置）に基づい
て下側サーチウィンドウ４２０内の第２セグメント候補
ブロックを特定し、特定された第２セグメント候補ブロ
ックによって現画像第２セグメントブロックの第２セグ
メント動きベクトル垂直成分ＭＶＳｇ２ｙを特定する。The segment motion vector vertical component detection unit 4200 determines the arrangement position (row position) of the processor element PE (x, y) for which the minimum first segment block distortion detected by the minimum segment block distortion detection unit 4100 has been calculated. , A first segment candidate block in the upper search window 410 is identified based on the first segment candidate block of the current image first segment block.
The segment motion vector vertical component MVSg1y is detected, and the minimum second segment block distortion detected by the minimum segment block distortion detection unit 4100 is calculated based on the arrangement position (row position) of the processor element PE (x, y). Then, the second segment candidate block in the lower search window 420 is specified, and the second segment motion vector vertical component MVSg2y of the current image second segment block is specified by the specified second segment candidate block.

【０１７５】セグメント動きベクトル水平成分検出ユニ
ット４３００は、最小セグメントブロックディストーシ
ョン検出ユニット４１００で検出された最小の第１セグ
メントブロックディストーションが算出されたプロセッ
サエレメントＰＥ（ｘ，ｙ）の配置位置（列位置）に基
づいて上側サーチウィンドウ４１０内の第１セグメント
候補ブロックを特定し、特定された第１セグメント候補
ブロックによって現画像第１セグメントブロックの第１
セグメント動きベクトル水平成分ＭＶＳｇ１ｘを検出す
るとともに、最小セグメントブロックディストーション
検出ユニット４１００で検出された最小の第２セグメン
トブロックディストーションが算出されたプロセッサエ
レメントＰＥ（ｘ，ｙ）の配置位置（列位置）に基づい
て下側サーチウィンドウ４２０内の第２セグメント候補
ブロックを特定し、特定された第２セグメント候補ブロ
ックによって現画像第２セグメントブロックの第２セグ
メント動きベクトル水平成分ＭＶＳｇ２ｘを特定する。
以下、上記各ユニットの構成を説明する。The segment motion vector horizontal component detection unit 4300 calculates the arrangement position (column position) of the processor element PE (x, y) for which the minimum first segment block distortion detected by the minimum segment block distortion detection unit 4100 has been calculated. , A first segment candidate block in the upper search window 410 is identified based on the first segment candidate block of the current image first segment block.
The segment motion vector horizontal component MVSg1x is detected, and the minimum second segment block distortion detected by the minimum segment block distortion detection unit 4100 is calculated based on the arrangement position (column position) of the processor element PE (x, y). Then, the second segment candidate block in the lower search window 420 is specified, and the second segment motion vector horizontal component MVSg2x of the current image second segment block is specified by the specified second segment candidate block.
Hereinafter, the configuration of each unit will be described.

【０１７６】最小セグメントブロックディストーション
検出ユニット４１００は、さらに、比較器４１０１、論
理和演算器４１０２、比較器４１０３、セレクタ４１０
４、第１フリップフロップ４１０５、第２フリップフロ
ップ４１０６、第１セレクタ付きフリップフロップ４１
０７および第２セレクタ付きフリップフロップ４１０８
によって構成される。The minimum segment block distortion detecting unit 4100 further includes a comparator 4101, an OR operation unit 4102, a comparator 4103, and a selector 410.
4, first flip-flop 4105, second flip-flop 4106, first flip-flop with selector 41
07 and flip-flop 4108 with second selector
Composed of

【０１７７】比較器４１０１は、入力端子Ａ０，Ａ１，
Ａ２および出力端子Ｍ，Ｙを有する。入力端子Ａ０は、
プロセッサエレエントＰＥ（０，０）の出力端子Ｄｏに
電気的に接続され、入力端子Ａ１は、プロセッサエレエ
ントＰＥ（０，１）の出力端子Ｄｏに電気的に接続さ
れ、入力端子Ａ２は、プロセッサエレエントＰＥ（０，
２）の出力端子Ｄｏに電気的に接続される。出力端子Ｙ
は、比較器４１０３の入力端子Ａおよびセレクタ４１０
４の入力端子Ｂに電気的に接続される。出力端子Ｍは、
セグメント動きベクトル垂直成分検出ユニット４２００
のセレクタ４２０１の入力端子Ｂに電気的に接続され
る。The comparator 4101 has input terminals A0, A1,
A2 and output terminals M and Y. The input terminal A0 is
The input terminal A1 is electrically connected to the output terminal Do of the processor element PE (0, 1), and the input terminal A2 is electrically connected to the output terminal Do of the processor element PE (0, 1). Processor Elent PE (0,
2) is electrically connected to the output terminal Do. Output terminal Y
Is the input terminal A of the comparator 4103 and the selector 410
4 is electrically connected to the input terminal B. The output terminal M is
Segment motion vector vertical component detection unit 4200
Is electrically connected to the input terminal B of the selector 4201.

【０１７８】比較器４１０１は、プロセッサエレエント
ＰＥ（０，０）、プロセッサエレエントＰＥ（０，１）
およびプロセッサエレエントＰＥ（０，２）のそれぞれ
のディストーション転送部３８００の第２フリップフロ
ップ３８０３から出力端子Ｄｏを通して同時に出力され
た第１セグメントブロックディストーションまたは第２
セグメントブロックディストーションを、それぞれ入力
端子Ａ０，Ａ１，Ａ２を通して入力し、入力された３つ
のセグメントブロックディストーションを比較し、これ
らのセグメントブロックディストーションの中で最小の
セグメントブロックディストーションを出力端子Ｙから
出力する。また、最小のセグメントブロックディストー
ションが入力された入力端子を示すデータＬＭＶｙを出
力端子Ｍから出力する。ここで、出力端子Ｍから出力さ
れるデータＬＭＶｙは、最小のセグメントブロックディ
ストーションが入力された入力端子が入力端子Ａ０のと
きには０、Ａ１のときには１、Ａ２のときには２を表
す。The comparator 4101 includes a processor element PE (0, 0) and a processor element PE (0, 1).
And the first segment block distortion or the second segment block simultaneously output from the second flip-flop 3803 of each distortion transfer unit 3800 of the processor element PE (0, 2) through the output terminal Do.
The segment block distortion is input through input terminals A0, A1, and A2, respectively, and the input three segment block distortions are compared, and the minimum segment block distortion among these segment block distortions is output from an output terminal Y. Further, data LMVy indicating the input terminal to which the minimum segment block distortion is input is output from the output terminal M. Here, the data LMVy output from the output terminal M indicates 0 when the input terminal to which the minimum segment block distortion is input is the input terminal A0, 1 when the input terminal is A1, and 2 when the input terminal is A2.

【０１７９】論理和演算器４１０２は、入力端子Ａ，Ｂ
および出力端子Ｙを有する。入力端子Ａは、信号出力ユ
ニット７０００の出力端子Ｐ６に電気的に接続され、入
力端子Ｂは、第２フリップフロップ４１０６の出力端子
ｏに電気的に接続される。出力端子Ｙは、比較器４１０
３の入力端子Ｂに電気的に接続される。論理和演算器４
１０２は、信号出力ユニット７０００から出力されたパ
ルス信号ＬＤ２を入力端子Ａを通して入力するととも
に、第２フリップフロップ４１０６から出力されたデー
タを入力端子Ｂを通して入力し、入力された信号ＬＤ２
をビット列で表したデータと入力端子Ｂから入力された
データとの論理和を演算し、その演算結果を出力端子Ｙ
にする。ここで、信号ＬＤ２が０のときには、信号ＬＤ
２に対応するデータは、すべてのビットが０で表され、
入力端子Ｂを通して入力されたデータが論理和の演算結
果として出力される。一方、信号ＬＤ２が１のときに
は、信号ＬＤ２に対応するデータは、すべてのビットが
１で表され、そのままこのデータが最大値として出力端
子Ｙを通して出力される。The OR operation unit 4102 has input terminals A and B
And an output terminal Y. The input terminal A is electrically connected to the output terminal P6 of the signal output unit 7000, and the input terminal B is electrically connected to the output terminal o of the second flip-flop 4106. The output terminal Y is a comparator 410
3 is electrically connected to the input terminal B. OR operator 4
102 inputs the pulse signal LD2 output from the signal output unit 7000 through the input terminal A, inputs the data output from the second flip-flop 4106 through the input terminal B, and inputs the input signal LD2.
Is calculated as a bit string and the data input from the input terminal B are ORed, and the calculation result is output to the output terminal Y
To Here, when the signal LD2 is 0, the signal LD2
In the data corresponding to 2, all bits are represented by 0,
The data input through the input terminal B is output as a logical sum operation result. On the other hand, when the signal LD2 is 1, all bits of the data corresponding to the signal LD2 are represented by 1, and this data is output as it is through the output terminal Y as the maximum value.

【０１８０】比較器４１０３は、入力端子Ａ，Ｂおよび
出力端子Ｙを有する。入力端子Ａは、比較器４１０１の
出力端子Ｙに電気的に接続され、入力端子Ｂは、論理和
演算器４１０２の出力端子Ｙに電気的に接続され、出力
端子Ｙは、セレクタ４１０４の入力端子Ｓ、セグメント
動きベクトル垂直成分検出ユニット４２００のセレクタ
４２０１の入力端子Ｓおよびセグメント動きベクトル水
平成分検出ユニット４３００のセレクタ４３０２の入力
端子Ｓに電気的に接続される。The comparator 4103 has input terminals A and B and an output terminal Y. The input terminal A is electrically connected to the output terminal Y of the comparator 4101, the input terminal B is electrically connected to the output terminal Y of the OR operation unit 4102, and the output terminal Y is connected to the input terminal of the selector 4104. S, the input terminal S of the selector 4201 of the segment motion vector vertical component detection unit 4200 and the input terminal S of the selector 4302 of the segment motion vector horizontal component detection unit 4300 are electrically connected.

【０１８１】比較器４１０３は、比較器４１０１から出
力されたセグメントブロックディストーションを入力端
子Ａを通して入力するとともに、論理和演算器４１０２
から出力されたデータを入力端子Ｂを通して入力し、入
力端子Ａを通して入力されたセグメントブロックディス
トーションが入力端子Ｂを通して入力されたデータ以上
の大きさである場合には、出力端子Ｙから０を表すデー
タＭｉｎを出力し、入力端子Ａを通して入力されたセグ
メントブロックディストーションが入力端子Ｂを通して
入力されたデータより小さい場合には、出力端子Ｙから
１を表すデータＭｉｎを出力する。The comparator 4103 receives the segment block distortion output from the comparator 4101 through an input terminal A, and performs a logical sum operation 4102
Is input through an input terminal B. If the segment block distortion input through the input terminal A is greater than the data input through the input terminal B, the data representing the output from the output terminals Y to 0 Min is output, and when the segment block distortion input through the input terminal A is smaller than the data input through the input terminal B, the data Min representing 1 is output from the output terminal Y.

【０１８２】セレクタ４１０４は、入力端子Ｓ，Ａ，Ｂ
および出力端子Ｙを有する。入力端子Ｓは、比較器４１
０３の出力端子Ｙに電気的に接続され、入力端子Ａは、
第２フリップフロップ４１０６の出力端子ｏに電気的に
接続され、入力端子Ｂは、比較器４１０１の出力端子Ｙ
に電気的に接続される。出力端子Ｙは、第１フリップフ
ロップ４１０５の入力端子ｉに電気的に接続される。The selector 4104 has input terminals S, A, B
And an output terminal Y. The input terminal S is connected to the comparator 41
03 is electrically connected to the output terminal Y, and the input terminal A is
The input terminal B is electrically connected to the output terminal o of the second flip-flop 4106, and the output terminal Y of the comparator 4101.
Is electrically connected to The output terminal Y is electrically connected to the input terminal i of the first flip-flop 4105.

【０１８３】セレクタ４１０４は、比較器４１０３から
出力されたデータＭｉｎを入力端子Ｓを通して入力し、
入力されたデータＭｉｎに基づいて入力端子Ａ，Ｂの何
れか一方の入力端子と出力端子Ｙを電気的に接続する切
換器であり、データＭｉｎが０のときには、入力端子Ａ
と出力端子Ｙを電気的に接続し、データＭｉｎが１のと
きには、入力端子Ｂと出力端子Ｙを電気的に接続する。The selector 4104 inputs the data Min output from the comparator 4103 through the input terminal S,
A switch for electrically connecting one of the input terminals A and B to the output terminal Y based on the input data Min. When the data Min is 0, the input terminal A
And the output terminal Y is electrically connected. When the data Min is 1, the input terminal B and the output terminal Y are electrically connected.

【０１８４】第１フリップフロップ４１０５は、Ｄフリ
ップフロップからなり、入力端子ｓ，ｉおよび出力端子
ｏを有する。入力端子ｓは、信号出力ユニット７０００
の出力端子Ｐ２に電気的に接続され、入力端子ｉは、セ
レクタ４１０４の出力端子Ｙに電気的に接続され、出力
端子ｏは、第２フリップフロップ４１０６の入力端子ｉ
に電気的に接続される。The first flip-flop 4105 is composed of a D flip-flop and has input terminals s and i and an output terminal o. The input terminal s is a signal output unit 7000
, The input terminal i is electrically connected to the output terminal Y of the selector 4104, and the output terminal o is connected to the input terminal i of the second flip-flop 4106.
Is electrically connected to

【０１８５】第１フリップフロップ４１０５は、信号出
力ユニット７０００から出力されたパルス信号ＣＫ２を
入力端子ｓを通して入力し、入力されたパルス信号ＣＫ
２の各パルスの立ち上りに同期して入力端子ｉに入力さ
れたデータを出力端子ｏにラッチする。第２フリップフ
ロップ４１０６は、Ｄフリップフロップからなり、入力
端子ｓ，ｉおよび出力端子ｏを有する。入力端子ｓは、
信号出力ユニット７０００の出力端子Ｐ２に電気的に接
続され、入力端子ｉは、第１フリップフロップ４１０５
の出力端子ｏに電気的に接続される。出力端子ｏは、セ
レクタ４１０４の入力端子Ａ、論理和演算器４１０２の
入力端子Ｂ、第１セレクタ付きフリップフロップ４１０
７の入力端子Ｉおよび第２セレクタ付きフリップフロッ
プ４１０８の入力端子Ｉに電気的に接続される。The first flip-flop 4105 inputs the pulse signal CK2 output from the signal output unit 7000 through the input terminal s, and inputs the input pulse signal CK.
The data input to the input terminal i is latched to the output terminal o in synchronization with the rise of each pulse of No. 2. The second flip-flop 4106 includes a D flip-flop and has input terminals s and i and an output terminal o. The input terminal s
The signal output unit 7000 is electrically connected to the output terminal P2, and the input terminal i is connected to the first flip-flop 4105
Is electrically connected to the output terminal o. The output terminal o is an input terminal A of the selector 4104, an input terminal B of the OR calculator 4102, and a flip-flop 410 with the first selector.
7 and the input terminal I of the flip-flop 4108 with the second selector.

【０１８６】第２フリップフロップ４１０６は、信号出
力ユニット７０００から出力されたパルス信号ＣＫ２を
入力端子ｓを通して入力し、入力されたパルス信号ＣＫ
２の各パルスの立ち上りに同期して入力端子ｉに入力さ
れたデータを出力端子ｏを通して出力する。第１セレク
タ付きフリップフロップ４１０７は、図２４に示された
セレクタ付きフリップフロップ４４００によって構成さ
れる。ここで、図２４に示すように、セレクタ付きフリ
ップフロップ４４００は、入力端子Ｅ，Ｆ，Ｉおよび出
力端子Ｏを有し、さらに、セレクタ４４０１およびフリ
ップフロップ４４０２から構成される。入力端子Ｆは、
信号出力ユニット７０００の出力端子Ｐ２に電気的に接
続される。The second flip-flop 4106 inputs the pulse signal CK2 output from the signal output unit 7000 through an input terminal s, and inputs the input pulse signal CK.
The data input to the input terminal i is output through the output terminal o in synchronization with the rise of each pulse of No. 2. The first flip-flop with selector 4107 includes the flip-flop with selector 4400 shown in FIG. Here, as shown in FIG. 24, the flip-flop with selector 4400 has input terminals E, F, and I and an output terminal O, and further includes a selector 4401 and a flip-flop 4402. The input terminal F is
It is electrically connected to output terminal P2 of signal output unit 7000.

【０１８７】セレクタ４４０１は、入力端子Ｓ，Ａ，Ｂ
および出力端子Ｙを有し、入力端子Ｓは、入力端子Ｅと
電気的に接続され、入力端子Ａは、フリップフロップ４
４０２の出力端子ｏと電気的に接続され、入力端子Ｂ
は、入力端子Ｉと電気的に接続される。セレクタ４４０
１は、入力端子Ｓを通して入力された信号に基づいて入
力端子Ａおよび入力端子Ｂの何れか一方の入力端子と出
力端子Ｙを電気的に接続する切換器であり、入力端子Ｓ
を通して入力された信号が０のときには、入力端子Ａと
出力端子Ｙを電気的に接続し、入力端子Ｓを通して入力
された信号が１のときには、入力端子Ｂと出力端子Ｙを
電気的に接続する。The selector 4401 has input terminals S, A, B
And an output terminal Y, the input terminal S is electrically connected to the input terminal E, and the input terminal A is connected to the flip-flop 4.
402 is electrically connected to the output terminal o, and the input terminal B
Are electrically connected to the input terminal I. Selector 440
Reference numeral 1 denotes a switch for electrically connecting one of the input terminals A and B to the output terminal Y based on a signal input through the input terminal S.
When the signal input through the input terminal 0 is 0, the input terminal A is electrically connected to the output terminal Y. When the signal input through the input terminal S is 1, the input terminal B is electrically connected to the output terminal Y. .

【０１８８】フリップフロップ４４０２は、Ｄフリップ
フロップからなり、入力端子ｓ，ｉおよび出力端子ｏを
有する。入力端子ｓは、入力端子Ｆと電気的に接続さ
れ、入力端子ｉは、セレクタ４４０１の出力端子Ｙに電
気的に接続され、出力端子ｏは、出力端子Ｏと電気的に
接続されるとともに、セレクタ４４０１の入力端子Ａに
電気的に接続される。The flip-flop 4402 is composed of a D flip-flop and has input terminals s and i and an output terminal o. The input terminal s is electrically connected to the input terminal F, the input terminal i is electrically connected to the output terminal Y of the selector 4401, the output terminal o is electrically connected to the output terminal O, The input terminal A of the selector 4401 is electrically connected.

【０１８９】フリップフロップ４４０２は、信号出力ユ
ニット７０００から出力されたパルス信号ＣＫ２を入力
端子Ｆおよび入力端子ｓを通して入力し、入力されたパ
ルス信号ＣＫ２の各パルスの立ち上りに同期して入力端
子ｉに入力されたデータを出力端子ｏにラッチする。第
１セレクタ付きフリップフロップ４１０７の入力端子Ｅ
は、信号出力ユニット７０００の出力端子Ｐ９に電気的
に接続され、入力端子Ｉは、第２フリップフロップ４１
０６の出力端子ｏに電気的に接続される。第１セレクタ
付きフリップフロップ４１０７は、信号出力ユニット７
０００から出力された信号ＳＭＶ１を入力端子Ｅを通し
て入力し、入力された信号ＳＭＶ１に基づいてセレクタ
４４０１の入力端子と出力端子の接続を切換え、入力端
子Ｉから選択的に入力したデータを出力端子Ｏを通して
出力する。The flip-flop 4402 inputs the pulse signal CK2 output from the signal output unit 7000 through the input terminal F and the input terminal s, and inputs the pulse signal CK2 to the input terminal i in synchronization with the rise of each pulse of the input pulse signal CK2. The input data is latched at the output terminal o. Input terminal E of flip-flop 4107 with first selector
Is electrically connected to the output terminal P9 of the signal output unit 7000, and the input terminal I is connected to the second flip-flop 41.
06 is electrically connected to the output terminal o. The first selector-equipped flip-flop 4107 is connected to the signal output unit 7.
The signal SMV1 output from the input terminal I is input through the input terminal E, the connection between the input terminal and the output terminal of the selector 4401 is switched based on the input signal SMV1, and the data selectively input from the input terminal I is output to the output terminal O. Output through

【０１９０】第２セレクタ付きフリップフロップ４１０
８は、セレクタ付きフリップフロップ４４００によって
構成される。入力端子Ｅは、信号出力ユニット７０００
の出力端子Ｐ１０に電気的に接続され、入力端子Ｉは、
第２フリップフロップ４１０６の出力端子ｏに電気的に
接続される。第２セレクタ付きフリップフロップ４１０
８は、信号出力ユニット７０００から出力された信号Ｓ
ＭＶ２を入力端子Ｅを通して入力し、入力された信号Ｓ
ＭＶ２に基づいてセレクタ４４０１の入力端子と出力端
子の接続を切換え、入力端子Ｉから選択的に入力したデ
ータを出力端子Ｏを通して出力する。Flip-flop 410 with second selector
8 comprises a flip-flop 4400 with a selector. The input terminal E is a signal output unit 7000
Is electrically connected to the output terminal P10, and the input terminal I is
The second flip-flop 4106 is electrically connected to the output terminal o. Flip-flop 410 with second selector
8 is a signal S output from the signal output unit 7000
MV2 is input through the input terminal E, and the input signal S
The connection between the input terminal and the output terminal of the selector 4401 is switched based on MV2, and data selectively input from the input terminal I is output through the output terminal O.

【０１９１】次に、セグメント動きベクトル垂直成分検
出ユニット４２００は、さらに、セレクタ４２０１、第
１フリップフロップ４２０２、第２フリップフロップ４
２０３、換算テーブル４２０４、第１セレクタ付きフリ
ップフロップ４２０５および第２セレクタ付きフリップ
フロップ４２０６によって構成される。セレクタ４２０
１は、入力端子Ｓ，Ａ，Ｂおよび出力端子Ｙを有する。
入力端子Ｓは、最小セグメントブロックディストーショ
ン検出ユニット４１００の比較器４１０３の出力端子Ｙ
に電気的に接続され、入力端子Ａは、第２フリップフロ
ップ４２０３の出力端子ｏに電気的に接続され、入力端
子Ｂは、最小セグメントブロックディストーション検出
ユニット４１００の比較器４１０１の出力端子Ｍに電気
的に接続される。出力端子Ｙは、第１フリップフロップ
４２０２の入力端子ｉに電気的に接続される。Next, the segment motion vector vertical component detection unit 4200 further includes a selector 4201, a first flip-flop 4202, and a second flip-flop
203, a conversion table 4204, a flip-flop with a first selector 4205, and a flip-flop with a second selector 4206. Selector 420
1 has input terminals S, A, B and an output terminal Y.
The input terminal S is the output terminal Y of the comparator 4103 of the minimum segment block distortion detection unit 4100.
The input terminal A is electrically connected to the output terminal o of the second flip-flop 4203, and the input terminal B is electrically connected to the output terminal M of the comparator 4101 of the minimum segment block distortion detection unit 4100. Connected. The output terminal Y is electrically connected to the input terminal i of the first flip-flop 4202.

【０１９２】セレクタ４２０１は、比較器４１０３から
出力されたデータＭｉｎを入力端子Ｓを通して入力し、
入力されたデータＭｉｎに基づいて入力端子Ａ，Ｂの何
れか一方の入力端子と出力端子Ｙを電気的に接続する切
換器であり、データＭｉｎが０のときには、入力端子Ａ
と出力端子Ｙを電気的に接続し、データＭｉｎが１のと
きには、入力端子Ｂと出力端子Ｙを電気的に接続する。The selector 4201 inputs the data Min output from the comparator 4103 through the input terminal S,
A switch for electrically connecting one of the input terminals A and B to the output terminal Y based on the input data Min. When the data Min is 0, the input terminal A
And the output terminal Y is electrically connected. When the data Min is 1, the input terminal B and the output terminal Y are electrically connected.

【０１９３】第１フリップフロップ４２０２は、Ｄフリ
ップフロップからなり、入力端子ｓ，ｉおよび出力端子
ｏを有する。入力端子ｓは、信号出力ユニット７０００
の出力端子Ｐ２に電気的に接続され、入力端子ｉは、セ
レクタ４２０１の出力端子Ｙに電気的に接続され、出力
端子ｏは、第２フリップフロップ４２０３の入力端子ｉ
に電気的に接続される。The first flip-flop 4202 is formed of a D flip-flop and has input terminals s and i and an output terminal o. The input terminal s is a signal output unit 7000
, The input terminal i is electrically connected to the output terminal Y of the selector 4201, and the output terminal o is connected to the input terminal i of the second flip-flop 4203.
Is electrically connected to

【０１９４】第１フリップフロップ４２０２は、信号出
力ユニット７０００から出力されたパルス信号ＣＫ２を
入力端子ｓを通して入力し、入力されたパルス信号ＣＫ
２の各パルスの立ち上りに同期して入力端子ｉに入力さ
れたデータを出力端子ｏにラッチする。第２フリップフ
ロップ４２０３は、Ｄフリップフロップからなり、入力
端子ｓ，ｉおよび出力端子ｏを有する。入力端子ｓは、
信号出力ユニット７０００の出力端子Ｐ２に電気的に接
続され、入力端子ｉは、第１フリップフロップ４２０３
の出力端子ｏに電気的に接続され、出力端子ｏは、換算
テーブル４２０４の入力端子およびセレクタ４２０１の
入力端子Ａに電気的に接続される。The first flip-flop 4202 inputs the pulse signal CK2 output from the signal output unit 7000 through an input terminal s, and inputs the input pulse signal CK.
The data input to the input terminal i is latched to the output terminal o in synchronization with the rise of each pulse of No. 2. The second flip-flop 4203 includes a D flip-flop, and has input terminals s and i and an output terminal o. The input terminal s
The input terminal i is electrically connected to the output terminal P2 of the signal output unit 7000, and is connected to the first flip-flop 4203.
, And the output terminal o is electrically connected to the input terminal of the conversion table 4204 and the input terminal A of the selector 4201.

【０１９５】第２フリップフロップ４２０３は、信号出
力ユニット７０００から出力されたパルス信号ＣＫ２を
入力端子ｓを通して入力し、入力されたパルス信号ＣＫ
２の各パルスの立ち上りに同期して入力端子ｉに入力さ
れたデータを出力端子ｏにラッチする。換算テーブル４
２０４は、入力端子および出力端子を有し、入力端子
は、第２フリップフロップ４２０３の出力端子ｏに電気
的に接続され、出力端子は、第１セレクタ付きフリップ
フロップ４２０５の入力端子Ｉおよび第２セレクタ付き
フリップフロップ４２０６の入力端子Ｉに電気的に接続
される。The second flip-flop 4203 inputs the pulse signal CK2 output from the signal output unit 7000 through the input terminal s, and inputs the input pulse signal CK.
The data input to the input terminal i is latched to the output terminal o in synchronization with the rise of each pulse of No. 2. Conversion table 4
204 has an input terminal and an output terminal, the input terminal is electrically connected to the output terminal o of the second flip-flop 4203, and the output terminal is connected to the input terminal I and the second terminal of the flip-flop 4205 with the first selector. The flip-flop with selector 4206 is electrically connected to the input terminal I.

【０１９６】換算テーブル４２０４は、入力端子に入力
されたデータＭｙを垂直方向の動きベクトルＭＶｙを表
すデータに換算して出力端子に出力する。第１セレクタ
付きフリップフロップ４２０５は、セレクタ付きフリッ
プフロップ４４００によって構成される。入力端子Ｅ
は、信号出力ユニット７０００の出力端子Ｐ９に電気的
に接続され、入力端子Ｉは、換算テーブル４２０４の出
力端子に電気的に接続される。第１セレクタ付きフリッ
プフロップ４２０５は、信号出力ユニット７０００から
出力された信号ＳＭＶ１を入力端子Ｅを通して入力し、
入力された信号ＳＭＶ１に基づいてセレクタ４４０１の
入力端子と出力端子の接続を切換え、入力端子Ｉから選
択的に入力したデータを出力端子Ｏから出力する。The conversion table 4204 converts the data My input to the input terminal into data representing a vertical motion vector MVy and outputs the data to the output terminal. The first flip-flop with selector 4205 includes a flip-flop with selector 4400. Input terminal E
Is electrically connected to the output terminal P9 of the signal output unit 7000, and the input terminal I is electrically connected to the output terminal of the conversion table 4204. The first selector-equipped flip-flop 4205 inputs the signal SMV1 output from the signal output unit 7000 through the input terminal E,
The connection between the input terminal and the output terminal of the selector 4401 is switched based on the input signal SMV1, and data selectively input from the input terminal I is output from the output terminal O.

【０１９７】第２セレクタ付きフリップフロップ４２０
６は、セレクタ付きフリップフロップ４４００によって
構成される。入力端子Ｅは、信号出力ユニット７０００
の出力端子Ｐ１０に電気的に接続され、入力端子Ｉは、
換算テーブル４２０４の出力端子に電気的に接続され
る。第２セレクタ付きフリップフロップ４２０６は、信
号出力ユニット７０００から出力された信号ＳＭＶ２を
入力端子Ｅを通して入力し、入力された信号ＳＭＶ２に
基づいてセレクタ４４０１入力端子と出力端子の接続を
切換え、入力端子Ｉから選択的に入力したデータを出力
端子Ｏから出力する。Flip-flop with second selector 420
6 is constituted by a flip-flop 4400 with a selector. The input terminal E is a signal output unit 7000
Is electrically connected to the output terminal P10, and the input terminal I is
The output terminal of the conversion table 4204 is electrically connected. The flip-flop 4206 with the second selector inputs the signal SMV2 output from the signal output unit 7000 through the input terminal E, switches the connection between the input terminal and the output terminal of the selector 4401 based on the input signal SMV2, and Is output from an output terminal O.

【０１９８】次に、セグメント動きベクトル水平成分検
出ユニット４３００は、さらに、カウンタ４３０１、セ
レクタ４３０２、第１フリップフロップ４３０３、第２
フリップフロップ４３０４、換算テーブル４３０５、第
１セレクタ付きフリップフロップ４３０６および第２セ
レクタ付きフリップフロップ４３０７によって構成され
る。Next, the segment motion vector horizontal component detection unit 4300 further includes a counter 4301, a selector 4302, a first flip-flop 4303, and a second
It is configured by a flip-flop 4304, a conversion table 4305, a flip-flop 4306 with a first selector, and a flip-flop 4307 with a second selector.

【０１９９】カウンタ４３０１は、入力端子ＣＬ，Ｅ
Ｎ，ＣＫおよび出力端子Ｑｎを有する。入力端子ＣＬ
は、信号出力ユニット７０００の出力端子Ｐ５に電気的
に接続され、入力端子ＥＮは、信号出力ユニット７００
０の出力端子Ｐ８に電気的に接続され、入力端子ＣＫ
は、信号出力ユニット７０００の出力端子Ｐ２に電気的
に接続され、出力端子Ｑｎは、セレクタ４３０２の入力
端子Ｂに電気的に接続される。The counter 4301 has input terminals CL and E
N, CK and an output terminal Qn. Input terminal CL
Is electrically connected to the output terminal P5 of the signal output unit 7000, and the input terminal EN is connected to the signal output unit 700.
0, which is electrically connected to the output terminal P8 and the input terminal CK.
Is electrically connected to the output terminal P2 of the signal output unit 7000, and the output terminal Qn is electrically connected to the input terminal B of the selector 4302.

【０２００】カウンタ４３０１は、予め内部に数値を表
すデータＬＭＶｘをもち、信号出力ユニット７０００か
ら出力されたパルス信号ＬＤ１，ＣＴＥ，ＣＫ２をそれ
ぞれ入力端子ＣＬ，ＥＮ，ＣＫを通して入力し、入力端
子ＣＬを通して入力されたパルス信号ＬＤ１が０から１
に立ち上がるタイミングに同期してこの内部データＬＭ
Ｖｘを０にリセットするとともに、入力端子ＥＮを通し
て入力されたパルス信号ＣＴＥが１であり、入力端子Ｃ
Ｋを通して入力されたパルス信号ＣＫ２が０から１に立
ち上るタイミングに同期してこの内部データＬＭＶｘを
０，１，２，・・・の順にカウントアップして出力端子
Ｑｎから出力する。The counter 4301 has data LMVx representing a numerical value therein in advance, receives the pulse signals LD1, CTE, and CK2 output from the signal output unit 7000 through input terminals CL, EN, and CK, respectively. When the input pulse signal LD1 changes from 0 to 1
The internal data LM is synchronized with the
Vx is reset to 0, the pulse signal CTE input through the input terminal EN is 1, and the input terminal C
The internal data LMVx is counted up in the order of 0, 1, 2,... In synchronization with the timing when the pulse signal CK2 input through K rises from 0 to 1, and output from the output terminal Qn.

【０２０１】セレクタ４３０２は、入力端子Ｓ，Ａ，Ｂ
および出力端子Ｙを有する。入力端子Ｓは、最小セグメ
ントブロックディストーション検出ユニット４１００の
比較器４１０３の出力端子Ｙに電気的に接続され、入力
端子Ａは、第２フリップフロップ４３０４の出力端子ｏ
に電気的に接続され、入力端子Ｂは、カウンタ４３０１
の出力端子Ｑｎに電気的に接続される。出力端子Ｙは、
第１フリップフロップ４３０３の入力端子ｉに電気的に
接続される。The selector 4302 has input terminals S, A, B
And an output terminal Y. The input terminal S is electrically connected to the output terminal Y of the comparator 4103 of the minimum segment block distortion detection unit 4100, and the input terminal A is the output terminal o of the second flip-flop 4304.
The input terminal B is connected to the counter 4301
Are electrically connected to the output terminal Qn. The output terminal Y is
It is electrically connected to the input terminal i of the first flip-flop 4303.

【０２０２】セレクタ４３０２は、比較器４１０３から
出力されたデータＭｉｎを入力端子Ｓを通して入力し、
入力されたデータＭｉｎに基づいて入力端子Ａ，Ｂの何
れか一方の入力端子と出力端子Ｙを電気的に接続する切
換器であり、データＭｉｎが０のときには、入力端子Ａ
と出力端子Ｙを電気的に接続し、データＭｉｎが１のと
きには、入力端子Ｂと出力端子Ｙを電気的に接続する。The selector 4302 inputs the data Min output from the comparator 4103 through the input terminal S,
A switch for electrically connecting one of the input terminals A and B to the output terminal Y based on the input data Min. When the data Min is 0, the input terminal A
And the output terminal Y is electrically connected. When the data Min is 1, the input terminal B and the output terminal Y are electrically connected.

【０２０３】第１フリップフロップ４３０３は、Ｄフリ
ップフロップからなり、入力端子ｓ，ｉおよび出力端子
ｏを有する。入力端子ｓは、信号出力ユニット７０００
の出力端子Ｐ２に電気的に接続され、入力端子ｉは、セ
レクタ４３０２の出力端子Ｙに電気的に接続され、出力
端子ｏは、第２フリップフロップ４３０４の入力端子ｉ
に電気的に接続される。The first flip-flop 4303 is composed of a D flip-flop and has input terminals s and i and an output terminal o. The input terminal s is a signal output unit 7000
, The input terminal i is electrically connected to the output terminal Y of the selector 4302, and the output terminal o is connected to the input terminal i of the second flip-flop 4304.
Is electrically connected to

【０２０４】第１フリップフロップ４３０３は、信号出
力ユニット７０００から出力されたパルス信号ＣＫ２を
入力端子ｓを通して入力し、入力されたパルス信号ＣＫ
２の各パルスの立ち上りに同期して入力端子ｉに入力さ
れたデータを出力端子ｏにラッチする。第２フリップフ
ロップ４３０４は、Ｄフリップフロップからなり、入力
端子ｓ，ｉおよび出力端子ｏを有する。入力端子ｓは、
信号出力ユニット７０００の出力端子Ｐ２に電気的に接
続され、入力端子ｉは、第１フリップフロップ４３０３
の出力端子ｏに電気的に接続され、出力端子ｏは、換算
テーブル４３０５の入力端子およびセレクタ４３０２の
入力端子Ａに電気的に接続される。The first flip-flop 4303 inputs the pulse signal CK2 output from the signal output unit 7000 through the input terminal s, and inputs the input pulse signal CK.
The data input to the input terminal i is latched to the output terminal o in synchronization with the rise of each pulse of No. 2. The second flip-flop 4304 is formed of a D flip-flop and has input terminals s and i and an output terminal o. The input terminal s
The signal output unit 7000 is electrically connected to the output terminal P2, and the input terminal i is connected to the first flip-flop 4303.
, And the output terminal o is electrically connected to the input terminal of the conversion table 4305 and the input terminal A of the selector 4302.

【０２０５】第２フリップフロップ４３０４は、信号出
力ユニット７０００から出力されたパルス信号ＣＫ２を
入力端子ｓを通して入力し、入力されたパルス信号ＣＫ
２の各パルスの立ち上りに同期して入力端子ｉに入力さ
れたデータを出力端子ｏにラッチする。換算テーブル４
３０５は、入力端子および出力端子を有し、入力端子
は、第２フリップフロップ４３０４の出力端子ｏに電気
的に接続され、出力端子は、第１セレクタ付きフリップ
フロップ４３０６の入力端子Ｉおよび第２セレクタ付き
フリップフロップ４３０７の入力端子Ｉに電気的に接続
される。The second flip-flop 4304 inputs the pulse signal CK2 output from the signal output unit 7000 through an input terminal s, and inputs the input pulse signal CK.
The data input to the input terminal i is latched to the output terminal o in synchronization with the rise of each pulse of No. 2. Conversion table 4
305 has an input terminal and an output terminal, the input terminal is electrically connected to the output terminal o of the second flip-flop 4304, and the output terminal is connected to the input terminal I and the second terminal of the first flip-flop with selector 4306. The flip-flop with selector 4307 is electrically connected to the input terminal I.

【０２０６】換算テーブル４３０５は、入力端子に入力
されたデータＭｘを水平方向の動きベクトルＭＶｘを表
すデータに換算して出力端子に出力する。第１セレクタ
付きフリップフロップ４３０６は、セレクタ付きフリッ
プフロップ４４００によって構成される。入力端子Ｅ
は、信号出力ユニット７０００の出力端子Ｐ９に電気的
に接続され、入力端子Ｉは、換算テーブル４３０５の出
力端子に電気的に接続される。第１セレクタ付きフリッ
プフロップ４３０６は、信号出力ユニット７０００から
出力された信号ＳＭＶ１を入力端子Ｅを通して入力し、
入力された信号ＳＭＶ１に基づいてセレクタ４４０１の
入力端子と出力端子の接続を切換え、入力端子Ｉから選
択的に入力したデータを出力端子Ｏから出力する。The conversion table 4305 converts the data Mx input to the input terminal into data representing a horizontal motion vector MVx and outputs the converted data to the output terminal. The first flip-flop with selector 4306 includes a flip-flop with selector 4400. Input terminal E
Is electrically connected to the output terminal P9 of the signal output unit 7000, and the input terminal I is electrically connected to the output terminal of the conversion table 4305. The first selector-equipped flip-flop 4306 inputs the signal SMV1 output from the signal output unit 7000 through the input terminal E,
The connection between the input terminal and the output terminal of the selector 4401 is switched based on the input signal SMV1, and data selectively input from the input terminal I is output from the output terminal O.

【０２０７】第２セレクタ付きフリップフロップ４３０
７は、セレクタ付きフリップフロップ４４００によって
構成される。入力端子Ｅは、信号出力ユニット７０００
の出力端子Ｐ１０に電気的に接続され、入力端子Ｉは、
換算テーブル４３０５の出力端子に電気的に接続され
る。第２セレクタ付きフリップフロップ４３０７は、信
号出力ユニット７０００から出力された信号ＳＭＶ２を
入力端子Ｅを通して入力し、入力された信号ＳＭＶ２に
基づいてセレクタ４４０１の入力端子と出力端子の接続
を切換え、入力端子Ｉから選択的に入力したデータを出
力端子Ｏから出力する。Flip-flop with second selector 430
7 comprises a flip-flop 4400 with a selector. The input terminal E is a signal output unit 7000
Is electrically connected to the output terminal P10, and the input terminal I is
It is electrically connected to the output terminal of conversion table 4305. The flip-flop 4307 with the second selector inputs the signal SMV2 output from the signal output unit 7000 through the input terminal E, and switches the connection between the input terminal and the output terminal of the selector 4401 based on the input signal SMV2. Data selectively input from I is output from an output terminal O.

【０２０８】次に、フィールドブロックディストーショ
ン算出ユニット５０００について説明する。図２５に示
すように、フィールドブロックディストーション算出ユ
ニット５０００は、第１フィールドブロックディストー
ション算出ユニット５１００、第２フィールドブロック
ディストーション算出ユニット５２００および第３フィ
ールドブロックディストーション算出ユニット５３００
によって構成されている。Next, the field block distortion calculating unit 5000 will be described. As shown in FIG. 25, the field block distortion calculation unit 5000 includes a first field block distortion calculation unit 5100, a second field block distortion calculation unit 5200, and a third field block distortion calculation unit 5300.
It is constituted by.

【０２０９】第１フィールドブロックディストーション
算出ユニット５１００は、入力端子Ａ０および出力端子
Ｙ０を有し、さらに、フリップフロップ５００１、加算
器５００２およびセレクタ付きフリップフロップ５００
３によって構成される。入力端子Ａ０は、セグメントブ
ロックディストーション算出ユニット３０００のプロセ
ッサエレメントＰＥ（０，０）の出力端子Ｄｏに電気的
に接続され、出力端子Ｙ０は、後述するフィールドブロ
ック特定ユニット６０００の比較器６１０１の入力端子
Ａ０に電気的に接続される。The first field block distortion calculating unit 5100 has an input terminal A0 and an output terminal Y0, and further includes a flip-flop 5001, an adder 5002, and a flip-flop 500 with a selector.
3 The input terminal A0 is electrically connected to the output terminal Do of the processor element PE (0,0) of the segment block distortion calculation unit 3000, and the output terminal Y0 is the input terminal of the comparator 6101 of the field block specifying unit 6000 described later. It is electrically connected to A0.

【０２１０】第１フィールドブロックディストーション
算出ユニット５１００は、プロセッサエレメントＰＥ
（０，０）から出力された第１セグメントブロックディ
ストーションおよび第２セグメントブロックディストー
ションを入力端子Ａ０を通して入力し、入力された第１
セグメントブロックディストーションと第２セグメント
ブロックディストーションを加算してフィールドブロッ
クディストーションを算出し、算出されたフィールドブ
ロックディストーションを出力端子Ｂ０を通して出力す
る。The first field block distortion calculating unit 5100 includes a processor element PE
The first segment block distortion and the second segment block distortion output from (0,0) are input through an input terminal A0, and the input first
A field block distortion is calculated by adding the segment block distortion and the second segment block distortion, and the calculated field block distortion is output through an output terminal B0.

【０２１１】フリップフロップ５００１は、Ｄフリップ
フロップからなり、入力端子ｓ，ｉおよび出力端子ｏを
有する。入力端子ｓは、信号出力ユニット７０００の出
力端子Ｐ２に電気的に接続され、入力端子ｉは、入力端
子Ａ０に電気的に接続され、出力端子ｏは、加算器５０
０２の入力端子Ａに電気的に接続される。フリップフロ
ップ５００１は、信号出力ユニット７０００から出力さ
れたパルス信号ＣＫ２を入力端子ｓを通して入力し、入
力されたパルス信号ＣＫ２の各パルスの立ち上りに同期
して入力端子ｉに入力されたデータを出力端子ｏにラッ
チする。The flip-flop 5001 is composed of a D flip-flop, and has input terminals s and i and an output terminal o. The input terminal s is electrically connected to the output terminal P2 of the signal output unit 7000, the input terminal i is electrically connected to the input terminal A0, and the output terminal o is connected to the adder 50.
02 is electrically connected to the input terminal A. The flip-flop 5001 inputs the pulse signal CK2 output from the signal output unit 7000 through the input terminal s, and outputs the data input to the input terminal i in synchronization with the rise of each pulse of the input pulse signal CK2. latch to o.

【０２１２】加算器５００２は、入力端子Ａ，Ｂおよび
出力端子Ｙを有し、入力端子Ａは、フリップフロップ５
００１の出力端子ｏに電気的に接続され、入力端子Ｂ
は、入力端子Ａ０に電気的に接続され、出力端子Ｙは、
セレクタ付きフリップフロップ５００３の入力端子Ｉに
電気的に接続される。加算器５００２は、入力端子Ａを
通して入力されたデータと入力端子Ｂを通して入力され
たデータとを加算して、出力端子Ｙから出力する。The adder 5002 has input terminals A and B and an output terminal Y.
001 is electrically connected to the output terminal o, and the input terminal B
Is electrically connected to the input terminal A0, and the output terminal Y is
The flip-flop with selector 5003 is electrically connected to the input terminal I. Adder 5002 adds the data input through input terminal A and the data input through input terminal B, and outputs the result from output terminal Y.

【０２１３】セレクタ付きフリップフロップ５００３
は、セレクタ付きフリップフロップ４４００によって構
成される。入力端子Ｅは、信号出力ユニット７０００の
出力端子Ｐ８に電気的に接続され、入力端子Ｉは、加算
器５００２の出力端子Ｙに電気的に接続される。セレク
タ付きフリップフロップ５００３は、信号出力ユニット
７０００から出力された信号ＣＴＥを入力端子Ｅを通し
て入力し、入力された信号ＣＴＥに基づいてセレクタ４
４０１の入力端子と出力端子の接続を切換え、入力端子
Ｉから選択的に入力したデータを出力端子Ｏから出力す
る。Flip-flop with selector 5003
Is constituted by a flip-flop 4400 with a selector. The input terminal E is electrically connected to the output terminal P8 of the signal output unit 7000, and the input terminal I is electrically connected to the output terminal Y of the adder 5002. The flip-flop with selector 5003 inputs the signal CTE output from the signal output unit 7000 through the input terminal E, and selects the selector 4 based on the input signal CTE.
The connection between the input terminal and the output terminal of 401 is switched, and data selectively input from the input terminal I is output from the output terminal O.

【０２１４】次に、第２フィールドブロックディストー
ション算出ユニット５２００は、入力端子Ａ１および出
力端子Ｙ１を有し、同様に、フリップフロップ５００
１、加算器５００２およびセレクタ付きフリップフロッ
プ５００３によって構成される。入力端子Ａ１は、セグ
メントブロックディストーション算出ユニット３０００
のプロセッサエレメントＰＥ（０，１）の出力端子Ｄｏ
に電気的に接続され、出力端子Ｙ１は、後述するフィー
ルドブロック特定ユニット６０００の比較器６１０１の
入力端子Ａ１に電気的に接続される。Next, the second field block distortion calculating unit 5200 has an input terminal A1 and an output terminal Y1.
1, an adder 5002 and a flip-flop 5003 with a selector. The input terminal A1 is connected to the segment block distortion calculating unit 3000.
Output terminal Do of the processor element PE (0, 1)
The output terminal Y1 is electrically connected to an input terminal A1 of a comparator 6101 of a field block specifying unit 6000 described later.

【０２１５】第２フィールドブロックディストーション
算出ユニット５２００は、プロセッサエレメントＰＥ
（０，１）から出力された第１セグメントブロックディ
ストーションおよび第２セグメントブロックディストー
ションを入力端子Ｂ１を通して入力し、入力された第１
セグメントブロックディストーションと第２セグメント
ブロックディストーションを加算して、フィールドブロ
ックディストーションを出力端子Ｙ１を通して出力す
る。The second field block distortion calculating unit 5200 includes a processor element PE
The first segment block distortion and the second segment block distortion output from (0, 1) are input through an input terminal B1, and the input first
The segment block distortion and the second segment block distortion are added, and the field block distortion is output through the output terminal Y1.

【０２１６】次に、第３フィールドブロックディストー
ション算出ユニット５３００は、入力端子Ａ２および出
力端子Ｂ２を有し、同様に、フリップフロップ５００
１、加算器５００２およびセレクタ付きフリップフロッ
プ５００３によって構成される。入力端子Ａ２は、セグ
メントブロックディストーション算出ユニット３０００
のプロセッサエレメントＰＥ（０，２）の出力端子Ｄｏ
に電気的に接続され、出力端子Ｙ２は、後述するフィー
ルドブロック特定ユニット６０００の比較器６１０１の
入力端子Ａ２に電気的に接続される。Next, the third field block distortion calculating unit 5300 has an input terminal A2 and an output terminal B2.
1, an adder 5002 and a flip-flop 5003 with a selector. The input terminal A2 is connected to the segment block distortion calculating unit 3000.
Output terminal Do of the processor element PE (0, 2)
The output terminal Y2 is electrically connected to an input terminal A2 of a comparator 6101 of the field block specifying unit 6000 described later.

【０２１７】第３フィールドブロックディストーション
算出ユニット５３００は、プロセッサエレメントＰＥ
（０，２）から出力された第１セグメントブロックディ
ストーションおよび第２セグメントブロックディストー
ションを入力端子Ａ２を通して入力し、入力された第１
セグメントブロックディストーションと第２セグメント
ブロックディストーションを加算して、フィールドブロ
ックディストーションを出力端子Ｙ２を通して出力す
る。The third field block distortion calculating unit 5300 includes a processor element PE
The first segment block distortion and the second segment block distortion output from (0, 2) are input through an input terminal A2, and the input first
The segment block distortion and the second segment block distortion are added, and the field block distortion is output through the output terminal Y2.

【０２１８】次に、フィールドブロック特定ユニット６
０００のブロック図を説明する。図２６に示すように、
フィールドブロック特定ユニット６０００は、最小フィ
ールドブロックディストーション検出ユニット６１０
０、フィールド動きベクトル垂直成分検出ユニット６２
００およびフィールド動きベクトル水平成分検出ユニッ
ト６３００によって構成される。Next, the field block specifying unit 6
000 will be described. As shown in FIG.
The field block specifying unit 6000 includes a minimum field block distortion detecting unit 610.
0, field motion vector vertical component detection unit 62
00 and a field motion vector horizontal component detection unit 6300.

【０２１９】最小フィールドブロックディストーション
検出ユニット６１００は、フィールドブロックディスト
ーション算出ユニット５０００で算出された複数のフィ
ールドブロックディストーションを入力し、入力された
フィールドブロックディストーションの中から最小の値
をもつフィールドブロックディストーションを検出す
る。The minimum field block distortion detection unit 6100 receives a plurality of field block distortions calculated by the field block distortion calculation unit 5000 and detects a field block distortion having the minimum value from the input field block distortions. I do.

【０２２０】フィールド動きベクトル垂直成分検出ユニ
ット６２００は、最小フィールドブロックディストーシ
ョン検出ユニット６１００で検出された最小のフィール
ドブロックディストーションが算出されたプロセッサエ
レメントＰＥ（ｘ，ｙ）の配置位置（行位置）に基づい
てサーチウィンドウ４００内のフィールド候補ブロック
を特定し、特定されたフィールド候補ブロックによって
現画像フィールドブロック２００のフィールド動きベク
トルの垂直成分ＭＶＦｉｙを特定する。The field motion vector vertical component detection unit 6200 is based on the arrangement position (row position) of the processor element PE (x, y) for which the minimum field block distortion detected by the minimum field block distortion detection unit 6100 has been calculated. Then, the field candidate block in the search window 400 is specified, and the vertical component MVFiy of the field motion vector of the current image field block 200 is specified by the specified field candidate block.

【０２２１】フィールド動きベクトル水平成分検出ユニ
ット６３００は、最小フィールドブロックディストーシ
ョン検出ユニット６１００で検出された最小のフィール
ドブロックディストーションが算出されたプロセッサエ
レメントＰＥ（ｘ，ｙ）の配置位置（列位置）に基づい
てサーチウィンドウ４００内のフィールド候補ブロック
を特定し、特定されたフィールド候補ブロックによって
現画像フィールドブロック２００のフィールド動きベク
トルの水平成分ＭＶＦｉｘを特定する。The field motion vector horizontal component detection unit 6300 is based on the arrangement position (column position) of the processor element PE (x, y) for which the minimum field block distortion detected by the minimum field block distortion detection unit 6100 has been calculated. Then, the field candidate block in the search window 400 is specified, and the horizontal component MVFix of the field motion vector of the current image field block 200 is specified by the specified field candidate block.

【０２２２】最小フィールドブロックディストーション
検出ユニット６１００は、さらに、比較器６１０１、論
理和演算器６１０２、比較器６１０３、セレクタ６１０
４、フリップフロップ６１０５、セレクタ付きフリップ
フロップ６１０６によって構成される。比較器６１０１
は、入力端子Ａ０，Ａ１，Ａ２および出力端子Ｍ，Ｙを
有する。入力端子Ａ０，Ａ１，Ａ２は、それぞれフィー
ルドブロックディストーション算出ユニット５０００の
出力端子Ｙ０，Ｙ１，Ｙ２に電気的に接続される。出力
端子Ｙは、比較器６１０３の入力端子Ａおよびセレクタ
６１０４の入力端子Ｂに電気的に接続される。出力端子
Ｍは、フィールド動きベクトル垂直成分検出ユニット６
２００のセレクタ６２０１の入力端子Ｂに電気的に接続
される。The minimum field block distortion detection unit 6100 further includes a comparator 6101, a logical sum operation unit 6102, a comparator 6103, and a selector 610.
4, a flip-flop 6105, and a flip-flop with selector 6106. Comparator 6101
Has input terminals A0, A1, A2 and output terminals M, Y. The input terminals A0, A1, A2 are electrically connected to the output terminals Y0, Y1, Y2 of the field block distortion calculation unit 5000, respectively. The output terminal Y is electrically connected to the input terminal A of the comparator 6103 and the input terminal B of the selector 6104. The output terminal M is connected to the field motion vector vertical component detection unit 6.
200 is electrically connected to the input terminal B of the selector 6201.

【０２２３】比較器６１０１は、フィールドブロックデ
ィストーション算出ユニット５０００から出力端子Ｙ
０，Ｙ１，Ｙ２を通して同時に出力されたフィールドブ
ロックディストーションを、それぞれ入力端子Ａ０，Ａ
１，Ａ２を通して入力し、入力された３つのフィールド
ブロックディストーションを比較し、これらのフィール
ドブロックディストーションの中で最小のフィールドブ
ロックディストーションを出力端子Ｙから出力する。ま
た、最小のフィールドブロックディストーションが入力
された入力端子を示すデータＬＭＶｙを出力端子Ｍから
出力する。ここで、出力端子Ｍから出力されるデータＬ
ＭＶｙは、最小のフィールドブロックディストーション
が入力された入力端子が入力端子Ａ０のときには０、Ａ
１のときには１、Ａ２のときには２を表す。The comparator 6101 outputs the output terminal Y from the field block distortion calculating unit 5000.
0, Y1, and Y2, the field block distortions output simultaneously are input to input terminals A0, A, respectively.
1 and A2, the input three field block distortions are compared, and the minimum field block distortion among these field block distortions is output from the output terminal Y. Further, data LMVy indicating the input terminal to which the minimum field block distortion has been input is output from the output terminal M. Here, the data L output from the output terminal M
MVy is 0, A when the input terminal to which the minimum field block distortion is input is the input terminal A0.
1 indicates 1 and A2 indicates 2.

【０２２４】論理和演算器６１０２は、入力端子Ａ，Ｂ
および出力端子Ｙを有する。入力端子Ａは、信号出力ユ
ニット７０００の出力端子Ｐ７に電気的に接続され、入
力端子Ｂは、フリップフロップ６１０５の出力端子ｏに
電気的に接続される。出力端子Ｙは、比較器６１０３の
入力端子Ｂに電気的に接続される。論理和演算器６１０
２は、信号出力ユニット７０００から出力されたパルス
信号ＬＤ３を入力端子Ａを通して入力するとともに、フ
リップフロップ６１０５から出力されたデータを入力端
子Ｂを通して入力し、入力された信号ＬＤ３をビット列
で表したデータと入力端子Ｂから入力されたデータとの
論理和を演算し、その演算結果を出力端子Ｙにする。こ
こで、信号ＬＤ３が０のときには、信号ＬＤ３に対応す
るデータは、すべてのビットが０で表され、入力端子Ｂ
から入力されたデータが論理和の演算結果として出力さ
れる。一方、信号ＬＤ３が１のときには、信号ＬＤ３に
対応するデータは、すべてのビットが１で表され、その
ままこのデータが最大値として出力端子Ｙを通して出力
される。The OR operation unit 6102 has input terminals A and B
And an output terminal Y. Input terminal A is electrically connected to output terminal P7 of signal output unit 7000, and input terminal B is electrically connected to output terminal o of flip-flop 6105. The output terminal Y is electrically connected to the input terminal B of the comparator 6103. OR operation unit 610
Reference numeral 2 denotes a pulse signal LD3 output from the signal output unit 7000 input through an input terminal A, data input from a flip-flop 6105 input via an input terminal B, and data representing the input signal LD3 in a bit string. And the logical sum of the data inputted from the input terminal B is calculated, and the calculation result is output to the output terminal Y. Here, when the signal LD3 is 0, all bits of the data corresponding to the signal LD3 are represented by 0, and the input terminal B
Is output as an OR operation result. On the other hand, when the signal LD3 is 1, all bits of the data corresponding to the signal LD3 are represented by 1, and this data is output as it is through the output terminal Y as the maximum value.

【０２２５】比較器６１０３は、入力端子Ａ，Ｂおよび
出力端子Ｙを有する。入力端子Ａは、比較器６１０１の
出力端子Ｙに電気的に接続され、入力端子Ｂは、論理和
演算器６１０２の出力端子Ｙに電気的に接続され、出力
端子Ｙは、セレクタ６１０４の入力端子Ｓ、フィールド
動きベクトル垂直成分検出ユニット６２００のセレクタ
６２０１の入力端子Ｓおよびフィールド動きベクトル水
平成分検出ユニット６３００のセレクタ６３０２の入力
端子Ｓに電気的に接続される。Comparator 6103 has input terminals A and B and output terminal Y. The input terminal A is electrically connected to the output terminal Y of the comparator 6101, the input terminal B is electrically connected to the output terminal Y of the OR calculator 6102, and the output terminal Y is connected to the input terminal of the selector 6104. S, the input terminal S of the selector 6201 of the field motion vector vertical component detection unit 6200 and the input terminal S of the selector 6302 of the field motion vector horizontal component detection unit 6300 are electrically connected.

【０２２６】比較器６１０３は、比較器６１０１から出
力されたフィールドブロックディストーションを入力端
子Ａを通して入力するとともに、論理和演算器６１０２
から出力されたデータを入力端子Ｂを通して入力し、入
力端子Ａを通して入力されたフィールドブロックディス
トーションが入力端子Ｂを通して入力されたデータ以上
の大きさである場合には、出力端子Ｙから０を表すデー
タＭｉｎを出力し、入力端子Ａを通して入力されたフィ
ールドブロックディストーションが入力端子Ｂを通して
入力されたデータより小さい場合には、出力端子Ｙから
１を表すデータＭｉｎを出力する。The comparator 6103 receives the field block distortion output from the comparator 6101 through the input terminal A, and performs a logical OR operation 6102
Is input through an input terminal B. If the field block distortion input through the input terminal A is greater than the data input through the input terminal B, the data representing the output from the output terminals Y to 0 Min is output, and when the field block distortion input through the input terminal A is smaller than the data input through the input terminal B, data Min representing 1 is output from the output terminal Y.

【０２２７】セレクタ６１０４は、入力端子Ｓ，Ａ，Ｂ
および出力端子Ｙを有する。入力端子Ｓは、比較器６１
０３の出力端子Ｙに電気的に接続され、入力端子Ａは、
フリップフロップ６１０５の出力端子ｏに電気的に接続
され、入力端子Ｂは、比較器６１０１の出力端子Ｙに電
気的に接続される。出力端子Ｙは、フリップフロップ６
１０５の入力端子ｉに電気的に接続される。The selector 6104 has input terminals S, A, B
And an output terminal Y. The input terminal S is connected to the comparator 61
03 is electrically connected to the output terminal Y, and the input terminal A is
The output terminal o of the flip-flop 6105 is electrically connected, and the input terminal B is electrically connected to the output terminal Y of the comparator 6101. The output terminal Y is a flip-flop 6
105 is electrically connected to the input terminal i.

【０２２８】セレクタ６１０４は、比較器６１０３から
出力されたデータＭｉｎを入力端子Ｓを通して入力し、
入力されたデータＭｉｎに基づいて入力端子Ａ，Ｂの何
れか一方の入力端子と出力端子Ｙを電気的に接続する切
換器であり、データＭｉｎが０のときには、入力端子Ａ
と出力端子Ｙを電気的に接続し、データＭｉｎが１のと
きには、入力端子Ｂと出力端子Ｙを電気的に接続する。The selector 6104 inputs the data Min output from the comparator 6103 through the input terminal S,
A switch for electrically connecting one of the input terminals A and B to the output terminal Y based on the input data Min. When the data Min is 0, the input terminal A
And the output terminal Y is electrically connected. When the data Min is 1, the input terminal B and the output terminal Y are electrically connected.

【０２２９】フリップフロップ６１０５は、Ｄフリップ
フロップからなり、入力端子ｓ，ｉおよび出力端子ｏを
有する。入力端子ｓは、信号出力ユニット７０００の出
力端子Ｐ２に電気的に接続され、入力端子ｉは、セレク
タ６１０４の出力端子Ｙに電気的に接続され、出力端子
ｏは、セレクタ６１０４の入力端子Ａ、論理和演算器６
１０２の入力端子Ｂおよびセレクタ付きフリップフロッ
プ６１０６の入力端子Ｉに電気的に接続される。Flip-flop 6105 is formed of a D flip-flop, and has input terminals s and i and output terminal o. Input terminal s is electrically connected to output terminal P2 of signal output unit 7000, input terminal i is electrically connected to output terminal Y of selector 6104, and output terminal o is input terminal A of selector 6104. OR operator 6
102 and the input terminal I of the flip-flop with selector 6106.

【０２３０】フリップフロップ６１０５は、信号出力ユ
ニット７０００から出力されたパルス信号ＣＫ２を入力
端子ｓを通して入力し、入力されたパルス信号ＣＫ２の
各パルスの立ち上りに同期して入力端子ｉに入力された
データを出力端子ｏにラッチする。セレクタ付きフリッ
プフロップ６１０６は、セレクタ付きフリップフロップ
４４００によって構成される。入力端子Ｅは、信号出力
ユニット７０００の出力端子Ｐ１０に電気的に接続さ
れ、入力端子Ｉは、フリップフロップ６１０５の出力端
子ｏに電気的に接続される。セレクタ付きフリップフロ
ップ６１０６は、信号出力ユニット７０００から出力さ
れた信号ＳＭＶ２を入力端子Ｅを通して入力し、入力さ
れた信号ＳＭＶ２に基づいてセレクタ４４０１の入力端
子と出力端子の接続を切換え、入力端子Ｉから選択的に
入力したデータを出力端子Ｏから出力する。The flip-flop 6105 inputs the pulse signal CK2 output from the signal output unit 7000 through the input terminal s, and synchronizes the data input to the input terminal i in synchronization with the rise of each pulse of the input pulse signal CK2. At the output terminal o. The flip-flop with selector 6106 includes a flip-flop with selector 4400. Input terminal E is electrically connected to output terminal P10 of signal output unit 7000, and input terminal I is electrically connected to output terminal o of flip-flop 6105. The flip-flop with selector 6106 inputs the signal SMV2 output from the signal output unit 7000 through the input terminal E, switches the connection between the input terminal and the output terminal of the selector 4401 based on the input signal SMV2, The selectively input data is output from the output terminal O.

【０２３１】次に、フィールド動きベクトル垂直成分検
出ユニット６２００は、さらに、セレクタ６２０１、フ
リップフロップ６２０２、換算テーブル６２０３および
セレクタ付きフリップフロップ６２０４によって構成さ
れる。セレクタ６２０１は、入力端子Ｓ，Ａ，Ｂおよび
出力端子Ｙを有する。入力端子Ｓは、最小フィールドブ
ロックディストーション検出ユニット６１００の比較器
６１０３の出力端子Ｙに電気的に接続され、入力端子Ａ
は、フリップフロップ６２０２の出力端子ｏに電気的に
接続され、入力端子Ｂは、最小フィールドブロックディ
ストーション検出ユニット６１００の比較器６１０１の
出力端子Ｍに電気的に接続される。出力端子Ｙは、フリ
ップフロップ６２０２の入力端子ｉに電気的に接続され
る。Next, the field motion vector vertical component detection unit 6200 further includes a selector 6201, a flip-flop 6202, a conversion table 6203, and a flip-flop with selector 6204. The selector 6201 has input terminals S, A, B and an output terminal Y. The input terminal S is electrically connected to the output terminal Y of the comparator 6103 of the minimum field block distortion detection unit 6100, and the input terminal A
Is electrically connected to the output terminal o of the flip-flop 6202, and the input terminal B is electrically connected to the output terminal M of the comparator 6101 of the minimum field block distortion detection unit 6100. Output terminal Y is electrically connected to input terminal i of flip-flop 6202.

【０２３２】セレクタ６２０１は、比較器６１０３から
出力されたデータＭｉｎを入力端子Ｓを通して入力し、
入力されたデータＭｉｎに基づいて入力端子Ａ，Ｂの何
れか一方の入力端子と出力端子Ｙを電気的に接続する切
換器であり、データＭｉｎが０のときには、入力端子Ａ
と出力端子Ｙを電気的に接続し、データＭｉｎが１のと
きには、入力端子Ｂと出力端子Ｙを電気的に接続する。The selector 6201 inputs the data Min output from the comparator 6103 through the input terminal S,
A switch for electrically connecting one of the input terminals A and B to the output terminal Y based on the input data Min. When the data Min is 0, the input terminal A
And the output terminal Y is electrically connected. When the data Min is 1, the input terminal B and the output terminal Y are electrically connected.

【０２３３】フリップフロップ６２０２は、Ｄフリップ
フロップからなり、入力端子ｓ，ｉおよび出力端子ｏを
有する。入力端子ｓは、信号出力ユニット７０００の出
力端子Ｐ２に電気的に接続され、入力端子ｉは、セレク
タ６２０１の出力端子Ｙに電気的に接続され、出力端子
ｏは、換算テーブル６２０３の入力端子およびセレクタ
６２０１の入力端子Ａに電気的に接続される。The flip-flop 6202 is composed of a D flip-flop and has input terminals s and i and an output terminal o. The input terminal s is electrically connected to the output terminal P2 of the signal output unit 7000, the input terminal i is electrically connected to the output terminal Y of the selector 6201, and the output terminal o is the input terminal of the conversion table 6203. It is electrically connected to the input terminal A of the selector 6201.

【０２３４】フリップフロップ６２０２は、信号出力ユ
ニット７０００から出力されたパルス信号ＣＫ２を入力
端子ｓを通して入力し、入力されたパルス信号ＣＫ２の
各パルスの立ち上りに同期して入力端子ｉに入力された
データを出力端子ｏにラッチする。換算テーブル６２０
３は、入力端子および出力端子を有し、入力端子は、フ
リップフロップ６２０２の出力端子ｏに電気的に接続さ
れ、出力端子は、セレクタ付きフリップフロップ６２０
４の入力端子Ｉに電気的に接続される。換算テーブル６
２０３は、入力端子に入力されたデータを垂直方向の動
きベクトルＭＶｙを表すデータに換算して出力端子に出
力する。The flip-flop 6202 inputs the pulse signal CK2 output from the signal output unit 7000 through the input terminal s, and synchronizes the data input to the input terminal i in synchronization with the rise of each pulse of the input pulse signal CK2. At the output terminal o. Conversion table 620
3 has an input terminal and an output terminal, the input terminal is electrically connected to the output terminal o of the flip-flop 6202, and the output terminal is connected to the flip-flop 620 with a selector.
4 is electrically connected to the input terminal I. Conversion table 6
203 converts the data input to the input terminal into data representing a vertical motion vector MVy, and outputs the data to the output terminal.

【０２３５】セレクタ付きフリップフロップ６２０４
は、セレクタ付きフリップフロップ４４００によって構
成される。入力端子Ｅは、信号出力ユニット７０００の
出力端子Ｐ１０に電気的に接続され、入力端子Ｉは、換
算テーブル６２０３の出力端子に電気的に接続される。
セレクタ付きフリップフロップ６２０４は、信号出力ユ
ニット７０００から出力された信号ＳＭＶ２を入力端子
Ｅを通して入力し、入力された信号ＳＭＶ２に基づいて
セレクタ４４０１の入力端子と出力端子の接続を切換
え、入力端子Ｉから選択的に入力したデータを出力端子
Ｏから出力する。Flip-flop with selector 6204
Is constituted by a flip-flop 4400 with a selector. Input terminal E is electrically connected to output terminal P10 of signal output unit 7000, and input terminal I is electrically connected to the output terminal of conversion table 6203.
The flip-flop with selector 6204 inputs the signal SMV2 output from the signal output unit 7000 through the input terminal E, and switches the connection between the input terminal and the output terminal of the selector 4401 based on the input signal SMV2. The selectively input data is output from the output terminal O.

【０２３６】次に、フィールド動きベクトル水平成分検
出ユニット６３００は、さらに、カウンタ６３０１、セ
レクタ６３０２、フリップフロップ６３０３、換算テー
ブル６３０４およびセレクタ付きフリップフロップ６３
０５によって構成される。カウンタ６３０１は、入力端
子ＣＬ，ＥＮ，ＣＫおよび出力端子Ｑｎを有する。入力
端子ＣＬは、信号出力ユニット７０００の出力端子Ｐ６
に電気的に接続され、入力端子ＥＮは、信号出力ユニッ
ト７０００の出力端子Ｐ８に電気的に接続され、入力端
子ＣＫは、信号出力ユニット７０００の出力端子Ｐ２に
電気的に接続され、出力端子Ｑｎは、セレクタ６３０２
の入力端子Ｂに電気的に接続される。Next, the field motion vector horizontal component detection unit 6300 further includes a counter 6301, a selector 6302, a flip-flop 6303, a conversion table 6304, and a flip-flop 63 with a selector.
05. The counter 6301 has input terminals CL, EN, CK and an output terminal Qn. The input terminal CL is connected to the output terminal P6 of the signal output unit 7000.
The input terminal EN is electrically connected to the output terminal P8 of the signal output unit 7000, the input terminal CK is electrically connected to the output terminal P2 of the signal output unit 7000, and the output terminal Qn Is the selector 6302
Is electrically connected to the input terminal B.

【０２３７】カウンタ６３０１は、予め内部に数値を表
すデータＬＭＶｘを有し、信号出力ユニット７０００か
ら出力されたパルス信号ＬＤ２，ＣＴＥ，ＣＫ２をそれ
ぞれ入力端子ＣＬ，ＥＮ，ＣＫを通して入力し、入力端
子ＣＬを通して入力されたパルス信号ＬＤ２の立ち上り
に同期して、この内部データＬＭＶｘを０にリセットす
るとともに、入力端子ＥＮを通して入力されたパルス信
号ＣＴＥが１であり、入力端子ＣＫを通して入力された
パルス信号ＣＫ２がともに０から１に立ち上るタイミン
グに同期して順次この内部データＬＭＶｘを０，１，
２，・・・の順にカウントアップして出力端子Ｑｎから
出力する。The counter 6301 has data LMVx representing a numerical value in advance, and receives the pulse signals LD2, CTE, and CK2 output from the signal output unit 7000 through input terminals CL, EN, and CK, respectively. The internal data LMVx is reset to 0 in synchronization with the rise of the pulse signal LD2 input through the input terminal EN, the pulse signal CTE input through the input terminal EN is 1, and the pulse signal CK2 input through the input terminal CK is input. In synchronization with the timing when both rise from 0 to 1, the internal data LMVx is sequentially changed to 0, 1,
, And output from the output terminal Qn.

【０２３８】セレクタ６３０２は、入力端子Ｓ，Ａ，Ｂ
および出力端子Ｙを有する。入力端子Ｓは、最小フィー
ルドブロックディストーション検出ユニット６１００の
比較器６１０３の出力端子Ｙに電気的に接続され、入力
端子Ａは、フリップフロップ６３０３の出力端子ｏに電
気的に接続され、入力端子Ｂは、カウンタ６３０１の出
力端子Ｑｎに電気的に接続される。出力端子Ｙは、フリ
ップフロップ６３０３の入力端子ｉに電気的に接続され
る。The selector 6302 has input terminals S, A, B
And an output terminal Y. The input terminal S is electrically connected to the output terminal Y of the comparator 6103 of the minimum field block distortion detection unit 6100, the input terminal A is electrically connected to the output terminal o of the flip-flop 6303, and the input terminal B is , And the output terminal Qn of the counter 6301. The output terminal Y is electrically connected to the input terminal i of the flip-flop 6303.

【０２３９】セレクタ６３０２は、比較器６１０３から
出力されたデータＭｉｎを入力端子Ｓを通して入力し、
入力されたデータＭｉｎに基づいて入力端子Ａ，Ｂの何
れか一方の入力端子と出力端子Ｙを電気的に接続する切
換器であり、データＭｉｎが０のときには、入力端子Ａ
と出力端子Ｙを電気的に接続し、データＭｉｎが１のと
きには、入力端子Ｂと出力端子Ｙを電気的に接続する。The selector 6302 inputs the data Min output from the comparator 6103 through the input terminal S.
A switch for electrically connecting one of the input terminals A and B to the output terminal Y based on the input data Min. When the data Min is 0, the input terminal A
And the output terminal Y is electrically connected. When the data Min is 1, the input terminal B and the output terminal Y are electrically connected.

【０２４０】フリップフロップ６３０３は、Ｄフリップ
フロップからなり、入力端子ｓ，ｉおよび出力端子ｏを
有する。入力端子ｓは、信号出力ユニット７０００の出
力端子Ｐ２に電気的に接続され、入力端子ｉは、セレク
タ６３０２の出力端子Ｙに電気的に接続され、出力端子
ｏは、換算テーブル６３０４の入力端子およびセレクタ
６３０２の入力端子Ａに電気的に接続される。Flip-flop 6303 is a D flip-flop and has input terminals s and i and output terminal o. The input terminal s is electrically connected to the output terminal P2 of the signal output unit 7000, the input terminal i is electrically connected to the output terminal Y of the selector 6302, and the output terminal o is the input terminal of the conversion table 6304 and The input terminal A of the selector 6302 is electrically connected.

【０２４１】フリップフロップ６３０３は、信号出力ユ
ニット７０００から出力されたパルス信号ＣＫ２を入力
端子ｓを通して入力し、入力されたパルス信号ＣＫ２の
各パルスの立ち上りに同期して入力端子ｉに入力された
データを出力端子ｏにラッチする。換算テーブル６３０
４は、入力端子および出力端子を有し、入力端子は、フ
リップフロップ６３０３の出力端子ｏに電気的に接続さ
れ、出力端子は、セレクタ付きフリップフロップ６３０
５の入力端子Ｉに電気的に接続される。換算テーブル６
３０４は、入力端子に入力されたデータを水平方向の動
きベクトルＭＶｘを表すデータに換算して出力端子に出
力する。The flip-flop 6303 inputs the pulse signal CK2 output from the signal output unit 7000 through the input terminal s, and synchronizes the data input to the input terminal i in synchronization with the rise of each pulse of the input pulse signal CK2. At the output terminal o. Conversion table 630
4 has an input terminal and an output terminal, the input terminal is electrically connected to the output terminal o of the flip-flop 6303, and the output terminal is connected to the flip-flop with selector 630.
5 is electrically connected to the input terminal I. Conversion table 6
Reference numeral 304 converts the data input to the input terminal into data representing a horizontal motion vector MVx and outputs the converted data to an output terminal.

【０２４２】セレクタ付きフリップフロップ６３０５
は、セレクタ付きフリップフロップ４４００によって構
成される。入力端子Ｅは、信号出力ユニット７０００の
出力端子Ｐ１０に電気的に接続され、入力端子Ｉは、換
算テーブル６３０５の出力端子に電気的に接続される。
セレクタ付きフリップフロップ６３０５は、信号出力ユ
ニット７０００から出力された信号ＳＭＶ２を入力端子
Ｅを通して入力し、入力された信号ＳＭＶ２に基づいて
セレクタ４４０１の入力端子と出力端子の接続を切換
え、入力端子Ｉから選択的に入力したデータを出力端子
Ｏから出力する。Flip-flop with selector 6305
Is constituted by a flip-flop 4400 with a selector. Input terminal E is electrically connected to output terminal P10 of signal output unit 7000, and input terminal I is electrically connected to the output terminal of conversion table 6305.
The flip-flop with selector 6305 inputs the signal SMV2 output from the signal output unit 7000 through the input terminal E, switches the connection between the input terminal and the output terminal of the selector 4401 based on the input signal SMV2, The selectively input data is output from the output terminal O.

【０２４３】次に、作用を説明する。図７〜図１１に示
されたタイムチャートに基づいて動きベクトルを探索す
る動作を説明する。始めに、図７および図８のタイムチ
ャートに基づいてセグメントブロックディストーション
算出ユニット３０００の各プロセッサエレメントＰＥ
（ｘ，ｙ）において、プロセッサエレメントＰＥ（ｘ，
ｙ）と位置的に対応する第１セグメント候補ブロック５
１０と現画像第１セグメントブロック２１０とのそれぞ
れの第１セグメントブロックディストーション、並び
に、プロセッサエレメントＰＥ（ｘ，ｙ）と位置的に対
応する第２セグメント候補ブロック５２０と現画像第２
セグメントブロック２２０とのそれぞれの第２セグメン
トブロックディストーションを時分割で求める動作を説
明する。Next, the operation will be described. The operation of searching for a motion vector based on the time charts shown in FIGS. 7 to 11 will be described. First, each processor element PE of the segment block distortion calculation unit 3000 will be described based on the time charts of FIGS.
In (x, y), the processor element PE (x, y)
First segment candidate block 5 corresponding in position to y)
10 and the first segment block distortion of the current image first segment block 210, and the second segment candidate block 520 and the current image second
The operation of obtaining the respective second segment block distortions with the segment block 220 by time division will be described.

【０２４４】各プロセッサエレメントＰＥ（ｘ，ｙ）お
よび各レジスタ（ｘ，ｙ）は、行方向および列方向に隣
接する他の各プロセッサエレメントＰＥ（ｘ，ｙ）およ
び各レジスタ（ｘ，ｙ）間でサーチウィンドウ４００の
画素データを転送する。また、以下に示す図２７〜図４
３は、クロックパルス信号ＣＫ１の各パルスの立ち上が
りに同期して各プロセッサエレメントＰＥ（ｘ，ｙ）お
よび各レジスタ（ｘ，ｙ）の第１フリップフロップ３６
０２，３６１２，３６２２，３６３２および第２フリッ
プフロップ３６０３，３６１３，３６２３，３６３３に
ラッチされたサーチウィンドウ４００の画素データを示
しており、右側が第１フリップフロップ３６０２にラッ
チされた画素データを示し、左側が第２フリップフロッ
プ３６０３にラッチされた画素データを示している。Each processor element PE (x, y) and each register (x, y) are connected between each other processor element PE (x, y) and each register (x, y) adjacent in the row and column directions. Transfer the pixel data of the search window 400. 27 to 4 shown below.
3 is a first flip-flop 36 of each processor element PE (x, y) and each register (x, y) in synchronization with the rise of each pulse of the clock pulse signal CK1.
02, 3612, 3622, 3632 and the pixel data of the search window 400 latched by the second flip-flops 3603, 3613, 3623, 3633, the right side shows the pixel data latched by the first flip-flop 3602, The left side shows the pixel data latched by the second flip-flop 3603.

【０２４５】まず、クロックパルス信号ＣＫ１の１クロ
ック目に同期して、図２７に示すように、画素データｂ
（０，１）がサーチウィンドウデータ出力ユニット２０
００の出力端子Ｓ０から入力レジスタＩＲ（３，０）の
第１フリップフロップ３６１２にラッチされ、同時に、
画素データｂ（０，３）がサーチウィンドウデータ出力
ユニット２０００の出力端子Ｓ１から入力レジスタＩＲ
（３，２）の第１フリップフロップ３６１２にラッチさ
れる。First, in synchronization with the first clock of the clock pulse signal CK1, as shown in FIG.
(0, 1) is the search window data output unit 20
00 from the output terminal S0 of the input register IR (3,0) and latched in the first flip-flop 3612,
Pixel data b (0,3) is input from output terminal S1 of search window data output unit 2000 to input register IR.
(3, 2) is latched by the first flip-flop 3612.

【０２４６】このとき、各プロセッサエレメントＰＥ
（ｘ，ｙ）の転送方向選択部３６００のセレクタ３６０
１の出力端子Ｙは、入力端子Ｃと電気的に接続されてい
る。入力レジスタＩＲ（３，１）の転送方向選択部３６
１０のセレクタ３６１１の出力端子Ｙは、入力端子Ａと
電気的に接続されている。各第１サイドレジスタＳＲ
（ｘ，−１）の転送方向選択部３６２０のセレクタ３６
２１の出力端子Ｙは、入力端子Ｂと電気的に接続されて
いる。各第２サイドレジスタＳＲ（ｘ，３）の転送方向
選択部３６３０のセレクタ３６３１の出力端子Ｙは、入
力端子Ｂと電気的に接続されている。At this time, each processor element PE
The selector 360 of the (x, y) transfer direction selector 3600
One output terminal Y is electrically connected to the input terminal C. Transfer direction selector 36 of input register IR (3,1)
The output terminal Y of the ten selectors 3611 is electrically connected to the input terminal A. Each first side register SR
The selector 36 of the (x, -1) transfer direction selector 3620
The output terminal Y of 21 is electrically connected to the input terminal B. The output terminal Y of the selector 3631 of the transfer direction selection unit 3630 of each second side register SR (x, 3) is electrically connected to the input terminal B.

【０２４７】次に、クロックパルス信号ＣＫ１の２クロ
ック目では、各プロセッサエレメントＰＥ（ｘ，ｙ）の
転送方向選択部３６００のセレクタ３６０１、入力レジ
スタＩＲ（３，１）の転送方向選択部３６１０のセレク
タ３６１１、各第１サイドレジスタＳＲ（ｘ，ｙ）の転
送方向選択部３６２０のセレクタ３６２１のそれぞれの
出力端子Ｙは、クロックパルス信号ＣＫ１の１クロック
目と同様に電気的に接続されている。Next, at the second clock of the clock pulse signal CK1, the selector 3601 of the transfer direction selector 3600 of each processor element PE (x, y) and the transfer direction selector 3610 of the input register IR (3, 1). The output terminals Y of the selector 3611 and the selector 3621 of the transfer direction selector 3620 of each first side register SR (x, y) are electrically connected in the same manner as the first clock of the clock pulse signal CK1.

【０２４８】このため、図２８に示すように、画素デー
タｂ（０，１）およびｂ（０，３）は、それぞれ入力レ
ジスタＩＲ（３，ｙ）の第１フリップフロップ３６１２
から同じ入力レジスタＩＲ（３，ｙ）の第２フリップフ
ロップ３６１３にラッチされる。また、同時に、画素デ
ータｂ（０，３）がサーチウィンドウデータ出力ユニッ
ト２０００の出力端子Ｓ０から入力レジスタＩＲ（３，
０）の第１フリップフロップ３６１２にラッチされ、同
時に、画素データｂ（０，５）がサーチウィンドウデー
タ出力ユニット２０００の出力端子Ｓ１から入力レジス
タＩＲ（３，２）の第１フリップフロップ３６１２にラ
ッチされる。Therefore, as shown in FIG. 28, the pixel data b (0,1) and b (0,3) are respectively stored in the first flip-flop 3612 of the input register IR (3, y).
Are latched by the second flip-flop 3613 of the same input register IR (3, y). At the same time, the pixel data b (0,3) is supplied from the output terminal S0 of the search window data output unit 2000 to the input register IR (3,3).
0), and at the same time, the pixel data b (0,5) is latched from the output terminal S1 of the search window data output unit 2000 to the first flip-flop 3612 of the input register IR (3,2). Is done.

【０２４９】次に、クロックパルス信号ＣＫ１の３クロ
ック目では、各プロセッサエレメントＰＥ（ｘ，ｙ）の
転送方向選択部３６００のセレクタ３６０１の出力端子
Ｙは、入力端子Ａと電気的に接続されており、入力レジ
スタＩＲ（３，１）の転送方向選択部３６１０のセレク
タ３６１１の出力端子Ｙは、入力端子Ａと電気的に接続
されており、各第１サイドレジスタＳＲ（ｘ，−１）の
転送方向選択部３６２０のセレクタ３６２１の出力端子
Ｙは、入力端子Ａと電気的に接続されおり、各第２サイ
ドレジスタＳＲ（ｘ，３）の転送方向選択部３６３０の
セレクタ３６３１の出力端子Ｙは、入力端子Ａと電気的
に接続されいる。Next, at the third clock of the clock pulse signal CK1, the output terminal Y of the selector 3601 of the transfer direction selector 3600 of each processor element PE (x, y) is electrically connected to the input terminal A. The output terminal Y of the selector 3611 of the transfer direction selector 3610 of the input register IR (3, 1) is electrically connected to the input terminal A, and the output terminal Y of each first side register SR (x, -1) The output terminal Y of the selector 3621 of the transfer direction selector 3620 is electrically connected to the input terminal A, and the output terminal Y of the selector 3631 of the transfer direction selector 3630 of each second side register SR (x, 3) is , And the input terminal A.

【０２５０】このため、図２９に示すように、画素デー
タｂ（０，１）は、入力レジスタＩＲ（３，０）の第２
フリップフロップ３６１３から入力レジスタＩＲ（３，
１）の第１フリップフロップ３６１２にラッチされ、同
時に、画素データｂ（０，３）は、入力レジスタＩＲ
（３，２）の第２フリップフロップ３６１３から第２サ
イドレジスタＳＲ（３，３）の第１フリップフロップ３
６３２にラッチされる。Therefore, as shown in FIG. 29, the pixel data b (0,1) is stored in the second register IR (3,0).
From the flip-flop 3613, the input register IR (3,
1) is latched by the first flip-flop 3612, and at the same time, the pixel data b (0,3) is input to the input register IR.
From the second flip-flop 3613 of (3,2) to the first flip-flop 3 of the second side register SR (3,3)
632.

【０２５１】また、同時に、画素データｂ（０，３）お
よびｂ（０，５）は、それぞれ入力レジスタＩＲ（３，
ｙ）の第１フリップフロップ３６１２から同じ入力レジ
スタＩＲ（３，ｙ）の第２フリップフロップ３６１３に
ラッチされる。同時に、画素データｂ（０，０）がサー
チウィンドウデータ出力ユニット２０００の出力端子Ｓ
０から入力レジスタＩＲ（３，０）の第１フリップフロ
ップ３６１２にラッチされ、同時に、画素データｂ
（０，２）がサーチウィンドウデータ出力ユニット２０
００の出力端子Ｓ１から入力レジスタＩＲ（３，２）の
第１フリップフロップ３６１２にラッチされる。At the same time, pixel data b (0,3) and b (0,5) are input to input registers IR (3,3), respectively.
The signal is latched from the first flip-flop 3612 of y) to the second flip-flop 3613 of the same input register IR (3, y). At the same time, the pixel data b (0,0) is output from the output terminal S of the search window data output unit 2000.
From 0 to the first flip-flop 3612 of the input register IR (3,0), and at the same time, the pixel data b
(0, 2) is the search window data output unit 20
00 to the first flip-flop 3612 of the input register IR (3,2).

【０２５２】次に、クロックパルス信号ＣＫ１の４クロ
ック目では、各プロセッサエレメントＰＥ（ｘ，ｙ）の
転送方向選択部３６００のセレクタ３６０１、入力レジ
スタＩＲ（３，１）の転送方向選択部３６１０のセレク
タ３６１１、各第１サイドレジスタＳＲ（ｘ，ｙ）の転
送方向選択部３６２０のセレクタ３６２１のそれぞれの
出力端子Ｙは、クロックパルス信号ＣＫ１の３クロック
目と同様に電気的に接続されている。Next, at the fourth clock of the clock pulse signal CK1, the selector 3601 of the transfer direction selector 3600 of each processor element PE (x, y) and the transfer direction selector 3610 of the input register IR (3,1). The output terminals Y of the selector 3611 and the selector 3621 of the transfer direction selection unit 3620 of each first side register SR (x, y) are electrically connected similarly to the third clock of the clock pulse signal CK1.

【０２５３】このため、図３０に示すように、画素デー
タｂ（０，１）は、入力レジスタＩＲ（３，１）の第１
フリップフロップ３６１２から同じ入力レジスタＩＲ
（３，１）の第２フリップフロップ３６１３にラッチさ
れ、同時に、画素データｂ（０，３）は、第２サイドレ
ジスタＳＲ（３，３）の第１フリップフロップ３６３２
から同じ第２サイドレジスタＳＲ（３，３）の第２フリ
ップフロップ３６３３にラッチされる。For this reason, as shown in FIG. 30, the pixel data b (0,1) is stored in the first register IR (3,1).
The same input register IR from flip-flop 3612
The pixel data b (0,3) is latched by the second flip-flop 3613 of (3,1), and at the same time, the first flip-flop 3632 of the second side register SR (3,3).
Are latched by the second flip-flop 3633 of the same second side register SR (3, 3).

【０２５４】また、同時に、画素データｂ（０，３）
は、入力レジスタＩＲ（３，０）の第２フリップフロッ
プ３６１３から入力レジスタＩＲ（３，１）の第１フリ
ップフロップ３６１２にラッチされ、同時に、画素デー
タｂ（０，５）は、入力レジスタＩＲ（３，２）の第２
フリップフロップ３６１３から第２サイドレジスタＳＲ
（３，３）の第１フリップフロップ３６３２にラッチさ
れ、同時に、画素データｂ（０，０）およびｂ（０，
２）は、それぞれ入力レジスタＩＲ（３，ｙ）の第１フ
リップフロップ３６１２から同じ入力レジスタＩＲ
（３，ｙ）の第２フリップフロップ３６１３にラッチさ
れる。At the same time, the pixel data b (0,3)
Is latched from the second flip-flop 3613 of the input register IR (3,0) to the first flip-flop 3612 of the input register IR (3,1), and at the same time, the pixel data b (0,5) is The second of (3,2)
From flip-flop 3613 to second side register SR
(3, 3) is latched by the first flip-flop 3632, and at the same time, the pixel data b (0,0) and b (0,0,
2) are input from the first flip-flop 3612 of the input register IR (3, y) to the same input register IR
(3, y) is latched by the second flip-flop 3613.

【０２５５】また、同時に、画素データｂ（０，２）が
サーチウィンドウデータ出力ユニット２０００の出力端
子Ｓ０から入力レジスタＩＲ（３，０）の第１フリップ
フロップ３６１２にラッチされ、同時に、画素データｂ
（０，４）がサーチウィンドウデータ出力ユニット２０
００の出力端子Ｓ１から入力レジスタＩＲ（３，２）の
第１フリップフロップ３６１２にラッチされる。At the same time, the pixel data b (0,2) is latched from the output terminal S0 of the search window data output unit 2000 into the first flip-flop 3612 of the input register IR (3,0).
(0, 4) is the search window data output unit 20
00 to the first flip-flop 3612 of the input register IR (3,2).

【０２５６】次に、クロックパルス信号ＣＫ１の５クロ
ック目では、各プロセッサエレメントＰＥ（ｘ，ｙ）の
転送方向選択部３６００のセレクタ３６０１の出力端子
Ｙは、入力端子Ｃと電気的に接続されている。入力レジ
スタＩＲ（３，１）の転送方向選択部３６１０のセレク
タ３６１１の出力端子Ｙは、入力端子Ｂと電気的に接続
されている。各第１サイドレジスタＳＲ（ｘ，−１）の
転送方向選択部３６２０のセレクタ３６２１の出力端子
Ｙは、入力端子Ｂと電気的に接続されている。各第２サ
イドレジスタＳＲ（ｘ，３）の転送方向選択部３６３０
のセレクタ３６３１の出力端子Ｙは、入力端子Ｂと電気
的に接続されている。Next, at the fifth clock of the clock pulse signal CK1, the output terminal Y of the selector 3601 of the transfer direction selector 3600 of each processor element PE (x, y) is electrically connected to the input terminal C. I have. The output terminal Y of the selector 3611 of the transfer direction selector 3610 of the input register IR (3, 1) is electrically connected to the input terminal B. The output terminal Y of the selector 3621 of the transfer direction selector 3620 of each first side register SR (x, -1) is electrically connected to the input terminal B. Transfer direction selector 3630 of each second side register SR (x, 3)
The output terminal Y of the selector 3631 is electrically connected to the input terminal B.

【０２５７】このため、図３１に示すように、各入力レ
ジスタＩＲ（３，ｙ）の第２フリップフロップ３６１３
の画素データは、それぞれ４列目の各入力レジスタＩＲ
（３，ｙ）から３列目の同行のプロセッサエレメントＰ
Ｅ（２，ｙ）の第１フリップフロップ３６０２にラッチ
される。また、同時に、第２サイドレジスタＳＲ（３，
３）の第２フリップフロップ３６３３の画素データは、
第２サイドレジスタＳＲ（３，３）から第２サイドレジ
スタＳＲ（２，３）の第１フリップフロップ３６３２に
ラッチされ、同時に、各入力レジスタＩＲ（３，ｙ）の
第１フリップフロップ３６１２の画素データは同じ入力
レジスタＩＲ（３，ｙ）の第２フリップフロップ３６１
３にラッチされ、同時に、第２サイドレジスタＳＲ
（３，３）の第１フリップフロップ３６３２の画素デー
タは同じ第２サイドレジスタＳＲ（３，３）の第２フリ
ップフロップ３６３３にラッチされる。Therefore, as shown in FIG. 31, the second flip-flop 3613 of each input register IR (3, y)
Is stored in each input register IR of the fourth column.
Processor element P on the same row in the third column from (3, y)
The data is latched by the first flip-flop 3602 of E (2, y). At the same time, the second side register SR (3,
The pixel data of the second flip-flop 3633 in 3) is
From the second side register SR (3,3), it is latched by the first flip-flop 3632 of the second side register SR (2,3), and at the same time, the pixel of the first flip-flop 3612 of each input register IR (3, y). The data is stored in the second flip-flop 361 of the same input register IR (3, y).
3 and at the same time, the second side register SR
The pixel data of the first flip-flop 3632 of (3, 3) is latched by the second flip-flop 3633 of the same second side register SR (3, 3).

【０２５８】また、同時に、画素データｂ（１，０）が
サーチウィンドウデータ出力ユニット２０００の出力端
子Ｓ０から入力レジスタＩＲ（３，０）の第１フリップ
フロップ３６１２にラッチされ、同時に、画素データｂ
（１，２）がサーチウィンドウデータ出力ユニット２０
００の出力端子Ｓ１から入力レジスタＩＲ（３，２）の
第１フリップフロップ３６１２にラッチされる。At the same time, the pixel data b (1,0) is latched from the output terminal S0 of the search window data output unit 2000 to the first flip-flop 3612 of the input register IR (3,0).
(1, 2) is the search window data output unit 20
00 to the first flip-flop 3612 of the input register IR (3,2).

【０２５９】次に、クロックパルス信号ＣＫ１の６クロ
ック目では、各プロセッサエレメントＰＥ（ｘ，ｙ）の
転送方向選択部３６００のセレクタ３６０１、入力レジ
スタＩＲ（３，１）の転送方向選択部３６１０のセレク
タ３６１１、各第１サイドレジスタＳＲ（ｘ，ｙ）の転
送方向選択部３６２０のセレクタ３６２１のそれぞれの
出力端子Ｙは、クロックパルス信号ＣＫ１の５クロック
目と同様に電気的に接続されている。Next, at the sixth clock of the clock pulse signal CK1, the selector 3601 of the transfer direction selector 3600 of each processor element PE (x, y) and the transfer direction selector 3610 of the input register IR (3,1). The output terminals Y of the selector 3611 and the selector 3621 of the transfer direction selector 3620 of each first side register SR (x, y) are electrically connected in the same manner as the fifth clock of the clock pulse signal CK1.

【０２６０】このため、図３２に示すように、各プロセ
ッサエレメントＰＥ（ｘ，ｙ）の第１フリップフロップ
３６０２の画素データは同じプロセッサエレメントＰＥ
（ｘ，ｙ）の第２フリップフロップ３６０３にラッチさ
れる。また、同時に、第２サイドレジスタＳＲ（２，
３）の第１フリップフロップ３６３２の画素データは同
じ第２サイドレジスタＳＲ（２，３）の第２フリップフ
ロップ３６３３にラッチされ、同時に、各入力レジスタ
ＩＲ（３，ｙ）の第２フリップフロップ３６１３の画素
データは、それぞれ４列目の各入力レジスタＩＲ（３，
ｙ）から３列目の同行のプロセッサエレメントＰＥ
（２，ｙ）の第１フリップフロップ３６０２にラッチさ
れ、同時に、第２サイドレジスタＳＲ（３，３）の第２
フリップフロップ３６３３の画素データは、第２サイド
レジスタＳＲ（２，３）の第１フリップフロップ３６３
２にラッチされ、同時に、各入力レジスタＩＲ（３，
ｙ）の第１フリップフロップ３６１２の画素データは同
じ入力レジスタＩＲ（３，ｙ）の第２フリップフロップ
３６１３にラッチされる。Therefore, as shown in FIG. 32, the pixel data of the first flip-flop 3602 of each processor element PE (x, y) is the same as that of the same processor element PE.
(X, y) is latched by the second flip-flop 3603. At the same time, the second side register SR (2,
3) The pixel data of the first flip-flop 3632 is latched by the second flip-flop 3633 of the same second side register SR (2, 3), and at the same time, the second flip-flop 3613 of each input register IR (3, y). Is stored in each input register IR (3, 3
the processor element PE in the same row in the third column from y)
(2, y) is latched by the first flip-flop 3602 and at the same time, the second flip-flop 3602 of the second side register SR (3, 3)
The pixel data of the flip-flop 3633 is stored in the first flip-flop 363 of the second side register SR (2, 3).
2 and at the same time, each input register IR (3,
The pixel data of the first flip-flop 3612 of y) is latched by the second flip-flop 3613 of the same input register IR (3, y).

【０２６１】また、同時に、画素データｂ（１，２）が
サーチウィンドウデータ出力ユニット２０００の出力端
子Ｓ０から入力レジスタＩＲ（３，０）の第１フリップ
フロップ３６１２にラッチされ、同時に、画素データｂ
（１，４）がサーチウィンドウデータ出力ユニット２０
００の出力端子Ｓ１から入力レジスタＩＲ（３，２）の
第１フリップフロップ３６１２にラッチされる。At the same time, the pixel data b (1,2) is latched from the output terminal S0 of the search window data output unit 2000 into the first flip-flop 3612 of the input register IR (3,0).
(1, 4) is the search window data output unit 20
00 to the first flip-flop 3612 of the input register IR (3,2).

【０２６２】次に、クロックパルス信号ＣＫ１の７クロ
ック目では、各プロセッサエレメントＰＥ（ｘ，ｙ）の
転送方向選択部３６００のセレクタ３６０１の出力端子
Ｙは、入力端子Ｂと電気的に接続されている。入力レジ
スタＩＲ（３，１）の転送方向選択部３６１０のセレク
タ３６１１の出力端子Ｙは、入力端子Ｂと電気的に接続
されている。各第１サイドレジスタＳＲ（ｘ，−１）の
転送方向選択部３６２０のセレクタ３６２１の出力端子
Ｙは、入力端子Ａと電気的に接続されている。各第２サ
イドレジスタＳＲ（ｘ，３）の転送方向選択部３６３０
のセレクタ３６３１の出力端子Ｙは、入力端子Ａと電気
的に接続されている。Next, at the seventh clock of the clock pulse signal CK1, the output terminal Y of the selector 3601 of the transfer direction selector 3600 of each processor element PE (x, y) is electrically connected to the input terminal B. I have. The output terminal Y of the selector 3611 of the transfer direction selector 3610 of the input register IR (3, 1) is electrically connected to the input terminal B. The output terminal Y of the selector 3621 of the transfer direction selector 3620 of each first side register SR (x, -1) is electrically connected to the input terminal A. Transfer direction selector 3630 of each second side register SR (x, 3)
The output terminal Y of the selector 3631 is electrically connected to the input terminal A.

【０２６３】このため、図３３に示すように、各プロセ
ッサエレメントＰＥ（ｘ，ｙ）の第２フリップフロップ
３６０３の画素データはプロセッサエレメントＰＥ
（ｘ，ｙ−１）の第１フリップフロップ３６０２または
第１サイドレジスタＳＲ（ｘ，−１）の第１フリップフ
ロップ３６２２にラッチされる。また、同時に、第２サ
イドレジスタＳＲ（２，３）の第２フリップフロップ３
６３３の画素データはプロセッサエレメントＰＥ（２，
２）の第１フリップフロップ３６０２にラッチされ、同
時に、各プロセッサエレメントＰＥ（ｘ，ｙ）の第１フ
リップフロップ３６０２の画素データは同じプロセッサ
エレメントＰＥ（ｘ，ｙ）の第２フリップフロップ３６
０３にラッチされ、同時に、第２サイドレジスタＳＲ
（２，３）の第１フリップフロップ３６３２の画素デー
タは同じ第２サイドレジスタＳＲ（２，３）の第２フリ
ップフロップ３６３３にラッチされ、同時に、各入力レ
ジスタＩＲ（３，ｙ）の第２フリップフロップ３６１３
の画素データは、それぞれ入力レジスタＩＲ（３，ｙ−
１）の第１フリップフロップ３６１２または第１サイド
レジスタＳＲ（３，−１）の第１フリップフロップ３６
２２にラッチされ、同時に、各入力レジスタＩＲ（３，
ｙ）の第１フリップフロップ３６１２の画素データは同
じ入力レジスタＩＲ（３，ｙ）の第２フリップフロップ
３６１３にラッチされる。Therefore, as shown in FIG. 33, the pixel data of the second flip-flop 3603 of each processor element PE (x, y) is
The first flip-flop 3602 of (x, y-1) or the first flip-flop 3622 of the first side register SR (x, -1) is latched. At the same time, the second flip-flop 3 of the second side register SR (2, 3)
The pixel data of 633 is the processor element PE (2,
2), the pixel data of the first flip-flop 3602 of each processor element PE (x, y) is simultaneously latched by the second flip-flop 362 of the same processor element PE (x, y).
03, and at the same time, the second side register SR
The pixel data of the first flip-flop 3632 of (2,3) is latched by the second flip-flop 3633 of the same second side register SR (2,3), and at the same time, the second data of each input register IR (3, y). Flip-flop 3613
Pixel data are input registers IR (3, y-
1) the first flip-flop 3612 or the first flip-flop 36 of the first side register SR (3, -1)
22 and at the same time, each input register IR (3,
The pixel data of the first flip-flop 3612 of y) is latched by the second flip-flop 3613 of the same input register IR (3, y).

【０２６４】また、同時に、画素データｂ（１，１）が
サーチウィンドウデータ出力ユニット２０００の出力端
子Ｓ０から入力レジスタＩＲ（３，０）の第１フリップ
フロップ３６１２にラッチされ、同時に、画素データｂ
（１，３）がサーチウィンドウデータ出力ユニット２０
００の出力端子Ｓ１から入力レジスタＩＲ（３，２）の
第１フリップフロップ３６１２にラッチされる。At the same time, the pixel data b (1,1) is latched from the output terminal S0 of the search window data output unit 2000 into the first flip-flop 3612 of the input register IR (3,0).
(1, 3) is the search window data output unit 20
00 to the first flip-flop 3612 of the input register IR (3,2).

【０２６５】次に、クロックパルス信号ＣＫ１の８クロ
ック目では、各プロセッサエレメントＰＥ（ｘ，ｙ）の
転送方向選択部３６００のセレクタ３６０１、入力レジ
スタＩＲ（３，１）の転送方向選択部３６１０のセレク
タ３６１１、各第１サイドレジスタＳＲ（ｘ，ｙ）の転
送方向選択部３６２０のセレクタ３６２１のそれぞれの
出力端子Ｙは、クロックパルス信号ＣＫ１の７クロック
目と同様に電気的に接続されている。Next, at the eighth clock of the clock pulse signal CK1, the selector 3601 of the transfer direction selector 3600 of each processor element PE (x, y) and the transfer direction selector 3610 of the input register IR (3, 1). The output terminals Y of the selector 3611 and the selector 3621 of the transfer direction selector 3620 of each first side register SR (x, y) are electrically connected in the same manner as the seventh clock of the clock pulse signal CK1.

【０２６６】このため、図３３に示すように、各プロセ
ッサエレメントＰＥ（ｘ，ｙ）の第２フリップフロップ
３６０３の画素データはプロセッサエレメントＰＥ
（ｘ，ｙ−１）の第１フリップフロップ３６０２または
第１サイドレジスタＳＲ（ｘ，−１）の第１フリップフ
ロップ３６２２にラッチされる。また、同時に、第２サ
イドレジスタＳＲ（２，３）の第２フリップフロップ３
６３３の画素データはプロセッサエレメントＰＥ（２，
２）の第１フリップフロップ３６０２にラッチされ、同
時に、各プロセッサエレメントＰＥ（ｘ，ｙ）の第１フ
リップフロップ３６０２の画素データは同じプロセッサ
エレメントＰＥ（ｘ，ｙ）の第２フリップフロップ３６
０３にラッチされ、同時に、第１サイドレジスタＳＲ
（ｘ，−１）の第１フリップフロップ３６２２の画素デ
ータは同じ第１サイドレジスタＳＲ（ｘ，−１）の第２
フリップフロップ３６２３にラッチされ、同時に、各入
力レジスタＩＲ（３，ｙ）の第２フリップフロップ３６
１３の画素データは、それぞれ入力レジスタＩＲ（３，
ｙ）から入力レジスタＩＲ（３，ｙ−１）の第１フリッ
プフロップ３６１２または第１サイドレジスタＳＲ
（３，ｙ−１）の第１フリップフロップ３６２２にラッ
チされ、同時に、各入力レジスタＩＲ（３，ｙ）の第１
フリップフロップ３６１２の画素データは同じ入力レジ
スタＩＲ（３，ｙ）の第２フリップフロップ３６１３に
ラッチされる。Therefore, as shown in FIG. 33, the pixel data of the second flip-flop 3603 of each processor element PE (x, y) is
The first flip-flop 3602 of (x, y-1) or the first flip-flop 3622 of the first side register SR (x, -1) is latched. At the same time, the second flip-flop 3 of the second side register SR (2, 3)
The pixel data of 633 is the processor element PE (2,
2), the pixel data of the first flip-flop 3602 of each processor element PE (x, y) is simultaneously latched by the second flip-flop 362 of the same processor element PE (x, y).
03, and at the same time, the first side register SR
The pixel data of the first flip-flop 3622 of (x, -1) is stored in the second flip-flop 3622 of the same first side register SR (x, -1).
Latched by the flip-flop 3623, at the same time, the second flip-flop 36 of each input register IR (3, y)
Thirteen pixel data are input to the input registers IR (3,
y) to the first flip-flop 3612 of the input register IR (3, y-1) or the first side register SR
(3, y-1) is latched by the first flip-flop 3622, and at the same time, the first flip-flop of each input register IR (3, y) is
The pixel data of the flip-flop 3612 is latched by the second flip-flop 3613 of the same input register IR (3, y).

【０２６７】また、同時に、画素データｂ（１，３）が
サーチウィンドウデータ出力ユニット２０００の出力端
子Ｓ０から入力レジスタＩＲ（３，０）の第１フリップ
フロップ３６１２にラッチされ、同時に、画素データｂ
（１，５）がサーチウィンドウデータ出力ユニット２０
００の出力端子Ｓ１から入力レジスタＩＲ（３，２）の
第１フリップフロップ３６１２にラッチされる。At the same time, the pixel data b (1, 3) is latched from the output terminal S0 of the search window data output unit 2000 into the first flip-flop 3612 of the input register IR (3, 0).
(1, 5) is the search window data output unit 20
00 to the first flip-flop 3612 of the input register IR (3,2).

【０２６８】すなわち、クロックパルス信号ＣＫ１の２
クロック毎に、各プロセッサエレメントＰＥ（ｘ，ｙ）
のセレクタ３６０１の出力端子Ｙは、信号ＳＵ，ＳＬに
基づいて入力端子Ｃ、入力端子Ａ、入力端子Ｃ、入力端
子Ｂの順に順次に切り換えられる。同様に、入力レジス
タＩＲ（３，１）の転送方向選択部３６１０のセレクタ
３６１１の出力端子Ｙは、入力端子Ａ、入力端子Ａ、入
力端子Ｂ、入力端子Ｂの順に順次切換えられる。各第１
サイドレジスタＳＲ（ｘ，−１）の転送方向選択部３６
２０のセレクタ３６２１の出力端子Ｙは、入力端子Ｂ、
入力端子Ａ、入力端子Ｂ、入力端子Ａの順に順次切換え
られ、各第２サイドレジスタＳＲ（ｘ，３）の転送方向
選択部３６３０のセレクタ３６３１の出力端子Ｙは、入
力端子Ｂ、入力端子Ａ、入力端子Ｂ、入力端子Ａの順に
順次切換えられる。That is, 2 of the clock pulse signal CK1
For each clock, each processor element PE (x, y)
The output terminal Y of the selector 3601 is sequentially switched in the order of the input terminal C, the input terminal A, the input terminal C, and the input terminal B based on the signals SU and SL. Similarly, the output terminal Y of the selector 3611 of the transfer direction selection unit 3610 of the input register IR (3, 1) is sequentially switched in the order of the input terminal A, the input terminal A, the input terminal B, and the input terminal B. Each first
Transfer direction selector 36 of side register SR (x, -1)
The output terminal Y of the 20 selectors 3621 is the input terminal B,
The input terminal A, the input terminal B, and the input terminal A are sequentially switched in this order. , Input terminal B, and input terminal A are sequentially switched.

【０２６９】このため、各プロセッサエレメントＰＥ
（ｘ，ｙ）および各レジスタ（ｘ，ｙ）に保持されたす
べての画素データは、以降クロックパルス信号ＣＫ１の
２クロック毎に、図１２における左方向、下方向、左方
向、上方向の各プロセッサエレメントＰＥまたは各レジ
スタに順次に転送される。また、クロックパルス信号の
それぞれのパルスに同期してサーチウィンドウ４００の
画素データが、サーチウィンドウデータ出力ユニット２
０００から入力レジスタＩＲ（３，０），ＩＲ（３，
２）にラッチされる。For this reason, each processor element PE
(X, y) and all the pixel data held in each register (x, y) are hereinafter referred to as left, lower, left, and upper in FIG. 12 every two clocks of the clock pulse signal CK1. The data is sequentially transferred to the processor element PE or each register. Further, the pixel data of the search window 400 is synchronized with each pulse of the clock pulse signal by the search window data output unit 2.
000 to the input registers IR (3,0), IR (3,3)
Latched in 2).

【０２７０】次に、クロックパルス信号ＣＫ１の１４ク
ロック目では、図３５に示すように、１列目の各プロセ
ッサエレメントＰＥ（ｘ，ｙ）および各レジスタ（ｘ，
ｙ）のそれぞれの第２フリップフロップ３６０３，３６
１３，３６２３，３６３３に初めて上側サーチウィンド
ウ４１０の画素データｂ（ｘ，ｙ）がラッチされ、同時
に、現画像ブロックデータ出力ユニット１０００から各
プロセッサエレメントＰＥ（ｘ，ｙ）に画素データａ
（０，０）が転送される。Next, at the 14th clock of the clock pulse signal CK1, as shown in FIG. 35, each processor element PE (x, y) and each register (x, y) in the first column
y) each second flip-flop 3603, 36
The pixel data b (x, y) of the upper search window 410 is latched for the first time at 13, 3623, 3633. At the same time, the pixel data a from the current image block data output unit 1000 to each processor element PE (x, y).
(0,0) is transferred.

【０２７１】このとき、各プロセッサエレメントＰＥ
（ｘ，ｙ）では、以下の演算処理が行われる。各プロセ
ッサエレメントＰＥ（ｘ，ｙ）では、まず、画素データ
ｂ（ｘ，ｙ）が第２フリップフロップ３６０３にラッチ
され、さらに、ディストーション算出部３７００の減算
器３７０１の入力端子Ａに入力される。一方、画素デー
タａ（０，０）が現画像ブロックデータ出力ユニット１
０００から減算器３７０１の入力端子Ｂに入力される。At this time, each processor element PE
In (x, y), the following arithmetic processing is performed. In each processor element PE (x, y), first, the pixel data b (x, y) is latched by the second flip-flop 3603 and further input to the input terminal A of the subtractor 3701 of the distortion calculator 3700. On the other hand, the pixel data a (0,0) is the current image block data output unit 1
000 to the input terminal B of the subtractor 3701.

【０２７２】次いで、減算器３７０１では、 ｂ（ｘ，ｙ）−ａ（０，０） が算出され、さらに、正数変換器３７０２により正数に
変換され、加算器３７０４の入力端子Ａに入力される。
一方、加算器３７０４の入力端子Ｂには、論理積演算器
３７０３の演算結果が入力されるが、クロックパルス信
号ＣＫ１の１４クロック目のダウンエッジに同期して立
ち上ったパルス信号ＬＤ１が、論理積演算器３７０３の
入力端子Ａを通して入力され、論理積演算器３７０３の
出力端子Ｙから０を表すデータが出力されるので、加算
器３７０４の入力端子Ｂに０を表すデータが入力され
る。次いで、加算器３７０４で ｜ｂ（ｘ，ｙ）−ａ（０，０）｜ が算出される。Next, b (x, y) −a (0,0) is calculated in the subtractor 3701, further converted to a positive number by the positive number converter 3702, and input to the input terminal A of the adder 3704. Is done.
On the other hand, the operation result of the AND operation unit 3703 is input to the input terminal B of the adder 3704, and the pulse signal LD1 rising in synchronization with the 14th clock falling edge of the clock pulse signal CK1 is ANDed. Data representing 0 is output from the input terminal A of the arithmetic unit 3703 and data representing 0 is output from the output terminal Y of the AND operator 3703. Data representing 0 is input to the input terminal B of the adder 3704. Next, | b (x, y) −a (0, 0) | is calculated by the adder 3704.

【０２７３】次に、クロックパルス信号ＣＫ１の１５ク
ロック目では、各プロセッサエレメントＰＥ（ｘ，ｙ）
の加算器３７０４で算出された ｜ｂ（ｘ，ｙ）−ａ（０，０）｜ が第１フリップフロップ３７０５にラッチされる。ま
た、図３６に示すように、１列目の各プロセッサエレメ
ントＰＥ（ｘ，ｙ）および各レジスタ（ｘ，ｙ）のそれ
ぞれの第２フリップフロップ３６０３，３６１３，３６
２３，３６３３に初めて下側サーチウィンドウ４２０の
画素データｂ（ｘ，ｙ＋２）がラッチされ、同時に、現
画像ブロックデータ出力ユニット１０００から各プロセ
ッサエレメントＰＥ（ｘ，ｙ）に画素データａ（０，
２）が転送される。Next, at the 15th clock of the clock pulse signal CK1, each processor element PE (x, y)
| B (x, y) −a (0,0) | calculated by the adder 3704 of the above is latched by the first flip-flop 3705. Also, as shown in FIG. 36, the second flip-flops 3603, 3613, and 36 of each processor element PE (x, y) and each register (x, y) in the first column.
23, 3633, the pixel data b (x, y + 2) of the lower search window 420 is latched for the first time, and at the same time, the pixel data a (0,
2) is transferred.

【０２７４】このとき、各プロセッサエレメントＰＥ
（ｘ，ｙ）では、以下の演算処理が行われる。各プロセ
ッサエレメントＰＥ（ｘ，ｙ）では、まず、画素データ
ｂ（ｘ，ｙ＋２）が第２フリップフロップ３６０３にラ
ッチされ、さらに、ディストーション算出部３７００の
減算器３７０１の入力端子Ａに入力される。一方、画素
データａ（０，２）が現画像ブロックデータ出力ユニッ
ト１０００から減算器３７０１の入力端子Ｂに入力され
る。At this time, each processor element PE
In (x, y), the following arithmetic processing is performed. In each processor element PE (x, y), first, the pixel data b (x, y + 2) is latched by the second flip-flop 3603 and further input to the input terminal A of the subtractor 3701 of the distortion calculator 3700. On the other hand, the pixel data a (0, 2) is input from the current image block data output unit 1000 to the input terminal B of the subtractor 3701.

【０２７５】次いで、減算器３７０１では、 ｂ（ｘ，ｙ＋２）−ａ（０，２） が算出され、さらに、正数変換器３７０２により正数に
変換され、加算器３７０４の入力端子Ａに入力される。
一方、加算器３７０４の入力端子Ｂには、論理積演算器
３７０３の演算結果が入力され、ハイレベルを示すパル
ス信号ＬＤ１が論理積演算器３７０３の入力端子Ａを通
して入力され、出力端子Ｙから０を表すデータが出力さ
れており、加算器３７０４の入力端子Ｂに０を表すデー
タが入力される。次いで、加算器３７０４で ｜ｂ（ｘ，ｙ＋２）−ａ（０，２）｜ が算出される。Next, b (x, y + 2) −a (0, 2) is calculated in the subtractor 3701, further converted to a positive number by the positive number converter 3702, and input to the input terminal A of the adder 3704. Is done.
On the other hand, to the input terminal B of the adder 3704, the operation result of the AND operation unit 3703 is input, a pulse signal LD1 indicating a high level is input through the input terminal A of the AND operation unit 3703, and 0 is output from the output terminal Y. Is output, and data indicating 0 is input to the input terminal B of the adder 3704. Next, | b (x, y + 2) −a (0, 2) | is calculated by the adder 3704.

【０２７６】次に、クロックパルス信号ＣＫ１の１６ク
ロック目では、 ｜ｂ（ｘ，ｙ）−ａ（０，０）｜ が各プロセッサエレメントＰＥ（ｘ，ｙ）の第１フリッ
プフロップ３７０５から第２フリップフロップ３７０６
にラッチされ、加算器３７０４で算出された ｜ｂ（ｘ，ｙ＋２）−ａ（０，２）｜ が第１フリップフロップ３７０５にラッチされ、また、
図３７に示すように、各プロセッサエレメントＰＥ
（ｘ，ｙ）および各レジスタ（ｘ，ｙ）のそれぞれ第２
フリップフロップ３６０３，３６１３，３６２３，３６
３３に画素データｂ（ｘ，ｙ＋１）がラッチされ、同時
に、現画像ブロックデータ出力ユニット１０００から各
プロセッサエレメントＰＥ（ｘ，ｙ）に画素データａ
（０，１）が転送される。Next, at the 16th clock of the clock pulse signal CK1, | b (x, y) -a (0,0) | Flip-flop 3706
| B (x, y + 2) −a (0, 2) | calculated by the adder 3704 is latched by the first flip-flop 3705, and
As shown in FIG. 37, each processor element PE
(X, y) and the second of each register (x, y)
Flip-flops 3603, 3613, 3623, 36
33, the pixel data b (x, y + 1) is latched. At the same time, the pixel data a (x, y) is output from the current image block data output unit 1000 to each processor element PE (x, y).
(0,1) is transferred.

【０２７７】このとき、各プロセッサエレメントＰＥ
（ｘ，ｙ）では、まず、画素データｂ（ｘ，ｙ＋１）が
第２フリップフロップ３６０３にラッチされ、次いで、
画素データｂ（ｘ，ｙ＋１）は、ディストーション算出
部３７００の減算器３７０１の入力端子Ａに入力され
る。一方、画素データａ（０，１）が現画像ブロックデ
ータ出力ユニット１０００から減算器３７０１の入力端
子Ｂに入力される。At this time, each processor element PE
In (x, y), first, the pixel data b (x, y + 1) is latched by the second flip-flop 3603, and then,
The pixel data b (x, y + 1) is input to the input terminal A of the subtractor 3701 of the distortion calculator 3700. On the other hand, the pixel data a (0, 1) is input from the current image block data output unit 1000 to the input terminal B of the subtractor 3701.

【０２７８】次いで、減算器３７０１では、 ｂ（ｘ，ｙ＋１）−ａ（０，１） が算出され、さらに、正数変換器３７０２により正数に
変換され、加算器３７０４の入力端子Ａに入力される。
一方、加算器３７０４の入力端子Ｂには、論理積演算器
３７０３の演算結果が入力されるが、論理積演算器３７
０３では、パルス信号ＬＤ１が１から０にダウンするた
め、第２フリップフロップ３７０６にラッチされた ｜ｂ（ｘ，ｙ）−ａ（０，０）｜ が入力端子Ｂを通して出力端子Ｙから出力され、次い
で、加算器３７０４で、 ｜ｂ（ｘ，ｙ）−ａ（０，０）｜＋｜ｂ（ｘ，ｙ＋１）
−ａ（０，１）｜ が算出される。Next, in the subtractor 3701, b (x, y + 1) -a (0, 1) is calculated, further converted to a positive number by the positive number converter 3702, and input to the input terminal A of the adder 3704. Is done.
On the other hand, the operation result of the AND operation unit 3703 is input to the input terminal B of the adder 3704.
At 03, since the pulse signal LD1 falls from 1 to 0, | b (x, y) -a (0, 0) | latched by the second flip-flop 3706 is output from the output terminal Y through the input terminal B. Then, in the adder 3704, | b (x, y) -a (0, 0) | + | b (x, y + 1)
−a (0, 1) | is calculated.

【０２７９】次に、クロックパルス信号ＣＫ１の１７ク
ロック目では、 ｜ｂ（ｘ，ｙ＋２）−ａ（０，２）｜ が各プロセッサエレメントＰＥ（ｘ，ｙ）の第１フリッ
プフロップ３７０５から第２フリップフロップ３７０６
にラッチされ、加算器３７０４で算出された ｜ｂ（ｘ，ｙ）−ａ（０，０）｜＋｜ｂ（ｘ，ｙ＋１）
−ａ（０，１）｜ が第１フリップフロップ３７０５にラッチされ、また、
図３８に示すように、各プロセッサエレメントＰＥ
（ｘ，ｙ）および各レジスタ（ｘ，ｙ）のそれぞれ第２
フリップフロップ３６０３，３６１３，３６２３，３６
３３に画素データｂ（ｘ，ｙ＋３）がラッチされ、同時
に、現画像ブロックデータ出力ユニット１０００から各
プロセッサエレメントＰＥ（ｘ，ｙ）に画素データａ
（０，３）が転送される。Next, at the 17th clock of the clock pulse signal CK1, | b (x, y + 2) -a (0,2) | is output from the first flip-flop 3705 of each processor element PE (x, y) to the second. Flip-flop 3706
| B (x, y) −a (0, 0) | + | b (x, y + 1) calculated by the adder 3704
−a (0,1) | is latched in the first flip-flop 3705, and
As shown in FIG. 38, each processor element PE
(X, y) and the second of each register (x, y)
Flip-flops 3603, 3613, 3623, 36
33, the pixel data b (x, y + 3) is latched. At the same time, the pixel data a (x, y) is output from the current image block data output unit 1000 to each processor element PE (x, y).
(0,3) is transferred.

【０２８０】このとき、各プロセッサエレメントＰＥ
（ｘ，ｙ）では、まず、画素データｂ（ｘ，ｙ＋３）が
第２フリップフロップ３６０３にラッチされ、次いで、
画素データｂ（ｘ，ｙ＋３）は、ディストーション算出
部３７００の減算器３７０１の入力端子Ａに入力され
る。一方、画素データａ（０，３）が現画像ブロックデ
ータ出力ユニット１０００から減算器３７０１の入力端
子Ｂに入力される。At this time, each processor element PE
In (x, y), first, the pixel data b (x, y + 3) is latched by the second flip-flop 3603, and then,
The pixel data b (x, y + 3) is input to the input terminal A of the subtractor 3701 of the distortion calculator 3700. On the other hand, the pixel data a (0,3) is input from the current image block data output unit 1000 to the input terminal B of the subtractor 3701.

【０２８１】次いで、減算器３７０１では、 ｂ（ｘ，ｙ＋３）−ａ（０，３） が算出され、さらに、正数変換器３７０２により正数に
変換され、加算器３７０４の入力端子Ａに入力される。
一方、加算器３７０４の入力端子Ｂには、論理積演算器
３７０３の演算結果が入力されるが、論理積演算器３７
０３では、すでにパルス信号ＬＤ１が０であるため、第
２フリップフロップ３７０６にラッチされた ｜ｂ（ｘ，ｙ＋２）−ａ（０，２）｜ が入力端子Ｂを通して出力端子Ｙから出力され、次い
で、加算器３７０４で、 ｜ｂ（ｘ，ｙ＋２）−ａ（０，２）｜＋｜ｂ（ｘ，ｙ＋
３）−ａ（０，３）｜ が算出される。Next, b (x, y + 3) −a (0, 3) is calculated in the subtractor 3701, further converted to a positive number by the positive number converter 3702, and input to the input terminal A of the adder 3704. Is done.
On the other hand, the operation result of the AND operation unit 3703 is input to the input terminal B of the adder 3704.
03, since the pulse signal LD1 is already 0, | b (x, y + 2) -a (0, 2) | latched by the second flip-flop 3706 is output from the output terminal Y through the input terminal B, and then | B (x, y + 2) −a (0, 2) | + | b (x, y +
3) -a (0,3) | is calculated.

【０２８２】次に、クロックパルス信号ＣＫ１の１８ク
ロック目では、 ｜ｂ（ｘ，ｙ）−ａ（０，０）｜＋｜ｂ（ｘ，ｙ＋１）
−ａ（０，１）｜ が各プロセッサエレメントＰＥ（ｘ，ｙ）の第１フリッ
プフロップ３７０５から第２フリップフロップ３７０６
にラッチされ、加算器３７０４で算出された ｜ｂ（ｘ，ｙ＋２）−ａ（０，２）｜＋｜ｂ（ｘ，ｙ＋
３）−ａ（０，３）｜ が第１フリップフロップ３７０５にラッチされ、また、
図３９に示すように、各プロセッサエレメントＰＥ
（ｘ，ｙ）および各レジスタ（ｘ，ｙ）の第２フリップ
フロップ３６０３，３６１３，３６２３，３６３３に画
素データｂ（ｘ＋１，ｙ＋１）がラッチされ、同時に、
現画像ブロックデータ出力ユニット１０００から各プロ
セッサエレメントＰＥ（ｘ，ｙ）に画素データａ（１，
１）が転送される。Next, at the 18th clock of the clock pulse signal CK1, | b (x, y) -a (0,0) | + | b (x, y + 1)
−a (0, 1) | is the first flip-flop 3705 to the second flip-flop 3706 of each processor element PE (x, y).
| B (x, y + 2) −a (0, 2) | + | b (x, y +
3) -a (0,3) | is latched in the first flip-flop 3705, and
As shown in FIG. 39, each processor element PE
The pixel data b (x + 1, y + 1) is latched in (x, y) and the second flip-flops 3603, 3613, 3623, 3633 of each register (x, y), and at the same time,
From the current image block data output unit 1000 to each processor element PE (x, y), pixel data a (1,
1) is transferred.

【０２８３】このとき、各プロセッサエレメントＰＥ
（ｘ，ｙ）では、画素データｂ（ｘ＋１，ｙ＋１）が第
２フリップフロップ３６０３にラッチされ、画素データ
ａ（１，１）が現画像ブロックデータ出力ユニット１０
００から減算器３７０１の入力端子Ｂに入力され、この
結果、 ｜ｂ（ｘ，ｙ）−ａ（０，０）｜＋｜ｂ（ｘ，ｙ＋１）
−ａ（０，１）｜＋｜ｂ（ｘ＋１，ｙ＋１）−ａ（１，
１）｜ が算出される。At this time, each processor element PE
In (x, y), the pixel data b (x + 1, y + 1) is latched by the second flip-flop 3603, and the pixel data a (1, 1) is output to the current image block data output unit 10.
00 to the input terminal B of the subtractor 3701. As a result, | b (x, y) −a (0, 0) | + | b (x, y + 1)
−a (0,1) | + | b (x + 1, y + 1) −a (1,
1) | is calculated.

【０２８４】次に、クロックパルス信号ＣＫ１の１９ク
ロック目では、 ｜ｂ（ｘ，ｙ＋２）−ａ（０，２）｜＋｜ｂ（ｘ，ｙ＋
３）−ａ（０，３）｜ が各プロセッサエレメントＰＥ（ｘ，ｙ）の第１フリッ
プフロップ３７０５から第２フリップフロップ３７０６
にラッチされ、加算器３７０４で算出された ｜ｂ（ｘ，ｙ）−ａ（０，０）｜＋｜ｂ（ｘ，ｙ＋１）
−ａ（０，１）｜＋｜ｂ（ｘ＋１，ｙ＋１）−ａ（１，
１）｜ が第１フリップフロップ３７０５にラッチされ、また、
図４０に示すように、各プロセッサエレメントＰＥ
（ｘ，ｙ）および各レジスタ（ｘ，ｙ）の第２フリップ
フロップ３６０３，３６１３，３６２３，３６３３に画
素データｂ（ｘ＋１，ｙ＋３）がラッチされ、同時に、
現画像ブロックデータ出力ユニット１０００から各プロ
セッサエレメントＰＥ（ｘ，ｙ）に画素データａ（１，
３）が転送される。Next, at the 19th clock of the clock pulse signal CK1, | b (x, y + 2) -a (0, 2) | + | b (x, y +
3) -a (0,3) | is converted from the first flip-flop 3705 to the second flip-flop 3706 of each processor element PE (x, y).
| B (x, y) −a (0, 0) | + | b (x, y + 1) calculated by the adder 3704
−a (0,1) | + | b (x + 1, y + 1) −a (1,
1) | is latched in the first flip-flop 3705, and
As shown in FIG. 40, each processor element PE
The pixel data b (x + 1, y + 3) is latched in (x, y) and the second flip-flops 3603, 3613, 3623, 3633 of each register (x, y), and at the same time,
From the current image block data output unit 1000 to each processor element PE (x, y), pixel data a (1,
3) is transferred.

【０２８５】このとき、各プロセッサエレメントＰＥ
（ｘ，ｙ）では、画素データａ（ｘ＋１，ｙ＋３）が第
２フリップフロップ３６０３にラッチされ、画素データ
ａ（１，３）が現画像ブロックデータ出力ユニット１０
００から減算器３７０１の入力端子Ｂに入力され、この
結果、 ｜ｂ（ｘ，ｙ＋２）−ａ（０，２）｜＋｜ｂ（ｘ，ｙ＋
３）−ａ（０，３）｜＋｜ｂ（ｘ＋１，ｙ＋３）−ａ
（１，３）｜ が算出される。At this time, each processor element PE
In (x, y), the pixel data a (x + 1, y + 3) is latched by the second flip-flop 3603, and the pixel data a (1, 3) is output to the current image block data output unit 10
00 to the input terminal B of the subtractor 3701. As a result, | b (x, y + 2) −a (0, 2) | + | b (x, y +
3) -a (0,3) | + | b (x + 1, y + 3) -a
(1,3) | is calculated.

【０２８６】次に、クロックパルス信号ＣＫ１の２０ク
ロック目では、 ｜ｂ（ｘ，ｙ）−ａ（０，０）｜＋｜ｂ（ｘ，ｙ＋１）
−ａ（０，１）｜＋｜ｂ（ｘ＋１，ｙ＋１）−ａ（１，
１）｜ が各プロセッサエレメントＰＥ（ｘ，ｙ）の第１フリッ
プフロップ３７０５から第２フリップフロップ３７０６
にラッチされ、加算器３７０４で算出された ｜ｂ（ｘ，ｙ＋２）−ａ（０，２）｜＋｜ｂ（ｘ，ｙ＋
３）−ａ（０，３）｜＋｜ｂ（ｘ＋１，ｙ＋３）−ａ
（１，３）｜ が第１フリップフロップ３７０５にラッチされ、また、
図４１に示すように、各プロセッサエレメントＰＥ
（ｘ，ｙ）および各レジスタ（ｘ，ｙ）の第２フリップ
フロップ３６０３，３６１３，３６２３，３６３３に画
素データｂ（ｘ＋１，ｙ）がラッチされ、同時に、現画
像ブロックデータ出力ユニット１０００から各プロセッ
サエレメントＰＥ（ｘ，ｙ）に画素データａ（１，０）
が転送される。Next, at the 20th clock of the clock pulse signal CK1, | b (x, y) -a (0,0) | + | b (x, y + 1)
−a (0,1) | + | b (x + 1, y + 1) −a (1,
1) | is the first flip-flop 3705 to the second flip-flop 3706 of each processor element PE (x, y).
| B (x, y + 2) −a (0, 2) | + | b (x, y +
3) -a (0,3) | + | b (x + 1, y + 3) -a
(1,3) | is latched in the first flip-flop 3705, and
As shown in FIG. 41, each processor element PE
(X, y) and the pixel data b (x + 1, y) are latched in the second flip-flops 3603, 3613, 3623, 3633 of each register (x, y). Pixel data a (1,0) is added to element PE (x, y).
Is transferred.

【０２８７】このとき、各プロセッサエレメントＰＥ
（ｘ，ｙ）では、画素データｂ（ｘ＋１，ｙ）が第２フ
リップフロップ３６０３にラッチされ、画素データａ
（０，１）が現画像ブロックデータ出力ユニット１００
０から減算器３７０１の入力端子Ｂに入力され、この結
果、 ｜ｂ（ｘ，ｙ）−ａ（０，０）｜＋｜ｂ（ｘ，ｙ＋１）
−ａ（０，１）｜＋｜ｂ（ｘ＋１，ｙ＋１）−ａ（１，
１）｜＋｜ｂ（ｘ＋１，ｙ）−ａ（１，０）｜ が算出される。At this time, each processor element PE
At (x, y), the pixel data b (x + 1, y) is latched by the second flip-flop 3603 and the pixel data a
(0, 1) is the current image block data output unit 100
0 is input to the input terminal B of the subtractor 3701. As a result, | b (x, y) −a (0, 0) | + | b (x, y + 1)
−a (0,1) | + | b (x + 1, y + 1) −a (1,
1) | + | b (x + 1, y) -a (1, 0) | is calculated.

【０２８８】次に、クロックパルス信号ＣＫ１の２１ク
ロック目では、 ｜ｂ（ｘ，ｙ＋２）−ａ（０，２）｜＋｜ｂ（ｘ，ｙ＋
３）−ａ（０，３）｜＋｜ｂ（ｘ＋１，ｙ＋３）−ａ
（１，３）｜ が第１フリップフロップ３７０５から第２フリップフロ
ップ３７０６にラッチされ、加算器３７０４で算出され
た ｜ｂ（ｘ，ｙ）−ａ（０，０）｜＋｜ｂ（ｘ，ｙ＋１）
−ａ（０，１）｜＋｜ｂ（ｘ＋１，ｙ＋１）−ａ（１，
１）｜＋｜ｂ（ｘ＋１，ｙ）−ａ（１，０）｜ が第１フリップフロップ３７０５にラッチされ、また、
図４２に示すように、各プロセッサエレメントＰＥ
（ｘ，ｙ）および各レジスタ（ｘ，ｙ）の第２フリップ
フロップ３６０３，３６１３，３６２３，３６３３に画
素データｂ（ｘ＋１，ｙ＋２）がラッチされ、同時に、
現画像ブロックデータ出力ユニット１０００から各プロ
セッサエレメントＰＥ（ｘ，ｙ）に画素データａ（１，
２）が転送される。Next, at the 21st clock of the clock pulse signal CK1, | b (x, y + 2) -a (0, 2) | + | b (x, y +
3) -a (0,3) | + | b (x + 1, y + 3) -a
(1,3) | is latched from the first flip-flop 3705 to the second flip-flop 3706, and | b (x, y) -a (0,0) | + | b (x, y + 1)
−a (0,1) | + | b (x + 1, y + 1) −a (1,
1) | + | b (x + 1, y) -a (1,0) | is latched in the first flip-flop 3705, and
As shown in FIG. 42, each processor element PE
The pixel data b (x + 1, y + 2) is latched by (x, y) and the second flip-flops 3603, 3613, 3623, 3633 of each register (x, y), and at the same time,
From the current image block data output unit 1000 to each processor element PE (x, y), pixel data a (1,
2) is transferred.

【０２８９】このとき、各プロセッサエレメントＰＥ
（ｘ，ｙ）では、画素データｂ（ｘ＋１，ｙ＋２）が第
２フリップフロップ３６０３にラッチされ、画素データ
ａ（１，２）が現画像ブロックデータ出力ユニット１０
００から減算器３７０１の入力端子Ｂに入力され、この
結果、 ｜ｂ（ｘ，ｙ＋２）−ａ（０，２）｜＋｜ｂ（ｘ，ｙ＋
３）−ａ（０，３）｜＋｜ｂ（ｘ＋１，ｙ＋３）−ａ
（１，３）｜＋｜ｂ（ｘ＋１，ｙ＋２）−ａ（１，２）
｜ が算出される。At this time, each processor element PE
In (x, y), the pixel data b (x + 1, y + 2) is latched by the second flip-flop 3603, and the pixel data a (1, 2) is output to the current image block data output unit 10
00 to the input terminal B of the subtractor 3701. As a result, | b (x, y + 2) −a (0, 2) | + | b (x, y +
3) -a (0,3) | + | b (x + 1, y + 3) -a
(1,3) | + | b (x + 1, y + 2) -a (1,2)
| Is calculated.

【０２９０】すなわち、各プロセッサエレメントＰＥ
（ｘ，ｙ）では、それぞれのプロセッサエレメントＰＥ
（ｘ，ｙ）と位置的に対応する第１セグメント候補ブロ
ックと現画像第１セグメントブロックとの間の第１セグ
メントブロックディストーションが求められ、次いで、
クロックパルス信号ＣＫ１の１クロック後に、それぞれ
のプロセッサエレメントＰＥ（ｘ，ｙ）と位置的に対応
する第２セグメント候補ブロックと現画像第２セグメン
トブロックとの間の第２セグメントブロックディストー
ションが求められたことになる。That is, each processor element PE
In (x, y), each processor element PE
A first segment block distortion between a first segment candidate block positionally corresponding to (x, y) and the current image first segment block is determined, and then
One clock after the clock pulse signal CK1, a second segment block distortion between the current image second segment block and the second segment candidate block that physically corresponds to each processor element PE (x, y) is obtained. Will be.

【０２９１】以下、各プロセッサエレメントＰＥ（ｘ，
ｙ）で算出された第１セグメントブロックディストーシ
ョンをＤ１（ｘ，ｙ）で表し、各プロセッサエレメント
ＰＥ（ｘ，ｙ）で算出された第２セグメントブロックデ
ィストーションをＤ２（ｘ，ｙ）で表すことにする。次
に、クロックパルス信号ＣＫ１の２２クロック目では、
パルス信号ＣＫ１の立ち上りに同期して各プロセッサエ
レメントＰＥ（ｘ，ｙ）の第１フリップフロップ３７０
５に保持されたそれぞれのＤ１（ｘ，ｙ）が第２フリッ
プフロップ３７０６にラッチされる。また、各プロセッ
サエレメントＰＥ（ｘ，ｙ）の加算器３７０４で算出さ
れたそれぞれのＤ２（ｘ，ｙ）が第１フリップフロップ
３７０５にラッチされる。また、クロックパルス信号Ｃ
Ｋ１の２２クロック目のダウンエッジに同期してパルス
信号ＬＤ１が立ち上り、各プロセッサエレメントＰＥ
（０，０）のディストーション転送部３８００のセレク
タ３８０１の入力端子Ｂと出力端子Ｙが電気的に接続さ
れる。Hereinafter, each processor element PE (x,
The first segment block distortion calculated by y) is represented by D1 (x, y), and the second segment block distortion calculated by each processor element PE (x, y) is represented by D2 (x, y). I do. Next, at the 22nd clock of the clock pulse signal CK1,
The first flip-flop 370 of each processor element PE (x, y) is synchronized with the rise of the pulse signal CK1.
5 is latched by the second flip-flop 3706. Further, each D2 (x, y) calculated by the adder 3704 of each processor element PE (x, y) is latched by the first flip-flop 3705. The clock pulse signal C
The pulse signal LD1 rises in synchronization with the falling edge of the 22nd clock of K1, and each processor element PE
The input terminal B and the output terminal Y of the selector 3801 of the (0, 0) distortion transfer unit 3800 are electrically connected.

【０２９２】次に、クロックパルス信号ＣＫ１の２３ク
ロック目では、パルス信号ＣＫ２の立ち上りに同期して
各プロセッサエレメントＰＥ（ｘ，ｙ）の第２フリップ
フロップ３７０６に保持されたそれぞれのＤ１（ｘ，
ｙ）がディストーション転送部３８００の第１フリップ
フロップ３８０２にラッチされる。また、各プロセッサ
エレメントＰＥ（ｘ，ｙ）の第１フリップフロップ３７
０５に保持されたそれぞれのＤ２（ｘ，ｙ）が第２フリ
ップフロップ３７０６にラッチされる。Next, at the 23rd clock of the clock pulse signal CK1, each of the D1 (x, x) held in the second flip-flop 3706 of each processor element PE (x, y) in synchronization with the rise of the pulse signal CK2.
y) is latched in the first flip-flop 3802 of the distortion transfer unit 3800. Also, the first flip-flop 37 of each processor element PE (x, y)
Each D2 (x, y) held at 05 is latched by the second flip-flop 3706.

【０２９３】次に、クロックパルス信号ＣＫ１の２４ク
ロック目では、パルス信号ＣＫ２に同期してＤ１（０，
０）が、プロセッサエレメントＰＥ（０，０）の第１フ
リップフロップ３８０２から第２フリップフロップ３８
０３にラッチされ、出力端子Ｄｏを通してセグメントブ
ロック特定ユニット４０００の比較器４１０１の入力端
子Ａ０およびフィールドブロックディストーション算出
ユニット５０００の入力端子Ａ０に出力される。Next, at the 24th clock of the clock pulse signal CK1, D1 (0, 0, 1) is synchronized with the pulse signal CK2.
0) from the first flip-flop 3802 of the processor element PE (0,0) to the second flip-flop 38
03, and is output to the input terminal A0 of the comparator 4101 of the segment block specifying unit 4000 and the input terminal A0 of the field block distortion calculation unit 5000 through the output terminal Do.

【０２９４】同時に、Ｄ１（０，１）がプロセッサエレ
メントＰＥ（０，１）の第１フリップフロップ３８０２
から第２フリップフロップ３８０３にラッチされ、出力
端子Ｄｏを通してセグメントブロック特定ユニット４０
００の比較器４１０１の入力端子Ａ１およびフィールド
ブロックディストーション算出ユニット５０００の入力
端子Ａ１に出力される。At the same time, D1 (0,1) is the first flip-flop 3802 of processor element PE (0,1).
Is latched by the second flip-flop 3803 and the segment block specifying unit 40 is output through the output terminal Do.
00 and the input terminal A1 of the field block distortion calculation unit 5000.

【０２９５】同時に、Ｄ１（０，２）がプロセッサエレ
メントＰＥ（０，２）の第１フリップフロップ３８０２
から第２フリップフロップ３８０３にラッチされ、出力
端子Ｄｏを通してセグメントブロック特定ユニット４０
００の比較器４１０１の入力端子Ａ２およびフィールド
ブロックディストーション算出ユニット５０００の入力
端子Ａ２に出力される。At the same time, D1 (0,2) is the first flip-flop 3802 of processor element PE (0,2).
Is latched by the second flip-flop 3803 and the segment block specifying unit 40 is output through the output terminal Do.
00 and the input terminal A2 of the field block distortion calculation unit 5000.

【０２９６】また、同時に、他のプロセッサエレメント
ＰＥ（ｘ，ｙ）に保持されたＤ１（ｘ，ｙ）は、同行の
プロセッサエレメントＰＥ（ｘ−１，ｙ）のディストー
ション転送部３８００に転送される。また、各プロセッ
サエレメントＰＥ（ｘ，ｙ）の第２フリップフロップ３
７０６に保持されたＤ２（ｘ，ｙ）がそれぞれ第１フリ
ップフロップ３８０２にラッチされる。At the same time, D1 (x, y) held in another processor element PE (x, y) is transferred to the distortion transfer section 3800 of the same processor element PE (x-1, y). . Also, the second flip-flop 3 of each processor element PE (x, y)
D2 (x, y) held in 706 is latched by the first flip-flop 3802, respectively.

【０２９７】次に、クロックパルス信号ＣＫ１の２５ク
ロック目では、パルス信号ＣＫ２に同期してＤ２（０，
０）が、プロセッサエレメントＰＥ（０，０）の第１フ
リップフロップ３８０２から第２フリップフロップ３８
０３にラッチされ、出力端子Ｄｏを通してセグメントブ
ロック特定ユニット４０００の比較器４１０１の入力端
子Ａ０およびフィールドブロックディストーション算出
ユニット５０００の入力端子Ａ０に出力される。Next, at the 25th clock of the clock pulse signal CK1, D2 (0,
0) from the first flip-flop 3802 of the processor element PE (0,0) to the second flip-flop 38
03, and is output to the input terminal A0 of the comparator 4101 of the segment block specifying unit 4000 and the input terminal A0 of the field block distortion calculation unit 5000 through the output terminal Do.

【０２９８】同時に、Ｄ２（０，１）がプロセッサエレ
メントＰＥ（０，１）の第１フリップフロップ３８０２
から第２フリップフロップ３８０３にラッチされ、出力
端子Ｄｏを通してセグメントブロック特定ユニット４０
００の比較器４１０１の入力端子Ａ１およびフィールド
ブロックディストーション算出ユニット５０００の入力
端子Ａ１に出力される。At the same time, D2 (0,1) is the first flip-flop 3802 of processor element PE (0,1).
Is latched by the second flip-flop 3803 and the segment block specifying unit 40 is output through the output terminal Do.
00 and the input terminal A1 of the field block distortion calculation unit 5000.

【０２９９】同時に、Ｄ２（０，２）がプロセッサエレ
メントＰＥ（０，２）の第１フリップフロップ３８０２
から第２フリップフロップ３８０３にラッチされ、出力
端子Ｄｏを通してセグメントブロック特定ユニット４０
００の比較器４１０１の入力端子Ａ２およびフィールド
ブロックディストーション算出ユニット５０００の入力
端子Ａ２に出力される。At the same time, D2 (0,2) is the first flip-flop 3802 of processor element PE (0,2).
Is latched by the second flip-flop 3803 and the segment block specifying unit 40 is output through the output terminal Do.
00 and the input terminal A2 of the field block distortion calculation unit 5000.

【０３００】また、同時に、他のプロセッサエレメント
ＰＥ（ｘ，ｙ）に保持されたＤ２（ｘ，ｙ）は、同行の
プロセッサエレメントＰＥ（ｘ−１，ｙ）のディストー
ション転送部３８００に転送される。また、各プロセッ
サエレメントＰＥ（ｘ，ｙ）の第２フリップフロップ３
７０６に保持されたＤ１（ｘ，ｙ）がそれぞれ第１フリ
ップフロップ３８０２にラッチされる。At the same time, D2 (x, y) held in another processor element PE (x, y) is transferred to the distortion transfer unit 3800 of the same processor element PE (x-1, y). . Also, the second flip-flop 3 of each processor element PE (x, y)
D1 (x, y) held in 706 is latched by the first flip-flop 3802, respectively.

【０３０１】次に、クロックパルス信号ＣＫ１の２６ク
ロック目では、パルス信号ＣＫ２に同期してＤ１（１，
０）、Ｄ１（１，１）およびＤ１（１，２）が、それぞ
れプロセッサエレメントＰＥ（０，０）、プロセッサエ
レメントＰＥ（０，１）およびプロセッサエレメントＰ
Ｅ（０，２）の第１フリップフロップ３８０２から第２
フリップフロップ３８０３にラッチされ、それぞれ出力
端子Ｄｏを通してセグメントブロック特定ユニット４０
００の比較器４１０１の入力端子Ａ０，Ａ１，Ａ２およ
びフィールドブロックディストーション算出ユニット５
０００の入力端子Ａ０，Ａ１，Ａ２に出力される。Next, at the 26th clock of the clock pulse signal CK1, D1 (1,1) is synchronized with the pulse signal CK2.
0), D1 (1, 1) and D1 (1, 2) are the processor element PE (0, 0), the processor element PE (0, 1), and the processor element P, respectively.
From the first flip-flop 3802 of E (0,2) to the second
The segment block specifying unit 40 is latched by the flip-flop 3803, and is output through the output terminal Do.
00 input terminals A0, A1, A2 of the comparator 4101 and the field block distortion calculation unit 5
000 input terminals A0, A1, A2.

【０３０２】また、同時に、他のプロセッサエレメント
ＰＥ（１，ｙ）に保持されたＤ１（２，ｙ）は、同行の
プロセッサエレメントＰＥ（０，ｙ）のディストーショ
ン転送部３８００に転送される。また、各プロセッサエ
レメントＰＥ（ｘ，ｙ）の第２フリップフロップ３７０
６に保持されたＤ２（ｘ＋１，ｙ）がそれぞれ第１フリ
ップフロップ３８０２にラッチされる。At the same time, D1 (2, y) held in another processor element PE (1, y) is transferred to the distortion transfer section 3800 of the processor element PE (0, y) in the same row. Also, the second flip-flop 370 of each processor element PE (x, y)
6 are latched by the first flip-flop 3802, respectively.

【０３０３】次に、クロックパルス信号ＣＫ１の２７ク
ロック目では、パルス信号ＣＫ２に同期してＤ２（１，
０）、Ｄ２（１，１）およびＤ２（１，２）が、それぞ
れプロセッサエレメントＰＥ（０，０）、プロセッサエ
レメントＰＥ（０，１）およびプロセッサエレメントＰ
Ｅ（０，２）の第１フリップフロップ３８０２から第２
フリップフロップ３８０３にラッチされ、それぞれ出力
端子Ｄｏを通してセグメントブロック特定ユニット４０
００の比較器４１０１の入力端子Ａ０，Ａ１，Ａ２およ
びフィールドブロックディストーション算出ユニット５
０００の入力端子Ａ０，Ａ１，Ａ２に出力される。Next, at the 27th clock of the clock pulse signal CK1, D2 (1,1) is synchronized with the pulse signal CK2.
0), D2 (1,1) and D2 (1,2) are processor elements PE (0,0), PE (0,1) and processor element P, respectively.
From the first flip-flop 3802 of E (0,2) to the second
The segment block specifying unit 40 is latched by the flip-flop 3803, and is output through the output terminal Do.
00 input terminals A0, A1, A2 of the comparator 4101 and the field block distortion calculation unit 5
000 input terminals A0, A1, A2.

【０３０４】また、同時に、他のプロセッサエレメント
ＰＥ（１，ｙ）に保持されたＤ２（２，ｙ）は、同行の
プロセッサエレメントＰＥ（０，ｙ）のディストーショ
ン転送部３８００に転送される。また、各プロセッサエ
レメントＰＥ（０，ｙ）の第２フリップフロップ３７０
６に保持されたＤ１（２，ｙ）がそれぞれ第１フリップ
フロップ３８０２にラッチされる。At the same time, D2 (2, y) held in another processor element PE (1, y) is transferred to the distortion transfer section 3800 of the processor element PE (0, y) in the same row. Also, the second flip-flop 370 of each processor element PE (0, y)
6 are latched by the first flip-flop 3802, respectively.

【０３０５】次に、クロックパルス信号ＣＫ１の２８ク
ロック目では、パルス信号ＣＫ２に同期してＤ１（２，
０）、Ｄ１（２，１）およびＤ１（２，２）が、それぞ
れプロセッサエレメントＰＥ（０，０）、プロセッサエ
レメントＰＥ（０，１）およびプロセッサエレメントＰ
Ｅ（０，２）の第１フリップフロップ３８０２から第２
フリップフロップ３８０３にラッチされ、それぞれ出力
端子Ｄｏを通してセグメントブロック特定ユニット４０
００の比較器４１０１の入力端子Ａ０，Ａ１，Ａ２およ
びフィールドブロックディストーション算出ユニット５
０００の入力端子Ａ０，Ａ１，Ａ２に出力される。Next, at the 28th clock of the clock pulse signal CK1, D1 (2,2) is synchronized with the pulse signal CK2.
0), D1 (2,1) and D1 (2,2) are processor elements PE (0,0), processor element PE (0,1) and processor element P, respectively.
From the first flip-flop 3802 of E (0,2) to the second
The segment block specifying unit 40 is latched by the flip-flop 3803, and is output through the output terminal Do.
00 input terminals A0, A1, A2 of the comparator 4101 and the field block distortion calculation unit 5
000 input terminals A0, A1, A2.

【０３０６】また、各プロセッサエレメントＰＥ（０，
ｙ）の第２フリップフロップ３７０６に保持されたＤ２
（２，ｙ）がそれぞれ第１フリップフロップ３８０２に
ラッチされる。次に、クロックパルス信号ＣＫ１の２９
クロック目では、パルス信号ＣＫ２に同期してＤ２
（２，０）、Ｄ２（２，１）およびＤ２（２，２）が、
それぞれプロセッサエレメントＰＥ（０，０）、プロセ
ッサエレメントＰＥ（０，１）およびプロセッサエレメ
ントＰＥ（０，２）の第１フリップフロップ３８０２か
ら第２フリップフロップ３８０３にラッチされ、それぞ
れ出力端子Ｄｏを通してセグメントブロック特定ユニッ
ト４０００の比較器４１０１の入力端子Ａ０，Ａ１，Ａ
２およびフィールドブロックディストーション算出ユニ
ット５０００の入力端子Ａ０，Ａ１，Ａ２に出力され
る。Each processor element PE (0,
y) D2 held in the second flip-flop 3706
(2, y) are respectively latched by the first flip-flop 3802. Next, 29 of the clock pulse signal CK1
At the clock, D2 is synchronized with the pulse signal CK2.
(2,0), D2 (2,1) and D2 (2,2)
The first and second flip-flops 3802 and 3803 of the processor elements PE (0,0), PE (0,1) and PE (0,2) respectively latch the segment blocks through the output terminals Do. Input terminals A0, A1, A of comparator 4101 of specific unit 4000
2 and input to the input terminals A0, A1, A2 of the field block distortion calculation unit 5000.

【０３０７】すなわち、すべての第１セグメントブロッ
クディストーションＤ１（ｘ，ｙ）およびすべての第２
セグメントブロックディストーションＤ２（ｘ，ｙ）が
セグメントブロックディストーション算出ユニット３０
００からセグメントブロック特定ユニット４０００およ
びフィールドブロックディストーション算出ユニット５
０００に転送されたことになる。That is, all the first segment block distortions D1 (x, y) and all the second
The segment block distortion D2 (x, y) is calculated by the segment block distortion calculating unit 30.
From 00, a segment block specifying unit 4000 and a field block distortion calculating unit 5
000.

【０３０８】次に、セグメントブロック特定ユニット４
０００において、セグメントブロックディストーション
算出ユニット３０００で算出された各Ｄ１（ｘ，ｙ）の
中から最小の第１セグメントブロックディストーション
を検出し、この最小第１セグメントブロックディストー
ションが算出されたプロセッサエレメントＰＥ（ｘ，
ｙ）の配置位置に基づいて第１セグメント動きベクトル
ＭＶＳｇ１を求めるとともに、セグメントブロックディ
ストーション算出ユニット３０００で算出された各Ｄ２
（ｘ，ｙ）の中から最小の第２セグメントブロックディ
ストーションを検出し、この最小第２セグメントブロッ
クディストーションが算出されたプロセッサエレメント
ＰＥ（ｘ，ｙ）の配置位置に基づいて第２セグメント動
きベクトルＭＶＳｇ２を求める動作を図９に示されたタ
イムチャートに基づいて説明する。Next, the segment block specifying unit 4
000, a minimum first segment block distortion is detected from among the D1 (x, y) calculated by the segment block distortion calculation unit 3000, and the processor element PE (x) for which the minimum first segment block distortion is calculated is detected. ,
y), the first segment motion vector MVSg1 is obtained based on the arrangement position, and each D2 calculated by the segment block distortion calculation unit 3000 is obtained.
A minimum second segment block distortion is detected from (x, y), and the second segment motion vector MVSg2 is determined based on the arrangement position of the processor element PE (x, y) for which the minimum second segment block distortion has been calculated. Will be described with reference to a time chart shown in FIG.

【０３０９】なお、図９におけるＰＥ（０，０）は、プ
ロセッサエレメントＰＥ（０，０）の第２フリップフロ
ップ３８０３にラッチされた第１セグメントブロックデ
ィストーションＤ１（ｘ，ｙ）および第２セグメントブ
ロックディストーションＤ２（ｘ，ｙ）を表し、Ｍｙは
セグメント動きベクトル垂直成分検出ユニット４２００
の第２フリップフロップ４２０３にラッチされたデータ
を表し、Ｍｘはセグメント動きベクトル水平成分検出ユ
ニット４３００の第２フリップフロップ４３０４にラッ
チされたデータを表す。Note that PE (0,0) in FIG. 9 is the first segment block distortion D1 (x, y) and the second segment block latched by the second flip-flop 3803 of the processor element PE (0,0). Represents distortion D2 (x, y), where My is the segment motion vector vertical component detection unit 4200
Mx represents data latched in the second flip-flop 4304 of the segment motion vector horizontal component detection unit 4300.

【０３１０】まず、クロックパルス信号ＣＫ１の２４ク
ロック目では、最小セグメントブロックディストーショ
ン検出ユニット４１００においては、パルス信号ＣＫ２
に同期して、セグメントブロックディストーション算出
ユニット３０００で算出されたＤ１（０，０），Ｄ１
（０，１），Ｄ１（０，２）がそれぞれ比較器４１０１
の入力端子Ａ０，Ａ１，Ａ２に入力される。First, at the 24th clock of the clock pulse signal CK1, the minimum segment block distortion detection unit 4100 outputs the pulse signal CK2.
D1 (0,0), D1 calculated by the segment block distortion calculation unit 3000 in synchronization with
(0,1) and D1 (0,2) are the comparators 4101 respectively.
Are input to the input terminals A0, A1, and A2.

【０３１１】次いで、比較器４１０１では、これらの第
１セグメントブロックディストーションが比較され、最
小値の第１セグメントブロックディストーションが出力
端子Ｙから出力され、比較器４１０３の入力端子Ａおよ
びセレクタ４１０４の入力端子Ｂに入力される。また、
比較器４１０１では、最小第１セグメントブロックディ
ストーションが入力された入力端子を表すデータＬＭＶ
ｙが出力端子Ｍから出力され、セグメント動きベクトル
垂直成分検出ユニット４２００のセレクタ４２０１の入
力端子Ｂに入力される。ここで、最小セグメントブロッ
クディストーションは、Ｄ１（０，０）であり、データ
ＬＭＶｙは、０を表すデータとなる。Next, the comparator 4101 compares these first segment block distortions, outputs the minimum value of the first segment block distortion from the output terminal Y, and inputs the input terminal A of the comparator 4103 and the input terminal of the selector 4104. B is input. Also,
In the comparator 4101, the data LMV representing the input terminal to which the minimum first segment block distortion is input
y is output from the output terminal M and input to the input terminal B of the selector 4201 of the segment motion vector vertical component detection unit 4200. Here, the minimum segment block distortion is D1 (0,0), and the data LMVy is data representing 0.

【０３１２】次いで、比較器４１０３では、入力端子Ａ
を通して入力されたＤ１（０，０）と入力端子Ｂを通し
て入力されたデータとを比較する。ここで、比較器４１
０３では、入力端子Ｂを通して論理和演算器４１０２の
演算結果が入力されるが、論理和演算器４１０２では、
クロックパルス信号ＣＫ１の２４クロック目のダウンエ
ッジに同期してパルス信号ＬＤ２が入力端子Ａを通して
入力され、出力端子Ｙからすべてのビットが１であるデ
ータが最大値として出力されるので、比較器４１０３で
は、最大値を示すデータが入力端子Ｂを通して入力され
る。すなわち、比較器４１０３では、Ｄ１（０，０）の
ほうが小さい値となるため、出力端子から１を表すデー
タＭｉｎが出力される。次いで、セレクタ４１０４で
は、入力端子Ｓに入力されたデータＭｉｎが１のため、
入力端子Ｂと出力端子Ｙが電気的に接続され、入力端子
Ｂから入力されたＤ１（０，０）が出力端子Ｙから出力
される。Next, in the comparator 4103, the input terminal A
D1 (0,0) input through the input terminal B and the data input through the input terminal B are compared. Here, the comparator 41
03, the operation result of the OR operation unit 4102 is input through the input terminal B, but in the OR operation unit 4102,
The pulse signal LD2 is input through the input terminal A in synchronization with the 24th clock falling edge of the clock pulse signal CK1, and data in which all bits are 1 is output from the output terminal Y as the maximum value. Then, data indicating the maximum value is input through the input terminal B. That is, in the comparator 4103, since D1 (0,0) has a smaller value, data Min representing 1 is output from the output terminal. Next, in the selector 4104, since the data Min input to the input terminal S is 1,
The input terminal B and the output terminal Y are electrically connected, and D1 (0,0) input from the input terminal B is output from the output terminal Y.

【０３１３】一方、クロックパルス信号ＣＫ１の２４ク
ロック目のセグメント動きベクトル垂直成分検出ユニッ
ト４２００においては、セレクタ４２０１では、最小セ
グメントブロックディストーション検出ユニット４１０
０の比較器４１０３から出力されたデータＭｉｎが入力
端子Ｓを通して入力され、比較器４１０１から出力され
たデータＬＭＶｙが入力端子Ｂを通して入力される。こ
こで、セレクタ４２０１では、入力端子Ｓを通して入力
されたデータＭｉｎが１を表すので、入力端子Ｂと出力
端子Ｙとが電気的に接続され、入力端子Ｂを通して入力
された０を表すデータＬＭＶｙが出力端子Ｙを通して出
力される。On the other hand, in the segment motion vector vertical component detection unit 4200 at the 24th clock of the clock pulse signal CK1, the selector 4201 sets the minimum segment block distortion detection unit 410
The data Min output from the comparator 4103 of 0 is input through the input terminal S, and the data LMVy output from the comparator 4101 is input through the input terminal B. Here, in the selector 4201, since the data Min inputted through the input terminal S represents 1, the input terminal B and the output terminal Y are electrically connected, and the data LMVy representing 0 inputted through the input terminal B is inputted. It is output through the output terminal Y.

【０３１４】さらに、クロックパルス信号ＣＫ１の２４
クロック目のセグメント動きベクトル水平成分検出ユニ
ット４３００においては、カウンタ４３０１では、すで
にクロックパルス信号ＣＫ１の２２クロック目のダウン
エッジに同期して、パルス信号ＬＤ１が入力端子ＣＬに
入力され、カウンタ４３０１が０にリセットされてお
り、パルス信号ＣＴＥが１であり、かつ、パルス信号Ｃ
Ｋ２が０から１に立ち上るタイミングに同期して、出力
端子Ｑｎから０を表すデータが出力される。Further, 24 of the clock pulse signal CK1
In the segment motion vector horizontal component detection unit 4300 at the clock, the counter 4301 already inputs the pulse signal LD1 to the input terminal CL in synchronization with the falling edge of the clock pulse signal CK1 at the 22nd clock, and sets the counter 4301 to 0. And the pulse signal CTE is 1 and the pulse signal CTE
The data representing 0 is output from the output terminal Qn in synchronization with the timing when K2 rises from 0 to 1.

【０３１５】次いで、セレクタ４３０２では、最小セグ
メントブロックディストーション検出ユニット４１００
の比較器４１０３から出力されたデータＭｉｎが入力端
子Ｓを通して入力され、カウンタ４３０１から出力され
たデータが入力端子Ｂを通して入力される。ここで、セ
レクタ４３０２では、入力端子Ｓを通して入力されたデ
ータＭｉｎが１を表すので、入力端子Ｂと出力端子Ｙと
が電気的に接続され、入力端子を通して入力された０を
表すデータＬＭＶｘが出力端子Ｙを通して出力される。Next, in the selector 4302, the minimum segment block distortion detecting unit 4100
Are output through an input terminal S, and data output from a counter 4301 is input through an input terminal B. Here, in the selector 4302, since the data Min inputted through the input terminal S represents 1, the input terminal B and the output terminal Y are electrically connected, and the data LMVx representing 0 inputted through the input terminal is outputted. Output through terminal Y.

【０３１６】次に、クロックパルス信号ＣＫ１の２５ク
ロック目では、最小セグメントブロックディストーショ
ン検出ユニット４１００においては、パルス信号ＣＫ２
に同期して、セレクタ４１０４から出力されたＤ１
（０，０）が第１フリップフロップ４１０５にラッチさ
れる。また、同時に、パルス信号ＣＫ２に同期して、セ
グメントブロックディストーション算出ユニット３００
０で算出されたＤ２（０，０），Ｄ２（０，１）Ｄ２
（０，２）がそれぞれ比較器４１０１の入力端子Ａ０，
Ａ１，Ａ２に入力される。Next, at the 25th clock of the clock pulse signal CK1, the minimum segment block distortion detecting unit 4100 outputs the pulse signal CK2.
D1 output from the selector 4104 in synchronization with
(0, 0) is latched in the first flip-flop 4105. At the same time, in synchronization with the pulse signal CK2, the segment block distortion calculating unit 300
D2 (0,0), D2 (0,1) D2 calculated with 0
(0, 2) are input terminals A0, A0,
A1 and A2 are input.

【０３１７】次いで、比較器４１０１では、これらの第
２セグメントブロックディストーションが比較され、最
小値の第２セグメントブロックディストーションＤ２
（０，２）が出力端子Ｙを通して出力され、比較器４１
０３の入力端子Ａおよびセレクタ４１０４の入力端子Ｂ
に入力される。また、比較器４１０１では、最小第２セ
グメントブロックディストーションＤ２（０，２）が入
力された入力端子を表し、２を表すデータＬＭＶｙが出
力端子Ｍから出力され、セグメント動きベクトル垂直成
分検出ユニット４２００のセレクタ４２０１の入力端子
Ｂに入力される。Next, in the comparator 4101, these second segment block distortions are compared, and the minimum value of the second segment block distortion D2
(0, 2) is output through the output terminal Y, and the comparator 41
03 input terminal A and selector 4104 input terminal B
Is input to In the comparator 4101, the input terminal to which the minimum second segment block distortion D <b> 2 (0, 2) is input, data LMVy representing 2 is output from the output terminal M, and the segment motion vector vertical component detection unit 4200 The signal is input to the input terminal B of the selector 4201.

【０３１８】次いで、比較器４１０３では、入力端子Ａ
を通して入力されたＤ２（０，２）と入力端子Ｂを通し
て入力されたデータとを比較する。ここで、比較器４１
０３では、入力端子Ｂを通して論理和演算器４１０２の
演算結果が入力されるが、論理和演算器４１０２では、
１を表すパルス信号ＬＤ２が入力端子Ａを通して入力さ
れ、出力端子Ｙからすべてのビットが１であるデータが
最大値として出力されているので、比較器４１０３で
は、最大値を示すデータが入力端子Ｂを通して入力され
る。すなわち、比較器４１０３では、Ｄ２（０，２）の
ほうが小さい値となるため、出力端子Ｙからは１を表す
データＭｉｎが出力される。次いで、セレクタ４１０４
では、入力端子Ｓを通して入力されたデータＭｉｎが１
のため、入力端子Ｂを通して入力されたＤ２（０，２）
が出力端子Ｙを通して出力される。Next, in the comparator 4103, the input terminal A
D2 (0, 2) input through the input terminal B and the data input through the input terminal B. Here, the comparator 41
03, the operation result of the OR operation unit 4102 is input through the input terminal B, but in the OR operation unit 4102,
Since the pulse signal LD2 representing 1 is input through the input terminal A, and the data in which all the bits are 1 are output as the maximum value from the output terminal Y, the comparator 4103 outputs the data indicating the maximum value to the input terminal B. Is entered through That is, in the comparator 4103, since D2 (0, 2) has a smaller value, data Min representing 1 is output from the output terminal Y. Next, the selector 4104
Then, the data Min input through the input terminal S is 1
Therefore, D2 (0,2) input through the input terminal B
Is output through the output terminal Y.

【０３１９】一方、クロックパルス信号ＣＫ１の２５ク
ロック目のセグメント動きベクトル垂直成分検出ユニッ
ト４２００においては、パルス信号ＣＫ２に同期してセ
レクタ４２０１から出力された０を表すデータＬＭＶｙ
が第１フリップフロップ４２０２にラッチされる。ま
た、セレクタ４２０１では、入力端子Ｓを通して入力さ
れたデータＭｉｎが１を表すので、入力端子Ｂと出力端
子Ｙとが電気的に接続され、入力端子Ｂを通して入力さ
れた２を表すデータＬＭＶｙが出力端子Ｙを通して出力
される。On the other hand, in the segment motion vector vertical component detection unit 4200 at the 25th clock of the clock pulse signal CK1, the data LMVy representing 0 output from the selector 4201 in synchronization with the pulse signal CK2.
Are latched by the first flip-flop 4202. In the selector 4201, since the data Min input through the input terminal S indicates 1, the input terminal B and the output terminal Y are electrically connected, and the data LMVy indicating 2 input through the input terminal B is output. Output through terminal Y.

【０３２０】さらに、クロックパルス信号ＣＫ１の２５
クロック目のセグメント動きベクトル水平成分検出ユニ
ット４３００においては、パルス信号ＣＫ２に同期して
セレクタ４３０２から出力された０を表すデータＬＭＶ
ｘが第１フリップフロップ４３０３にラッチされる。ま
た、カウンタ４３０１では、出力端子Ｑｎから０を表す
データが出力されており、セレクタ４３０２では、最小
セグメントブロックディストーション検出ユニット４１
００の比較器４１０３から出力されたデータＭｉｎが１
を表すので、入力端子Ｂと出力端子Ｙとが電気的に接続
され、入力端子Ｂを通して入力された０を表すデータＬ
ＭＶｘが出力端子Ｙを通して出力される。Further, 25 of clock pulse signal CK1
In the segment motion vector horizontal component detection unit 4300 at the clock, the data LMV representing 0 output from the selector 4302 in synchronization with the pulse signal CK2 is output.
x is latched in the first flip-flop 4303. The counter 4301 outputs data representing 0 from the output terminal Qn, and the selector 4302 outputs the minimum segment block distortion detection unit 41
00 data Min output from the comparator 4103 is 1
, The input terminal B is electrically connected to the output terminal Y, and the data L representing 0 input through the input terminal B is
MVx is output through the output terminal Y.

【０３２１】次に、クロックパルス信号ＣＫ１の２６ク
ロック目では、最小セグメントブロックディストーショ
ン検出ユニット４１００においては、パルス信号ＣＫ２
に同期して、第１フリップフロップ４１０５に保持され
たＤ１（０，０）が第２フリップフロップ４１０６にラ
ッチされ、セレクタ４１０４から出力されたＤ２（０，
２）が第１フリップフロップ４１０５にラッチされる。Next, at the 26th clock of the clock pulse signal CK1, the minimum segment block distortion detecting unit 4100 outputs the pulse signal CK2.
In synchronization with D1, D1 (0, 0) held in the first flip-flop 4105 is latched by the second flip-flop 4106, and D2 (0, 0) output from the selector 4104 is output.
2) is latched by the first flip-flop 4105.

【０３２２】また、同時に、比較器４１０１では、パル
ス信号ＣＫ２に同期して、セグメントブロックディスト
ーション算出ユニット３０００で算出されたＤ１（１，
０），Ｄ１（１，１），Ｄ１（１，２）がそれぞれ比較
器４１０１の入力端子Ａ０，Ａ１，Ａ２を通して入力さ
れ、この結果、Ｄ１（１，２）が出力端子Ｙを通して出
力されるとともに、２を表すデータＬＭＶｙが出力端子
Ｍを通して出力される。At the same time, the comparator 4101 synchronizes with the pulse signal CK2 and calculates D1 (1,1) calculated by the segment block distortion calculation unit 3000.
0), D1 (1, 1), and D1 (1, 2) are input through the input terminals A0, A1, and A2 of the comparator 4101, respectively. As a result, D1 (1, 2) is output through the output terminal Y. At the same time, data LMVy representing 2 is output through the output terminal M.

【０３２３】次いで、比較器４１０３では、入力端子Ａ
を通して入力されたＤ１（１，２）と入力端子Ｂを通し
て入力されたデータとを比較する。ここで、比較器４１
０３では、入力端子Ｂを通して論理和演算器４１０２の
演算結果が入力されるが、論理和演算器４１０２では、
クロックパルス信号ＣＫ１の２６クロック目のダウンエ
ッジに同期してパルス信号ＬＤ２が１から０にダウンす
るため、入力端子Ｂと出力端子Ｙが電気的に接続され、
第２フリップフロップ４１０６にラッチされたＤ１
（０，０）が入力端子Ｂを通して入力され出力端子Ｙを
通して出力され、比較器４１０３の入力端子Ｂに入力さ
れる。比較器４１０３では、入力端子Ａを通して入力さ
れたＤ１（１，２）と入力端子Ｂを通して入力されたＤ
１（０，０）とが比較され、Ｄ１（０，０）の値が小さ
い値となったため、出力端子からは０を表すデータＭｉ
ｎが出力される。次いで、セレクタ４１０４では、入力
端子Ｓを通して入力されたデータＭｉｎが０のため、入
力端子Ａを通して入力されたＤ１（０，０）が出力端子
Ｙを通して出力される。Next, in the comparator 4103, the input terminal A
(1, 2) input through the input terminal B and the data input through the input terminal B are compared. Here, the comparator 41
03, the operation result of the OR operation unit 4102 is input through the input terminal B, but in the OR operation unit 4102,
Since the pulse signal LD2 falls from 1 to 0 in synchronization with the 26th clock falling edge of the clock pulse signal CK1, the input terminal B and the output terminal Y are electrically connected,
D1 latched by the second flip-flop 4106
(0, 0) is input through the input terminal B, output through the output terminal Y, and input into the input terminal B of the comparator 4103. In comparator 4103, D1 (1,2) input through input terminal A and D1 (1,2) input through input terminal B
1 (0, 0) is compared, and the value of D1 (0, 0) becomes a small value.
n is output. Next, in the selector 4104, since the data Min input through the input terminal S is 0, D1 (0,0) input through the input terminal A is output through the output terminal Y.

【０３２４】一方、クロックパルス信号ＣＫ１の２６ク
ロック目のセグメント動きベクトル垂直成分検出ユニッ
ト４２００においては、パルス信号ＣＫ２に同期して、
第１フリップフロップ４２０２に保持された０を表すデ
ータＬＭＶｙが第２フリップフロップ４２０３にラッチ
され、セレクタ４２０１から出力された２を表すデータ
ＬＭＶｙが第１フリップフロップ４２０２にラッチされ
る。On the other hand, the segment motion vector vertical component detection unit 4200 at the 26th clock of the clock pulse signal CK1 synchronizes with the pulse signal CK2,
The data LMVy representing 0 held in the first flip-flop 4202 is latched in the second flip-flop 4203, and the data LMVy representing 2 output from the selector 4201 is latched in the first flip-flop 4202.

【０３２５】また、セレクタ４２０１では、入力端子Ｓ
を通して入力されたデータＭｉｎが０を表すので、入力
端子Ａと出力端子Ｙとが電気的に接続され、第２フリッ
プフロップ４２０３から出力された０を表すデータＬＭ
Ｖｙが入力端子Ａを通して入力され出力端子Ｙを通して
出力される。また、第２フリップフロップ４２０３から
出力された０を表すデータＬＭＶｙ（Ｍｙ）は、換算テ
ーブル４２０４に入力され、次いで、換算テーブル４２
０４では、入力されたデータＬＭＶｙ（Ｍｙ）が垂直方
向の動きベクトルＭＶｙに換算され、出力端子を通して
出力される。ここで、データＬＭＶｙは０なので、−１
がセグメント動きベクトル垂直成分ＭＶＳｇｙとして出
力される。In the selector 4201, the input terminal S
Is input, the input terminal A is electrically connected to the output terminal Y, and the data LM indicating 0 output from the second flip-flop 4203 is input.
Vy is input through the input terminal A and output through the output terminal Y. The data LMVy (My) representing 0 output from the second flip-flop 4203 is input to the conversion table 4204, and then the conversion table 42
In 04, the input data LMVy (My) is converted into a vertical motion vector MVy, and is output through an output terminal. Here, since the data LMVy is 0, -1
Is output as the segment motion vector vertical component MVSgy.

【０３２６】さらに、クロックパルス信号ＣＫ１の２６
クロック目のセグメント動きベクトル水平成分検出ユニ
ット４３００においては、パルス信号ＣＫ２に同期し
て、第１フリップフロップ４３０３に保持された０を表
すデータＬＭＶｘが第２フリップフロップ４３０４にラ
ッチされ、セレクタ４３０２から出力された０を表すデ
ータＬＭＶｘが第１フリップフロップ４３０３にラッチ
される。Further, 26 of the clock pulse signal CK1
In the clock segment motion vector horizontal component detection unit 4300, the data LMVx representing 0 held in the first flip-flop 4303 is latched by the second flip-flop 4304 in synchronization with the pulse signal CK2, and output from the selector 4302. The data LMVx indicating 0 is latched in the first flip-flop 4303.

【０３２７】また、カウンタ４３０１では、出力端子Ｑ
ｎから１を表すデータが出力される。次いで、セレクタ
４３０２では、最小セグメントブロックディストーショ
ン検出ユニット４１００の比較器４１０３から出力され
たデータＭｉｎが０を表すので、入力端子Ａと出力端子
Ｙが電気的に接続され、第２フリップフロップ４３０４
から出力された０を表すデータＬＭＶｘが入力端子Ａを
通して入力され出力端子Ｙを通して出力される。In the counter 4301, the output terminal Q
Data representing 1 is output from n. Next, in the selector 4302, since the data Min output from the comparator 4103 of the minimum segment block distortion detection unit 4100 represents 0, the input terminal A and the output terminal Y are electrically connected, and the second flip-flop 4304
Are output through an input terminal A and output through an output terminal Y.

【０３２８】また、第２フリップフロップ４３０４から
出力された０を表すデータＬＭＶｘ（Ｍｘ）は、換算テ
ーブル４３０５に入力され、次いで、換算テーブル４３
０５では、入力されたデータＬＭＶｘ（Ｍｘ）がセグメ
ント動きベクトル水平成分ＭＶＦｉｘに換算され、出力
端子を通して出力される。ここで、データＬＭＶｘは０
なので、−１がセグメント動きベクトル水平成分ＭＶＳ
ｇｘとして出力される。The data LMVx (Mx) representing 0 output from the second flip-flop 4304 is input to the conversion table 4305, and then the conversion table 43
At 05, the input data LMVx (Mx) is converted into a segment motion vector horizontal component MVFix and output via an output terminal. Here, the data LMVx is 0
Therefore, -1 is the segment motion vector horizontal component MVS
Output as gx.

【０３２９】次に、クロックパルス信号ＣＫ１の２７ク
ロック目では、最小セグメントブロックディストーショ
ン検出ユニット４１００においては、パルス信号ＣＫ２
に同期して、第１フリップフロップ４１０５に保持され
たＤ２（０，２）が第２フリップフロップ４１０６にラ
ッチされ、セレクタ４１０４から出力されたＤ１（０，
０）が第１フリップフロップ４１０５にラッチされる。Next, at the 27th clock of the clock pulse signal CK1, the minimum segment block distortion detecting unit 4100 outputs the pulse signal CK2.
, D2 (0, 2) held in the first flip-flop 4105 is latched by the second flip-flop 4106, and D1 (0, 2) output from the selector 4104 is output.
0) is latched in the first flip-flop 4105.

【０３３０】また、同時に、比較器４１０１では、パル
ス信号ＣＫ２に同期して、セグメントブロックディスト
ーション算出ユニット３０００で算出されたＤ２（１，
０），Ｄ２（１，１），Ｄ２（１，２）がそれぞれ比較
器４１０１の入力端子Ａ０，Ａ１，Ａ２を通して入力さ
れ、この結果、Ｄ２（１，１）が出力端子Ｙを通して出
力されるとともに、１を表すデータＬＭＶｙが出力端子
Ｍを通して出力される。At the same time, in the comparator 4101, in synchronization with the pulse signal CK2, D2 (1,1) calculated by the segment block distortion calculation unit 3000
0), D2 (1, 1), and D2 (1, 2) are input through the input terminals A0, A1, and A2 of the comparator 4101, respectively. As a result, D2 (1, 1) is output through the output terminal Y. At the same time, data LMVy representing 1 is output through the output terminal M.

【０３３１】次いで、比較器４１０３では、入力端子Ａ
を通して入力されたＤ２（１，１）と入力端子Ｂを通し
て入力されたデータとを比較する。ここで、比較器４１
０３の入力端子Ｂには、論理和演算器４１０２の演算結
果が入力されるが、論理和演算器４１０２では、０を表
すパルス信号ＬＤ２が入力端子Ａを通して入力されてい
るため、第２フリップフロップ４１０６にラッチされた
Ｄ２（０，２）が入力端子Ｂを通して入力され出力端子
Ｙを通して出力され、比較器４１０３の入力端子Ｂに入
力される。比較器４１０３では、入力端子を通して入力
されたＤ２（１，１）と入力端子Ｂを通して入力された
Ｄ２（０，２）とが比較され、Ｄ２（１，１）の値が小
さい値となったため、出力端子からは１を表すデータＭ
ｉｎが出力される。次いで、セレクタ４１０４では、入
力端子Ｓを通して入力されたデータＭｉｎが１のため、
入力端子Ｂを通して入力されたＤ２（１，１）が出力端
子Ｙを通して出力される。Next, in the comparator 4103, the input terminal A
Is compared with D2 (1, 1) input through the input terminal B and data input through the input terminal B. Here, the comparator 41
03, the operation result of the OR operation unit 4102 is input to the input terminal B. However, since the pulse signal LD2 representing 0 is input through the input terminal A to the OR operation unit 4102, the second flip-flop D2 (0, 2) latched by 4106 is input through input terminal B, output through output terminal Y, and input into input terminal B of comparator 4103. In the comparator 4103, D2 (1,1) input through the input terminal is compared with D2 (0,2) input through the input terminal B, and the value of D2 (1,1) becomes small. From the output terminal, data M representing 1
in is output. Next, in the selector 4104, since the data Min input through the input terminal S is 1,
D2 (1, 1) input through the input terminal B is output through the output terminal Y.

【０３３２】一方、クロックパルス信号ＣＫ１の２７ク
ロック目のセグメント動きベクトル垂直成分検出ユニッ
ト４２００においては、パルス信号ＣＫ２に同期して、
第１フリップフロップ４２０２に保持された２を表すデ
ータＬＭＶｙが第２フリップフロップ４２０３にラッチ
され、セレクタ４２０１から出力された０を表すデータ
ＬＭＶｙが第１フリップフロップ４２０２にラッチされ
る。On the other hand, in the segment motion vector vertical component detection unit 4200 at the 27th clock of the clock pulse signal CK1, in synchronization with the pulse signal CK2,
The data LMVy representing 2 held in the first flip-flop 4202 is latched in the second flip-flop 4203, and the data LMVy representing 0 output from the selector 4201 is latched in the first flip-flop 4202.

【０３３３】また、セレクタ４２０１では、入力端子Ｓ
を通して入力されたデータＭｉｎが１を表すので、入力
端子Ｂと出力端子Ｙとが電気的に接続され、比較器４１
０１から出力された１を表すデータＬＭＶｙが入力端子
Ｂを通して入力され出力端子Ｙを通して出力される。ま
た、第２フリップフロップ４２０３から出力された２を
表すデータＬＭＶｙ（Ｍｙ）は、換算テーブル４２０４
に入力され、次いで、換算テーブル４２０４では、入力
されたデータＬＭＶｙ（Ｍｙ）がセグメント動きベクト
ル垂直成分ＭＶＦｉｙに換算され、出力端子を通して出
力される。ここで、データＬＭＶｙは２なので、１がセ
グメント動きベクトルＭＶＳｇｙとして出力される。In the selector 4201, the input terminal S
Since the data Min input through the terminal represents 1, the input terminal B and the output terminal Y are electrically connected, and the comparator 41
Data LMVy representing 1 output from 01 is input through input terminal B and output through output terminal Y. The data LMVy (My) representing 2 output from the second flip-flop 4203 is converted into the conversion table 4204.
Then, in the conversion table 4204, the input data LMVy (My) is converted into the segment motion vector vertical component MVFiy, and is output through the output terminal. Here, since the data LMVy is 2, 1 is output as the segment motion vector MVSgy.

【０３３４】さらに、クロックパルス信号ＣＫ１の２７
クロック目のセグメント動きベクトル水平成分検出ユニ
ット４３００においては、パルス信号ＣＫ２に同期し
て、第１フリップフロップ４３０３に保持された０を表
すデータＬＭＶｘが第２フリップフロップ４３０４にラ
ッチされ、セレクタ４３０２から出力された０を表すデ
ータＬＭＶｘが第１フリップフロップ４３０３にラッチ
される。Further, the clock pulse signal CK1
In the clock segment motion vector horizontal component detection unit 4300, the data LMVx representing 0 held in the first flip-flop 4303 is latched by the second flip-flop 4304 in synchronization with the pulse signal CK2, and output from the selector 4302. The data LMVx indicating 0 is latched in the first flip-flop 4303.

【０３３５】また、カウンタ４３０１では、出力端子Ｑ
ｎから１を表すデータが出力されている。次いで、セレ
クタ４３０２では、最小セグメントブロックディストー
ション検出ユニット４１００の比較器４１０３から出力
されたデータＭｉｎが１を表すので、入力端子Ｂと出力
端子Ｙとが電気的に接続され、カウンタ４３０１から出
力された１を表すデータＬＭＶｘが入力端子を通して入
力され出力端子Ｙを通して出力される。In the counter 4301, the output terminal Q
Data representing 1 from n is output. Next, in the selector 4302, since the data Min output from the comparator 4103 of the minimum segment block distortion detection unit 4100 represents 1, the input terminal B and the output terminal Y are electrically connected and output from the counter 4301. Data LMVx representing 1 is input through an input terminal and output through an output terminal Y.

【０３３６】また、第２フリップフロップ４３０４から
出力された０を表すデータＬＭＶｘは、換算テーブル４
３０５に入力され、次いで、換算テーブル４３０５で
は、入力されたデータＬＭＶｘがセグメント動きベクト
ル水平成分ＭＶＦｉｘに換算され、出力端子を通して出
力される。ここで、データＬＭＶｘは０なので、−１が
セグメント動きベクトル水平成分ＭＶＳｇｘとして出力
される。The data LMVx representing 0 output from the second flip-flop 4304 is stored in the conversion table 4
Then, in the conversion table 4305, the input data LMVx is converted into a segment motion vector horizontal component MVFix and output through an output terminal. Here, since the data LMVx is 0, -1 is output as the segment motion vector horizontal component MVSgx.

【０３３７】以降パルス信号ＣＫ１の各パルスでは、比
較器４１０１から出力された第１および第２セグメント
ブロックディストーションと第２フリップフロップ４１
０６にラッチされた同じセグメントのセグメントブロッ
クディストーションとが比較されるので、それまでに入
力された第１セグメントブロックディストーションの中
から最小の第１セグメントブロックディストーションＤ
１（ｘ，ｙ）およびそのセグメント動きベクトルＭＶＳ
ｇｙ，ＭＶＳｇｘ、並びに、それまでに入力された第２
セグメントブロックディストーションの中から最小の第
２セグメントブロックディストーションＤ２（ｘ，ｙ）
およびそのセグメント動きベクトルＭＶＳｇｙ，ＭＶＳ
ｇｘが、パルス信号ＣＫ１の１クロック毎に交互に求め
られる。Thereafter, in each pulse of the pulse signal CK1, the first and second segment block distortions output from the comparator 4101 and the second flip-flop 41 are output.
06 is compared with the segment block distortion of the same segment latched at 06, the smallest first segment block distortion D among the first segment block distortions input so far is compared.
1 (x, y) and its segment motion vector MVS
gy, MVSgx, and the second input
Minimum second segment block distortion D2 (x, y) among segment block distortions
And its segment motion vectors MVSgy, MVS
gx is obtained alternately every clock of the pulse signal CK1.

【０３３８】次に、クロックパルス信号ＣＫ１の３０ク
ロック目では、最小セグメントブロックディストーショ
ン検出ユニット４１００の第１セレクタ付きフリップフ
ロップ４１０７、セグメント動きベクトル垂直成分検出
ユニット４２００の第１セレクタ付きフリップフロップ
４２０５およびセグメント動きベクトル水平成分検出ユ
ニット４３００の第１セレクタ付きフリップフロップ４
３０６では、パルス信号ＣＫ２のダウンエッジに同期し
て立上がったパルス信号ＳＭＶ１によって、それぞれの
セレクタ４４０１の入力端子Ｂと出力端子Ｙが電気的に
接続される。Next, at the 30th clock of the clock pulse signal CK1, the flip-flop 4107 with the first selector of the minimum segment block distortion detecting unit 4100, the flip-flop 4205 with the first selector of the segment motion vector vertical component detecting unit 4200 and the segment Flip-flop 4 with first selector of motion vector horizontal component detection unit 4300
At 306, the input terminal B and the output terminal Y of each selector 4401 are electrically connected by the pulse signal SMV1 rising in synchronization with the down edge of the pulse signal CK2.

【０３３９】次に、クロックパルス信号ＣＫ１の３１ク
ロック目では、最小セグメントブロックディストーショ
ン検出ユニット４１００の第１セレクタ付きフリップフ
ロップ４１０７においては、第２フリップフロップ４１
０６に保持されたＤ１（２，１）がフリップフロップ４
４０２にラッチされ、出力端子Ｏを通して最小第１セグ
メントブロックディストーションとして出力される。Next, at the 31st clock of the clock pulse signal CK1, in the flip-flop 4107 with the first selector of the minimum segment block distortion detecting unit 4100, the second flip-flop 41
D1 (2,1) held at 06 is flip-flop 4
The signal is latched at 402 and output as the minimum first segment block distortion through the output terminal O.

【０３４０】同時に、セグメント動きベクトル垂直成分
検出ユニット４２００の第１セレクタ付きフリップフロ
ップ４２０５においては、換算テーブル４２０４から出
力された１を表すセグメント動きベクトル垂直成分ＭＶ
Ｆｉｙがフリップフロップ４４０２にラッチされ、出力
端子Ｏを通して第１セグメント動きベクトル垂直成分Ｍ
ＶＳｇ１ｙとして出力される。At the same time, in the flip-flop 4205 with the first selector of the segment motion vector vertical component detection unit 4200, the segment motion vector vertical component MV representing 1 output from the conversion table 4204
Fiy is latched by the flip-flop 4402 and the first segment motion vector vertical component M
It is output as VSg1y.

【０３４１】同時に、セグメント動きベクトル水平成分
検出ユニット４３００の第１セレクタ付きフリップフロ
ップ４３０６においては、換算テーブル４３０５から出
力された１を表すセグメント動きベクトル水平成分ＭＶ
Ｆｉｘがフリップフロップ４４０２にラッチされ、出力
端子Ｏを通して第１セグメント動きベクトル水平成分Ｍ
ＶＳｇ１ｘとして出力される。At the same time, in the flip-flop 4306 with the first selector of the segment motion vector horizontal component detection unit 4300, the segment motion vector horizontal component MV representing 1 outputted from the conversion table 4305
Fix is latched by the flip-flop 4402 and the first segment motion vector horizontal component M
It is output as VSg1x.

【０３４２】すなわち、現画像第１セグメントブロック
に対する最小第１セグメントブロックディストーション
Ｄ１（２，１）および第１セグメント動きベクトルＭＶ
Ｓｇ１（１，０）が求められたことになる。また、クロ
ックパルス信号ＣＫ１の３１クロック目では、最小セグ
メントブロックディストーション検出ユニット４１００
の第２セレクタ付きフリップフロップ４１０８、セグメ
ント動きベクトル垂直成分検出ユニット４２００の第２
セレクタ付きフリップフロップ４２０６およびセグメン
ト動きベクトル水平成分検出ユニット４３００の第２セ
レクタ付きフリップフロップ４３０７では、パルス信号
ＣＫ２のダウンエッジに同期して立上がったパルス信号
ＳＭＶ２によって、それぞれのセレクタ４４０１の入力
端子Ｂと出力端子Ｙが電気的に接続される。That is, the minimum first segment block distortion D1 (2,1) for the current image first segment block and the first segment motion vector MV
This means that Sg1 (1,0) has been obtained. In the 31st clock of the clock pulse signal CK1, the minimum segment block distortion detection unit 4100
Of the second vertical selector 4200 of the segment motion vector detection unit 4200
In the flip-flop with selector 4206 and the flip-flop with second selector 4307 of the segment motion vector horizontal component detection unit 4300, the input terminal B of each selector 4401 is supplied by the pulse signal SMV2 rising in synchronization with the down edge of the pulse signal CK2. And the output terminal Y are electrically connected.

【０３４３】次に、クロックパルス信号ＣＫ１の３２ク
ロック目では、最小セグメントブロックディストーショ
ン検出ユニット４１００の第２セレクタ付きフリップフ
ロップ４１０８においては、第２フリップフロップ４１
０６に保持されたＤ２（１，１）がフリップフロップ４
４０２にラッチされ、出力端子Ｏを通して最小第２セグ
メントブロックディストーションとして出力される。Next, at the 32nd clock of the clock pulse signal CK1, in the flip-flop 4108 with the second selector of the minimum segment block distortion detecting unit 4100, the second flip-flop 41
D2 (1,1) held at 06 is flip-flop 4
The signal is latched at 402 and output as the minimum second segment block distortion through the output terminal O.

【０３４４】同時に、セグメント動きベクトル垂直成分
検出ユニット４２００の第２セレクタ付きフリップフロ
ップ４２０６においては、換算テーブル４２０４から出
力された０を表すセグメント動きベクトル垂直成分ＭＶ
Ｆｉｙがフリップフロップ４４０２にラッチされ、出力
端子Ｏを通して第２セグメント動きベクトル垂直成分Ｍ
ＶＳｇ２ｙとして出力される。At the same time, in the flip-flop 4206 with the second selector of the segment motion vector vertical component detection unit 4200, the segment motion vector vertical component MV representing 0 output from the conversion table 4204.
Fiy is latched by the flip-flop 4402 and the second segment motion vector vertical component M
Output as VSg2y.

【０３４５】同時に、セグメント動きベクトル水平成分
検出ユニット４３００の第２セレクタ付きフリップフロ
ップ４３０７においては、換算テーブル４３０５から出
力された０を表すセグメント動きベクトル水平成分ＭＶ
Ｆｉｘがフリップフロップ４４０２にラッチされ、出力
端子Ｏを通して第２セグメント動きベクトル水平成分Ｍ
ＶＳｇ２ｘとして出力される。At the same time, in the flip-flop 4307 with the second selector of the segment motion vector horizontal component detection unit 4300, the segment motion vector horizontal component MV representing 0 outputted from the conversion table 4305
Fix is latched by the flip-flop 4402, and the second segment motion vector horizontal component M
Output as VSg2x.

【０３４６】すなわち、現画像第２セグメントブロック
に対する最小第２セグメントブロックディストーション
Ｄ２（１，１）および第２セグメント動きベクトルＭＶ
Ｓｇ２（０，０）が求められたことになる。次に、フィ
ールドブロックディストーション算出ユニット５０００
において、セグメントブロックディストーション算出ユ
ニット３０００の同じプロセッサエレメントＰＥ（ｘ，
ｙ）で算出された各第１セグメントブロックディストー
ションＤ１（ｘ，ｙ）と各第２セグメントブロックディ
ストーションＤ２（ｘ，ｙ）を加算して現画像フィール
ドブロック２００および複数のフィールド候補ブロック
５００に対応するフィールドブロックディストーション
Ｄｉｓ（ｘ，ｙ）を算出する動作を図１０に示されたタ
イムチャートに基づいて説明する。That is, the minimum second segment block distortion D2 (1,1) for the current image second segment block and the second segment motion vector MV
This means that Sg2 (0,0) has been obtained. Next, the field block distortion calculation unit 5000
, The same processor element PE (x, x) of the segment block distortion calculation unit 3000
Each of the first segment block distortions D1 (x, y) calculated in y) and each of the second segment block distortions D2 (x, y) are added to correspond to the current image field block 200 and the plurality of field candidate blocks 500. The operation of calculating the field block distortion Dis (x, y) will be described based on the time chart shown in FIG.

【０３４７】ここで、第１フィールドブロックディスト
ーション算出ユニット５１００、第２フィールドブロッ
クディストーション算出ユニット５２００および第３フ
ィールドブロックディストーション算出ユニット５３０
０は同じ動作をするので、第１フィールドブロックディ
ストーション算出ユニット５１００の動作を例に説明す
る。Here, the first field block distortion calculation unit 5100, the second field block distortion calculation unit 5200, and the third field block distortion calculation unit 530
Since 0 performs the same operation, the operation of the first field block distortion calculation unit 5100 will be described as an example.

【０３４８】なお、図１０におけるＹＯは、第１フィー
ルドブロックディストーション算出ユニット５１００の
出力端子Ｙ０から出力されたフィールドブロックディス
トーションＤｉｓ（ｘ，ｙ）を表す。まず、クロックパ
ルス信号ＣＫ１の２４クロック目では、パルス信号ＣＫ
２に同期して、セグメントブロックディストーション算
出ユニット３０００で算出されたＤ１（０，０）が入力
端子Ａ０を通して入力され、加算器５００２の入力端子
Ｂに入力される。次いで、加算器５００２では、入力端
子Ａ０を通して入力されたＤ１（０，０）が出力端子Ｙ
を通して出力される。Note that YO in FIG. 10 represents the field block distortion Dis (x, y) output from the output terminal Y0 of the first field block distortion calculation unit 5100. First, in the 24th clock of the clock pulse signal CK1, the pulse signal CK
In synchronization with 2, the D1 (0,0) calculated by the segment block distortion calculation unit 3000 is input through the input terminal A0 and input to the input terminal B of the adder 5002. Next, in the adder 5002, D1 (0,0) input through the input terminal A0 is output to the output terminal Y.
Is output through

【０３４９】次に、クロックパルス信号ＣＫ１の２５ク
ロック目では、パルス信号ＣＫ２に同期して、フリップ
フロップ５００１では、Ｄ１（０，０）がラッチされ、
加算器５００２の入力端子Ａに入力される。同時に、セ
グメントブロックディストーション算出ユニット３００
０で算出されたＤ２（０，０）が入力端子Ａ０を通して
入力され、加算器５００２の入力端子Ｂに入力される。Next, at the 25th clock of the clock pulse signal CK1, the flip-flop 5001 latches D1 (0,0) in synchronization with the pulse signal CK2.
The signal is input to the input terminal A of the adder 5002. At the same time, the segment block distortion calculating unit 300
D2 (0,0) calculated at 0 is input through the input terminal A0 and input to the input terminal B of the adder 5002.

【０３５０】次いで、加算器５００２では、入力端子Ａ
を通して入力されたＤ１（０，０）と入力端子Ｂを通し
て入力されたＤ２（０，０）とが加算され、フィールド
ブロックディストーションＤｉｓ（０，０）が出力端子
Ｙを通して出力される。また、セレクタ付きフリップフ
ロップ５００３では、パルス信号ＣＴＥの立ち上りに同
期して、セレクタ４４０１の入力端子Ｂと出力端子Ｙが
電気的に接続される。Next, in the adder 5002, the input terminal A
D1 (0,0) inputted through the input terminal B and D2 (0,0) inputted through the input terminal B are added, and the field block distortion Dis (0,0) is outputted through the output terminal Y. In the flip-flop with selector 5003, the input terminal B and the output terminal Y of the selector 4401 are electrically connected in synchronization with the rise of the pulse signal CTE.

【０３５１】次に、クロックパルス信号ＣＫ１の２６ク
ロック目では、セレクタ付きフリップフロップ５００３
では、パルス信号ＣＫ２に同期して、加算器５００２か
ら出力されたＤｉｓ（０，０）がフリップフロップ４４
０２にラッチされ、出力端子Ｙ０を通して出力される。
同時に、フリップフロップ５００１では、Ｄ２（０，
０）がラッチされ、加算器５００２の入力端子Ａに入力
される。同時に、セグメントブロックディストーション
算出ユニット３０００で算出されたＤ１（１，０）が入
力端子Ａ０を通して入力され、加算器５００２の入力端
子Ｂに入力される。Next, at the 26th clock of the clock pulse signal CK1, the flip-flop with selector 5003
Then, in synchronization with the pulse signal CK2, the Dis (0,0) output from the adder 5002 is
02 and is output through the output terminal Y0.
At the same time, D2 (0,
0) is latched and input to the input terminal A of the adder 5002. At the same time, D1 (1,0) calculated by the segment block distortion calculation unit 3000 is input through the input terminal A0 and input to the input terminal B of the adder 5002.

【０３５２】次いで、加算器５００２では、入力端子Ａ
を通して入力されたＤ２（０，０）と入力端子Ｂを通し
て入力されたＤ１（１，０）とが加算され、出力端子Ｙ
を通して出力される。また、セレクタ付きフリップフロ
ップ５００３では、パルス信号ＣＴＥのダウンエッジに
同期して、セレクタ４４０１の入力端子Ａと出力端子Ｙ
が電気的に接続される。Next, in the adder 5002, the input terminal A
D2 (0,0) input through the input terminal and D1 (1,0) input through the input terminal B are added, and the output terminal Y
Is output through In the flip-flop with selector 5003, the input terminal A and the output terminal Y of the selector 4401 are synchronized with the down edge of the pulse signal CTE.
Are electrically connected.

【０３５３】次に、クロックパルス信号ＣＫ１の２７ク
ロック目では、セレクタ付きフリップフロップ５００３
では、パルス信号ＣＫ２に同期して、フリップフロップ
４４０２に保持されたＤｉｓ（０，０）がフリップフロ
ップ４４０２にラッチされ、出力端子Ｙ０を通して出力
される。同時に、フリップフロップ５００１では、Ｄ１
（１，０）がラッチされ、加算器５００２の入力端子Ａ
に入力される。同時に、セグメントブロックディストー
ション算出ユニット３０００で算出されたＤ２（１，
０）が入力端子Ａ０を通して入力され、加算器５００２
の入力端子Ｂに入力される。Next, at the 27th clock of the clock pulse signal CK1, the flip-flop with selector 5003
Then, in synchronization with the pulse signal CK2, Dis (0,0) held in the flip-flop 4402 is latched in the flip-flop 4402 and output through the output terminal Y0. At the same time, in flip-flop 5001, D1
(1, 0) is latched and the input terminal A of the adder 5002 is
Is input to At the same time, D2 (1,1) calculated by the segment block distortion calculation unit 3000
0) is input through the input terminal A0 and the adder 5002
Is input to the input terminal B.

【０３５４】次いで、加算器５００２では、入力端子Ａ
を通して入力されたＤ１（１，０）と入力端子Ｂを通し
て入力されたＤ２（１，０）とが加算され、フィールド
ブロックディストーションＤｉｓ（１，０）が出力端子
Ｙを通して出力される。また、セレクタ付きフリップフ
ロップ５００３では、パルス信号ＣＴＥの立ち上りに同
期して、セレクタ４４０１の入力端子Ｂと出力端子Ｙが
電気的に接続される。Next, in the adder 5002, the input terminal A
(1, 0) input through the input terminal B and D2 (1, 0) input through the input terminal B are added, and the field block distortion Dis (1, 0) is output through the output terminal Y. In the flip-flop with selector 5003, the input terminal B and the output terminal Y of the selector 4401 are electrically connected in synchronization with the rise of the pulse signal CTE.

【０３５５】以降２クロック毎に順次ＤｉＳ（ｘ，ｙ）
が加算器５００２で算出されるとともに、セレクタ付き
フリップフロップ５００３のフリップフロップ４４０２
にラッチされ、クロックパルス信号ＣＫ１の２８クロッ
ク目および２９クロック目では、Ｄｉｓ（１，０）が出
力端子Ｏを通して出力され、次いで、クロックパルス信
号ＣＫ１の３０クロック目および３１クロック目では、
Ｄｉｓ（２，０）が出力端子Ｏを通して出力される。Thereafter, DiS (x, y) is sequentially set every two clocks.
Is calculated by the adder 5002 and the flip-flop 4402 of the flip-flop 5003 with the selector.
At the 28th clock and the 29th clock of the clock pulse signal CK1, Dis (1,0) is output through the output terminal O. Then, at the 30th clock and the 31st clock of the clock pulse signal CK1,
Dis (2,0) is output through the output terminal O.

【０３５６】次に、フィールドブロック特定ユニット６
０００において、フィールドブロックディストーション
算出ユニット５０００で算出された各フィールドブロッ
クディストーションＤｉｓ（ｘ，ｙ）の中から最小のフ
ィールドブロックディストーションＤｉｓ（ｘ，ｙ）を
検出し、この最小フィールドブロックディストーション
Ｄｉｓ（ｘ，ｙ）の第１セグメントブロックディストー
ションＤ１（ｘ，ｙ）および第２セグメントブロックデ
ィストーションＤ２（ｘ，ｙ）が算出されたプロセッサ
エレメントＰＥ（ｘ，ｙ）の配置位置に基づいてフィー
ルド動きベクトルＭＶＦｉを求める動作を図１０に示さ
れたタイムチャートに基づいて説明する。Next, the field block specifying unit 6
000, a minimum field block distortion Dis (x, y) is detected from among the field block distortions Dis (x, y) calculated by the field block distortion calculation unit 5000, and the minimum field block distortion Dis (x, y) is detected. The field motion vector MVFi is obtained based on the arrangement position of the processor element PE (x, y) in which the first segment block distortion D1 (x, y) and the second segment block distortion D2 (x, y) of y) are calculated. The operation will be described based on the time chart shown in FIG.

【０３５７】なお、図１０におけるＰＥ（０，０）は、
プロセッサエレメントＰＥ（０，０）の第２フリップフ
ロップ３８０３にラッチされた第１セグメントブロック
ディストーションＤ１（ｘ，ｙ）および第２セグメント
ブロックディストーションＤ２（ｘ，ｙ）を表し、ＹＯ
は、第１フィールドブロックディストーション算出ユニ
ット５１００の出力端子Ｙ０から出力されたフィールド
ブロックディストーションＤｉｓ（ｘ，ｙ）を表す。ま
た、Ｍｙはフィールド動きベクトル垂直成分検出ユニッ
ト６２００のフリップフロップ６２０２にラッチされた
データを表し、Ｍｘはフィールド動きベクトル水平成分
検出ユニット６３００のフリップフロップ６３０３にラ
ッチされたデータを表す。The PE (0,0) in FIG.
The first segment block distortion D1 (x, y) and the second segment block distortion D2 (x, y) latched by the second flip-flop 3803 of the processor element PE (0,0) are represented by YO.
Represents the field block distortion Dis (x, y) output from the output terminal Y0 of the first field block distortion calculation unit 5100. In addition, My represents data latched in the flip-flop 6202 of the field motion vector vertical component detection unit 6200, and Mx represents data latched in the flip-flop 6303 of the field motion vector horizontal component detection unit 6300.

【０３５８】まず、クロックパルス信号ＣＫ１の２４ク
ロック目および２５クロック目では、フィールド動きベ
クトル水平成分検出ユニット６３００のカウンタ６３０
１では、クロックパルス信号ＣＫ１の２４クロック目の
ダウンエッジに同期して立ち上がったパルス信号ＬＤ２
がカウンタ６３０１の入力端子ＣＬに入力され、カウン
タ６３０１では、内部データが０にリセットされる。First, at the 24th clock and the 25th clock of the clock pulse signal CK1, the counter 630 of the field motion vector horizontal component detecting unit 6300 is used.
1, the pulse signal LD2 that rises in synchronization with the 24th clock's down edge of the clock pulse signal CK1
Is input to the input terminal CL of the counter 6301, and the internal data is reset to 0 in the counter 6301.

【０３５９】次に、クロックパルス信号ＣＫ１の２６ク
ロック目では、最小フィールドブロックディストーショ
ン検出ユニット６１００においては、パルス信号ＣＫ２
に同期して、フィールドブロックディストーション算出
ユニット５０００で算出されたＤｉｓ（０，０），Ｄｉ
ｓ（０，１），Ｄｉｓ（０，２）がそれぞれ比較器６１
０１の入力端子Ａ０，Ａ１，Ａ２に入力される。Next, at the 26th clock of the clock pulse signal CK1, the minimum field block distortion detection unit 6100 outputs the pulse signal CK2.
In synchronization with the above, Dis (0,0), Di calculated by the field block distortion calculation unit 5000
s (0,1) and Dis (0,2) are output from the comparator 61, respectively.
01 are input to input terminals A0, A1, and A2.

【０３６０】次いで、比較器６１０１では、これらのフ
ィールドブロックディストーションが比較され、最小値
のフィールドブロックディストーションが出力端子Ｙか
ら出力され、比較器６１０３の入力端子Ａおよびセレク
タ６１０４の入力端子Ｂに入力される。また、比較器６
１０１では、最小フィールドブロックディストーション
が入力された入力端子を表すデータＬＭＶｙが出力端子
Ｍから出力され、フィールド動きベクトル垂直成分検出
ユニット６２００のセレクタ６２０１の入力端子Ｂに入
力される。ここで、最小フィールドブロックディストー
ションは、Ｄｉｓ（０，０）であり、データＬＭＶｙ
は、０を表すデータとなる。Next, the comparator 6101 compares these field block distortions, outputs the minimum value field block distortion from the output terminal Y, and inputs it to the input terminal A of the comparator 6103 and the input terminal B of the selector 6104. You. Also, the comparator 6
At 101, data LMVy representing the input terminal to which the minimum field block distortion is input is output from the output terminal M, and is input to the input terminal B of the selector 6201 of the field motion vector vertical component detection unit 6200. Here, the minimum field block distortion is Dis (0,0) and the data LMVy
Is data representing 0.

【０３６１】次いで、比較器６１０３では、入力端子Ａ
を通して入力されたＤｉｓ（０，０）と入力端子Ｂから
入力されたデータとが比較される。ここで、比較器６１
０３では、入力端子Ｂを通して論理和演算器６１０２の
演算結果が入力されるが、論理和演算器６１０２では、
クロックパルス信号ＣＫ１の２６クロック目のダウンエ
ッジに同期してパルス信号ＬＤ３が入力端子Ａを通して
入力され、出力端子Ｙから最大値としてすべてのビット
が１であるデータが出力されるので、比較器６１０３で
は、この最大値を示すデータが入力端子Ｂを通して入力
される。すなわち、比較器６１０３では、Ｄｉｓ（０，
０）のほうが小さい値となるため、出力端子から１を表
すデータＭｉｎが出力される。次いで、セレクタ６１０
４では、入力端子Ｓに入力されたデータＭｉｎが１のた
め、入力端子Ｂと出力端子Ｙが電気的に接続され、入力
端子Ｂから入力されたＤｉｓ（０，０）が出力端子Ｙか
ら出力される。Next, in the comparator 6103, the input terminal A
Is compared with the data input from the input terminal B. Here, the comparator 61
03, the operation result of the OR operation unit 6102 is input through the input terminal B, but in the OR operation unit 6102,
The pulse signal LD3 is input through the input terminal A in synchronization with the 26th clock falling edge of the clock pulse signal CK1, and data in which all bits are 1 as the maximum value is output from the output terminal Y. In this case, data indicating the maximum value is input through the input terminal B. That is, in the comparator 6103, Dis (0,
Since 0) has a smaller value, data Min representing 1 is output from the output terminal. Next, the selector 610
In No. 4, since the data Min input to the input terminal S is 1, the input terminal B and the output terminal Y are electrically connected, and Dis (0, 0) input from the input terminal B is output from the output terminal Y. Is done.

【０３６２】一方、クロックパルス信号ＣＫ１の２６ク
ロック目のフィールド動きベクトル垂直成分検出ユニッ
ト６２００においては、セレクタ６２０１では、最小セ
グメントブロックディストーション検出ユニット６１０
０の比較器６１０３から出力されたデータＭｉｎが入力
端子Ｓを通して入力され、比較器６１０１から出力され
たデータＬＭＶｙが入力端子Ｂを通して入力される。こ
こで、セレクタ６２０１では、入力端子Ｓを通して入力
されたデータＭｉｎが１を表すので、入力端子Ｂと出力
端子Ｙとが電気的に接続され、入力端子Ｂを通して入力
された０を表すデータＬＭＶｙが出力端子Ｙを通して出
力される。On the other hand, in the field motion vector vertical component detection unit 6200 at the 26th clock of the clock pulse signal CK1, the selector 6201 selects the minimum segment block distortion detection unit 610.
Data Min output from the comparator 6103 of 0 is input through the input terminal S, and data LMVy output from the comparator 6101 is input through the input terminal B. Here, in the selector 6201, since the data Min inputted through the input terminal S represents 1, the input terminal B and the output terminal Y are electrically connected, and the data LMVy representing 0 inputted through the input terminal B is It is output through the output terminal Y.

【０３６３】さらに、クロックパルス信号ＣＫ１の２６
クロック目のフィールド動きベクトル水平成分検出ユニ
ット６３００においては、カウンタ６３０１では、クロ
ックパルス信号ＣＫ１の２４クロック目および２５クロ
ック目で０にリセットされた内部データが、パルス信号
ＣＴＥが１であり、パルス信号ＣＫ２おから１に立上が
るタイミングに同期して、出力端子Ｑｎを通して出力さ
れる。Further, the clock pulse signal CK1
In the field motion vector horizontal component detection unit 6300 at the clock, in the counter 6301, the internal data reset to 0 at the 24th clock and the 25th clock of the clock pulse signal CK1, the pulse signal CTE is 1, The signal is output through the output terminal Qn in synchronization with the timing of rising from CK2 to 1.

【０３６４】次いで、セレクタ６３０２では、最小フィ
ールドブロックディストーション検出ユニット６１００
の比較器６１０３から出力されたデータＭｉｎが入力端
子Ｓを通して入力され、カウンタ６３０１から出力され
たデータが入力端子Ｂを通して入力される。ここで、セ
レクタ６３０２では、入力端子Ｓを通して入力されたデ
ータＭｉｎが１を表すので、入力端子Ｂと出力端子Ｙと
が電気的に接続され、入力端子Ｂを通して入力された０
を表すデータＬＭＶｘが出力端子を通して出力される。Next, in the selector 6302, the minimum field block distortion detecting unit 6100
Of the comparator 6103 is input through the input terminal S, and the data output from the counter 6301 is input through the input terminal B. Here, in the selector 6302, since the data Min inputted through the input terminal S represents 1, the input terminal B and the output terminal Y are electrically connected, and the 0 inputted through the input terminal B is 0.
Is output through the output terminal.

【０３６５】次に、クロックパルス信号ＣＫ１の２７ク
ロック目では、最小フィールドブロックディストーショ
ン検出ユニット６１００においては、パルス信号ＣＫ２
に同期して、セレクタ６１０４から出力されたＤｉｓ
（０，０）がフリップフロップ６１０５にラッチされ
る。同時に、フィールドブロックディストーション算出
ユニット５０００で算出されたＤｉｓ（０，０），Ｄｉ
ｓ（０，１），Ｄｉｓ（０，２）がそれぞれ比較器６１
０１の入力端子Ａ０，Ａ１，Ａ２に再度入力される。Next, at the 27th clock of the clock pulse signal CK1, the minimum field block distortion detection unit 6100 outputs the pulse signal CK2.
, And the Dis output from the selector 6104
(0, 0) is latched by the flip-flop 6105. At the same time, Dis (0,0), Di calculated by the field block distortion calculation unit 5000.
s (0,1) and Dis (0,2) are output from the comparator 61, respectively.
01 are again input to the input terminals A0, A1, and A2.

【０３６６】次いで、比較器６１０１では、これらのフ
ィールドブロックディストーションが比較され、Ｄｉｓ
（０，０）が出力端子Ｙから出力され、比較器６１０３
の入力端子Ａおよびセレクタ６１０４の入力端子Ｂに入
力される。また、比較器６１０１では、入力端子Ａ０を
表し、０を表すデータＬＭＶｙが出力端子Ｍから出力さ
れ、フィールド動きベクトル垂直成分検出ユニット６２
００のセレクタ６２０１の入力端子Ｂに入力される。Next, the comparator 6101 compares these field block distortions, and
(0, 0) is output from the output terminal Y, and the comparator 6103
And the input terminal B of the selector 6104. In the comparator 6101, data LMVy representing the input terminal A0 and representing 0 is output from the output terminal M, and the field motion vector vertical component detection unit 62
00 is input to the input terminal B of the selector 6201.

【０３６７】次いで、比較器６１０３では、入力端子Ａ
を通して入力されたＤｉｓ（０，０）と入力端子Ｂから
入力されたデータとを比較する。ここで、比較器６１０
３では、入力端子Ｂを通して論理和演算器６１０２の演
算結果が入力されるが、論理和演算器６１０２では、１
を表すパルス信号ＬＤ３が入力端子Ａを通して入力され
ており、出力端子Ｙから最大値としてすべてのビットが
１であるデータが出力されるので、比較器６１０３で
は、この最大値を示すデータが入力端子Ｂを通して入力
される。すなわち、比較器６１０３では、Ｄｉｓ（０，
０）のほうが小さい値となるため、出力端子から１を表
すデータＭｉｎが出力される。次いで、セレクタ６１０
４では、入力端子Ｓに入力されたデータＭｉｎが１のた
め、入力端子Ｂと出力端子Ｙが電気的に接続され、入力
端子Ｂから入力されたＤｉｓ（０，０）が出力端子Ｙか
ら出力される。Next, in the comparator 6103, the input terminal A
Is compared with the data input from input terminal B. Here, the comparator 610
3, the operation result of the logical sum operation unit 6102 is input through the input terminal B.
Is input through the input terminal A, and data in which all the bits are 1 is output from the output terminal Y as a maximum value. Input through B. That is, in the comparator 6103, Dis (0,
Since 0) has a smaller value, data Min representing 1 is output from the output terminal. Next, the selector 610
In No. 4, since the data Min input to the input terminal S is 1, the input terminal B and the output terminal Y are electrically connected, and Dis (0, 0) input from the input terminal B is output from the output terminal Y. Is done.

【０３６８】一方、クロックパルス信号ＣＫ１の２７ク
ロック目のフィールド動きベクトル垂直成分検出ユニッ
ト６２００においては、パルス信号ＣＫ２に同期して、
セレクタ６２０１から出力された０を表すデータＬＭＶ
ｙがフリップフロップ６２０２にラッチされる。同時
に、セレクタ６２０１では、最小フィールドブロックデ
ィストーション検出ユニット６１００の比較器６１０３
から出力されたデータＭｉｎが入力端子Ｓを通して入力
され、フリップフロップ６２０２から出力された０を表
すデータＬＭＶｙ（Ｍｙ）が入力端子Ａを通して入力さ
れ、比較器６１０１から出力されたデータＬＭＶｙが入
力端子Ｂを通して入力される。ここで、セレクタ６２０
１では、入力端子Ｓを通して入力されたデータＭｉｎが
１を表すので、入力端子Ｂと出力端子Ｙとが電気的に接
続され、入力端子Ｂを通して入力された０を表すデータ
ＬＭＶｙが出力端子Ｙを通して出力される。On the other hand, in the field motion vector vertical component detection unit 6200 at the 27th clock of the clock pulse signal CK1, in synchronization with the pulse signal CK2,
Data LMV representing 0 output from selector 6201
y is latched in flip-flop 6202. At the same time, in the selector 6201, the comparator 6103 of the minimum field block distortion detection unit 6100
Is output through an input terminal S, data LMVy (My) representing 0 output from a flip-flop 6202 is input through an input terminal A, and data LMVy output from a comparator 6101 is input through an input terminal B. Is entered through Here, the selector 620
In the case of 1, since the data Min inputted through the input terminal S represents 1, the input terminal B and the output terminal Y are electrically connected, and the data LMVy representing 0 inputted through the input terminal B passes through the output terminal Y. Is output.

【０３６９】また、フリップフロップ６２０２から出力
された０を表すデータＬＭＶｙ（Ｍｙ）は、換算テーブ
ル６２０３に入力され、次いで、換算テーブル６２０３
では、入力されたデータＬＭＶｙ（Ｍｙ）がフィールド
動きベクトル垂直成分ＭＶＦｉｙに換算され、出力端子
を通して出力される。ここで、データＬＭＶｙは０なの
で、−１がフィールド動きベクトル垂直成分ＭＶＦｉｙ
として出力される さらに、クロックパルス信号ＣＫ１の２７クロック目の
フィールド動きベクトル水平成分検出ユニット６３００
においては、パルス信号ＣＫ２に同期して、セレクタ６
３０２から出力された０を表すデータＬＭＶｘがフリッ
プフロップ６３０３にラッチされる。同時に、カウンタ
６３０１では、０を表す内部データが出力端子Ｑｎを通
して出力されている。The data LMVy (My) representing 0 output from the flip-flop 6202 is input to the conversion table 6203, and then the conversion table 6203
In this example, the input data LMVy (My) is converted into a field motion vector vertical component MVFiy and output through an output terminal. Here, since the data LMVy is 0, -1 is the field motion vector vertical component MVFiy.
Further, the field motion vector horizontal component detection unit 6300 at the 27th clock of the clock pulse signal CK1
, The selector 6 is synchronized with the pulse signal CK2.
Data LMVx representing 0 output from 302 is latched by flip-flop 6303. At the same time, in the counter 6301, internal data representing 0 is output through the output terminal Qn.

【０３７０】次いで、セレクタ６３０２では、最小フィ
ールドブロックディストーション検出ユニット６１００
の比較器６１０３から出力されたデータＭｉｎが入力端
子Ｓを通して入力され、フリップフロップ６３０３から
出力された０を表すデータＬＭＶｘ（Ｍｘ）が入力端子
Ａを通して入力され、カウンタ６３０１から出力された
データが入力端子Ｂを通して入力される。ここで、セレ
クタ６３０２では、入力端子Ｓを通して入力されたデー
タＭｉｎが１を表すので、入力端子Ｂと出力端子Ｙとが
電気的に接続され、入力端子Ｂを通して入力された０を
表すデータＬＭＶｘが出力端子を通して出力される。Next, in the selector 6302, the minimum field block distortion detecting unit 6100
Is input through an input terminal S, data LMVx (Mx) representing 0 output from a flip-flop 6303 is input through an input terminal A, and data output from a counter 6301 is input through the input terminal S. Input through terminal B. Here, in the selector 6302, since the data Min inputted through the input terminal S represents 1, the input terminal B and the output terminal Y are electrically connected, and the data LMVx representing 0 inputted through the input terminal B becomes Output through the output terminal.

【０３７１】また、フリップフロップ６３０３から出力
された０を表すデータＬＭＶｘ（Ｍｘ）は、換算テーブ
ル６３０４に入力され、次いで、換算テーブル６３０４
では、入力されたデータＬＭＶｘ（Ｍｘ）がフィールド
動きベクトル水平成分ＭＶＦｉｘに換算され、出力端子
を通して出力される。ここで、データＬＭＶｘは０なの
で、−１がフィールド動きベクトル水平成分ＭＶＦｉｘ
として出力される 次に、クロックパルス信号ＣＫ１の２８クロック目で
は、最小フィールドブロックディストーション検出ユニ
ット６１００においては、パルス信号ＣＫ２に同期し
て、セレクタ６１０４から出力されたＤｉｓ（０，０）
がフリップフロップ６１０５にラッチされる。同時に、
フィールドブロックディストーション算出ユニット５０
００で算出されたＤｉｓ（１，０），Ｄｉｓ（１，
１），Ｄｉｓ（１，２）がそれぞれ比較器６１０１の入
力端子Ａ０，Ａ１，Ａ２に入力される。The data LMVx (Mx) representing 0 output from the flip-flop 6303 is input to the conversion table 6304, and then the conversion table 6304
In this example, the input data LMVx (Mx) is converted into a field motion vector horizontal component MVFix and output through an output terminal. Here, since the data LMVx is 0, −1 is the field motion vector horizontal component MVFix.
Next, at the 28th clock of the clock pulse signal CK1, the minimum field block distortion detection unit 6100 synchronizes with the pulse signal CK2 and outputs Dis (0, 0) output from the selector 6104.
Is latched by the flip-flop 6105. at the same time,
Field block distortion calculation unit 50
Dis (1,0), Dis (1,0) calculated in 00
1) and Dis (1, 2) are input to input terminals A0, A1, A2 of the comparator 6101, respectively.

【０３７２】次いで、比較器６１０１では、これらのフ
ィールドブロックディストーションが比較され、Ｄｉｓ
（１，２）が出力端子Ｙから出力され、比較器６１０３
の入力端子Ａおよびセレクタ６１０４の入力端子Ｂに入
力される。また、比較器６１０１では、入力端子Ａ２を
表し、２を表すデータＬＭＶｙが出力端子Ｍから出力さ
れ、フィールド動きベクトル垂直成分検出ユニット６２
００のセレクタ６２０１の入力端子Ｂに入力される。Next, the comparator 6101 compares these field block distortions, and
(1, 2) is output from the output terminal Y and the comparator 6103
And the input terminal B of the selector 6104. In the comparator 6101, data LMVy representing the input terminal A2 and representing 2 is output from the output terminal M, and the field motion vector vertical component detection unit 62
00 is input to the input terminal B of the selector 6201.

【０３７３】次いで、比較器６１０３では、入力端子Ａ
を通して入力されたＤｉｓ（１，２）と入力端子Ｂから
入力されたデータとを比較する。ここで、比較器６１０
３では、入力端子Ｂを通して論理和演算器６１０２の演
算結果が入力されるが、論理和演算器６１０２では、パ
ルス信号ＣＫ２のダウンエッジに同期してパルス信号Ｌ
Ｄ３が１から０にダウンして、フリップフロップ６１０
５にラッチされたＤｉｓ（０，０）が入力端子Ｂを通し
て入力され出力端子Ｙを通して出力されるので、比較器
６１０３では、入力端子Ｂを通してＤｉｓ（０，０）が
入力される。すなわち、比較器６１０３では、入力端子
Ａを通して入力されたＤｉｓ（１，２）と入力端子Ｂを
通して入力されたＤｉｓ（０，０）が比較され、Ｄｉｓ
（０，０）のほうが小さい値となるため、出力端子から
０を表すデータＭｉｎが出力される。次いで、セレクタ
６１０４では、入力端子Ｓに入力されたデータＭｉｎが
０のため、入力端子Ａと出力端子Ｙが電気的に接続さ
れ、フリップフロップ６１０５にラッチされたＤｉｓ
（０，０）が入力端子Ａを通して入力され、出力端子Ｙ
を通して出力される。Next, in the comparator 6103, the input terminal A
Is compared with the data input from the input terminal B. Here, the comparator 610
3, the operation result of the OR operation unit 6102 is input through the input terminal B, but the OR operation unit 6102 outputs the pulse signal L in synchronization with the down edge of the pulse signal CK2.
D3 goes from 1 to 0 and flip-flop 610
Since Dis (0,0) latched at 5 is input through the input terminal B and output through the output terminal Y, the comparator 6103 receives Dis (0,0) through the input terminal B. That is, in the comparator 6103, Dis (1,2) input through the input terminal A and Dis (0,0) input through the input terminal B are compared.
Since (0, 0) has a smaller value, data Min representing 0 is output from the output terminal. Next, in the selector 6104, since the data Min input to the input terminal S is 0, the input terminal A and the output terminal Y are electrically connected, and the Dis latched by the flip-flop 6105
(0,0) is input through the input terminal A and the output terminal Y
Is output through

【０３７４】一方、クロックパルス信号ＣＫ１の２８ク
ロック目のフィールド動きベクトル垂直成分検出ユニッ
ト６２００においては、パルス信号ＣＫ２に同期して、
セレクタ６２０１から出力された０を表すデータＬＭＶ
ｙがフリップフロップ６２０２にラッチされる。同時
に、セレクタ６２０１では、最小フィールドブロックデ
ィストーション検出ユニット６１００の比較器６１０３
から出力されたデータＭｉｎが入力端子Ｓを通して入力
され、フリップフロップ６２０２から出力された０を表
すデータＬＭＶｙ（Ｍｙ）が入力端子Ａを通して入力さ
れ、比較器６１０１から出力されたデータＬＭＶｙが入
力端子Ｂを通して入力される。ここで、セレクタ６２０
１では、入力端子Ｓを通して入力されたデータＭｉｎが
０を表すので、入力端子Ａと出力端子Ｙとが電気的に接
続され、フリップフロップ６２０２にラッチされた０を
表すデータＬＭＶｙが入力端子を通して入力され、出力
端子Ｙを通して出力される。On the other hand, the field motion vector vertical component detection unit 6200 at the 28th clock of the clock pulse signal CK1 synchronizes with the pulse signal CK2 to
Data LMV representing 0 output from selector 6201
y is latched in flip-flop 6202. At the same time, in the selector 6201, the comparator 6103 of the minimum field block distortion detection unit 6100
Is output through an input terminal S, data LMVy (My) representing 0 output from a flip-flop 6202 is input through an input terminal A, and data LMVy output from a comparator 6101 is input through an input terminal B. Is entered through Here, the selector 620
In the case of 1, since the data Min inputted through the input terminal S represents 0, the input terminal A and the output terminal Y are electrically connected, and the data LMVy representing 0 latched by the flip-flop 6202 is inputted through the input terminal. And output through an output terminal Y.

【０３７５】また、フリップフロップ６２０２から出力
された０を表すデータＬＭＶｙ（Ｍｙ）は、換算テーブ
ル６２０３に入力され、次いで、換算テーブル６２０３
では、入力されたデータＬＭＶｙ（Ｍｙ）がフィールド
動きベクトル垂直成分ＭＶＦｉｙに換算され、出力端子
を通して出力される。ここで、データＬＭＶｘは０なの
で、−１がフィールド動きベクトル垂直成分ＭＶＦｉｙ
として出力される さらに、クロックパルス信号ＣＫ１の２８クロック目の
フィールド動きベクトル水平成分検出ユニット６３００
においては、パルス信号ＣＫ２に同期して、セレクタ６
３０２から出力された０を表すデータＬＭＶｘがフリッ
プフロップ６３０３にラッチされる。同時に、カウンタ
６３０１では、１を表す内部データが出力端子Ｑｎを通
して出力される。The data LMVy (My) representing 0 output from the flip-flop 6202 is input to the conversion table 6203, and then the conversion table 6203
In this example, the input data LMVy (My) is converted into a field motion vector vertical component MVFiy and output through an output terminal. Here, since the data LMVx is 0, -1 is the field motion vector vertical component MVFiy.
Further, the field motion vector horizontal component detection unit 6300 at the 28th clock of the clock pulse signal CK1
, The selector 6 is synchronized with the pulse signal CK2.
Data LMVx representing 0 output from 302 is latched by flip-flop 6303. At the same time, in the counter 6301, internal data representing 1 is output through the output terminal Qn.

【０３７６】次いで、セレクタ６３０２では、最小フィ
ールドブロックディストーション検出ユニット６１００
の比較器６１０３から出力されたデータＭｉｎが入力端
子Ｓを通して入力され、フリップフロップ６３０３から
出力された０を表すデータＬＭＶｘ（Ｍｘ）が入力端子
Ａを通して入力され、カウンタ６３０１から出力された
データが入力端子Ｂを通して入力される。ここで、セレ
クタ６３０２では、入力端子Ｓを通して入力されたデー
タＭｉｎが０を表すので、入力端子Ａと出力端子Ｙとが
電気的に接続され、フリップフロップ６３０３にラッチ
された０を表すデータＬＭＶｘ（Ｍｘ）が入力端子Ａを
通して入力され、出力端子Ｙを通して出力される。Next, in the selector 6302, the minimum field block distortion detecting unit 6100
Is input through an input terminal S, data LMVx (Mx) representing 0 output from a flip-flop 6303 is input through an input terminal A, and data output from a counter 6301 is input through the input terminal S. Input through terminal B. Here, in the selector 6302, since the data Min input through the input terminal S represents 0, the input terminal A and the output terminal Y are electrically connected, and the data LMVx ( Mx) is input through the input terminal A and output through the output terminal Y.

【０３７７】また、フリップフロップ６３０３から出力
された０を表すデータＬＭＶｘ（Ｍｘ）は、換算テーブ
ル６３０４に入力され、次いで、換算テーブル６３０４
では、入力されたデータＬＭＶｘ（Ｍｘ）がフィールド
動きベクトル水平成分ＭＶＦｉｘに換算され、出力端子
を通して出力される。ここで、データＬＭＶｘは０なの
で、−１がフィールド動きベクトル水平成分ＭＶＦｉｘ
として出力される。The data LMVx (Mx) representing 0 output from the flip-flop 6303 is input to the conversion table 6304, and then the conversion table 6304
In this example, the input data LMVx (Mx) is converted into a field motion vector horizontal component MVFix and output through an output terminal. Here, since the data LMVx is 0, −1 is the field motion vector horizontal component MVFix.
Is output as

【０３７８】次に、クロックパルス信号ＣＫ１の２９ク
ロック目では、パルス信号ＣＫ２に同期して、再度、フ
ィールドブロックディストーション算出ユニット５００
０で算出されたＤｉｓ（１，０），Ｄｉｓ（１，１），
Ｄｉｓ（１，２）がそれぞれ最小フィールドブロックデ
ィストーション検出ユニット６１００の比較器６１０１
の入力端子Ａ０，Ａ１，Ａ２に入力される。Next, at the 29th clock of the clock pulse signal CK1, the field block distortion calculating unit 500 is again synchronized with the pulse signal CK2.
Dis (1,0), Dis (1,1) calculated at 0,
Dis (1,2) is the comparator 6101 of the minimum field block distortion detection unit 6100, respectively.
Are input to the input terminals A0, A1, and A2.

【０３７９】２８クロック目と同様に、最小フィールド
ブロックディストーション検出ユニット６１００におい
ては、セレクタ６１０４から出力されたＤｉｓ（０，
０）がフリップフロップ６１０５にラッチされ、セレク
タ６１０４では、フリップフロップ６１０５にラッチさ
れたＤｉｓ（０，０）が入力端子Ａを通して入力され、
出力端子Ｙを通して出力される。As in the case of the 28th clock, in the minimum field block distortion detection unit 6100, Dis (0,
0) is latched by the flip-flop 6105, and in the selector 6104, Dis (0, 0) latched by the flip-flop 6105 is input through the input terminal A.
It is output through the output terminal Y.

【０３８０】一方、フィールド動きベクトル垂直成分検
出ユニット６２００においては、同様に、セレクタ６２
０１から出力された０を表すデータＬＭＶｙがフリップ
フロップ６２０２にラッチされ、セレクタ６２０１で
は、フリップフロップ６２０２にラッチされた０を表す
データＬＭＶｙ（Ｍｙ）が入力端子Ａを通して入力さ
れ、出力端子Ｙを通して出力される。また、換算テーブ
ル６２０３では、−１がフィールド動きベクトル垂直成
分ＭＶＦｉｙとして出力される。On the other hand, in the field motion vector vertical component detection unit 6200, the selector 62
The data LMVy representing 0 output from 01 is latched by the flip-flop 6202. In the selector 6201, the data LMVy (My) representing 0 latched by the flip-flop 6202 is input through the input terminal A and output through the output terminal Y. Is done. In the conversion table 6203, -1 is output as the field motion vector vertical component MVFiy.

【０３８１】さらに、フィールド動きベクトル水平成分
検出ユニット６３００においては、同様に、セレクタ６
３０２から出力された０を表すデータＬＭＶｘがフリッ
プフロップ６３０３にラッチされ、セレクタ６３０２で
は、フリップフロップ６３０３にラッチされた０を表す
データＬＭＶｘが入力端子Ａを通して入力され、出力端
子Ｙを通して出力される。また、換算テーブル６３０４
では、−１がフィールド動きベクトル水平成分ＭＶＦｉ
ｘとして出力される。In the field motion vector horizontal component detection unit 6300, the selector 6
The data LMVx representing 0 output from 302 is latched by the flip-flop 6303. In the selector 6302, the data LMVx representing 0 latched by the flip-flop 6303 is input through the input terminal A and output through the output terminal Y. Also, conversion table 6304
Then, -1 is the field motion vector horizontal component MVFi
Output as x.

【０３８２】次に、クロックパルス信号ＣＫ１の３０ク
ロック目では、最小フィールドブロックディストーショ
ン検出ユニット６１００においては、パルス信号ＣＫ２
に同期して、セレクタ６１０４から出力されたＤｉｓ
（０，０）がフリップフロップ６１０５にラッチされ
る。同時に、フィールドブロックディストーション算出
ユニット５０００で算出されたＤｉｓ（２，０），Ｄｉ
ｓ（２，１），Ｄｉｓ（２，２）がそれぞれ比較器６１
０１の入力端子Ａ０，Ａ１，Ａ２に入力される。Next, at the 30th clock of the clock pulse signal CK1, the minimum field block distortion detection unit 6100 outputs the pulse signal CK2.
, And the Dis output from the selector 6104
(0, 0) is latched by the flip-flop 6105. At the same time, Dis (2,0), Di calculated by the field block distortion calculating unit 5000.
s (2,1) and Dis (2,2) are the comparators 61, respectively.
01 are input to input terminals A0, A1, and A2.

【０３８３】次いで、比較器６１０１では、これらのフ
ィールドブロックディストーションが比較され、Ｄｉｓ
（２，１）が出力端子Ｙから出力され、比較器６１０３
の入力端子Ａおよびセレクタ６１０４の入力端子Ｂに入
力される。また、比較器６１０１では、入力端子Ｄ１を
表し、１を表すデータＬＭＶｙが出力端子Ｍから出力さ
れ、フィールド動きベクトル垂直成分検出ユニット６２
００のセレクタ６２０１の入力端子Ｂに入力される。Next, the comparator 6101 compares these field block distortions, and
(2, 1) is output from the output terminal Y and the comparator 6103
And the input terminal B of the selector 6104. In the comparator 6101, data LMVy representing the input terminal D1 and representing 1 is output from the output terminal M, and the field motion vector vertical component detection unit 62
00 is input to the input terminal B of the selector 6201.

【０３８４】次いで、比較器６１０３では、入力端子Ａ
を通して入力されたＤｉｓ（２，１）と入力端子Ｂから
入力されたデータとを比較する。ここで、比較器６１０
３では、入力端子Ｂを通して論理和演算器６１０２の演
算結果が入力されるが、論理和演算器６１０２では、０
を表すパルス信号ＬＤ３が入力され、フリップフロップ
６１０５にラッチされたＤｉｓ（０，０）が入力端子Ａ
を通して入力され出力端子Ｙを通して出力されるので、
比較器６１０３では、入力端子Ｂを通してＤｉｓ（０，
０）が入力される。すなわち、比較器６１０３では、入
力端子Ａを通して入力されたＤｉｓ（２，１）と入力端
子Ｂを通して入力されたＤｉｓ（０，０）が比較され、
Ｄｉｓ（２，１）のほうが小さい値となるため、出力端
子から１を表すデータＭｉｎが出力される。次いで、セ
レクタ６１０４では、入力端子Ｓに入力されたデータＭ
ｉｎが１のため、入力端子Ｂと出力端子Ｙが電気的に接
続され、比較器６１０１から出力されたＤｉｓ（２，
１）が入力端子Ｂを通して入力され、出力端子Ｙを通し
て出力される。Next, in the comparator 6103, the input terminal A
Is compared with the data input from the input terminal B. Here, the comparator 610
In 3, the operation result of the logical sum operation unit 6102 is input through the input terminal B.
Is input, and Dis (0,0) latched by the flip-flop 6105 is connected to the input terminal A.
And output through the output terminal Y,
In the comparator 6103, Dis (0,
0) is input. That is, the comparator 6103 compares Dis (2,1) input through the input terminal A with Dis (0,0) input through the input terminal B,
Since Dis (2, 1) has a smaller value, data Min representing 1 is output from the output terminal. Next, in the selector 6104, the data M input to the input terminal S is output.
Since in is 1, the input terminal B and the output terminal Y are electrically connected, and Dis (2, 2) output from the comparator 6101 is output.
1) is input through the input terminal B and output through the output terminal Y.

【０３８５】一方、クロックパルス信号ＣＫ１の３０ク
ロック目のフィールド動きベクトル垂直成分検出ユニッ
ト６２００においては、パルス信号ＣＫ２に同期して、
セレクタ６２０１から出力された０を表すデータＬＭＶ
ｙがフリップフロップ６２０２にラッチされる。同時
に、セレクタ６２０１では、最小フィールドブロックデ
ィストーション検出ユニット６１００の比較器６１０３
から出力されたデータＭｉｎが入力端子Ｓを通して入力
され、フリップフロップ６２０２から出力された０を表
すデータＬＭＶｙ（Ｍｙ）が入力端子Ａを通して入力さ
れ、比較器６１０１から出力されたデータＬＭＶｙが入
力端子Ｂを通して入力される。ここで、セレクタ６２０
１では、入力端子Ｓを通して入力されたデータＭｉｎが
１を表すので、入力端子Ｂと出力端子Ｙとが電気的に接
続され、比較器６１０１から出力された１を表すデータ
ＬＭＶｙが入力端子を通して入力され、出力端子Ｙを通
して出力される。On the other hand, in the field motion vector vertical component detection unit 6200 at the 30th clock of the clock pulse signal CK1, in synchronization with the pulse signal CK2,
Data LMV representing 0 output from selector 6201
y is latched in flip-flop 6202. At the same time, in the selector 6201, the comparator 6103 of the minimum field block distortion detection unit 6100
Is output through an input terminal S, data LMVy (My) representing 0 output from a flip-flop 6202 is input through an input terminal A, and data LMVy output from a comparator 6101 is input through an input terminal B. Is entered through Here, the selector 620
In the case of 1, since the data Min inputted through the input terminal S represents 1, the input terminal B and the output terminal Y are electrically connected, and the data LMVy representing 1 outputted from the comparator 6101 is inputted through the input terminal. And output through an output terminal Y.

【０３８６】また、フリップフロップ６２０２から出力
された０を表すデータＬＭＶｙ（Ｍｙ）は、換算テーブ
ル６２０３に入力され、次いで、換算テーブル６２０３
では、入力されたデータＬＭＶｙ（Ｍｙ）がフィールド
動きベクトル垂直成分ＭＶＦｉｙに換算され、出力端子
を通して出力される。ここで、データＬＭＶｙは０なの
で、−１がフィールド動きベクトル垂直成分ＭＶＦｉｙ
として出力される さらに、クロックパルス信号ＣＫ１の３０クロック目の
フィールド動きベクトル水平成分検出ユニット６３００
においては、パルス信号ＣＫ２に同期して、セレクタ６
３０２から出力された０を表すデータＬＭＶｘがフリッ
プフロップ６３０３にラッチされる。同時に、カウンタ
６３０１では、２を表す内部データが出力端子Ｑｎを通
して出力される。The data LMVy (My) representing 0 output from the flip-flop 6202 is input to the conversion table 6203, and then the conversion table 6203
In this example, the input data LMVy (My) is converted into a field motion vector vertical component MVFiy and output through an output terminal. Here, since the data LMVy is 0, -1 is the field motion vector vertical component MVFiy.
Further, the field motion vector horizontal component detection unit 6300 at the 30th clock of the clock pulse signal CK1
, The selector 6 is synchronized with the pulse signal CK2.
Data LMVx representing 0 output from 302 is latched by flip-flop 6303. At the same time, in the counter 6301, internal data representing 2 is output through the output terminal Qn.

【０３８７】次いで、セレクタ６３０２では、最小フィ
ールドブロックディストーション検出ユニット６１００
の比較器６１０３から出力されたデータＭｉｎが入力端
子Ｓを通して入力され、フリップフロップ６３０３から
出力された０を表すデータＬＭＶｘ（Ｍｘ）が入力端子
Ａを通して入力され、カウンタ６３０１から出力された
データが入力端子Ｂを通して入力される。ここで、セレ
クタ６３０２では、入力端子Ｓを通して入力されたデー
タＭｉｎが１を表すので、入力端子Ｂと出力端子Ｙとが
電気的に接続され、カウンタ６３０１から出力された２
を表すデータＬＭＶｘが入力端子Ｂを通して入力され、
出力端子を通して出力される。Next, in the selector 6302, the minimum field block distortion detecting unit 6100
Is input through an input terminal S, data LMVx (Mx) representing 0 output from a flip-flop 6303 is input through an input terminal A, and data output from a counter 6301 is input through the input terminal S. Input through terminal B. Here, in the selector 6302, since the data Min input through the input terminal S represents 1, the input terminal B and the output terminal Y are electrically connected, and the output 2 from the counter 6301 is output.
Is input through an input terminal B,
Output through the output terminal.

【０３８８】また、フリップフロップ６３０３から出力
された０を表すデータＬＭＶｘ（Ｍｘ）は、換算テーブ
ル６３０４に入力され、次いで、換算テーブル６３０４
では、入力されたデータＬＭＶｘ（Ｍｘ）がフィールド
動きベクトル水平成分ＭＶＦｉｘに換算され、出力端子
を通して出力される。ここで、データＬＭＶｘは０なの
で、−１がフィールド動きベクトル水平成分ＭＶＦｉｘ
として出力される。The data LMVx (Mx) representing 0 output from the flip-flop 6303 is input to the conversion table 6304, and then the conversion table 6304
In this example, the input data LMVx (Mx) is converted into a field motion vector horizontal component MVFix and output through an output terminal. Here, since the data LMVx is 0, −1 is the field motion vector horizontal component MVFix.
Is output as

【０３８９】次に、クロックパルス信号ＣＫ１の３１ク
ロック目では、パルス信号ＣＫ２に同期して、再度、フ
ィールドブロックディストーション算出ユニット５００
０で算出されたＤｉｓ（２，０），Ｄｉｓ（２，１），
Ｄｉｓ（２，２）がそれぞれ最小フィールドブロックデ
ィストーション検出ユニット６１００の比較器６１０１
の入力端子Ａ０，Ａ１，Ａ２に入力される。Next, at the 31st clock of the clock pulse signal CK1, the field block distortion calculating unit 500 is again synchronized with the pulse signal CK2.
Dis (2,0), Dis (2,1) calculated at 0,
Dis (2, 2) is the comparator 6101 of the minimum field block distortion detection unit 6100, respectively.
Are input to the input terminals A0, A1, and A2.

【０３９０】３０クロック目と同様に、最小フィールド
ブロックディストーション検出ユニット６１００におい
ては、セレクタ６１０４から出力されたＤｉｓ（２，
１）がフリップフロップ６１０５にラッチされ、セレク
タ６１０４では、フリップフロップ６１０５にラッチさ
れたＤｉｓ（２，１）が入力端子Ａを通して入力され、
出力端子Ｙを通して出力される。As in the case of the 30th clock, in the minimum field block distortion detection unit 6100, Dis (2,
1) is latched by the flip-flop 6105, and in the selector 6104, Dis (2, 1) latched by the flip-flop 6105 is input through the input terminal A,
It is output through the output terminal Y.

【０３９１】一方、フィールド動きベクトル垂直成分検
出ユニット６２００においては、同様に、セレクタ６２
０１から出力された１を表すデータＬＭＶｙがフリップ
フロップ６２０２にラッチされ、セレクタ６２０１で
は、フリップフロップ６２０２にラッチされた１を表す
データＬＭＶｙ（Ｍｙ）が入力端子Ａを通して入力さ
れ、出力端子Ｙを通して出力される。また、換算テーブ
ル６２０３では、０がフィールド動きベクトル垂直成分
ＭＶＦｉｙとして出力される。On the other hand, in the field motion vector vertical component detection unit 6200, the selector 62
The data LMVy representing 1 output from 01 is latched by the flip-flop 6202. In the selector 6201, the data LMVy (My) representing 1 latched by the flip-flop 6202 is input through the input terminal A and output through the output terminal Y. Is done. In the conversion table 6203, 0 is output as the field motion vector vertical component MVFiy.

【０３９２】さらに、フィールド動きベクトル水平成分
検出ユニット６３００においては、同様に、セレクタ６
３０２から出力された２を表すデータＬＭＶｘがフリッ
プフロップ６３０３にラッチされ、セレクタ６３０２で
は、フリップフロップ６３０３にラッチされた２を表す
データＬＭＶｘが入力端子Ａを通して入力され、出力端
子Ｙを通して出力される。また、換算テーブル６２０３
では、１がフィールド動きベクトル水平成分ＭＶＦｉｘ
として出力される。In the field motion vector horizontal component detection unit 6300, the selector 6
Data LMVx representing 2 output from 302 is latched by flip-flop 6303. In selector 6302, data LMVx representing 2 latched by flip-flop 6303 is input through input terminal A and output through output terminal Y. Also, conversion table 6203
Where 1 is the field motion vector horizontal component MVFix
Is output as

【０３９３】また、クロックパルス信号ＣＫ１の３１ク
ロック目では、最小フィールドブロックディストーショ
ン検出ユニット６１００のセレクタ付きフリップフロッ
プ６１０６、フィールド動きベクトル垂直成分検出ユニ
ット６２００のセレクタ付きフリップフロップ６２０４
およびフィールド動きベクトル水平成分検出ユニット６
３００のセレクタ付きフリップフロップ６３０５では、
パルス信号ＣＫ２のダウンエッジに同期して立上がった
パルス信号ＳＭＶ２によって、それぞれのセレクタ４４
０１の入力端子Ｂと出力端子Ｙが電気的に接続される。At the 31st clock of the clock pulse signal CK1, the flip-flop 6106 with selector of the minimum field block distortion detection unit 6100 and the flip-flop 6204 with selector of the field motion vector vertical component detection unit 6200 are used.
And field motion vector horizontal component detection unit 6
In the 300 flip-flops with selector 6305,
The pulse signal SMV2 rising in synchronization with the down edge of the pulse signal CK2 causes each selector 44
01 is electrically connected to the input terminal B and the output terminal Y.

【０３９４】次に、クロックパルス信号ＣＫ１の３２ク
ロック目では、最小フィールドブロックディストーショ
ン検出ユニット６１００のセレクタ付きフリップフロッ
プ６１０６においては、フリップフロップ６１０５に保
持されたＤｉｓ（２，１）がフリップフロップ４４０２
にラッチされ、出力端子Ｏを通して最小フィールドブロ
ックディストーションとして出力される。Next, at the 32nd clock of the clock pulse signal CK1, in the flip-flop 6106 with the selector of the minimum field block distortion detecting unit 6100, the Dis (2,1) held in the flip-flop 6105 is flip-flop 4402.
And output as the minimum field block distortion through the output terminal O.

【０３９５】同時に、フィールド動きベクトル垂直成分
検出ユニット６２００のセレクタ付きフリップフロップ
６２０４おいては、換算テーブル６２０３から出力され
た０を表すフィールド動きベクトル垂直成分ＭＶＦｉｙ
がフリップフロップ４４０２にラッチされ、出力端子Ｏ
を通してフィールド動きベクトル垂直成分ＭＶＦｉｙと
して出力される。At the same time, in the flip-flop with selector 6204 of the field motion vector vertical component detection unit 6200, the field motion vector vertical component MVFiy representing 0 output from the conversion table 6203.
Is latched by the flip-flop 4402 and the output terminal O
As a field motion vector vertical component MVFiy.

【０３９６】同時に、セグメント動きベクトル水平成分
検出ユニット６３００のセレクタ付きフリップフロップ
６３０５においては、換算テーブル６３０４から出力さ
れた１を表すセグメント動きベクトル水平成分ＭＶＦｉ
ｘがフリップフロップ４４０２にラッチされ、出力端子
Ｏを通してフィールド動きベクトル水平成分ＭＶＦｉｘ
として出力される。At the same time, in the flip-flop with selector 6305 of the segment motion vector horizontal component detection unit 6300, the segment motion vector horizontal component MVFi representing 1 output from the conversion table 6304
x is latched by the flip-flop 4402 and the field motion vector horizontal component MVFix is output through the output terminal O.
Is output as

【０３９７】すなわち、現画像フィールドブロック２０
０に対する最小フィールドブロックディストーションＤ
ｉｓ（２，１）およびフィールド動きベクトルＭＶＦｉ
（１，０）が求められたことになる。次に、２２クロッ
ク目以降のセグメントブロックディストーション算出ユ
ニット３０００の動作を説明する。That is, the current image field block 20
Minimum field block distortion D for 0
is (2,1) and the field motion vector MVFi
(1, 0) is obtained. Next, the operation of the segment block distortion calculation unit 3000 after the 22nd clock will be described.

【０３９８】クロックパルス信号ＣＫ１の２２クロック
目では、図４３に示すように、１列目の各プロセッサエ
レメントＰＥ（ｘ，ｙ）および各レジスタ（ｘ，ｙ）の
それぞれの第２フリップフロップ３６０３に初めて画素
データｂ（ｘ＋２，ｙ）がラッチされ、同時に、現画像
ブロックデータ出力ユニット１０００から各プロセッサ
エレメントＰＥ（ｘ，ｙ）に画素データａ（２，０）が
転送される。At the 22nd clock of the clock pulse signal CK1, as shown in FIG. 43, the second flip-flop 3603 of each processor element PE (x, y) and each register (x, y) in the first column is provided. For the first time, the pixel data b (x + 2, y) is latched, and at the same time, the pixel data a (2, 0) is transferred from the current image block data output unit 1000 to each processor element PE (x, y).

【０３９９】ここで、図４３に注目すると、各プロセッ
サエレメントＰＥ（ｘ，ｙ）では、図４４に示すよう
に、とサーチウィンドウ４００に対して水平方向に２画
素分シフトしたサーチウィンドウ４０１の画素データｂ
（ｘ＋２，ｙ）がそれぞれ第２フリップフロップ３６０
３に転送されている。また、画素データａ（２，０）
は、現画像フィールドブロック２００に対して水平方向
に隣接する現画像フィールドブロック２０１の最初の画
素データである。Attention is now directed to FIG. 43. In each processor element PE (x, y), as shown in FIG. Data b
(X + 2, y) is the second flip-flop 360
3 has been transferred. Also, pixel data a (2,0)
Is the first pixel data of the current image field block 201 horizontally adjacent to the current image field block 200.

【０４００】すなわち、２２クロック目以降は、図４４
に示された現画像フィールドブロック２０１の画素デー
タが現画像ブロックデータ出力ユニット１０００から順
次出力され、サーチウィンドウ４０１の画素データのう
ち、サーチウィンドウ４００の画素データと共通する画
素データを除いた残りの画素データがサーチウィンドウ
データ出力ユニット２０００から列毎に順次出力され、
１４クロック目〜２１クロック目と同様に８クロック毎
に水平方向に隣接する現画像フィールドブロックに対応
する第１セグメントブロックディストーションおよび第
２セグメントブロックディストーションが順次求められ
ることになる。In other words, after the 22nd clock, FIG.
Are output sequentially from the current image block data output unit 1000, and the remaining pixel data of the search window 401 excluding the pixel data common to the pixel data of the search window 400 are output from the current image block data output unit 1000. Pixel data is sequentially output from the search window data output unit 2000 for each column,
Similarly to the 14th to 21st clocks, the first segment block distortion and the second segment block distortion corresponding to the current image field block adjacent in the horizontal direction are obtained sequentially every 8 clocks.

【０４０１】また、図４５に示すように、セグメントブ
ロック特定ユニット４０００では、ディストーション算
出ユニット３０００で算出された第１セグメントブロッ
クディストーションおよび第２セグメントブロックディ
ストーションがそれぞれ８クロック毎に入力され、第１
セグメント動きベクトルＭＶＳｇ１および第２セグメン
ト動きベクトルＭＶＳｇ２が特定される。As shown in FIG. 45, in the segment block specifying unit 4000, the first segment block distortion and the second segment block distortion calculated by the distortion calculation unit 3000 are input every eight clocks, and
The segment motion vector MVSg1 and the second segment motion vector MVSg2 are specified.

【０４０２】さらに、フィールドブロックディストーシ
ョン算出ユニット５０００では、８クロック毎にフィー
ルドブロックディストーションが算出され、フィールド
ブロック特定ユニットでは、８クロック毎にフィールド
動きベクトルＭＶＦｉが特定される。すなわち、第１お
よび第２セグメントブロックディストーション算出処
理、第１および第２セグメント動きベクトルＭＶＳｇ
１，ＭＶＳｇ２特定処理、フィールドブロックディスト
ーション算出処理、並びに、フィールド動きベクトルＭ
ＶＦｉ特定処理のパイプライン化が実現されている。Further, the field block distortion calculating unit 5000 calculates the field block distortion every eight clocks, and the field block specifying unit specifies the field motion vector MVFi every eight clocks. That is, the first and second segment block distortion calculation processing, the first and second segment motion vectors MVSg
1, MVSg2 specifying process, field block distortion calculating process, and field motion vector M
Pipelining of the VFi specific processing is realized.

【０４０３】なお、上記実施例では、現画像フィールド
ブロック２００を４行２列の画素からなるとしたため、
クロックパルス信号ＣＫ１の８パルス毎に動きベクトル
が求められることになるが、図４６および図４７に示す
ように、現画像フィールドブロック２００を（Ｎ×２）
行Ｍ列の画素からなる現画像フィールドブロック２０２
で表し、サーチウィンドウ４００を（Ｈ＋Ｎ）行Ｌ列の
画素からなるサーチウィンドウ４０２で表した場合に
は、水平方向に隣接した現画像フィールドブロックとこ
の現画像フィールドブロックに対応するＭ画素分水平方
向にシフトしたサーチウィンドウから求められる動きベ
クトルは、クロックパルス信号ＣＫ１の Ｍ×Ｎ×２ クロックを１サイクルとして順次求められることにな
る。In the above embodiment, since the current image field block 200 is composed of pixels of 4 rows and 2 columns,
A motion vector is obtained for every eight pulses of the clock pulse signal CK1, but as shown in FIGS. 46 and 47, the current image field block 200 is (N × 2).
Current image field block 202 composed of pixels in row M columns
When the search window 400 is represented by a search window 402 including (H + N) rows and L columns of pixels, a current image field block adjacent in the horizontal direction and M pixels corresponding to the current image field block in the horizontal direction Are obtained sequentially from M × N × 2 clocks of the clock pulse signal CK1 as one cycle.

【０４０４】また、上記実施例のセグメントブロックデ
ィストーション算出ユニット３０００の第１サイドレジ
スタグループ３３００は、列毎に一つの第１サイドレジ
スタＳＲ（ｘ，ｙ）によって構成され、第２サイドレジ
スタグループ３４００は、列毎に一つの第２サイドレジ
スタＳＲ（ｘ，ｙ）によって構成されているが、現画像
フィールドブロック２００を（Ｎ×２）行Ｍ列の画素か
らなる現画像フィールドブロック２０２で表し、サーチ
ウィンドウ４００を（Ｈ＋Ｎ）行Ｌ列の画素からなるサ
ーチウィンドウ４０２で表した場合には、図４８に示す
ように、第１サイドレジスタグループ３３０１は、列毎
に互いに直列に電気的に接続された（Ｎ−１）個の第１
サイドレジスタＳＲ（ｘ，ｙ）によって構成され、第２
サイドレジスタグループ３４０１は、列毎にそれぞれ互
いに直列に電気的に接続された（Ｎ−１）個の第２サイ
ドレジスタＳＲ（ｘ，ｙ）によって構成される。また、
それぞれの第１および第２サイドレジスタＳＲ（ｘ，
ｙ）は、それぞれ隣接する同行の第１および第２サイド
レジスタＳＲ（ｘ，ｙ）と電気的に接続される。 （実施例２）図４９〜図７０は本発明に係る実施例２の
動きベクトル探索装置を示す図である。本実施例では、
本発明の特徴部分を具体的に説明する。Also, the first side register group 3300 of the segment block distortion calculation unit 3000 of the above embodiment is constituted by one first side register SR (x, y) for each column, and the second side register group 3400 , One second side register SR (x, y) is provided for each column. When the window 400 is represented by a search window 402 including (H + N) rows and L columns of pixels, as shown in FIG. 48, the first side register groups 3301 are electrically connected to each other in series for each column. (N-1) first
The second register is constituted by a side register SR (x, y).
The side register group 3401 includes (N-1) second side registers SR (x, y) electrically connected in series with each other for each column. Also,
The respective first and second side registers SR (x,
y) are electrically connected to the adjacent first and second side registers SR (x, y) in the same row, respectively. (Embodiment 2) FIGS. 49 to 70 show a motion vector search apparatus according to Embodiment 2 of the present invention. In this embodiment,
The features of the present invention will be specifically described.

【０４０５】図４９に示すように、動きベクトル探索装
置は、現画像ブロックデータ出力ユニット１０１０、サ
ーチウィンドウデータ出力ユニット２０１０、セグメン
トブロックディストーション算出ユニット３０１０、セ
グメントブロック特定ユニット４０００、フィールドブ
ロックディストーション算出ユニット５０００、フィー
ルドブロック特定ユニット６０００および信号出力ユニ
ット７０１０によって構成されている。As shown in FIG. 49, the motion vector search apparatus includes a current image block data output unit 1010, a search window data output unit 2010, a segment block distortion calculation unit 3010, a segment block identification unit 4000, and a field block distortion calculation unit 5000. , A field block specifying unit 6000 and a signal output unit 7010.

【０４０６】ここで、セグメントブロック特定ユニット
４０００、フィールドブロックディストーション算出ユ
ニット５０００およびフィールドブロック特定ユニット
６０００は、実施例１と同じユニットである。現画像ブ
ロックデータ出力ユニット１０１０は、図５０に示すよ
うに、実施例１と同様に、出力端子Ｒを有し、現画像１
００を部分的に構成する一つの現画像フィールドブロッ
ク２００に含まれる現画像第１セグメントブロック２１
０の画素データおよび現画像第２セグメントブロック２
２０の画素データを時分割でそれぞれ画素毎に出力端子
Ｒを通してセグメントブロックディストーション算出ユ
ニット３０１０に出力する。Here, the segment block specifying unit 4000, the field block distortion calculating unit 5000 and the field block specifying unit 6000 are the same units as in the first embodiment. As shown in FIG. 50, the current image block data output unit 1010 has an output terminal R, as shown in FIG.
00, the current image first segment block 21 included in one current image field block 200 partially constituting
0 pixel data and the current image second segment block 2
The 20 pixel data are output to the segment block distortion calculation unit 3010 through the output terminal R for each pixel in a time-division manner.

【０４０７】また、現画像フィールドブロック２００
は、実施例１と同様に、現画像フィールドブロック２０
０が４行２列の画素データによって構成されるものと
し、現画像第１セグメントブロックを２行２列の画素デ
ータ a(0,0),a(0,1),a(1,0),a(1,1) によって表し、現画像第２セグメントブロックを２行２
列の画素データ a(0,3),a(0,4),a(1,3),a(1,4) によって表す。The current image field block 200
Is the current image field block 20 as in the first embodiment.
0 is composed of pixel data of 4 rows and 2 columns, and the first segment block of the current image is defined as pixel data of 2 rows and 2 columns a (0,0), a (0,1), a (1,0) , a (1,1), and the second segment block of the current image is 2 rows 2
The pixel data of the column is represented by a (0,3), a (0,4), a (1,3), a (1,4).

【０４０８】サーチウィンドウデータ出力ユニット２０
１０は、出力端子Ｓ０，Ｓ１，Ｓ２を有し、図５０に示
された前符号化画像３００上のサーチウィンドウ４０３
内の画素データを画素毎にそれぞれの端子を通してセグ
メントブロックディストーション算出ユニット３０１０
に出力する。ここで、サーチウィンドウ４０３は、図５
０に示すように、現画像フィールドブロック２００に対
して水平方向に−２〜＋２画素、垂直方向に−２〜＋２
画素広げた８行６列の画素データから構成されるものと
し、現画像第１セグメントブロック２１０の第１セグメ
ント候補ブロックは、６行６列の画素データ c(0,0),c(1,0),c(2,0),c(3,0),c(4,0),c(5,0) ,c(0,1),c(1,1),c(2,1),c(3,1),c(4,1),c(5,1) ,c(0,2),c(1,2),c(2,2),c(3,2),c(4,2),c(5,2) ,c(0,3),c(1,3),c(2,3),c(3,3),c(4,3),c(5,3) ,c(0,4),c(1,4),c(2,4),c(3,4),c(4,4),c(5,4) ,c(0,5),c(1,5),c(2,5),c(3,5),c(4,5),c(5,5) によって構成される図示しない上側サーチウィンドウ内
に存在し、現画像第２セグメントブロック２２０の第２
セグメント候補ブロックは、６行６列の画素データ c(0,2),c(1,2),c(2,2),c(3,2),c(4,2),c(5,2) ,c(0,3),c(1,3),c(2,3),c(3,3),c(4,3),c(5,3) ,c(0,4),c(1,4),c(2,4),c(3,4),c(4,4),c(5,4) ,c(0,5),c(1,5),c(2,5),c(3,5),c(4,5),c(5,5) ,c(0,6),c(1,6),c(2,6),c(3,6),c(4,6),c(5,6) ,c(0,7),c(1,7),c(2,7),c(3,7),c(4,7),c(5,7) によって構成される図示しない下側サーチウィンドウ内
に存在する。Search window data output unit 20
10 has output terminals S0, S1, S2, and has a search window 403 on the pre-encoded image 300 shown in FIG.
The block data in the segment block distortion calculation unit 3010 through the pixel data for each pixel through the respective terminals
Output to Here, the search window 403 is shown in FIG.
0, the current image field block 200 is -2 to +2 pixels in the horizontal direction and -2 to +2 pixels in the vertical direction.
The first segment candidate block of the current image first segment block 210 is composed of pixel data c (0,0), c (1, 0), c (2,0), c (3,0), c (4,0), c (5,0), c (0,1), c (1,1), c (2,1 ), c (3,1), c (4,1), c (5,1), c (0,2), c (1,2), c (2,2), c (3,2) , c (4,2), c (5,2), c (0,3), c (1,3), c (2,3), c (3,3), c (4,3), c (5,3), c (0,4), c (1,4), c (2,4), c (3,4), c (4,4), c (5,4), c Upper search window (not shown) composed of (0,5), c (1,5), c (2,5), c (3,5), c (4,5), c (5,5) In the second segment block 220 of the current image.
The segment candidate block is composed of 6 rows and 6 columns of pixel data c (0,2), c (1,2), c (2,2), c (3,2), c (4,2), c (5 , 2), c (0,3), c (1,3), c (2,3), c (3,3), c (4,3), c (5,3), c (0, 4), c (1,4), c (2,4), c (3,4), c (4,4), c (5,4), c (0,5), c (1,5 ), c (2,5), c (3,5), c (4,5), c (5,5), c (0,6), c (1,6), c (2,6) , c (3,6), c (4,6), c (5,6), c (0,7), c (1,7), c (2,7), c (3,7), It exists in a lower search window (not shown) constituted by c (4,7) and c (5,7).

【０４０９】セグメントブロックディストーション算出
ユニット３０１０は、図４９に示された９個のプロセッ
サエレメントＰＥにおいて、実施例１と同様に、サーチ
ウィンドウ４０３内の画素データと現画像フィールドブ
ロック２００の画素データに基づいて９個の第１セグメ
ントブロックディストーションおよび９個の第２セグメ
ントブロックディストーションを時分割で算出する。The segment block distortion calculation unit 3010 is based on the pixel data in the search window 403 and the pixel data of the current image field block 200 in the nine processor elements PE shown in FIG. Then, nine first segment block distortions and nine second segment block distortions are calculated by time division.

【０４１０】信号出力ユニット７０１０は、現画像ブロ
ックデータ出力ユニット１０１０、サーチウィンドウデ
ータ出力ユニット２０１０、セグメントブロックディス
トーション算出ユニット３０１０、セグメントブロック
特定ユニット４０００、フィールドブロックディストー
ション算出ユニット５０００およびフィールドブロック
特定ユニット６０００の動作を制御する。The signal output unit 7010 includes a current image block data output unit 1010, a search window data output unit 2010, a segment block distortion calculation unit 3010, a segment block identification unit 4000, a field block distortion calculation unit 5000, and a field block identification unit 6000. Control behavior.

【０４１１】本実施例２の動きベクトル探索装置は、現
画像第１セグメントブロックの画素データとサーチウィ
ンドウ４０３内の９個の第１セグメント候補ブロックの
画素データに基づいて９個の第１セグメントブロックデ
ィストーションを算出するとともに、現画像第２セグメ
ントブロックの画素データとサーチウィンドウ４０３内
の９個の第２セグメント候補ブロックの画素データに基
づいて第２セグメントブロックディストーションを算出
し、次いで、算出された各第１セグメントブロックディ
ストーションと各第２セグメントブロックディストーシ
ョンを加算して、現画像フィールドブロック２１０の画
素データとサーチウィンドウ４０３内の９個のフィール
ド候補ブロック５００の画素データとの間のフィールド
ブロックディストーションを算出し、それぞれ実施例１
の全点探索法に対して簡略的な探索方法で第１セグメン
ト動きベクトルＭＶＳｇ１、第２セグメント動きベクト
ルＭＶＳｇ２およびフィールド動きベクトルＭＶＦｉを
求めるものである。[0411] The motion vector search apparatus according to the second embodiment uses nine first segment blocks based on the pixel data of the first segment block of the current image and the pixel data of the nine first segment candidate blocks in the search window 403. In addition to calculating the distortion, the second segment block distortion is calculated based on the pixel data of the second segment block of the current image and the pixel data of the nine second segment candidate blocks in the search window 403. The first segment block distortion and each of the second segment block distortions are added to form a field block distortion between the pixel data of the current image field block 210 and the pixel data of the nine field candidate blocks 500 in the search window 403. Deployment is calculated, Example 1
The first segment motion vector MVSg1, the second segment motion vector MVSg2, and the field motion vector MVFi are obtained by a simple search method with respect to the all-points search method.

【０４１２】次に、信号出力ユニット７０１０について
説明する。図５１に示すように、信号出力ユニット７０
１０は、出力端子Ｐ１〜Ｐ１０を有し、これらの出力端
子Ｐ１〜Ｐ１０から出力されるそれぞれの信号によって
上記各ユニットを制御する。また、これらの信号は、２
値のパルス信号であり、ローレベルのときは０を表し、
ハイレベルのときは１を表す。以下、図５２〜図５５に
示されたタイムチャートに基づいてこれらの信号を説明
する。[0412] Next, the signal output unit 7010 will be described. As shown in FIG. 51, the signal output unit 70
Reference numeral 10 has output terminals P1 to P10, and controls each of the above units by signals output from these output terminals P1 to P10. Also, these signals are 2
It is a pulse signal of a value, and represents 0 when it is at a low level,
When it is at the high level, it represents 1. Hereinafter, these signals will be described based on the time charts shown in FIGS.

【０４１３】ここで、図５２および図５３に示されたＲ
は、現画像ブロックデータ出力ユニット１０１０から出
力端子Ｒを通して出力された現画像フィールドブロック
２００の画素データを示し、Ｓ０，Ｓ１およびＳ２は、
サーチウィンドウデータ出力ユニット２０１０から出力
端子Ｓ０，Ｓ１およびＳ２を通して出力されたそれぞれ
のサーチウィンドウ４０３の画素データを示す。Here, R shown in FIG. 52 and FIG.
Indicates pixel data of the current image field block 200 output from the current image block data output unit 1010 through the output terminal R, and S0, S1, and S2 are:
The pixel data of each search window 403 output from the search window data output unit 2010 through the output terminals S0, S1, and S2 is shown.

【０４１４】出力端子Ｐ１から出力されるクロックパル
ス信号ＣＫ１は、周期の１／２のパルス幅をもつ信号で
あり、現画像ブロックデータ出力ユニット１０１０、サ
ーチウィンドウデータ出力ユニット２０１０およびセグ
メントブロックディストーション算出ユニット３０１０
に出力される。現画像ブロックデータ出力ユニット１０
１０およびサーチウィンドウデータ出力ユニット２０１
０は、このクロックパルス信号ＣＫ１のダウンエッジに
同期してセグメントブロックディストーション算出ユニ
ット３０１０にそれぞれの画素データを出力する。ま
た、セグメントブロックディストーション算出ユニット
３０１０は、このクロックパルス信号ＣＫ１の立ち上り
に同期して現画像ブロックデータ出力ユニット１０１０
およびサーチウィンドウデータ出力ユニット２０１０か
ら出力された画素データを入力する。The clock pulse signal CK1 output from the output terminal P1 is a signal having a pulse width of 周期 of the cycle, and includes the current image block data output unit 1010, search window data output unit 2010, and segment block distortion calculation unit. 3010
Is output to Current image block data output unit 10
10 and search window data output unit 201
0 outputs each pixel data to the segment block distortion calculation unit 3010 in synchronization with the down edge of the clock pulse signal CK1. The segment block distortion calculating unit 3010 outputs the current image block data output unit 1010 in synchronization with the rising of the clock pulse signal CK1.
And the pixel data output from the search window data output unit 2010.

【０４１５】また、図５２に示すように、サーチウィン
ドウデータ出力ユニット２０１０から出力された最初の
画素データがセグメントブロックディストーション算出
ユニット３０１０に入力されるクロックパルス信号ＣＫ
１のパルスを１クロック目（Ｃ１）として数えることに
する。出力端子Ｐ２から出力されるパルス信号ＣＫ２
は、クロックパルス信号ＣＫ１と同じ動作を行う信号で
あり、セグメントブロックディストーション算出ユニッ
ト３０１０、セグメントブロック特定ユニット４００
０、フィールドブロックディストーション算出ユニット
５０００およびフィールドブロック特定ユニット６００
０に出力される。As shown in FIG. 52, the first pixel data output from search window data output unit 2010 receives clock pulse signal CK input to segment block distortion calculation unit 3010.
One pulse is counted as the first clock (C1). Pulse signal CK2 output from output terminal P2
Is a signal that performs the same operation as the clock pulse signal CK1. The segment block distortion calculation unit 3010
0, field block distortion calculating unit 5000 and field block specifying unit 600
Output to 0.

【０４１６】出力端子Ｐ３から出力されるパルス信号Ｓ
Ｕは、クロックパルス信号ＣＫ１の８倍の周期、８倍の
パルス幅をもち、クロックパルス信号ＣＫ１の４クロッ
ク目（Ｃ４）のダウンエッジに同期してローレベルから
ハイレベルに立ち上がるように出力され、以後クロック
パルス信号ＣＫ１の８パルス毎に出力される。パルス信
号ＳＵは、セグメントブロックディストーション算出ユ
ニット３０１０に出力される。The pulse signal S output from the output terminal P3
U has eight times the cycle and eight times the pulse width of the clock pulse signal CK1, and is output so as to rise from a low level to a high level in synchronization with the falling edge of the fourth clock (C4) of the clock pulse signal CK1. Thereafter, the clock pulse signal CK1 is output every eight pulses. The pulse signal SU is output to the segment block distortion calculation unit 3010.

【０４１７】出力端子Ｐ４から出力されるパルス信号Ｓ
Ｌは、クロックパルス信号ＣＫ１の４倍の周期、４倍の
パルス幅をもち、パルス信号ＳＬは、初期状態がハイレ
ベルであり、クロックパルス信号ＣＫ１の２クロック目
（Ｃ２）のダウンエッジに同期してハイレベルからロー
レベルにダウンし、クロックパルス信号ＣＫ１の４クロ
ック目（Ｃ４）のダウンエッジに同期してローレベルか
らハイレベルに立ち上がるように出力され、以後クロッ
クパルス信号ＣＫ１の４パルス毎に出力される。パルス
信号ＳＬは、セグメントブロックディストーション算出
ユニット３０１０に出力される。The pulse signal S output from the output terminal P4
L has a period four times as long as the clock pulse signal CK1 and a pulse width four times as large as the clock pulse signal CK1, and the pulse signal SL is initially at the high level and is synchronized with the falling edge of the second clock (C2) of the clock pulse signal CK1. The clock pulse signal CK1 is output so as to rise from the low level to the high level in synchronization with the falling edge of the fourth clock (C4) of the clock pulse signal CK1. Is output to The pulse signal SL is output to the segment block distortion calculation unit 3010.

【０４１８】出力端子Ｐ５から出力されるパルス信号Ｌ
Ｄ１は、クロックパルス信号ＣＫ１のパルス幅の４倍の
パルス幅をもち、クロックパルス信号ＣＫ１の２２クロ
ック目（Ｃ２２）のダウンエッジに同期して出力され、
以後クロックパルス信号ＣＫ１の８パルス毎に出力され
る。パルス信号ＬＤ１は、セグメントブロックディスト
ーション算出ユニット３０１０およびセグメントブロッ
ク特定ユニット４０００に出力される。A pulse signal L output from the output terminal P5
D1 has a pulse width four times the pulse width of the clock pulse signal CK1, and is output in synchronization with the falling edge of the 22nd clock (C22) of the clock pulse signal CK1.
Thereafter, the clock pulse signal CK1 is output every eight pulses. The pulse signal LD1 is output to the segment block distortion calculating unit 3010 and the segment block specifying unit 4000.

【０４１９】出力端子Ｐ６から出力されるパルス信号Ｌ
Ｄ２は、パルス信号ＬＤ１のパルス幅と同じパルス幅を
もち、クロックパルス信号ＣＫ１の３２クロック目（Ｃ
３２）のダウンエッジに同期して出力され、以後クロッ
クパルス信号ＣＫ１の８パルス毎にパルス信号ＬＤ１の
ダウンエッジに同期するように出力される。パルス信号
ＬＤ２は、セグメントブロック特定ユニット４０００お
よびフィールドブロック特定ユニット６０００に出力さ
れる。[0419] The pulse signal L output from the output terminal P6
D2 has the same pulse width as the pulse width of the pulse signal LD1, and the 32nd clock of the clock pulse signal CK1 (C
32) is output in synchronization with the down edge of the clock signal CK1, and thereafter, output every eight pulses of the clock pulse signal CK1 so as to be synchronized with the down edge of the pulse signal LD1. The pulse signal LD2 is output to the segment block specifying unit 4000 and the field block specifying unit 6000.

【０４２０】出力端子Ｐ７から出力されるパルス信号Ｌ
Ｄ３は、パルス信号ＬＤ１のパルス幅と同じパルス幅を
もち、クロックパルス信号ＣＫ１の３４クロック目（Ｃ
３４）のダウンエッジに同期して出力され、以後クロッ
クパルス信号ＣＫ１の８パルス毎にパルス信号ＬＤ２の
ダウンエッジに同期するように出力される。パルス信号
ＬＤ３は、フィールドブロック特定ユニット６０００に
出力される。The pulse signal L output from the output terminal P7
D3 has the same pulse width as the pulse width of the pulse signal LD1, and the 34th clock of the clock pulse signal CK1 (C
34) is output in synchronization with the down edge of the clock pulse signal CK1, and thereafter output in synchronization with the down edge of the pulse signal LD2 every eight pulses of the clock pulse signal CK1. The pulse signal LD3 is output to the field block specifying unit 6000.

【０４２１】出力端子Ｐ８から出力されるパルス信号Ｃ
ＴＥは、クロックパルス信号ＣＫ１の２倍の周期、２倍
のパルス幅をもち、パルス信号ＣＴＥは、クロックパル
ス信号ＣＫ１の１クロック目（Ｃ１）のダウンエッジに
同期してローレベルからハイレベルに立ち上がるように
出力され、以後クロックパルス信号ＣＫ１の２パルス毎
に出力される。パルス信号ＣＴＥは、セグメントブロッ
ク特定ユニット４０００、フィールドブロックディスト
ーション算出ユニット５０００およびフィールドブロッ
ク特定ユニット６０００に出力される。The pulse signal C output from the output terminal P8
TE has twice the period and twice the pulse width of the clock pulse signal CK1, and the pulse signal CTE changes from a low level to a high level in synchronization with the falling edge of the first clock (C1) of the clock pulse signal CK1. The signal is output so as to rise, and thereafter output every two pulses of the clock pulse signal CK1. The pulse signal CTE is output to the segment block specifying unit 4000, the field block distortion calculating unit 5000, and the field block specifying unit 6000.

【０４２２】出力端子Ｐ９から出力されるパルス信号Ｓ
ＭＶ１は、クロックパルス信号ＣＫ１の２倍のパルス幅
をもち、パルス信号ＳＭＶ１は、クロックパルス信号Ｃ
Ｋ１の３８クロック目（Ｃ３８）のダウンエッジに同期
して立ち上がるように出力され、以後クロックパルス信
号ＣＫ１の８パルス毎に出力される。パルス信号ＳＭＶ
１は、セグメントブロック特定ユニット４０００に出力
される。The pulse signal S output from the output terminal P9
MV1 has a pulse width twice that of the clock pulse signal CK1, and the pulse signal SMV1 is
The signal is output so as to rise in synchronization with the down edge of the 38th clock (C38) of K1 and thereafter output every 8 pulses of the clock pulse signal CK1. Pulse signal SMV
1 is output to the segment block specifying unit 4000.

【０４２３】出力端子Ｐ１０から出力されるパルス信号
ＳＭＶ２は、クロックパルス信号ＣＫ１の２倍のパルス
幅をもち、クロックパルス信号ＣＫ１の３９クロック目
（Ｃ３９）のダウンエッジに同期して立ち上がるように
出力され、以後クロックパルス信号ＣＫ１の８パルス毎
にパルス信号ＳＭＶ１のダウンエッジに同期するように
出力される。パルス信号ＳＭＶ２は、セグメントブロッ
ク特定ユニット４０００およびフィールドブロック特定
ユニット６０００に出力される。The pulse signal SMV2 output from the output terminal P10 has a pulse width twice that of the clock pulse signal CK1, and is output so as to rise in synchronization with the 39th clock (C39) down edge of the clock pulse signal CK1. Thereafter, every eight pulses of the clock pulse signal CK1 are output in synchronization with the down edge of the pulse signal SMV1. The pulse signal SMV2 is output to the segment block specifying unit 4000 and the field block specifying unit 6000.

【０４２４】また、図５２および図５３に示すように、
現画像ブロックデータ出力ユニット１０１０は、クロッ
クパルス信号ＣＫ１の２１クロック目（Ｃ２１）のダウ
ンエッジから１パルス毎にそれぞれのパルスのダウンエ
ッジに同期して現画像フィールドブロック２１０の画素
データを a(0,0),a(0,2),a(0,1),a(0,3) ,a(1,1),a(1,3),a(1,0),a(1,2) の順に出力する。As shown in FIGS. 52 and 53,
The current image block data output unit 1010 synchronizes the pixel data of the current image field block 210 with a (0 , 0), a (0,2), a (0,1), a (0,3), a (1,1), a (1,3), a (1,0), a (1, Output in the order of 2).

【０４２５】また、サーチウィンドウデータ出力ユニッ
ト２０１０は、クロックパルス信号ＣＫ１の１パルス毎
にそれぞれのパルスのダウンエッジに同期して出力端子
Ｓ０，Ｓ１およびＳ２から出力される。すなわち、サー
チウィンドウ４０３の画素データは、出力端子Ｓ０から c(0,1),c(0,3),c(0,0),c(0,2) ,c(1,0),c(1,2),c(1,1),c(1,3) ,c(2,1),c(2,3),c(2,0),c(2,2) ,c(3,0),c(3,2),c(3,1),c(3,3),・・・ の順に出力され、同時に、出力端子Ｓ１から c(0,3),c(0,5),c(0,2),c(0,4) ,c(1,2),c(1,4),c(1,3),c(1,5) ,c(2,3),c(2,5),c(2,2),c(2,4) ,c(3,2),c(3,4),c(3,3),c(3,5),・・・ の順に出力され、同時に、出力端子Ｓ２から c(0,5),c(0,7),c(0,4),c(0,6) ,c(1,4),c(1,6),c(1,5),c(1,7) ,c(2,5),c(2,7),c(2,4),c(2,6) ,c(3,4),c(3,6),c(3,5),c(3,7),・・・ の順に出力される。The search window data output unit 2010 is output from the output terminals S0, S1 and S2 in synchronization with the down edge of each pulse of the clock pulse signal CK1. That is, the pixel data of the search window 403 is output from the output terminal S0 through c (0,1), c (0,3), c (0,0), c (0,2), c (1,0), c (1,2), c (1,1), c (1,3), c (2,1), c (2,3), c (2,0), c (2,2), c ( 3,0), c (3,2), c (3,1), c (3,3),..., And at the same time, c (0,3), c (0 , 5), c (0,2), c (0,4), c (1,2), c (1,4), c (1,3), c (1,5), c (2, 3), c (2,5), c (2,2), c (2,4), c (3,2), c (3,4), c (3,3), c (3,5 ),..., And at the same time, c (0,5), c (0,7), c (0,4), c (0,6), c (1,4) from the output terminal S2. , c (1,6), c (1,5), c (1,7), c (2,5), c (2,7), c (2,4), c (2,6), c (3,4), c (3,6), c (3,5), c (3,7),...

【０４２６】次に、動きベクトル探索装置のさらに具体
的な構成を説明する。セグメントブロックディストーシ
ョン算出ユニット３０１０は、図５６に示すように、２
次元配列プロセッサグループ３１１０、入力レジスタグ
ループ３２１０、第１サイドレジスタグループ３３１
０、第２サイドレジスタグループ３４１０から構成され
ている。Next, a more specific configuration of the motion vector search device will be described. As shown in FIG. 56, the segment block distortion calculation unit 3010
Dimensional array processor group 3110, input register group 3210, first side register group 331
0, the second side register group 3410.

【０４２７】２次元配列プロセッサグループ３１１０
は、さらに、９個のプロセッサエレメント PE(0,0),PE(2,0),PE(4,0) ,PE(0,2),PE(2,2),PE(4,2) ,PE(0,4),PE(2,4),PE(4,4) および１６個の中間レジスタ IP(1,0),IP(3,0) ,IP(0,1),IP(1,1),IP(2,1),IP(3,1),IP(4,1) ,IP(1,2),IP(3,2) ,IP(0,3),IP(1,3),IP(2,3),IP(3,3),IP(4,3) ,IP(1,4),IP(3,4) から構成され、入力レジスタグループ３２１０は、さら
に、５個の入力レジスタ IR(5,0),IR(5,1),IR(5,2),IR(5,3),IR(5,4) から構成され、第１サイドレジスタグループ３３１０
は、さらに、６個の第１サイドレジスタ SR(0,-1),SR(1,-1),SR(2,-1),SR(3,-1) ,SR(4,-1),SR(5,-1) から構成され、第２サイドレジスタグループ３４１０
は、さらに、６個の第２サイドレジスタ SR(0,5),SR(1,5),SR(2,5),SR(3,5),SR(4,5) ,SR(5,5) から構成されている。A two-dimensional array processor group 3110
Further comprises nine processor elements PE (0,0), PE (2,0), PE (4,0), PE (0,2), PE (2,2), PE (4,2) , PE (0,4), PE (2,4), PE (4,4) and 16 intermediate registers IP (1,0), IP (3,0), IP (0,1), IP ( 1,1), IP (2,1), IP (3,1), IP (4,1), IP (1,2), IP (3,2), IP (0,3), IP (1 , 3), IP (2,3), IP (3,3), IP (4,3), IP (1,4), IP (3,4), and the input register group 3210 further includes The first side register group 3310 includes five input registers IR (5,0), IR (5,1), IR (5,2), IR (5,3), IR (5,4).
Are further divided into six first side registers SR (0, -1), SR (1, -1), SR (2, -1), SR (3, -1), SR (4, -1) , SR (5, -1), and the second side register group 3410
Further includes six second side registers SR (0,5), SR (1,5), SR (2,5), SR (3,5), SR (4,5), SR (5, 5).

【０４２８】ここで、プロセッサエレメントＰＥ（ｘ，
ｙ）、入力レジスタＩＲ（ｘ，ｙ）、第１サイドレジス
タＳＲ（ｘ，ｙ）および第２サイドレジスタＳＲ（ｘ，
ｙ）のｘ，ｙは、ＰＥ（０，０）を原点とする各プロセ
ッサエレメントＰＥ（ｘ，ｙ）および各レジスタ（ｘ，
ｙ）の位置を表す。図５６における水平方向の位置が ｘ＝０，１，２，３，４，５ で表され、図５６における垂直方向の位置が、ＰＥ
（０，０）を原点に下方向をプラスとして、 ｙ＝−１，０，１，２，３，４，５ で表されている。Here, the processor element PE (x,
y), an input register IR (x, y), a first side register SR (x, y), and a second side register SR (x, y).
y), x and y are each processor element PE (x, y) and each register (x, y) having PE (0, 0) as the origin.
represents the position of y). The horizontal position in FIG. 56 is represented by x = 0, 1, 2, 3, 4, 5 and the vertical position in FIG.
It is represented by y = -1,0,1,2,3,4,5 with (0,0) as the origin and the downward direction as a plus.

【０４２９】各プロセッサエレメントＰＥ（ｘ，ｙ）、
入力レジスタＩＲ（ｘ，ｙ）、第１サイドレジスタＳＲ
（ｘ，ｙ）および第２サイドレジスタＳＲ（ｘ，ｙ）の
端子配置およびブロック図は、実施例１と同様である。
ただし、入力レジスタＩＲ（５，０）は、サーチウィン
ドウデータ出力ユニット２０１０の出力端子Ｓ０と電気
的に接続され、入力レジスタＩＲ（５，２）は、サーチ
ウィンドウデータ出力ユニット２０１０の出力端子Ｓ１
と電気的に接続され、入力レジスタＩＲ（５，４）は、
サーチウィンドウデータ出力ユニット２０１０の出力端
子Ｓ２と電気的に接続される。Each processor element PE (x, y),
Input register IR (x, y), first side register SR
The terminal arrangement and block diagram of (x, y) and the second side register SR (x, y) are the same as in the first embodiment.
However, input register IR (5,0) is electrically connected to output terminal S0 of search window data output unit 2010, and input register IR (5,2) is connected to output terminal S1 of search window data output unit 2010.
And the input registers IR (5, 4) are
It is electrically connected to output terminal S2 of search window data output unit 2010.

【０４３０】次に、中間レジスタＩＰ（ｘ，ｙ）につい
て説明する。中間レジスタＩＰ（ｘ，ｙ）は、サーチウ
ィンドウ４０３の画素データを保持して転送するバッフ
ァであり、全点探索法によりサーチウィンドウ４０３内
に設定可能な２５点のフィールド候補ブロックに対し
て、探索点を削減して簡略的な探索を行うために、プロ
セッサエレメントＰＥ（ｘ，ｙ）の代りに設けられる。Next, the intermediate register IP (x, y) will be described. The intermediate register IP (x, y) is a buffer that holds and transfers the pixel data of the search window 403, and searches for 25 field candidate blocks that can be set in the search window 403 by the all point search method. In order to reduce the number of points and perform a simple search, it is provided instead of the processor element PE (x, y).

【０４３１】次に、各中間レジスタＩＰ（ｘ，ｙ）の端
子配置およびブロック図を説明する。図５７に示すよう
に、各中間レジスタＩＰ（ｘ，ｙ）は、入力端子ＹＵ
ｉ，ＹＤｉ，ＹＬｉおよび出力端子ＹＵｏ，ＹＤｏ，Ｙ
Ｌｏを有し、さらに、図６に示された信号出力ユニット
７０１０の出力端子Ｐ１，Ｐ３，Ｐ４に接続された図示
しない入力端子を有している。また、図５８に示すよう
に、各中間レジスタＩＰ（ｘ，ｙ）は、転送方向選択部
３６４０によって構成され、転送方向選択部３６４０
は、セレクタ３６４１、第１フリップフロップ３６４２
および第２フリップフロップ３６４３から構成される。Next, the terminal arrangement and block diagram of each intermediate register IP (x, y) will be described. As shown in FIG. 57, each intermediate register IP (x, y) has an input terminal YU
i, YDi, YLi and output terminals YUo, YDo, Y
It has Lo and further has an input terminal (not shown) connected to the output terminals P1, P3, and P4 of the signal output unit 7010 shown in FIG. Further, as shown in FIG. 58, each intermediate register IP (x, y) is configured by a transfer direction selecting unit 3640, and the transfer direction selecting unit 3640
Is a selector 3641, a first flip-flop 3642
And a second flip-flop 3643.

【０４３２】セレクタ３６４１は、入力端子Ｓ０，Ｓ
１，Ａ，Ｂ，Ｃおよび出力端子Ｙを有する。入力端子Ｓ
０は、信号出力ユニット７０１０の出力端子Ｐ３に電気
的に接続され、入力端子Ｓ１は、信号出力ユニット７０
１０の出力端子Ｐ４に電気的に接続される。入力端子Ａ
は、入力端子ＹＤｉを介してプロセッサエレメントＰＥ
（ｘ，ｙ−１）、中間レジスタＩＰ（ｘ，ｙ−１）また
は第１サイドレジスタＳＲ（ｘ，−１）の出力端子ＹＤ
ｏに電気的に接続される。入力端子Ｂは、入力端子をＹ
Ｕｉを介してプロセッサエレメントＰＥ（ｘ，ｙ＋
１）、中間レジスタＩＰ（ｘ，ｙ＋１）または第２サイ
ドレジスタＳＲ（ｘ，３）の出力端子ＹＤｏに電気的に
接続される。入力端子Ｃは、入力端子ＹＬｉを介してプ
ロセッサエレメントＰＥ（ｘ＋１，ｙ）、中間レジスタ
ＩＰ（ｘ＋１，ｙ）または入力レジスタＩＲ（３，ｙ）
の出力端子ＹＬｏに電気的に接続される。出力端子Ｙ
は、第１フリップフロップ３６４２の入力端子ｉに電気
的に接続される。The selector 3641 has input terminals S0, S
1, A, B, C and an output terminal Y. Input terminal S
0 is electrically connected to the output terminal P3 of the signal output unit 7010, and the input terminal S1 is
10 is electrically connected to the output terminal P4. Input terminal A
Is connected to the processor element PE via the input terminal YDi.
(X, y-1), the output terminal YD of the intermediate register IP (x, y-1) or the first side register SR (x, -1)
o is electrically connected. Input terminal B is input terminal Y
Via Ui, the processor element PE (x, y +
1), it is electrically connected to the output terminal YDo of the intermediate register IP (x, y + 1) or the second side register SR (x, 3). The input terminal C is connected to the processor element PE (x + 1, y), the intermediate register IP (x + 1, y) or the input register IR (3, y) via the input terminal YLi.
Is electrically connected to the output terminal YLo. Output terminal Y
Is electrically connected to the input terminal i of the first flip-flop 3642.

【０４３３】セレクタ３６０１は、信号出力ユニット７
０１０から出力された信号ＳＵ，ＳＬをそれぞれ入力端
子Ｓ０，Ｓ１を通して入力し、入力された信号ＳＵ，Ｓ
Ｌに基づいて入力端子Ａ，Ｂ，Ｃの何れか一つの入力端
子と出力端子Ｙを電気的に接続する切換器であり、信号
ＳＵ，ＳＬが、それぞれ０，０のときには、入力端子Ａ
と出力端子Ｙを電気的に接続し、１，０のときには、入
力端子Ｂと出力端子Ｙを電気的に接続し、０，１および
１，１のときには、入力端子Ｃと出力端子Ｙを電気的に
接続する。The selector 3601 is connected to the signal output unit 7
010 are input through input terminals S0 and S1, respectively, and the input signals SU and S
A switch that electrically connects any one of the input terminals A, B, and C to the output terminal Y based on L. When the signals SU and SL are 0 and 0, respectively, the input terminal A
And the output terminal Y is electrically connected. When 1, 0, the input terminal B and the output terminal Y are electrically connected. When 0, 1, and 1, 1, the input terminal C and the output terminal Y are electrically connected. Connection.

【０４３４】第１フリップフロップ３６４２は、Ｄフリ
ップフロップからなり、入力端子ｓ，ｉおよび出力端子
ｏを有する。入力端子ｓは、信号出力ユニット７０１０
の出力端子Ｐ１に電気的に接続される。入力端子ｉは、
セレクタ３６４１の出力端子Ｙに電気的に接続され、出
力端子ｏは、第２フリップフロップ３６４３の入力端子
ｉに電気的に接続される。[0434] The first flip-flop 3642 is formed of a D flip-flop and has input terminals s and i and an output terminal o. The input terminal s is connected to the signal output unit 7010
Is electrically connected to the output terminal P1. The input terminal i is
The output terminal Y of the selector 3641 is electrically connected to the output terminal O, and the output terminal o is electrically connected to the input terminal i of the second flip-flop 3643.

【０４３５】第１フリップフロップ３６４２は、信号出
力ユニット７０１０から出力されたクロックパルス信号
ＣＫ１を入力端子ｓを通して入力し、入力されたクロッ
クパルス信号ＣＫ１の各パルスの立ち上がりに同期し
て、入力端子ｉに入力されたデータを出力端子ｏにラッ
チする。第２フリップフロップ３６４３は、Ｄフリップ
フロップからなり、入力端子ｓ，ｉおよび出力端子ｏを
有する。入力端子ｓは、信号出力ユニット７０１０の出
力端子Ｐ１に電気的に接続され、入力端子ｉは、第１フ
リップフロップ３６４２の出力端子ｏに電気的に接続さ
れる。また、出力端子ｏは、出力端子ＹＵｏを介してプ
ロセッサエレメントＰＥ（ｘ，ｙ−１）、中間レジスタ
ＩＰ（ｘ，ｙ−１）または第１サイドレジスタＳＲ
（ｘ，−１）の入力端子ＹＵｉに電気的に接続され、出
力端子ＹＤｏを介してプロセッサエレメントＰＥ（ｘ，
ｙ＋１）、中間レジスタＩＰ（ｘ，ｙ＋１）または第２
サイドレジスタＳＲ（ｘ，３）の入力端子ＹＤｉに電気
的に接続され、出力端子ＹＬｏを介してプロセッサエレ
メントＰＥ（ｘ−１，ｙ）または中間レジスタＩＰ（ｘ
−１，ｙ）の入力端子ＹＬｉに電気的に接続される。The first flip-flop 3642 inputs the clock pulse signal CK1 output from the signal output unit 7010 through the input terminal s, and synchronizes with the rising of each pulse of the input clock pulse signal CK1 to input terminal i. Is latched at the output terminal o. The second flip-flop 3643 is formed of a D flip-flop and has input terminals s and i and an output terminal o. The input terminal s is electrically connected to the output terminal P1 of the signal output unit 7010, and the input terminal i is electrically connected to the output terminal o of the first flip-flop 3642. The output terminal o is connected to the processor element PE (x, y-1), the intermediate register IP (x, y-1) or the first side register SR via the output terminal YUo.
It is electrically connected to the input terminal YUi of (x, -1), and the processor element PE (x,
y + 1), the intermediate register IP (x, y + 1) or the second
It is electrically connected to the input terminal YDi of the side register SR (x, 3), and the processor element PE (x-1, y) or the intermediate register IP (x) via the output terminal YLo.
−1, y).

【０４３６】第２フリップフロップ３６４３は、信号出
力ユニット７０１０から出力されたクロックパルス信号
ＣＫ１を入力端子ｓを通して入力し、入力されたクロッ
クパルス信号ＣＫ１の各パルスの立ち上がりに同期し
て、入力端子ｉに入力されたデータを出力端子ｏにラッ
チする。次に、作用を説明する。The second flip-flop 3643 inputs the clock pulse signal CK1 output from the signal output unit 7010 through an input terminal s, and synchronizes with the rising of each pulse of the input clock pulse signal CK1 to input terminal i. Is latched at the output terminal o. Next, the operation will be described.

【０４３７】図５２〜図５５に示されたタイムチャート
に基づいて動きベクトルを探索する動作を説明する。始
めに、図５２および図５３のタイムチャートに基づいて
セグメントブロックディストーション算出ユニット３０
１０の各プロセッサエレメントＰＥ（ｘ，ｙ）におい
て、プロセッサエレメントＰＥ（ｘ，ｙ）と位置的に対
応する第１セグメント候補ブロックと現画像第１セグメ
ントブロック２１０とのそれぞれの第１セグメントブロ
ックディストーション、並びに、プロセッサエレメント
ＰＥ（ｘ，ｙ）と位置的に対応する第２セグメント候補
ブロックと現画像第２セグメントブロック２１０とのそ
れぞれの第２セグメントブロックディストーションを時
分割で求める動作を説明する。The operation of searching for a motion vector based on the time charts shown in FIGS. 52 to 55 will be described. First, the segment block distortion calculation unit 30 based on the time charts of FIGS.
In each of the ten processor elements PE (x, y), the first segment block distortion of the current image first segment block 210 and the first segment candidate block that corresponds in position to the processor element PE (x, y), In addition, an operation of obtaining the second segment block distortion of each of the second segment candidate block and the current image second segment block 210 corresponding to the processor element PE (x, y) in a time-division manner will be described.

【０４３８】各プロセッサエレメントＰＥ（ｘ，ｙ）お
よび各レジスタ（ｘ，ｙ）は、行方向および列方向に隣
接する他の各プロセッサエレメントＰＥ（ｘ，ｙ）およ
び各レジスタ（ｘ，ｙ）間でサーチウィンドウ４０３の
画素データを転送する。また、以下に示す図５９〜図６
９は、クロックパルス信号ＣＫ１の各パルスの立ち上が
りに同期して各プロセッサエレメントＰＥ（ｘ，ｙ）お
よび各レジスタ（ｘ，ｙ）の第１フリップフロップ３６
０２，３６１２，３６２２，３６３２および第２フリッ
プフロップ３６０３，３６１３，３６２３，３６３３に
ラッチされたサーチウィンドウ４０３の画素データを示
しており、右側が第１フリップフロップ３６０２にラッ
チされた画素データを示し、左側が第２フリップフロッ
プ３６０３にラッチされた画素データを示している。Each processor element PE (x, y) and each register (x, y) are connected between each other processor element PE (x, y) and each register (x, y) adjacent in the row and column directions. To transfer the pixel data of the search window 403. 59 to 6 shown below.
9 is a first flip-flop 36 of each processor element PE (x, y) and each register (x, y) in synchronization with the rise of each pulse of the clock pulse signal CK1.
02, 3612, 3622, 3632 and the pixel data of the search window 403 latched by the second flip-flops 3603, 3613, 3623, 3633, the right side shows the pixel data latched by the first flip-flop 3602, The left side shows the pixel data latched by the second flip-flop 3603.

【０４３９】まず、クロックパルス信号ＣＫ１の１クロ
ック目に同期して、図５９に示すように、画素データｃ
（０，１）がサーチウィンドウデータ出力ユニット２０
１０の出力端子Ｓ０から入力レジスタＩＲ（５，０）の
第１フリップフロップ３６１２にラッチされ、同時に、
画素データｃ（０，３）がサーチウィンドウデータ出力
ユニット２０１０の出力端子Ｓ１から入力レジスタＩＲ
（５，２）の第１フリップフロップ３６１２にラッチさ
れ、同時に、画素データｃ（０，５）がサーチウィンド
ウデータ出力ユニット２０１０の出力端子Ｓ２から入力
レジスタＩＲ（５，４）の第１フリップフロップ３６１
２にラッチされる。First, in synchronization with the first clock of the clock pulse signal CK1, as shown in FIG.
(0, 1) is the search window data output unit 20
10 from the output terminal S0 to the first flip-flop 3612 of the input register IR (5,0).
Pixel data c (0,3) is input from output terminal S1 of search window data output unit 2010 to input register IR.
The pixel data c (0,5) is simultaneously latched by the first flip-flop 3612 of (5,2) from the output terminal S2 of the search window data output unit 2010 to the first flip-flop of the input register IR (5,4). 361
2 latched.

【０４４０】このとき、各プロセッサエレメントＰＥ
（ｘ，ｙ）の転送方向選択部３６００のセレクタ３６０
１の出力端子Ｙは、入力端子Ｃと電気的に接続されてい
る。各中間レジスタＩＰ（ｘ，ｙ）の転送方向選択部３
６４０のセレクタ３６４１の出力端子Ｙは、入力端子Ｃ
と電気的に接続されている。入力レジスタＩＲ（５，
１）および入力レジスタＩＲ（５，３）の転送方向選択
部３６１０のセレクタ３６１１の出力端子Ｙは、入力端
子Ａと電気的に接続されている。各第１サイドレジスタ
ＳＲ（ｘ，−１）の転送方向選択部３６２０のセレクタ
３６２１の出力端子Ｙは、入力端子Ｂと電気的に接続さ
れている。各第２サイドレジスタＳＲ（ｘ，３）の転送
方向選択部３６３０のセレクタ３６３１の出力端子Ｙ
は、入力端子Ｂと電気的に接続されている。At this time, each processor element PE
The selector 360 of the (x, y) transfer direction selector 3600
One output terminal Y is electrically connected to the input terminal C. Transfer direction selector 3 of each intermediate register IP (x, y)
The output terminal Y of the selector 364 of the 640 is connected to the input terminal C
Is electrically connected to The input register IR (5,
1) and the output terminal Y of the selector 3611 of the transfer direction selection unit 3610 of the input register IR (5, 3) is electrically connected to the input terminal A. The output terminal Y of the selector 3621 of the transfer direction selector 3620 of each first side register SR (x, -1) is electrically connected to the input terminal B. Output terminal Y of selector 3631 of transfer direction selector 3630 of each second side register SR (x, 3)
Are electrically connected to the input terminal B.

【０４４１】次に、クロックパルス信号ＣＫ１の２クロ
ック目では、各プロセッサエレメントＰＥ（ｘ，ｙ）の
転送方向選択部３６００のセレクタ３６０１、各中間レ
ジスタＩＰ（ｘ，ｙ）の転送方向選択部３６４０のセレ
クタ３６４１、入力レジスタＩＲ（５，１）および入力
レジスタＩＲ（５，３）の転送方向選択部３６１０のセ
レクタ３６１１、各第１サイドレジスタＳＲ（ｘ，ｙ）
の転送方向選択部３６２０のセレクタ３６２１のそれぞ
れの出力端子Ｙは、クロックパルス信号ＣＫ１の１クロ
ック目と同様に電気的に接続されている。Next, in the second clock of the clock pulse signal CK1, the selector 3601 of the transfer direction selector 3600 of each processor element PE (x, y) and the transfer direction selector 3640 of each intermediate register IP (x, y). Selector 3641, the input register IR (5, 1) and the selector 3611 of the transfer direction selection unit 3610 of the input register IR (5, 3), and each first side register SR (x, y)
The output terminal Y of the selector 3621 of the transfer direction selecting unit 3620 is electrically connected in the same manner as the first clock of the clock pulse signal CK1.

【０４４２】このため、図６０に示すように、画素デー
タｃ（０，１），ｃ（０，３）およびｃ（０，５）は、
それぞれ入力レジスタＩＲ（５，ｙ）の第１フリップフ
ロップ３６１２から同じ入力レジスタＩＲ（５，ｙ）の
第２フリップフロップ３６１３にラッチされる。また、
同時に、画素データｃ（０，３）がサーチウィンドウデ
ータ出力ユニット２０１０の出力端子Ｓ０から入力レジ
スタＩＲ（５，０）の第１フリップフロップ３６１２に
ラッチされ、同時に、画素データｃ（０，５）がサーチ
ウィンドウデータ出力ユニット２０１０の出力端子Ｓ１
から入力レジスタＩＲ（５，２）の第１フリップフロッ
プ３６１２にラッチされる、同時に、画素データｃ
（０，７）がサーチウィンドウデータ出力ユニット２０
１０の出力端子Ｓ２から入力レジスタＩＲ（５，４）の
第１フリップフロップ３６１２にラッチされる。Thus, as shown in FIG. 60, pixel data c (0,1), c (0,3) and c (0,5) are
Each is latched from the first flip-flop 3612 of the input register IR (5, y) to the second flip-flop 3613 of the same input register IR (5, y). Also,
At the same time, the pixel data c (0,3) is latched from the output terminal S0 of the search window data output unit 2010 into the first flip-flop 3612 of the input register IR (5,0), and at the same time, the pixel data c (0,5) Is the output terminal S1 of the search window data output unit 2010.
Are latched by the first flip-flop 3612 of the input register IR (5, 2), and at the same time, the pixel data c
(0, 7) is the search window data output unit 20
The data is latched from the ten output terminals S2 to the first flip-flop 3612 of the input register IR (5, 4).

【０４４３】すなわち、実施例１と同様に、クロックパ
ルス信号ＣＫ１の２クロック毎に、各プロセッサエレメ
ントＰＥ（ｘ，ｙ）のセレクタ３６０１の出力端子Ｙ
は、信号ＳＵ，ＳＬに基づいて入力端子Ｃ、入力端子
Ａ、入力端子Ｃ、入力端子Ｂの順に順次に切り換えられ
る。また、各中間レジスタＩＰ（ｘ，ｙ）のセレクタ３
６４１の出力端子Ｙは、信号ＳＵ，ＳＬに基づいて入力
端子Ｃ、入力端子Ａ、入力端子Ｃ、入力端子Ｂの順に順
次に切り換えられる。入力レジスタＩＲ（５，１）およ
び入力レジスタＩＲ（５，３）の転送方向選択部３６１
０のセレクタ３６１１の出力端子Ｙは、入力端子Ａ、入
力端子Ａ、入力端子Ｂ、入力端子Ｂの順に順次切換えら
れる。各第１サイドレジスタＳＲ（ｘ，−１）の転送方
向選択部３６２０のセレクタ３６２１の出力端子Ｙは、
入力端子Ｂ、入力端子Ａ、入力端子Ｂ、入力端子Ａの順
に順次切換えられ、各第２サイドレジスタＳＲ（ｘ，
３）の転送方向選択部３６３０のセレクタ３６３１の出
力端子Ｙは、入力端子Ｂ、入力端子Ａ、入力端子Ｂ、入
力端子Ａの順に順次切換えられる。That is, as in the first embodiment, the output terminal Y of the selector 3601 of each processor element PE (x, y) is output every two clocks of the clock pulse signal CK1.
Are sequentially switched in the order of the input terminal C, the input terminal A, the input terminal C, and the input terminal B based on the signals SU and SL. The selector 3 of each intermediate register IP (x, y)
The output terminal Y 641 is sequentially switched in the order of the input terminal C, the input terminal A, the input terminal C, and the input terminal B based on the signals SU and SL. Transfer direction selector 361 of input register IR (5,1) and input register IR (5,3)
The output terminal Y of the selector 3611 of 0 is sequentially switched in the order of the input terminal A, the input terminal A, the input terminal B, and the input terminal B. The output terminal Y of the selector 3621 of the transfer direction selector 3620 of each first side register SR (x, -1) is
The input terminal B, the input terminal A, the input terminal B, and the input terminal A are sequentially switched in this order, and each of the second side registers SR (x,
The output terminal Y of the selector 3631 of the transfer direction selection unit 3630 of 3) is sequentially switched in the order of the input terminal B, the input terminal A, the input terminal B, and the input terminal A.

【０４４４】このため、各プロセッサエレメントＰＥ
（ｘ，ｙ）および各レジスタ（ｘ，ｙ）に保持されたす
べての画素データは、以降クロックパルス信号ＣＫ１の
２クロック毎に、図５６における左方向、下方向、左方
向、上方向の各プロセッサエレメントＰＥまたは各レジ
スタに順次転送される。また、クロックパルス信号ＣＫ
１のそれぞれのパルスに同期してサーチウィンドウデー
タ出力ユニット２０１０から出力されたサーチウィンド
ウ４０３の画素データが入力レジスタＩＲ（５，０），
ＩＲ（５，２）、ＩＲ（５，４）に転送される。Therefore, each processor element PE
The (x, y) and all the pixel data held in each register (x, y) are hereinafter referred to as left, lower, left, and upper in FIG. 56 every two clocks of the clock pulse signal CK1. The data is sequentially transferred to the processor element PE or each register. Also, the clock pulse signal CK
1, the pixel data of the search window 403 output from the search window data output unit 2010 in synchronization with the respective pulses of the input registers IR (5, 0),
Transferred to IR (5,2), IR (5,4).

【０４４５】次に、クロックパルス信号ＣＫ１の２２ク
ロック目では、図６１に示すように、１列目の各プロセ
ッサエレメントＰＥ（ｘ，ｙ）および各レジスタ（ｘ，
ｙ）のそれぞれの第２フリップフロップ３６０３，３６
１３，３６２３，３６３３に初めて画素データｃ（ｘ，
ｙ）がラッチされ、同時に、現画像ブロックデータ出力
ユニット１０１０から各プロセッサエレメントＰＥ
（ｘ，ｙ）に画素データａ（０，０）が転送される。Next, at the 22nd clock of the clock pulse signal CK1, as shown in FIG. 61, each processor element PE (x, y) and each register (x, y) in the first column
y) each second flip-flop 3603, 36
13, 3623, 3633 for the first time with pixel data c (x,
y) is latched, and at the same time, each processor element PE is output from the current image block data output unit 1010.
Pixel data a (0,0) is transferred to (x, y).

【０４４６】このとき、各プロセッサエレメントＰＥ
（ｘ，ｙ）では、以下の演算処理が行われる。各プロセ
ッサエレメントＰＥ（ｘ，ｙ）では、まず、画素データ
ｃ（ｘ，ｙ）が第２フリップフロップ３６０３にラッチ
され、さらに、ディストーション算出部３７００の減算
器３７０１の入力端子Ａに入力される。一方、画素デー
タａ（０，０）が現画像ブロックデータ出力ユニット１
０１０から減算器３７０１の入力端子Ｂに入力される。At this time, each processor element PE
In (x, y), the following arithmetic processing is performed. In each processor element PE (x, y), first, the pixel data c (x, y) is latched by the second flip-flop 3603 and further input to the input terminal A of the subtractor 3701 of the distortion calculator 3700. On the other hand, the pixel data a (0,0) is the current image block data output unit 1
010 is input to the input terminal B of the subtractor 3701.

【０４４７】次いで、減算器３７０１では、 ｃ（ｘ，ｙ）−ａ（０，０） が算出され、さらに、正数変換器３７０２により正数に
変換され、加算器３７０４の入力端子Ａに入力される。
一方、加算器３７０４の入力端子Ｂには、論理積演算器
３７０３の演算結果が入力されるが、クロックパルス信
号ＣＫ１の２２クロック目のダウンエッジに同期して立
ち上ったパルス信号ＬＤ１が、論理積演算器３７０３の
入力端子Ａを通して入力され、論理積演算器３７０３の
出力端子Ｙから０を表すデータが出力されるので、加算
器３７０４の入力端子Ｂに０を表すデータが入力され
る。次いで、加算器３７０４で ｜ｃ（ｘ，ｙ）−ａ（０，０）｜ が算出される。Next, c (x, y) −a (0,0) is calculated in the subtractor 3701, further converted to a positive number by the positive number converter 3702, and input to the input terminal A of the adder 3704. Is done.
On the other hand, the operation result of the AND operation unit 3703 is input to the input terminal B of the adder 3704. The pulse signal LD1 rising in synchronization with the falling edge of the 22nd clock of the clock pulse signal CK1 is ANDed. Since the data is input through the input terminal A of the arithmetic unit 3703 and the data representing 0 is output from the output terminal Y of the AND operator 3703, the data representing 0 is input to the input terminal B of the adder 3704. Next, | c (x, y) −a (0,0) | is calculated by the adder 3704.

【０４４８】次に、クロックパルス信号ＣＫ１の２３ク
ロック目では、加算器３７０４で算出された ｜ｃ（ｘ，ｙ）−ａ（０，０）｜ が第１フリップフロップ３７０５にラッチされる。ま
た、図６２に示すように、１列目の各プロセッサエレメ
ントＰＥ（ｘ，ｙ）および各レジスタ（ｘ，ｙ）のそれ
ぞれの第２フリップフロップ３６０３，３６１３，３６
２３，３６３３に初めて画素データｃ（ｘ，ｙ＋２）が
ラッチされ、同時に、現画像ブロックデータ出力ユニッ
ト１０１０から各プロセッサエレメントＰＥ（ｘ，ｙ）
に画素データａ（０，２）が転送される。Next, at the 23rd clock of the clock pulse signal CK1, | c (x, y) −a (0,0) | calculated by the adder 3704 is latched by the first flip-flop 3705. As shown in FIG. 62, the second flip-flops 3603, 3613, 36 of the processor elements PE (x, y) and the registers (x, y) in the first column, respectively.
23, 3633, the pixel data c (x, y + 2) is latched for the first time, and at the same time, each processor element PE (x, y) is output from the current image block data output unit 1010.
Is transferred to the pixel data a (0, 2).

【０４４９】このとき、各プロセッサエレメントＰＥ
（ｘ，ｙ）では、以下の演算処理が行われる。各プロセ
ッサエレメントＰＥ（ｘ，ｙ）では、まず、画素データ
ｃ（ｘ，ｙ＋２）が第２フリップフロップ３６０３にラ
ッチされ、さらに、ディストーション算出部３７００の
減算器３７０１の入力端子Ａに入力される。一方、画素
データａ（０，２）が現画像ブロックデータ出力ユニッ
ト１０１０から減算器３７０１の入力端子Ｂに入力され
る。At this time, each processor element PE
In (x, y), the following arithmetic processing is performed. In each processor element PE (x, y), first, the pixel data c (x, y + 2) is latched by the second flip-flop 3603 and further input to the input terminal A of the subtractor 3701 of the distortion calculator 3700. On the other hand, the pixel data a (0, 2) is input from the current image block data output unit 1010 to the input terminal B of the subtractor 3701.

【０４５０】次いで、減算器３７０１では、 ｃ（ｘ，ｙ＋２）−ａ（０，２） が算出され、さらに、正数変換器３７０２により正数に
変換され、加算器３７０４の入力端子Ａに入力される。
一方、加算器３７０４の入力端子Ｂには、論理積演算器
３７０３の演算結果が入力され、ハイレベルを示すパル
ス信号ＬＤ１が論理積演算器３７０３の入力端子Ａを通
して入力され、出力端子Ｙから０を表すデータが出力さ
れており、加算器３７０４の入力端子Ｂに０を表すデー
タが入力される。次いで、加算器３７０４で ｜ｃ（ｘ，ｙ＋２）−ａ（０，２）｜ が算出される。Next, in the subtractor 3701, c (x, y + 2) -a (0, 2) is calculated, further converted into a positive number by the positive number converter 3702, Is done.
On the other hand, to the input terminal B of the adder 3704, the operation result of the AND operation unit 3703 is input, a pulse signal LD1 indicating a high level is input through the input terminal A of the AND operation unit 3703, and 0 is output from the output terminal Y. Is output, and data indicating 0 is input to the input terminal B of the adder 3704. Next, | c (x, y + 2) −a (0, 2) | is calculated by the adder 3704.

【０４５１】次に、クロックパルス信号ＣＫ１の２４ク
ロック目では、 ｜ｃ（ｘ，ｙ）−ａ（０，０）｜ が第１フリップフロップ３７０５から第２フリップフロ
ップ３７０６にラッチされ、加算器３７０４で算出され
た ｜ｃ（ｘ，ｙ＋２）−ａ（０，２）｜ が第１フリップフロップ３７０５にラッチされ、また、
図６３に示すように、各プロセッサエレメントＰＥ
（ｘ，ｙ）および各レジスタ（ｘ，ｙ）のそれぞれ第２
フリップフロップ３６０３，３６１３，３６２３，３６
３３に画素データｃ（ｘ，ｙ＋１）がラッチされ、同時
に、現画像ブロックデータ出力ユニット１０１０から各
プロセッサエレメントＰＥ（ｘ，ｙ）に画素データａ
（０，１）が転送される。Next, at the 24th clock of the clock pulse signal CK1, | c (x, y) −a (0,0) | is latched from the first flip-flop 3705 to the second flip-flop 3706, and the adder 3704 | C (x, y + 2) −a (0, 2) | calculated by the above is latched in the first flip-flop 3705, and
As shown in FIG. 63, each processor element PE
(X, y) and the second of each register (x, y)
Flip-flops 3603, 3613, 3623, 36
33, the pixel data c (x, y + 1) is latched. At the same time, the pixel data a (x, y) is output from the current image block data output unit 1010 to each processor element PE (x, y).
(0,1) is transferred.

【０４５２】このとき、各プロセッサエレメントＰＥ
（ｘ，ｙ）では、まず、画素データｃ（ｘ，ｙ＋１）が
第２フリップフロップ３６０３にラッチされ、次いで、
画素データｃ（ｘ，ｙ＋１）は、ディストーション算出
部３７００の減算器３７０１の入力端子Ａに入力され
る。一方、画素データａ（０，１）が現画像ブロックデ
ータ出力ユニット１０１０から減算器３７０１の入力端
子Ｂに入力される。At this time, each processor element PE
In (x, y), first, the pixel data c (x, y + 1) is latched by the second flip-flop 3603,
The pixel data c (x, y + 1) is input to the input terminal A of the subtractor 3701 of the distortion calculator 3700. On the other hand, the pixel data a (0, 1) is input from the current image block data output unit 1010 to the input terminal B of the subtractor 3701.

【０４５３】次いで、減算器３７０１では、 ｃ（ｘ，ｙ＋１）−ａ（０，１） が算出され、さらに、正数変換器３７０２により正数に
変換され、加算器３７０４の入力端子Ａに入力される。
一方、加算器３７０４の入力端子Ｂには、論理積演算器
３７０３の演算結果が入力されるが、論理積演算器３７
０３では、パルス信号ＬＤ１がローレベルにダウンする
ため、第２フリップフロップ３７０６にラッチされた ｜ｃ（ｘ，ｙ）−ａ（０，０）｜ が入力端子Ｂを通して出力端子Ｙから出力され、次い
で、加算器３７０４で、 ｜ｃ（ｘ，ｙ）−ａ（０，０）｜＋｜ｃ（ｘ，ｙ＋１）
−ａ（０，１）｜ が算出される。Next, the subtractor 3701 calculates c (x, y + 1) −a (0, 1), converts the value into a positive number by the positive number converter 3702, and inputs the result to the input terminal A of the adder 3704. Is done.
On the other hand, the operation result of the AND operation unit 3703 is input to the input terminal B of the adder 3704.
In 03, since the pulse signal LD1 falls to the low level, | c (x, y) -a (0,0) | latched by the second flip-flop 3706 is output from the output terminal Y through the input terminal B, Next, in an adder 3704, | c (x, y) −a (0, 0) | + | c (x, y + 1)
−a (0, 1) | is calculated.

【０４５４】次に、クロックパルス信号ＣＫ１の２５ク
ロック目では、 ｜ｃ（ｘ，ｙ＋２）−ａ（０，２）｜ が第１フリップフロップ３７０５から第２フリップフロ
ップ３７０６にラッチされ、加算器３７０４で算出され
た ｜ｃ（ｘ，ｙ）−ａ（０，０）｜＋｜ｃ（ｘ，ｙ＋１）
−ａ（０，１）｜ が第１フリップフロップ３７０５にラッチされ、また、
図６４に示すように、各プロセッサエレメントＰＥ
（ｘ，ｙ）および各レジスタ（ｘ，ｙ）のそれぞれ第２
フリップフロップ３６０３，３６１３，３６２３，３６
３３に画素データｃ（ｘ，ｙ＋３）がラッチされ、同時
に、現画像ブロックデータ出力ユニット１０１０から各
プロセッサエレメントＰＥ（ｘ，ｙ）に画素データａ
（０，３）が転送される。Next, at the 25th clock of the clock pulse signal CK1, | c (x, y + 2) −a (0, 2) | is latched from the first flip-flop 3705 to the second flip-flop 3706, and the adder 3704 | C (x, y) −a (0,0) | + | c (x, y + 1)
−a (0,1) | is latched in the first flip-flop 3705, and
As shown in FIG. 64, each processor element PE
(X, y) and the second of each register (x, y)
Flip-flops 3603, 3613, 3623, 36
33, the pixel data c (x, y + 3) is latched. At the same time, the pixel data a from the current image block data output unit
(0,3) is transferred.

【０４５５】このとき、各プロセッサエレメントＰＥ
（ｘ，ｙ）では、まず、画素データｃ（ｘ，ｙ＋３）が
第２フリップフロップ３６０３にラッチされ、次いで、
画素データｃ（ｘ，ｙ＋３）は、ディストーション算出
部３７００の減算器３７０１の入力端子Ａに入力され
る。一方、画素データａ（０，３）が現画像ブロックデ
ータ出力ユニット１０１０から減算器３７０１の入力端
子Ｂに入力される。At this time, each processor element PE
In (x, y), first, the pixel data c (x, y + 3) is latched by the second flip-flop 3603, and then,
The pixel data c (x, y + 3) is input to the input terminal A of the subtractor 3701 of the distortion calculator 3700. On the other hand, the pixel data a (0, 3) is input from the current image block data output unit 1010 to the input terminal B of the subtractor 3701.

【０４５６】次いで、減算器３７０１では、 ｃ（ｘ，ｙ＋３）−ａ（０，３） が算出され、さらに、正数変換器３７０２により正数に
変換され、加算器３７０４の入力端子Ａに入力される。
一方、加算器３７０４の入力端子Ｂには、論理積演算器
３７０３の演算結果が入力されるが、論理積演算器３７
０３では、すでにパルス信号ＬＤ１が０であるため、第
２フリップフロップ３７０６にラッチされた ｜ｃ（ｘ，ｙ＋２）−ａ（０，２）｜ が入力端子Ｂを通して出力端子Ｙから出力され、次い
で、加算器３７０４で、 ｜ｃ（ｘ，ｙ＋２）−ａ（０，２）｜＋｜ｃ（ｘ，ｙ＋
３）−ａ（０，３）｜ が算出される。Next, c (x, y + 3) −a (0, 3) is calculated in the subtractor 3701, further converted to a positive number by the positive number converter 3702, and input to the input terminal A of the adder 3704. Is done.
On the other hand, the operation result of the AND operation unit 3703 is input to the input terminal B of the adder 3704.
03, since the pulse signal LD1 is already 0, | c (x, y + 2) −a (0, 2) | latched by the second flip-flop 3706 is output from the output terminal Y through the input terminal B, and then | C (x, y + 2) −a (0, 2) | + | c (x, y +
3) -a (0,3) | is calculated.

【０４５７】次に、クロックパルス信号ＣＫ１の２６ク
ロック目では、 ｜ｃ（ｘ，ｙ）−ａ（０，０）｜＋｜ｃ（ｘ，ｙ＋１）
−ａ（０，１）｜ が第１フリップフロップ３７０５から第２フリップフロ
ップ３７０６にラッチされ、加算器３７０４で算出され
た ｜ｃ（ｘ，ｙ＋２）−ａ（０，２）｜＋｜ｃ（ｘ，ｙ＋
３）−ａ（０，３）｜ が第１フリップフロップ３７０５にラッチされ、また、
図６５に示すように、各プロセッサエレメントＰＥ
（ｘ，ｙ）および各レジスタ（ｘ，ｙ）の第２フリップ
フロップ３６０３，３６１３，３６２３，３６３３に画
素データｃ（ｘ＋１，ｙ＋１）がラッチされ、同時に、
現画像ブロックデータ出力ユニット１０１０から各プロ
セッサエレメントＰＥ（ｘ，ｙ）に画素データａ（１，
１）が転送される。Next, at the 26th clock of the clock pulse signal CK1, | c (x, y) -a (0,0) | + | c (x, y + 1)
−a (0,1) | is latched from the first flip-flop 3705 to the second flip-flop 3706, and | c (x, y + 2) −a (0, 2) | + | c ( x, y +
3) -a (0,3) | is latched in the first flip-flop 3705, and
As shown in FIG. 65, each processor element PE
The pixel data c (x + 1, y + 1) is latched in (x, y) and the second flip-flops 3603, 3613, 3623, 3633 of each register (x, y).
From the current image block data output unit 1010 to each processor element PE (x, y), pixel data a (1,
1) is transferred.

【０４５８】このとき、各プロセッサエレメントＰＥ
（ｘ，ｙ）では、画素データｃ（ｘ＋１，ｙ＋１）が第
２フリップフロップ３６０３にラッチされ、画素データ
ａ（１，１）が現画像ブロックデータ出力ユニット１０
１０から減算器３７０１の入力端子Ｂに入力され、この
結果、 ｜ｃ（ｘ，ｙ）−ａ（０，０）｜＋｜ｃ（ｘ，ｙ＋１）
−ａ（０，１）｜＋｜ｃ（ｘ＋１，ｙ＋１）−ａ（１，
１）｜ が算出される。At this time, each processor element PE
In (x, y), the pixel data c (x + 1, y + 1) is latched by the second flip-flop 3603, and the pixel data a (1, 1) is output to the current image block data output unit 10
10 is input to the input terminal B of the subtractor 3701. As a result, | c (x, y) −a (0, 0) | + | c (x, y + 1)
−a (0,1) | + | c (x + 1, y + 1) −a (1,
1) | is calculated.

【０４５９】次に、クロックパルス信号ＣＫ１の２７ク
ロック目では、 ｜ｃ（ｘ，ｙ＋２）−ａ（０，２）｜＋｜ｃ（ｘ，ｙ＋
３）−ａ（０，３）｜ が第１フリップフロップ３７０５から第２フリップフロ
ップ３７０６にラッチされ、加算器３７０４で算出され
た ｜ｃ（ｘ，ｙ）−ａ（０，０）｜＋｜ｃ（ｘ，ｙ＋１）
−ａ（０，１）｜＋｜ｃ（ｘ＋１，ｙ＋１）−ａ（１，
１）｜ が第１フリップフロップ３７０５にラッチされ、また、
図６６に示すように、各プロセッサエレメントＰＥ
（ｘ，ｙ）および各レジスタ（ｘ，ｙ）の第２フリップ
フロップ３６０３，３６１３，３６２３，３６３３に画
素データｃ（ｘ＋１，ｙ＋３）がラッチされ、同時に、
現画像ブロックデータ出力ユニット１０１０から各プロ
セッサエレメントＰＥ（ｘ，ｙ）に画素データａ（１，
３）が転送される。Next, at the 27th clock of the clock pulse signal CK1, | c (x, y + 2) -a (0,2) | + | c (x, y +
3) -a (0,3) | is latched from the first flip-flop 3705 to the second flip-flop 3706, and | c (x, y) -a (0,0) | + | c (x, y + 1)
−a (0,1) | + | c (x + 1, y + 1) −a (1,
1) | is latched in the first flip-flop 3705, and
As shown in FIG. 66, each processor element PE
The pixel data c (x + 1, y + 3) is latched in (x, y) and the second flip-flops 3603, 3613, 3623, 3633 of each register (x, y), and at the same time,
From the current image block data output unit 1010 to each processor element PE (x, y), pixel data a (1,
3) is transferred.

【０４６０】このとき、各プロセッサエレメントＰＥ
（ｘ，ｙ）では、画素データｃ（ｘ＋１，ｙ＋３）が第
２フリップフロップ３６０３にラッチされ、画素データ
ａ（１，３）が現画像ブロックデータ出力ユニット１０
１０から減算器３７０１の入力端子Ｂに入力され、この
結果、 ｜ｃ（ｘ，ｙ＋２）−ａ（０，２）｜＋｜ｃ（ｘ，ｙ＋
３）−ａ（０，３）｜＋｜ｃ（ｘ＋１，ｙ＋３）−ａ
（１，３）｜ が算出される。At this time, each processor element PE
In (x, y), the pixel data c (x + 1, y + 3) is latched by the second flip-flop 3603, and the pixel data a (1, 3) is output to the current image block data output unit 10
10 is input to the input terminal B of the subtractor 3701. As a result, | c (x, y + 2) −a (0, 2) | + | c (x, y +
3) -a (0,3) | + | c (x + 1, y + 3) -a
(1,3) | is calculated.

【０４６１】次に、クロックパルス信号ＣＫ１の２８ク
ロック目では、 ｜ｃ（ｘ，ｙ）−ａ（０，０）｜＋｜ｃ（ｘ，ｙ＋１）
−ａ（０，１）｜＋｜ｃ（ｘ＋１，ｙ＋１）−ａ（１，
１）｜ が第１フリップフロップ３７０５から第２フリップフロ
ップ３７０６にラッチされ、加算器３７０４で算出され
た ｜ｃ（ｘ，ｙ＋２）−ａ（０，２）｜＋｜ｃ（ｘ，ｙ＋
３）−ａ（０，３）｜＋｜ｃ（ｘ＋１，ｙ＋３）−ａ
（１，３）｜ が第１フリップフロップ３７０５にラッチされ、また、
図６７に示すように、各プロセッサエレメントＰＥ
（ｘ，ｙ）および各レジスタ（ｘ，ｙ）の第２フリップ
フロップ３６０３，３６１３，３６２３，３６３３に画
素データｃ（ｘ＋１，ｙ）がラッチされ、同時に、現画
像ブロックデータ出力ユニット１０１０から各プロセッ
サエレメントＰＥ（ｘ，ｙ）に画素データａ（１，０）
が転送される。Next, at the 28th clock of the clock pulse signal CK1, | c (x, y) -a (0,0) | + | c (x, y + 1)
−a (0,1) | + | c (x + 1, y + 1) −a (1,
1) | is latched from the first flip-flop 3705 to the second flip-flop 3706, and | c (x, y + 2) -a (0, 2) | + | c (x, y +) calculated by the adder 3704.
3) -a (0,3) | + | c (x + 1, y + 3) -a
(1,3) | is latched in the first flip-flop 3705, and
As shown in FIG. 67, each processor element PE
The pixel data c (x + 1, y) is latched by (x, y) and the second flip-flops 3603, 3613, 3623, 3633 of each register (x, y). Pixel data a (1,0) is added to element PE (x, y).
Is transferred.

【０４６２】このとき、各プロセッサエレメントＰＥ
（ｘ，ｙ）では、画素データｃ（ｘ＋１，ｙ）が第２フ
リップフロップ３６０３にラッチされ、画素データａ
（１，０）が現画像ブロックデータ出力ユニット１０１
０から減算器３７０１の入力端子Ｂに入力され、この結
果、 ｜ｃ（ｘ，ｙ）−ａ（０，０）｜＋｜ｃ（ｘ，ｙ＋１）
−ａ（０，１）｜＋｜ｃ（ｘ＋１，ｙ＋１）−ａ（１，
１）｜＋｜ｃ（ｘ＋１，ｙ）−ａ（１，０）｜ が算出される。At this time, each processor element PE
In (x, y), the pixel data c (x + 1, y) is latched by the second flip-flop 3603, and the pixel data a
(1, 0) is the current image block data output unit 101
0 is input to the input terminal B of the subtractor 3701. As a result, | c (x, y) −a (0, 0) | + | c (x, y + 1)
−a (0,1) | + | c (x + 1, y + 1) −a (1,
1) | + | c (x + 1, y) -a (1, 0) | is calculated.

【０４６３】次に、クロックパルス信号ＣＫ１の２９ク
ロック目では、 ｜ｃ（ｘ，ｙ＋２）−ａ（０，２）｜＋｜ｃ（ｘ，ｙ＋
３）−ａ（０，３）｜＋｜ｃ（ｘ＋１，ｙ＋３）−ａ
（１，３）｜ が第１フリップフロップ３７０５から第２フリップフロ
ップ３７０６にラッチされ、加算器３７０４で算出され
た ｜ｃ（ｘ，ｙ）−ａ（０，０）｜＋｜ｃ（ｘ，ｙ＋１）
−ａ（０，１）｜＋｜ｃ（ｘ＋１，ｙ＋１）−ａ（１，
１）｜＋｜ｃ（ｘ＋１，ｙ）−ａ（１，０）｜ が第１フリップフロップ３７０５にラッチされ、また、
図６８に示すように、各プロセッサエレメントＰＥ
（ｘ，ｙ）および各レジスタ（ｘ，ｙ）の第２フリップ
フロップ３６０３，３６１３，３６２３，３６３３に画
素データｃ（ｘ＋１，ｙ＋２）がラッチされ、同時に、
現画像ブロックデータ出力ユニット１０１０から各プロ
セッサエレメントＰＥ（ｘ，ｙ）に画素データａ（１，
２）が転送される。Next, at the 29th clock of the clock pulse signal CK1, | c (x, y + 2) -a (0, 2) | + | c (x, y +
3) -a (0,3) | + | c (x + 1, y + 3) -a
(1,3) | is latched from the first flip-flop 3705 to the second flip-flop 3706, and | c (x, y) -a (0, 0) | + | c (x, y + 1)
−a (0,1) | + | c (x + 1, y + 1) −a (1,
1) | + | c (x + 1, y) -a (1,0) | is latched in the first flip-flop 3705, and
As shown in FIG. 68, each processor element PE
The pixel data c (x + 1, y + 2) is latched in (x, y) and the second flip-flops 3603, 3613, 3623, 3633 of each register (x, y), and at the same time,
From the current image block data output unit 1010 to each processor element PE (x, y), pixel data a (1,
2) is transferred.

【０４６４】このとき、各プロセッサエレメントＰＥ
（ｘ，ｙ）では、画素データｃ（ｘ＋１，ｙ＋２）が第
２フリップフロップ３６０３にラッチされ、画素データ
ａ（１，２）が現画像ブロックデータ出力ユニット１０
１０から減算器３７０１の入力端子Ｂに入力され、この
結果、 ｜ｃ（ｘ，ｙ＋２）−ａ（０，２）｜＋｜ｃ（ｘ，ｙ＋
３）−ａ（０，３）｜＋｜ｃ（ｘ＋１，ｙ＋３）−ａ
（１，３）｜＋｜ｃ（ｘ＋１，ｙ＋２）−ａ（１，２）
｜ が算出される。At this time, each processor element PE
In (x, y), the pixel data c (x + 1, y + 2) is latched by the second flip-flop 3603, and the pixel data a (1, 2) is output to the current image block data output unit 10
10 is input to the input terminal B of the subtractor 3701. As a result, | c (x, y + 2) −a (0, 2) | + | c (x, y +
3) -a (0,3) | + | c (x + 1, y + 3) -a
(1,3) | + | c (x + 1, y + 2) -a (1,2)
| Is calculated.

【０４６５】すなわち、各プロセッサエレメントＰＥ
（ｘ，ｙ）では、それぞれのプロセッサエレメントＰＥ
（ｘ，ｙ）と位置的に対応する第１セグメント候補ブロ
ックと現画像第１セグメントブロックとの間の第１セグ
メントブロックディストーションが求められ、次いで、
クロックパルス信号ＣＫ１の１クロック後に、それぞれ
のプロセッサエレメントＰＥ（ｘ，ｙ）と位置的に対応
する第２セグメント候補ブロックと現画像第２セグメン
トブロックとの間の第２セグメントブロックディストー
ションが求められたことになる。That is, each processor element PE
In (x, y), each processor element PE
A first segment block distortion between a first segment candidate block positionally corresponding to (x, y) and the current image first segment block is determined, and then
One clock after the clock pulse signal CK1, a second segment block distortion between the current image second segment block and the second segment candidate block that physically corresponds to each processor element PE (x, y) is obtained. Will be.

【０４６６】以下、各プロセッサエレメントＰＥ（ｘ，
ｙ）で算出された第１セグメントブロックディストーシ
ョンをＤ１（ｘ，ｙ）で表し、各プロセッサエレメント
ＰＥ（ｘ，ｙ）で算出された第２セグメントブロックデ
ィストーションをＤ２（ｘ，ｙ）で表すことにする。次
に、クロックパルス信号ＣＫ１の３０クロック目では、
パルス信号ＣＫ２の立ち上りに同期して各プロセッサエ
レメントＰＥ（ｘ，ｙ）の第１フリップフロップ３７０
５に保持されたそれぞれのＤ１（ｘ，ｙ）が第２フリッ
プフロップ３７０６にラッチされる。また、各プロセッ
サエレメントＰＥ（ｘ，ｙ）の加算器３７０４で算出さ
れたそれぞれのＤ２（ｘ，ｙ）が第１フリップフロップ
３７０５にラッチされる。また、クロックパルス信号Ｃ
Ｋ１の３０クロック目のダウンエッジに同期してパルス
信号ＬＤ１が立ち上り、各プロセッサエレメントＰＥ
（０，０）のディストーション転送部３８００のセレク
タ３８０１の入力端子Ｂと出力端子Ｙが電気的に接続さ
れる。[0466] Hereinafter, each processor element PE (x,
The first segment block distortion calculated by y) is represented by D1 (x, y), and the second segment block distortion calculated by each processor element PE (x, y) is represented by D2 (x, y). I do. Next, at the 30th clock of the clock pulse signal CK1,
The first flip-flop 370 of each processor element PE (x, y) is synchronized with the rise of the pulse signal CK2.
5 is latched by the second flip-flop 3706. Further, each D2 (x, y) calculated by the adder 3704 of each processor element PE (x, y) is latched by the first flip-flop 3705. The clock pulse signal C
The pulse signal LD1 rises in synchronization with the 30th clock falling edge of K1, and each processor element PE
The input terminal B and the output terminal Y of the selector 3801 of the (0, 0) distortion transfer unit 3800 are electrically connected.

【０４６７】次に、クロックパルス信号ＣＫ１の３１ク
ロック目では、パルス信号ＣＫ２の立ち上りに同期して
各プロセッサエレメントＰＥ（ｘ，ｙ）の第２フリップ
フロップ３７０６に保持されたそれぞれのＤ１（ｘ，
ｙ）がディストーション転送部３８００の第１フリップ
フロップ３８０２にラッチされる。また、各プロセッサ
エレメントＰＥ（ｘ，ｙ）の第１フリップフロップ３７
０５に保持されたそれぞれのＤ２（ｘ，ｙ）が第２フリ
ップフロップ３７０６にラッチされる。Next, at the 31st clock of the clock pulse signal CK1, each of the D1 (x,
y) is latched in the first flip-flop 3802 of the distortion transfer unit 3800. Also, the first flip-flop 37 of each processor element PE (x, y)
Each D2 (x, y) held at 05 is latched by the second flip-flop 3706.

【０４６８】次に、クロックパルス信号ＣＫ１の３２ク
ロック目では、パルス信号ＣＫ２に同期してＤ１（０，
０）が、プロセッサエレメントＰＥ（０，０）の第１フ
リップフロップ３８０２から第２フリップフロップ３８
０３にラッチされ、出力端子Ｄｏを通してセグメントブ
ロック特定ユニット４０００の比較器４１０１の入力端
子Ａ０およびフィールドブロックディストーション算出
ユニット５０００の入力端子Ａ０に出力される。Next, at the 32nd clock of the clock pulse signal CK1, D1 (0, 0, 1) is synchronized with the pulse signal CK2.
0) from the first flip-flop 3802 of the processor element PE (0,0) to the second flip-flop 38
03, and is output to the input terminal A0 of the comparator 4101 of the segment block specifying unit 4000 and the input terminal A0 of the field block distortion calculation unit 5000 through the output terminal Do.

【０４６９】同時に、Ｄ１（０，２）がプロセッサエレ
メントＰＥ（０，２）の第１フリップフロップ３８０２
から第２フリップフロップ３８０３にラッチされ、出力
端子Ｄｏを通してセグメントブロック特定ユニット４０
００の比較器４１０１の入力端子Ａ１およびフィールド
ブロックディストーション算出ユニット５０００の入力
端子Ａ１に出力される。At the same time, D1 (0,2) is the first flip-flop 3802 of processor element PE (0,2).
Is latched by the second flip-flop 3803 and the segment block specifying unit 40 is output through the output terminal Do.
00 and the input terminal A1 of the field block distortion calculation unit 5000.

【０４７０】同時に、Ｄ１（０，４）がプロセッサエレ
メントＰＥ（０，４）の第１フリップフロップ３８０２
から第２フリップフロップ３８０３にラッチされ、出力
端子Ｄｏを通してセグメントブロック特定ユニット４０
００の比較器４１０１の入力端子Ａ２およびフィールド
ブロックディストーション算出ユニット５０００の入力
端子Ａ２に出力される。At the same time, D1 (0,4) sets the first flip-flop 3802 of processor element PE (0,4).
Is latched by the second flip-flop 3803 and the segment block specifying unit 40 is output through the output terminal Do.
00 and the input terminal A2 of the field block distortion calculation unit 5000.

【０４７１】また、同時に、他のプロセッサエレメント
ＰＥ（ｘ，ｙ）のに保持されたＤ１（ｘ，ｙ）は、同行
のプロセッサエレメントＰＥ（ｘ−２，ｙ）のディスト
ーション転送部３８００に転送される。また、各プロセ
ッサエレメントＰＥ（ｘ，ｙ）の第２フリップフロップ
３７０６に保持されたＤ２（ｘ，ｙ）がそれぞれ第１フ
リップフロップ３８０２にラッチされる。At the same time, D1 (x, y) held in another processor element PE (x, y) is transferred to the distortion transfer section 3800 of the same processor element PE (x-2, y). You. Further, D2 (x, y) held in the second flip-flop 3706 of each processor element PE (x, y) is latched by the first flip-flop 3802, respectively.

【０４７２】次に、クロックパルス信号ＣＫ１の３３ク
ロック目では、パルス信号ＣＫ２に同期してＤ２（０，
０）が、プロセッサエレメントＰＥ（０，０）の第１フ
リップフロップ３８０２から第２フリップフロップ３８
０３にラッチされ、出力端子Ｄｏを通してセグメントブ
ロック特定ユニット４０００の比較器４１０１の入力端
子Ａ０およびフィールドブロックディストーション算出
ユニット５０００の入力端子Ａ０に出力される。Next, at the 33rd clock of the clock pulse signal CK1, D2 (0,
0) from the first flip-flop 3802 of the processor element PE (0,0) to the second flip-flop 38
03, and is output to the input terminal A0 of the comparator 4101 of the segment block specifying unit 4000 and the input terminal A0 of the field block distortion calculation unit 5000 through the output terminal Do.

【０４７３】同時に、Ｄ２（０，２）がプロセッサエレ
メントＰＥ（０，２）の第１フリップフロップ３８０２
から第２フリップフロップ３８０３にラッチされ、出力
端子Ｄｏを通してセグメントブロック特定ユニット４０
００の比較器４１０１の入力端子Ａ１およびフィールド
ブロックディストーション算出ユニット５０００の入力
端子Ａ１に出力される。At the same time, D2 (0,2) is the first flip-flop 3802 of processor element PE (0,2).
Is latched by the second flip-flop 3803 and the segment block specifying unit 40 is output through the output terminal Do.
00 and the input terminal A1 of the field block distortion calculation unit 5000.

【０４７４】同時に、Ｄ２（０，４）がプロセッサエレ
メントＰＥ（０，４）の第１フリップフロップ３８０２
から第２フリップフロップ３８０３にラッチされ、出力
端子Ｄｏを通してセグメントブロック特定ユニット４０
００の比較器４１０１の入力端子Ａ２およびフィールド
ブロックディストーション算出ユニット５０００の入力
端子Ａ２に出力される。At the same time, D2 (0,4) sets the first flip-flop 3802 of the processor element PE (0,4).
Is latched by the second flip-flop 3803 and the segment block specifying unit 40 is output through the output terminal Do.
00 and the input terminal A2 of the field block distortion calculation unit 5000.

【０４７５】また、同時に、他のプロセッサエレメント
ＰＥ（ｘ，ｙ）に保持されたＤ２（ｘ，ｙ）は、同行の
プロセッサエレメントＰＥ（ｘ−２，ｙ）のディストー
ション転送部３８００に転送される。また、各プロセッ
サエレメントＰＥ（ｘ，ｙ）の第２フリップフロップ３
７０６に保持されたＤ１（ｘ，ｙ）がそれぞれ第１フリ
ップフロップ３８０２にラッチされる。At the same time, D2 (x, y) held in another processor element PE (x, y) is transferred to the distortion transfer unit 3800 of the same processor element PE (x-2, y). . Also, the second flip-flop 3 of each processor element PE (x, y)
D1 (x, y) held in 706 is latched by the first flip-flop 3802, respectively.

【０４７６】次に、クロックパルス信号ＣＫ１の３４ク
ロック目では、パルス信号ＣＫ２に同期してＤ１（２，
０）、Ｄ１（２，２）およびＤ１（２，４）が、それぞ
れプロセッサエレメントＰＥ（０，０）、プロセッサエ
レメントＰＥ（０，２）およびプロセッサエレメントＰ
Ｅ（０，４）の第１フリップフロップ３８０２から第２
フリップフロップ３８０３にラッチされ、それぞれ出力
端子Ｄｏを通してセグメントブロック特定ユニット４０
００の比較器４１０１の入力端子Ａ０，Ａ１，Ａ２およ
びフィールドブロックディストーション算出ユニット５
０００の入力端子Ａ０，Ａ１，Ａ２に出力される。Next, at the 34th clock of the clock pulse signal CK1, D1 (2,2) is synchronized with the pulse signal CK2.
0), D1 (2,2) and D1 (2,4) are the processor element PE (0,0), processor element PE (0,2) and processor element P, respectively.
From the first flip-flop 3802 of E (0,4) to the second
The segment block specifying unit 40 is latched by the flip-flop 3803, and is output through the output terminal Do.
00 input terminals A0, A1, A2 of the comparator 4101 and the field block distortion calculation unit 5
000 input terminals A0, A1, A2.

【０４７７】また、同時に、他のプロセッサエレメント
ＰＥ（２，ｙ）に保持されたＤ１（２，ｙ）は、同行の
プロセッサエレメントＰＥ（０，ｙ）のディストーショ
ン転送部３８００に転送される。また、各プロセッサエ
レメントＰＥ（ｘ，ｙ）の第２フリップフロップ３７０
６に保持されたＤ２（ｘ＋２，ｙ）がそれぞれ第１フリ
ップフロップ３８０２にラッチされる。At the same time, D1 (2, y) held in another processor element PE (2, y) is transferred to the distortion transfer section 3800 of the processor element PE (0, y) in the same row. Also, the second flip-flop 370 of each processor element PE (x, y)
6 are latched by the first flip-flop 3802, respectively.

【０４７８】次に、クロックパルス信号ＣＫ１の３５ク
ロック目では、パルス信号ＣＫ２に同期してＤ２（２，
０）、Ｄ２（２，２）およびＤ２（２，４）が、それぞ
れプロセッサエレメントＰＥ（０，０）、プロセッサエ
レメントＰＥ（０，２）およびプロセッサエレメントＰ
Ｅ（０，４）の第１フリップフロップ３８０２から第２
フリップフロップ３８０３にラッチされ、それぞれ出力
端子Ｄｏを通してセグメントブロック特定ユニット４０
００の比較器４１０１の入力端子Ａ０，Ａ１，Ａ２およ
びフィールドブロックディストーション算出ユニット５
０００の入力端子Ａ０，Ａ１，Ａ２に出力される。Next, at the 35th clock of the clock pulse signal CK1, D2 (2, 2) is synchronized with the pulse signal CK2.
0), D2 (2,2) and D2 (2,4) are processor elements PE (0,0), processor element PE (0,2) and processor element P, respectively.
From the first flip-flop 3802 of E (0,4) to the second
The segment block specifying unit 40 is latched by the flip-flop 3803, and is output through the output terminal Do.
00 input terminals A0, A1, A2 of the comparator 4101 and the field block distortion calculation unit 5
000 input terminals A0, A1, A2.

【０４７９】また、同時に、他のプロセッサエレメント
ＰＥ（２，ｙ）に保持されたＤ２（４，ｙ）は、同行の
プロセッサエレメントＰＥ（０，ｙ）のディストーショ
ン転送部３８００に転送される。また、各プロセッサエ
レメントＰＥ（０，ｙ）の第２フリップフロップ３７０
６に保持されたＤ１（４，ｙ）がそれぞれ第１フリップ
フロップ３８０２にラッチされる。At the same time, D2 (4, y) held in another processor element PE (2, y) is transferred to the distortion transfer section 3800 of the processor element PE (0, y) in the same row. Also, the second flip-flop 370 of each processor element PE (0, y)
6 are latched by the first flip-flop 3802, respectively.

【０４８０】次に、クロックパルス信号ＣＫ１の３６ク
ロック目では、パルス信号ＣＫ２に同期してＤ１（４，
０）、Ｄ１（４，２）およびＤ１（４，４）が、それぞ
れプロセッサエレメントＰＥ（０，０）、プロセッサエ
レメントＰＥ（０，２）およびプロセッサエレメントＰ
Ｅ（０，４）の第１フリップフロップ３８０２から第２
フリップフロップ３８０３にラッチされ、それぞれ出力
端子Ｄｏを通してセグメントブロック特定ユニット４０
００の比較器４１０１の入力端子Ａ０，Ａ１，Ａ２およ
びフィールドブロックディストーション算出ユニット５
０００の入力端子Ａ０，Ａ１，Ａ２に出力される。Next, at the 36th clock of the clock pulse signal CK1, D1 (4, 4) is synchronized with the pulse signal CK2.
0), D1 (4,2) and D1 (4,4) are processor elements PE (0,0), processor element PE (0,2) and processor element P, respectively.
From the first flip-flop 3802 of E (0,4) to the second
The segment block specifying unit 40 is latched by the flip-flop 3803, and is output through the output terminal Do.
00 input terminals A0, A1, A2 of the comparator 4101 and the field block distortion calculation unit 5
000 input terminals A0, A1, A2.

【０４８１】また、各プロセッサエレメントＰＥ（０，
ｙ）の第２フリップフロップ３７０６に保持されたＤ２
（４，ｙ）がそれぞれ第１フリップフロップ３８０２に
ラッチされる。次に、クロックパルス信号ＣＫ１の３７
クロック目では、パルス信号ＣＫ２に同期してＤ２
（４，０）、Ｄ２（４，２）およびＤ２（４，４）が、
それぞれプロセッサエレメントＰＥ（０，０）、プロセ
ッサエレメントＰＥ（０，２）およびプロセッサエレメ
ントＰＥ（０，４）の第１フリップフロップ３８０２か
ら第２フリップフロップ３８０３にラッチされ、それぞ
れ出力端子Ｄｏを通してセグメントブロック特定ユニッ
ト４０００の比較器４１０１の入力端子Ａ０，Ａ１，Ａ
２およびフィールドブロックディストーション算出ユニ
ット５０００の入力端子Ａ０，Ａ１，Ａ２に出力され
る。Also, each processor element PE (0,
y) D2 held in the second flip-flop 3706
(4, y) are respectively latched by the first flip-flop 3802. Next, 37 of the clock pulse signal CK1
At the clock, D2 is synchronized with the pulse signal CK2.
(4,0), D2 (4,2) and D2 (4,4)
The first and second flip-flops 3802 and 3803 of the processor elements PE (0,0), PE (0,2) and PE (0,4) respectively latch the segment blocks through the output terminals Do. Input terminals A0, A1, A of comparator 4101 of specific unit 4000
2 and input to the input terminals A0, A1, A2 of the field block distortion calculation unit 5000.

【０４８２】すなわち、すべての第１セグメントブロッ
クディストーションＤ１（ｘ，ｙ）およびすべての第２
セグメントブロックディストーションＤ２（ｘ，ｙ）が
セグメントブロックディストーション算出ユニット３０
１０からセグメントブロック特定ユニット４０００およ
びフィールドブロックディストーション算出ユニット５
０００に転送されたことになる。That is, all the first segment block distortions D1 (x, y) and all the second
The segment block distortion D2 (x, y) is calculated by the segment block distortion calculating unit 30.
10 to segment block specifying unit 4000 and field block distortion calculating unit 5
000.

【０４８３】次に、図５４に示されたタイムチャートに
基づいて、実施例１と同様に、セグメントブロック特定
ユニット４０００において、セグメントブロックディス
トーション算出ユニット３０１０で算出された各Ｄ１
（ｘ，ｙ）の中から最小の第１セグメントブロックディ
ストーションが検出され、この最小第１セグメントブロ
ックディストーションが算出されたプロセッサエレメン
トＰＥ（ｘ，ｙ）の配置位置に基づいて第１セグメント
動きベクトルＭＶＳｇ１が求められるとともに、セグメ
ントブロックディストーション算出ユニット３０１０で
算出された各Ｄ２（ｘ，ｙ）の中から最小の第２セグメ
ントブロックディストーションが検出され、この最小第
２セグメントブロックディストーションが算出されたプ
ロセッサエレメントＰＥ（ｘ，ｙ）の配置位置に基づい
て第２セグメント動きベクトルＭＶＳｇ２が求められ
る。Next, based on the time chart shown in FIG. 54, similarly to the first embodiment, in the segment block specifying unit 4000, each D1 calculated by the segment block distortion calculating unit 3010 is calculated.
A minimum first segment block distortion is detected from (x, y), and the first segment motion vector MVSg1 is determined based on the arrangement position of the processor element PE (x, y) for which the minimum first segment block distortion has been calculated. Is calculated, and a minimum second segment block distortion is detected from each of the D2 (x, y) calculated by the segment block distortion calculation unit 3010, and the processor element PE for which the minimum second segment block distortion is calculated is obtained. The second segment motion vector MVSg2 is obtained based on the arrangement position of (x, y).

【０４８４】また、図５５に示されたタイムチャートに
基づいて、実施例１と同様に、フィールドブロックディ
ストーション算出ユニット５０００において、セグメン
トブロックディストーション算出ユニット３０１０の同
じプロセッサエレメントＰＥ（ｘ，ｙ）で算出された各
第１セグメントブロックディストーションＤ１（ｘ，
ｙ）と各第２セグメントブロックディストーションＤ２
（ｘ，ｙ）を加算して現画像フィールドブロック２１０
および複数のフィールド候補ブロックに対応するフィー
ルドブロックディストーションＤｉｓ（ｘ，ｙ）が算出
され、フィールドブロック特定ユニット６０００におい
て、フィールドブロックディストーション算出ユニット
５０００で算出された各フィールドブロックディストー
ションＤｉｓ（ｘ，ｙ）の中から最小のフィールドブロ
ックディストーションＤｉｓ（ｘ，ｙ）が検出され、こ
の最小フィールドブロックディストーションＤｉｓ
（ｘ，ｙ）の第１セグメントブロックディストーション
Ｄ１（ｘ，ｙ）および第２セグメントブロックディスト
ーションＤ２（ｘ，ｙ）が算出されたプロセッサエレメ
ントＰＥ（ｘ，ｙ）の配置位置に基づいてフィールド動
きベクトルＭＶＦｉが求められる。Also, based on the time chart shown in FIG. 55, in the same manner as in the first embodiment, the field block distortion calculating unit 5000 calculates the same processor element PE (x, y) of the segment block distortion calculating unit 3010. Each of the first segment block distortions D1 (x,
y) and each second segment block distortion D2
(X, y) is added to the current image field block 210
And a field block distortion Dis (x, y) corresponding to a plurality of field candidate blocks is calculated. In the field block specifying unit 6000, the field block distortion Dis (x, y) calculated by the field block distortion calculating unit 5000 is calculated. A minimum field block distortion Dis (x, y) is detected from the inside, and this minimum field block distortion Dis is detected.
A field motion vector based on the arrangement position of the processor element PE (x, y) for which the first segment block distortion D1 (x, y) and the second segment block distortion D2 (x, y) of (x, y) are calculated MVFi is required.

【０４８５】また、クロックパルス信号ＣＫ１の３０ク
ロック目では、図６９に示すように、１列目の各プロセ
ッサエレメントＰＥ（ｘ，ｙ）および各レジスタ（ｘ，
ｙ）のそれぞれの第２フリップフロップ３６０３に初め
て画素データｃ（ｘ＋２，ｙ）がラッチされ、同時に、
現画像ブロックデータ出力ユニット１０１０から各プロ
セッサエレメントＰＥ（ｘ，ｙ）に画素データａ（２，
０）が転送される。At the 30th clock of the clock pulse signal CK1, as shown in FIG. 69, each processor element PE (x, y) and each register (x,
The pixel data c (x + 2, y) is latched for the first time in each second flip-flop 3603 of FIG.
From the current image block data output unit 1010 to each processor element PE (x, y), pixel data a (2,
0) is transferred.

【０４８６】ここで、各プロセッサエレメントＰＥ
（ｘ，ｙ）では、図７０に示すように、とサーチウィン
ドウ４０３に対して水平方向に２画素分シフトしたサー
チウィンドウ４０４の画素データｃ（ｘ＋２，ｙ）がそ
れぞれ２２クロック目のｃ（ｘ，ｙ）と同様にそれぞれ
の第２フリップフロップ３６０３に転送されている。画
素データａ（２，０）は、現画像フィールドブロック２
００に対して水平方向に隣接する現画像フィールドブロ
ック２０１の最初の画素データであり、２２クロック目
のａ（０，０）と同様に、それぞれのプロセッサエレメ
ントＰＥ（ｘ，ｙ）に転送される。Here, each processor element PE
At (x, y), as shown in FIG. 70, the pixel data c (x + 2, y) of the search window 404 shifted horizontally by two pixels with respect to the search window 403 are c (x, y) of the 22nd clock, respectively. , Y) are transferred to the respective second flip-flops 3603. Pixel data a (2,0) is the current image field block 2
This is the first pixel data of the current image field block 201 horizontally adjacent to 00, and is transferred to the respective processor elements PE (x, y), similarly to a (0,0) at the 22nd clock. .

【０４８７】すなわち、３０クロック目以降は、図７０
に示された現画像フィールドブロック２０１の画素デー
タが現画像ブロックデータ出力ユニット１０１０から順
次出力され、サーチウィンドウ４０４の画素データのう
ち、サーチウィンドウ４０３の画素データと共通するデ
ータを除いた残りの画素データがサーチウィンドウデー
タ出力ユニット２０１０から列毎に順次出力され、２２
クロック目〜２９クロック目と同様に８クロック毎に水
平方向に隣接する現画像フィールドブロックに対応する
第１セグメントブロックディストーションおよび第２セ
グメントブロックディストーションが順次求められるこ
とになる。In other words, after the 30th clock, FIG.
Are sequentially output from the current image block data output unit 1010, and the remaining pixels of the pixel data of the search window 404 excluding data common to the pixel data of the search window 403 are displayed. Data is sequentially output from the search window data output unit 2010 for each column.
As in the case of the clocks 29 to 29, the first segment block distortion and the second segment block distortion corresponding to the current image field block horizontally adjacent every eight clocks are sequentially obtained.

【０４８８】また、セグメントブロック特定ユニット４
０００においては、ディストーション算出ユニット３０
１０で算出された第１セグメントブロックディストーシ
ョンおよび第２セグメントブロックディストーションが
それぞれ８クロック毎に入力され、第１セグメント動き
ベクトルＭＶＳｇ１および第２セグメント動きベクトル
ＭＶＳｇ２が出力される。The segment block specifying unit 4
000, the distortion calculation unit 30
The first segment block distortion and the second segment block distortion calculated in 10 are input every eight clocks, and the first segment motion vector MVSg1 and the second segment motion vector MVSg2 are output.

【０４８９】さらに、フィールドブロックディストーシ
ョン算出ユニット５０００においても、８クロック毎に
フィールドブロックディストーションが算出され、フィ
ールドブロック特定ユニット６０００においても、８ク
ロック毎にフィールド動きベクトルＭＶＦｉが求められ
る。すなわち、実施例１と同様に、第１および第２セグ
メントブロックディストーション算出処理、第１および
第２動きベクトルＭＶＳｇ１，ＭＶＳｇ２特定処理、フ
ィールドブロックディストーション算出処理、並びに、
フィールド動きベクトルＭＶＦｉ特定処理のパイプライ
ン化が実現されている。Further, the field block distortion calculating unit 5000 also calculates the field block distortion every eight clocks, and the field block specifying unit 6000 also obtains the field motion vector MVFi every eight clocks. That is, similarly to the first embodiment, the first and second segment block distortion calculation processing, the first and second motion vectors MVSg1 and MVSg2 identification processing, the field block distortion calculation processing, and
Pipelining of the field motion vector MVFi identification processing is realized.

【０４９０】なお、本実施例２においても、図４６およ
び図４７に示すように、現画像フィールドブロック２０
０を（Ｎ×２）行Ｍ列の画素からなる現画像フィールド
ブロック２０２で表し、サーチウィンドウ４０３を（Ｈ
＋Ｎ）行Ｌ列の画素からなるサーチウィンドウ４０２で
表した場合には、水平方向に隣接した現画像フィールド
ブロックとこの現画像フィールドブロックに対応するＭ
画素分水平方向にシフトしたサーチウィンドウから求め
られる動きベクトルは、クロックパルス信号ＣＫ１の Ｍ×Ｎ×２ クロックを１サイクルとして順次求められることは言う
までもない。In the second embodiment as well, as shown in FIG. 46 and FIG.
0 is represented by a current image field block 202 composed of pixels in (N × 2) rows and M columns, and the search window 403 is represented by (H
+ N) When represented by a search window 402 composed of pixels in rows and L columns, a current image field block adjacent in the horizontal direction and an M corresponding to the current image field block are displayed.
It goes without saying that the motion vector obtained from the search window shifted in the horizontal direction by the number of pixels can be sequentially obtained using M × N × 2 clocks of the clock pulse signal CK1 as one cycle.

【０４９１】また、本実施例２のセグメントブロックデ
ィストーション算出ユニット３０１０の第１サイドレジ
スタグループ３３１０は、現画像フィールドブロック２
１０を（Ｎ×２）行Ｍ列の画素からなる現画像フィール
ドブロック２０２で表し、サーチウィンドウ４０３を
（Ｈ＋Ｎ）行Ｌ列の画素からなるサーチウィンドウ４０
２で表した場合には、図４８に示すように、第１サイド
レジスタグループ３３１０は、列毎にそれぞれ（Ｎ−
１）個の第１サイドレジスタＳＲ（ｘ，ｙ）が互いに直
列に電気的に接続されて構成され、第２サイドレジスタ
グループ３４１０は、列毎にそれぞれ（Ｎ−１）個の第
２サイドレジスタＳＲ（ｘ，ｙ）が互いに直列に電気的
に接続されて構成される。また、それぞれの第１および
第２サイドレジスタＳＲ（ｘ，ｙ）は、それぞれ隣接す
る同行の第１および第２サイドレジスタＳＲ（ｘ，ｙ）
と電気的に接続される。Also, the first side register group 3310 of the segment block distortion calculation unit 3010 according to the second embodiment includes the current image field block 2
10 is represented by a current image field block 202 composed of (N × 2) rows and M columns of pixels, and a search window 403 is represented by a search window 40 composed of (H + N) rows and L columns of pixels.
48, the first side register group 3310 includes (N-
1) first side registers SR (x, y) are electrically connected to each other in series, and the second side register group 3410 includes (N−1) second side registers SR for each column. SR (x, y) are electrically connected to each other in series. The first and second side registers SR (x, y) are respectively adjacent to the first and second side registers SR (x, y) on the same row.
Is electrically connected to

【０４９２】（実施例３）図７１〜図７３は本発明に係
る実施例３の動きベクトル探索装置を示す図である。本
実施例では、本発明の特徴部分を具体的に説明する。図
７１に示すように、セグメントブロックディストーショ
ン算出ユニット３０２０は、実施例１のセグメントブロ
ックディストーション算出ユニット３０００における第
１サイドレジスタグループ３３００と第２サイドレジス
タグループ３４００を第３サイドレジスタグループ３５
００により構成したものである。(Embodiment 3) FIGS. 71 to 73 show a motion vector search apparatus according to Embodiment 3 of the present invention. In this embodiment, a characteristic portion of the present invention will be specifically described. As shown in FIG. 71, the segment block distortion calculation unit 3020 converts the first side register group 3300 and the second side register group 3400 in the segment block distortion calculation unit 3000 of the first embodiment into the third side register group 35.
00.

【０４９３】第３サイドレジスタグループ３５００は、
図７１に示すように、４個の第３サイドレジスタ SR(0,3),SR(1,3),SR(2,3),SR(3,3) により構成されている。次に、第３サイドレジスタＳＲ
（ｘ，３）の端子配置およびブロック図を説明する。第
３サイドレジスタＳＲ（ｘ，３）の端子配置は、図５７
に示された中間レジスタ（ｘ，ｙ）の端子配置と同じで
あり、第３サイドレジスタＳＲ（ｘ，５）の基本的なブ
ロック図は、図５８に示された中間レジスタＩＰ（ｘ，
ｙ）のブロック図と同じになる。The third side register group 3500 is composed of
As shown in FIG. 71, it is composed of four third side registers SR (0,3), SR (1,3), SR (2,3), SR (3,3). Next, the third side register SR
The terminal arrangement and the block diagram of (x, 3) will be described. The terminal arrangement of the third side register SR (x, 3) is shown in FIG.
Is the same as the terminal arrangement of the intermediate register (x, y) shown in FIG. 58, and the basic block diagram of the third side register SR (x, 5) is
It becomes the same as the block diagram of y).

【０４９４】ここで、転送方向選択部３６００のセレク
タ３６０１の入力端子Ａは、入力端子ＹＤｉを介して同
列のプロセッサエレメントＰＥ（ｘ，２）または入力レ
ジスタＩＲ（３，２）の出力端子ＹＤｏに電気的に接続
される。セレクタ３６０１の入力端子Ｂは、入力端子Ｙ
Ｕｉを介して同列のプロセッサエレメントＰＥ（ｘ，
０）または入力レジスタＩＲ（３，０）の出力端子ＹＵ
ｏに電気的に接続される。セレクタ３６０１の入力端子
Ｃは、入力端子ＹＬｉを介して同行の第３サイドレジス
タＳＲ（ｘ＋１，３）の出力端子ＹＬｏに電気的に接続
される。Here, the input terminal A of the selector 3601 of the transfer direction selector 3600 is connected to the processor element PE (x, 2) of the same column or the output terminal YDo of the input register IR (3,2) via the input terminal YDi. Electrically connected. The input terminal B of the selector 3601 is connected to the input terminal Y
Through the Ui, the same processor element PE (x,
0) or the output terminal YU of the input register IR (3,0).
o is electrically connected. The input terminal C of the selector 3601 is electrically connected via the input terminal YLi to the output terminal YLo of the third side register SR (x + 1,3) in the same row.

【０４９５】また、出力端子ＹＵｏは、同列のプロセッ
サエレメントＰＥ（ｘ，２）または入力レジスタＩＲ
（３，２）の入力端子ＹＵｉに電気的に接続される。出
力端子ＹＤｏは、同列のプロセッサエレメントＰＥ
（ｘ，０）または入力レジスタＩＲ（３，０）の入力端
子ＹＤｉに電気的に接続される。出力端子ＹＬｏは、同
行の第３サイドレジスタＳＲ（ｘ−１，３）の入力端子
ＹＬｉに電気的に接続される。The output terminal YUo is connected to the processor element PE (x, 2) in the same row or the input register IR.
(3, 2) is electrically connected to the input terminal YUi. The output terminal YDo is connected to the same processor element PE.
(X, 0) or the input terminal YDi of the input register IR (3, 0). The output terminal YLo is electrically connected to the input terminal YLi of the third side register SR (x-1,3) in the same row.

【０４９６】すなわち、各第３サイドレジスタＳＲ
（ｘ，３）は、１行目および３行目の同列のプロセッサ
エレメントＰＥ（ｘ，ｙ）または入力レジスタＩＲ
（３，ｙ）と電気的に接続され、列毎に配線がリング状
に形成される。各第３サイドレジスタＳＲ（ｘ，３）
は、１行目の同列のプロセッサエレメントＰＥ（ｘ，
０）または入力レジスタＩＲ（３，０）との間でサーチ
ウィンドウの画素データを転送するとともに、３行目の
同列のプロセッサエレメントＰＥ（ｘ，２）または入力
レジスタＩＲ（３，２）との間でサーチウィンドウの画
素データを転送する。That is, each third side register SR
(X, 3) is the processor element PE (x, y) or input register IR of the same column in the first and third rows.
(3, y), and wiring is formed in a ring shape for each column. Each third side register SR (x, 3)
Is the processor element PE (x,
0) or the input register IR (3, 0) to transfer the pixel data of the search window, and to the third row in the same column of the processor element PE (x, 2) or the input register IR (3, 2). The pixel data of the search window is transferred between them.

【０４９７】このため、実施例１では、図１２における
上方向に画素データを転送する場合には、第１サイドレ
ジスタグループ３３００が画素データを一時的に記憶す
るバッファとなり、図１２における下方向に画素データ
を転送する場合には、第２サイドレジスタグループ３４
００が画素データを一時的に記憶するバッファとなるよ
うに、プロセッサエレメントＰＥ（ｘ，ｙ）からなる２
次元配列プロセッサグループ３１００の両側に各サイド
レジスタＳＲ（ｘ，ｙ）を配置したが、本実施例３で
は、２次元配列プロセッサグループ３１００の片側に各
第３サイドレジスタＳＲ（ｘ，３）を配置すればよく、
回路規模を半減することができる。For this reason, in the first embodiment, when pixel data is transferred in the upward direction in FIG. 12, the first side register group 3300 serves as a buffer for temporarily storing pixel data, and When transferring pixel data, the second side register group 34
2 comprising processor elements PE (x, y) so that 00 is a buffer for temporarily storing pixel data.
Each side register SR (x, y) is arranged on both sides of the two-dimensional array processor group 3100. In the third embodiment, each third register SR (x, 3) is arranged on one side of the two-dimensional array processor group 3100. Just do
The circuit scale can be halved.

【０４９８】なお、本実施例３における動きベクトルを
求める動作は、図７〜図１１に示されたタイムチャート
に基づいて実施例１と同様に行われることはいうまでも
ない。また、本実施例３の第３サイドレジスタＳＲ
（ｘ，ｙ）は、実施例２のセグメントブロックディスト
ーション算出ユニット３０１０にも適用され、図７２に
示すように、現画像フィールドブロック２００を（Ｎ×
２）行Ｍ列で表すと、第３サイドレジスタグループ３５
０１は、列毎に直列に電気的に接続された（Ｎ−１）個
の第３サイドレジスタＳＲ（ｘ，ｙ）によって構成され
る。また、それぞれの行の第３サイドレジスタＳＲ
（ｘ，ｙ）は、同行の第３サイドレジスタＳＲ（ｘ，
ｙ）と電気的に接続される。It is needless to say that the operation of obtaining the motion vector in the third embodiment is performed in the same manner as in the first embodiment based on the time charts shown in FIGS. Further, the third side register SR of the third embodiment
(X, y) is also applied to the segment block distortion calculation unit 3010 of the second embodiment, and as shown in FIG.
2) The third side register group 35 is represented by a row M column.
01 is composed of (N-1) third side registers SR (x, y) electrically connected in series for each column. Further, the third side register SR of each row
(X, y) is the third side register SR (x, y) in the same row.
y).

【０４９９】さらに、実際に回路を構成する場合には、
例えば、図７１に示すように、２次元配列プロセッサグ
ループ３１０１のそれぞれの列の間に列毎に各プロセッ
サエレメントＰＥ（ｘ，ｙ）、各中間レジスタＩＰ
（ｘ，ｙ）および各第３サイドレジスタＳＲ（ｘ，ｙ）
間の距離を均一に配置することで、短い転送バスを形成
することできるので、誤りの少ない安定した回路を構成
することができるとともに、回路規模を小さくすること
ができる。Further, when actually configuring a circuit,
For example, as shown in FIG. 71, between each column of the two-dimensional array processor group 3101, each processor element PE (x, y), each intermediate register IP
(X, y) and each third side register SR (x, y)
By arranging the distances uniformly, a short transfer bus can be formed, so that a stable circuit with few errors can be configured and the circuit scale can be reduced.

【０５００】（実施例４）図７４および図７５は本発明
に係る実施例４の動きベクトル探索装置を示す図であ
る。本実施例４では、本発明の特徴部分を具体的に説明
する。実施例２においては、セグメントブロックディス
トーション算出ユニット３０１０の中間レジスタＩＰ
（ｘ，ｙ）は、１行置きに、かつ、１列置きに配置され
たが、これらの配置は不均等に分散して配置してもよ
い。(Embodiment 4) FIGS. 74 and 75 show a motion vector search apparatus according to Embodiment 4 of the present invention. Fourth Embodiment In a fourth embodiment, a characteristic portion of the present invention will be specifically described. In the second embodiment, the intermediate register IP of the segment block distortion calculation unit 3010 is used.
(X, y) are arranged every other row and every other column, but these arrangements may be arranged unequally.

【０５０１】例えば、図７４に示すように、セグメント
ブロックディストーション算出ユニット３０３０は、２
次元配列プロセッサグループ３１３０をプロセッサエレ
メントＰＥ（ｘ，ｙ）および中間レジスタＩＰ（ｘ，
ｙ）からなる１３行１３列のマトリックス状に配置し、
さらに、２次元配列プロセッサグループ３１３０の右側
に１３個の入力レジスタＩＲ（ｘ，ｙ）からなる入力レ
ジスタグループ３２３０を配置し、２次元配列プロセッ
サグループ３１３０の上下にそれぞれ１４個の第１また
は第２サイドレジスタＳＲ（ｘ，ｙ）からなる第１サイ
ドレジスタグループ３３３０および第２サイドレジスタ
グループ３４３０を配置したものである。ここで、プロ
セッサエレメントＰＥ（ｘ，ｙ）は斜線で示されてお
り、また、各レジスタ（ｘ，ｙ）は無地で示されてい
る。For example, as shown in FIG. 74, the segment block distortion calculating unit 3030
The three-dimensional array processor group 3130 is divided into a processor element PE (x, y) and an intermediate register IP (x, y).
y) arranged in a matrix of 13 rows and 13 columns,
Further, an input register group 3230 including 13 input registers IR (x, y) is arranged on the right side of the two-dimensional array processor group 3130, and fourteen first or second input registers are arranged above and below the two-dimensional array processor group 3130, respectively. A first side register group 3330 and a second side register group 3430 including side registers SR (x, y) are arranged. Here, the processor element PE (x, y) is indicated by oblique lines, and each register (x, y) is indicated by solid color.

【０５０２】また、図７５に示すように、セグメントブ
ロックディストーション算出ユニット３０４０は、２次
元配列プロセッサグループ３１４０をプロセッサエレメ
ントＰＥ（ｘ，ｙ）および中間レジスタＩＰ（ｘ，ｙ）
からなる１３行１３列のマトリックス状に配置し、さら
に、２次元配列プロセッサグループ３１４０の右側に１
３個の入力レジスタＩＲ（ｘ，ｙ）からなる入力レジス
タグループ３２４０を配置し、２次元配列プロセッサグ
ループ３１４０の下側に１４個の第３サイドレジスタＳ
Ｒ（ｘ，ｙ）からなる第３サイドレジスタグループ３５
４０を配置したものである。ここで、プロセッサエレメ
ントＰＥ（ｘ，ｙ）は斜線で示されており、また、各レ
ジスタ（ｘ，ｙ）は無地で示されている。As shown in FIG. 75, the segment block distortion calculating unit 3040 stores the two-dimensional array processor group 3140 in the processor element PE (x, y) and the intermediate register IP (x, y).
Are arranged in a matrix of 13 rows and 13 columns consisting of
An input register group 3240 consisting of three input registers IR (x, y) is arranged, and 14 third side registers S are arranged below the two-dimensional array processor group 3140.
Third side register group 35 consisting of R (x, y)
40 are arranged. Here, the processor element PE (x, y) is indicated by oblique lines, and each register (x, y) is indicated by solid color.

【０５０３】２次元配列プロセッサグループ３１３０お
よび３１４０は、動きベクトルが（０，０）となる位置
を中心にプロセッサエレメントＰＥ（ｘ，ｙ）を密に配
置し、この中心から離れるに従ってプロセッサエレメン
トＰＥ（ｘ，ｙ）の密度を減らしている。このため、動
きの大きい画像に対しては、広い探索範囲から動きベク
トルを求めることができるとともに、動きの小さい画像
に対しては、予測精度の高い動きベクトルを求めること
ができる。The two-dimensional array processor groups 3130 and 3140 arrange the processor elements PE (x, y) densely around the position where the motion vector is (0, 0), and as the distance from the center increases, the processor elements PE ( x, y). Thus, a motion vector can be obtained from a wide search range for an image with a large motion, and a motion vector with a high prediction accuracy can be obtained for an image with a small motion.

【０５０４】[0504]

【効果】請求項１記載の発明によれば、セグメントブロ
ックディストーション算出手段によって、フィールド候
補ブロックの数と同数の演算器によって第１セグメント
ブロックディストーションおよび第２セグメントブロッ
クディストーションを時分割演算で算出することができ
るので、回路規模を小さくすることができる。また、演
算器の数を（Ｈ−Ｎ＋１）×（ＬーＭ＋１）個よりも少
なくすることができるので、演算器の数を削減すること
により、回路規模を小さくすることができ、かつ、広い
範囲で簡略的な探索方法で動きベクトルを求めることが
できる。According to the first aspect of the present invention, the segment block distortion calculating means calculates the first segment block distortion and the second segment block distortion by a time-division operation using the same number of arithmetic units as the number of field candidate blocks. Therefore, the circuit scale can be reduced. Further, since the number of arithmetic units can be made smaller than (H−N + 1) × (LM−1), the circuit scale can be reduced by reducing the number of arithmetic units, and the circuit size can be widened. A motion vector can be obtained by a simple search method within the range.

【０５０５】請求項２記載の発明によれば、（Ｈ−Ｎ＋
１）×（Ｌ−Ｍ＋１）個の候補ブロックに対応したディ
ストーションを算出することができるので、確実に全点
探索法により予測精度の高い第１および第２セグメント
動きベクトル、並びに、フィールド動きベクトルを求め
ることができる。請求項３記載の発明によれば、サーチ
ウィンドウデータ転送手段の各レジスタおよびセグメン
トブロックディストーション算出手段の各演算器を共通
制御信号によって同一時刻に同一動作を行うように制御
することができるので、演算処理の並列化による高速処
理を行うことができる。According to the invention of claim 2, (H-N +
1) Since distortions corresponding to × (L−M + 1) candidate blocks can be calculated, the first and second segment motion vectors and the field motion vector having high prediction accuracy can be reliably obtained by the all-point search method. You can ask. According to the third aspect of the present invention, each register of the search window data transfer means and each arithmetic unit of the segment block distortion calculating means can be controlled by the common control signal so as to perform the same operation at the same time. High-speed processing can be performed by parallel processing.

【０５０６】請求項４記載の発明によれば、サイドレジ
スタユニットを、セグメントブロックディストーション
算出手段と同じレジスタで構成することができるので、
回路を容易に構成することができる。請求項５記載の発
明によれば、サイドレジスタユニットを、セグメントブ
ロックディストーション算出手段と同じレジスタで構成
することができるので、回路を容易に構成することがで
きる。また、セグメントブロックディストーション算出
手段の各レジスタおよび入力レジスタユニットの各レジ
スタとサイドレジスタユニットのレジスタを列毎にリン
グ状に電気的に接続することができるので、請求項４記
載のサイドレジスタユニットの半数のレジスタでサイド
レジスタユニットを構成することができる。さらに、各
列毎にリング状に接続された各レジスタ間の距離を均一
に配置することができるので、各レジスタ間に短い転送
バスを形成することができるとともに、各レジスタ間の
転送時間を均一にすることができる。従って、誤りの少
ない安定した回路を形成することができるとともに、回
路規模を小さくすることができる。According to the present invention, the side register unit can be constituted by the same register as the segment block distortion calculating means.
The circuit can be easily configured. According to the fifth aspect of the present invention, the side register unit can be constituted by the same register as the segment block distortion calculating means, so that the circuit can be easily constituted. Further, since each register of the segment block distortion calculating means and each register of the input register unit and the register of the side register unit can be electrically connected in a ring shape for each column, half of the side register units according to claim 4 can be obtained. Can constitute a side register unit. Further, since the distance between the registers connected in a ring shape can be arranged uniformly for each column, a short transfer bus can be formed between the registers, and the transfer time between the registers can be made uniform. Can be Therefore, a stable circuit with few errors can be formed, and the circuit scale can be reduced.

【０５０７】請求項６記載の発明によれば、レジスタの
第２フリップフロップにラッチされたサーチウィンドウ
の画素データと現画像ブロックデータ出力手段によって
出力された現画像フィールドブロックの画素データに基
づいて局所ディストーション算出ユニットで算出された
局所ディストーションと局所ディストーション総和ユニ
ットの第２フリップフロップにラッチされたデータとの
累積演算を加算器によって行うことができるので、レジ
スタの第１フリップフロップおよび局所ディストーショ
ン総和ユニットの第１フリップフロップでは、同一の現
画像セグメントブロックに対応するデータを保持すると
ともに、レジスタの第２フリップフロップおよび局所デ
ィストーション総和ユニットの第２フリップフロップに
おいても、それぞれ第１フリップフロップと異なる同一
の現画像セグメントブロックに対応するデータを保持す
ることができる。このため、第１セグメントブロックデ
ィストーションおよび第２セグメントブロックディスト
ーションをそれぞれ時分割で算出することができる。ま
た、直列に電気的に接続された２つのフリップフロップ
によってレジスタおよび局所ディストーション総和ユニ
ットを構成することができるので、容易に回路を構成す
ることができる。[0507] According to the invention of claim 6, the local data is based on the pixel data of the search window latched by the second flip-flop of the register and the pixel data of the current image field block output by the current image block data output means. The accumulator of the local distortion calculated by the distortion calculation unit and the data latched in the second flip-flop of the local distortion summation unit can be performed by the adder, so that the first flip-flop of the register and the local distortion summation unit In the first flip-flop, data corresponding to the same current image segment block is held, and in the second flip-flop of the register and the second flip-flop of the local distortion summation unit, respectively. It can hold data corresponding to the same current image segment block different from the first flip-flop. Therefore, the first segment block distortion and the second segment block distortion can be calculated in a time-division manner. Further, since the register and the local distortion summation unit can be constituted by two flip-flops electrically connected in series, a circuit can be easily constituted.

【０５０８】請求項７記載の発明によれば、レジスタ、
局所ディストーション総和ユニットおよびディストーシ
ョン転送ユニットのそれぞれの第１フリップフロップで
は、同一の現画像セグメントブロックに対応するデータ
を保持するとともに、レジスタ、局所ディストーション
総和ユニットおよびディストーション転送ユニットのそ
れぞれの第２フリップフロップにおいても、それぞれ第
１フリップフロップに保持されたデータと異なる同一の
現画像セグメントブロックに対応するデータを保持する
ことができる。このため、第１セグメントブロックディ
ストーションおよび第２セグメントブロックディストー
ションをそれぞれ時分割で出力することができる。ま
た、直列に電気的に接続された２つのフリップフロップ
によってディストーション転送ユニットを構成すること
ができるので、容易に回路を構成することができる。According to the seventh aspect of the present invention, a register,
The first flip-flop of each of the local distortion summation unit and the distortion transfer unit holds data corresponding to the same current image segment block, and the second flip-flop of each of the register, the local distortion summation unit, and the distortion transfer unit. Can also hold data corresponding to the same current image segment block different from the data held in the first flip-flop. Therefore, the first segment block distortion and the second segment block distortion can be output in a time division manner. Further, since the distortion transfer unit can be formed by two flip-flops electrically connected in series, a circuit can be easily formed.

【０５０９】請求項８記載の発明によれば、サーチウィ
ンドウ内で垂直方向に並んだフィールド候補ブロックと
同数のフリップフロップおよび加算器によって、それぞ
れの行に対応する演算器で算出された第１および第２セ
グメントブロックディストーションから順次フィールド
ブロックディストーションを算出することができるの
で、レジスタと演算器が想像上配置されたマトリックス
状にセグメントブロックディストーション算出手段の演
算器と同数のフリップフロップおよび加算器を設ける必
要がなく、セグメントブロックディストーション算出手
段と別のエリアにフィールドブロックディストーション
算出手段をユニットとして配置することができる。従っ
て、フィールドブロックディストーションを算出する回
路の規模を小さくすることができる。[0509] According to the invention of claim 8, the same number of flip-flops and adders as the field candidate blocks vertically arranged in the search window are used to calculate the first and the second calculated by the arithmetic units corresponding to the respective rows. Since the field block distortion can be sequentially calculated from the second segment block distortion, it is necessary to provide the same number of flip-flops and adders as the arithmetic units of the segment block distortion calculating means in a matrix in which registers and arithmetic units are imaginarily arranged. Therefore, the field block distortion calculating means can be arranged as a unit in a different area from the segment block distortion calculating means. Therefore, the scale of the circuit for calculating the field block distortion can be reduced.

【０５１０】請求項９記載の発明によれば、サーチウィ
ンドウ内で水平方向に並んだフィールド候補ブロックと
同数のフリップフロップおよび加算器によって、それぞ
れの列に対応する演算器で算出された第１および第２セ
グメントブロックディストーションから順次フィールド
ブロックディストーションを算出することができるの
で、レジスタと演算器が想像上配置されたマトリックス
状にセグメントブロックディストーション算出手段の演
算器と同数のフリップフロップおよび加算器を設ける必
要がなく、セグメントブロックディストーション算出手
段と別のエリアにフィールドブロックディストーション
算出手段をユニットとして配置することができる。従っ
て、フィールドブロックディストーションを算出する回
路の規模を小さくすることができる。[0510] According to the ninth aspect of the present invention, the same number of flip-flops and adders as the field candidate blocks arranged in the horizontal direction in the search window are used to calculate the first and the second calculated by the arithmetic units corresponding to the respective columns. Since the field block distortion can be sequentially calculated from the second segment block distortion, it is necessary to provide the same number of flip-flops and adders as the arithmetic units of the segment block distortion calculating means in a matrix in which registers and arithmetic units are imaginarily arranged. Therefore, the field block distortion calculating means can be arranged as a unit in a different area from the segment block distortion calculating means. Therefore, the scale of the circuit for calculating the field block distortion can be reduced.

【０５１１】請求項１０記載の発明によれば、同時に入
力された第１または第２セグメントブロックディストー
ションに基づいて、セグメントブロックディストーショ
ン算出手段の各演算器の配置位置に対応する第１または
第２セグメント候補ブロックの垂直方向の位置を特定す
ることができるとともに、第１または第２セグメントブ
ロックディストーションがセグメントブロック特定手段
に入力された順番に基づいて、セグメントブロックディ
ストーション算出手段の各演算器の配置位置に対応する
第１または第２セグメント候補ブロックの水平方向の位
置を特定することができる。従って、最小の第１および
第２セグメントブロックディストーションが検出された
演算器の配置位置に基づいて、それぞれ第１セグメント
動きベクトルおよび第２セグメント動きベクトルを容易
に特定することができる。[0511] According to the tenth aspect, based on the first or second segment block distortion inputted simultaneously, the first or second segment corresponding to the arrangement position of each operation unit of the segment block distortion calculating means. The position of the candidate block in the vertical direction can be specified, and based on the order in which the first or second segment block distortion is input to the segment block specifying unit, the position of each computing unit of the segment block distortion calculating unit is determined. The horizontal position of the corresponding first or second segment candidate block can be specified. Therefore, it is possible to easily specify the first segment motion vector and the second segment motion vector, respectively, based on the arrangement positions of the computing units where the minimum first and second segment block distortions are detected.

【０５１２】請求項１１記載の発明によれば、同時に入
力された第１または第２セグメントブロックディストー
ションに基づいて、セグメントブロックディストーショ
ン算出手段の各演算器の配置位置に対応する第１または
第２セグメント候補ブロックの水平方向の位置を特定す
ることができるとともに、第１または第２セグメントブ
ロックディストーションがセグメントブロック特定手段
に入力された順番に基づいて、セグメントブロックディ
ストーション算出手段の各演算器の配置位置に対応する
第１または第２セグメント候補ブロックの垂直方向の位
置を特定することができる。従って、最小の第１および
第２セグメントブロックディストーションが検出された
演算器の配置位置に基づいてそれぞれ第１セグメント動
きベクトルおよび第２セグメント動きベクトルを容易に
特定することができる。[0512] According to the eleventh aspect, based on the first or second segment block distortion input simultaneously, the first or second segment corresponding to the arrangement position of each operation unit of the segment block distortion calculating means. The position of the candidate block in the horizontal direction can be specified, and based on the order in which the first or second segment block distortion is input to the segment block specifying unit, the position of each computing unit of the segment block distortion calculating unit is determined. The vertical position of the corresponding first or second segment candidate block can be specified. Therefore, it is possible to easily specify the first segment motion vector and the second segment motion vector, respectively, based on the arrangement positions of the computing units where the minimum first and second segment block distortions are detected.

【０５１３】請求項１２記載の発明によれば、同一行の
演算器で算出されたそれぞれの第１および第２セグメン
トブロックディストーションを順次各演算器のディスト
ーション転送ユニットを介して一方向に転送し、同一行
の一端の演算器のディストーション転送ユニットからフ
ィールドブロックディストーション算出手段およびセグ
メントブロック特定手段にそれぞれ第１および第２セグ
メントブロックディストーションを転送することができ
るので、第１および第２セグメントブロックディストー
ションを転送する方向にフィールドブロックディストー
ション算出手段およびセグメントブロック特定手段をユ
ニットとして容易に配置することができる。According to the twelfth aspect of the present invention, the first and second segment block distortions calculated by the arithmetic units on the same row are sequentially transferred in one direction via the distortion transfer unit of each arithmetic unit. Since the first and second segment block distortions can be transferred from the distortion transfer unit of the arithmetic unit at one end of the same row to the field block distortion calculating means and the segment block specifying means, respectively, the first and second segment block distortions are transferred. In this case, the field block distortion calculating means and the segment block specifying means can be easily arranged as a unit.

【０５１４】また、一端の演算器のディストーション転
送ユニットからフィールドブロックディストーション算
出手段およびセグメントブロック特定手段へ第１および
第２セグメントブロックディストーションを出力する転
送バスを演算器の存在する行数に削減することができる
とともに、短い転送バスを形成することができる。さら
に、同一行の各演算器のディストーション転送ユニット
の間にも短い転送バスを形成することができるので、各
演算器間の転送時間を均一にすることができる。従っ
て、誤りの少ない安定した回路を形成することができ
る。[0514] Further, the transfer bus for outputting the first and second segment block distortions from the distortion transfer unit of the computing unit at one end to the field block distortion calculating means and the segment block specifying means is reduced to the number of rows in which the computing units are present. And a short transfer bus can be formed. Further, since a short transfer bus can be formed between the distortion transfer units of the arithmetic units in the same row, the transfer time between the arithmetic units can be made uniform. Therefore, a stable circuit with few errors can be formed.

【０５１５】請求項１３記載の発明によれば、同一列の
演算器で算出されたそれぞれの第１および第２セグメン
トブロックディストーションを順次各演算器のディスト
ーション転送ユニットを介して一方向に転送し、同一列
の一端の演算器のディストーション転送ユニットからフ
ィールドブロックディストーション算出手段およびセグ
メントブロック特定手段にそれぞれ第１および第２セグ
メントブロックディストーションを転送することができ
るので、第１および第２セグメントブロックディストー
ションを転送する方向にフィールドブロックディストー
ション算出手段およびセグメントブロック特定手段をユ
ニットとして容易に配置することができる。According to the thirteenth aspect, the first and second segment block distortions calculated by the arithmetic units in the same column are sequentially transferred in one direction through the distortion transfer unit of each arithmetic unit, Since the first and second segment block distortions can be transferred from the distortion transfer unit of the arithmetic unit at one end of the same column to the field block distortion calculating means and the segment block specifying means, respectively, the first and second segment block distortions are transferred. In this case, the field block distortion calculating means and the segment block specifying means can be easily arranged as a unit.

【０５１６】また、一端の演算器のディストーション転
送ユニットからフィールドブロックディストーション算
出手段およびセグメントブロック特定手段へ第１および
第２セグメントブロックディストーションを出力する転
送バスを演算器の存在する列数に削減することができる
とともに、短い転送バスを形成することができる。さら
に、同一列の各演算器のディストーション転送ユニット
の間にも短い転送バスを形成することができるので、各
演算器間の転送時間を均一にすることができる。従っ
て、誤りの少ない安定した回路を形成することができ
る。Further, the number of transfer buses for outputting the first and second segment block distortions from the distortion transfer unit of the computing unit at one end to the field block distortion calculating unit and the segment block specifying unit is reduced to the number of columns in which the computing unit exists. And a short transfer bus can be formed. Furthermore, since a short transfer bus can be formed between the distortion transfer units of the arithmetic units in the same column, the transfer time between the arithmetic units can be made uniform. Therefore, a stable circuit with few errors can be formed.

【０５１７】請求項１４記載の発明によれば、セグメン
トブロックディストーション算出手段によって、第１現
画像フィールドブロックに隣接する第２現画像フィール
ドブロックの第１および第２セグメントブロックディス
トーションを前記第４転送制御手段の１サイクルの動作
毎に順次求めることができる。また、第１サーチウィン
ドウと第２サーチウィンドウとで共通する画素データを
重複することなく第２サーチウィンドウの画素データを
サーチウィンドウデータ出力手段から出力することがで
きるので、第２サーチウィンドウのデータを始めから出
力し直す必要がなく、処理効率を大幅に向上させること
ができる。According to the fourteenth aspect, the first and second segment block distortions of the second current image field block adjacent to the first current image field block are calculated by the fourth transfer control by the segment block distortion calculating means. It can be obtained sequentially for each one-cycle operation of the means. Further, since the pixel data of the second search window can be output from the search window data output unit without overlapping the pixel data common to the first search window and the second search window, the data of the second search window can be output. There is no need to output again from the beginning, and processing efficiency can be greatly improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係る実施例１の動きベクトル探索装置
の構成を示す図である。FIG. 1 is a diagram illustrating a configuration of a motion vector search device according to a first embodiment of the present invention.

【図２】現画像１００上および前符号化画像３００の構
成を示す図である。FIG. 2 is a diagram showing a configuration of a current image 100 and a pre-encoded image 300.

【図３】現画像フィールドブロック２００およびサーチ
ウィンドウ４００を示す図である。FIG. 3 is a diagram showing a current image field block 200 and a search window 400.

【図４】現画像第１セグメントブロック２１０および上
側サーチウィンドウ４１０を示す図である。FIG. 4 is a diagram showing a current image first segment block 210 and an upper search window 410.

【図５】現画像第２セグメントブロック２２０および下
側サーチウィンドウ４２０を示す図である。5 is a diagram showing a current image second segment block 220 and a lower search window 420. FIG.

【図６】信号出力ユニット７０００から各ユニットに出
力される信号を示すブロック図である。FIG. 6 is a block diagram showing signals output from the signal output unit 7000 to each unit.

【図７】セグメントブロックディストーション算出ユニ
ット３０００において第１および第２セグメントブロッ
クディストーションを算出するタイムチャートを示す図
である。FIG. 7 is a diagram showing a time chart for calculating first and second segment block distortions in a segment block distortion calculation unit 3000.

【図８】セグメントブロックディストーション算出ユニ
ット３０００において第１および第２セグメントブロッ
クディストーションを算出するタイムチャートを示す図
である。FIG. 8 is a diagram showing a time chart for calculating first and second segment block distortions in a segment block distortion calculation unit 3000.

【図９】セグメントブロック特定ユニット４０００にお
いて最小の第１および第２セグメントブロックディスト
ーション並びに第１および第２セグメント動きベクトル
を特定するタイムチャートを示す図である。FIG. 9 is a diagram showing a time chart for specifying minimum first and second segment block distortions and first and second segment motion vectors in the segment block specifying unit 4000;

【図１０】フィールドブロックディストーション算出ユ
ニット５０００においてフィールドブロックディストー
ションを求めるとともに、フィールドブロック特定ユニ
ット６０００において最小のフィールドブロックディス
トーションおよびフィールド動きベクトルを特定するタ
イムチャートを示す図である。FIG. 10 is a diagram showing a time chart in which a field block distortion is calculated in a field block distortion calculating unit 5000 and a minimum field block distortion and a field motion vector are specified in a field block specifying unit 6000.

【図１１】セグメントブロックディストーション算出ユ
ニット３０００において第１および第２セグメントブロ
ックディストーションを算出するタイムチャートを示す
図である。FIG. 11 is a diagram showing a time chart for calculating first and second segment block distortions in a segment block distortion calculation unit 3000.

【図１２】セグメントブロックディストーション算出ユ
ニット３０００の構成を示す図である。FIG. 12 is a diagram showing a configuration of a segment block distortion calculation unit 3000.

【図１３】プロセッサエレメントＰＥ（ｘ，ｙ）の端子
配置を示す図である。FIG. 13 is a diagram showing a terminal arrangement of a processor element PE (x, y).

【図１４】プロセッサエレメントＰＥ（ｘ，ｙ）の構成
を示すブロック図である。FIG. 14 is a block diagram illustrating a configuration of a processor element PE (x, y).

【図１５】入力レジスタＩＲ（３，１）の端子配置を示
す図である。FIG. 15 is a diagram showing a terminal arrangement of an input register IR (3, 1).

【図１６】入力レジスタＩＲ（３，１）の構成を示すブ
ロック図である。FIG. 16 is a block diagram showing a configuration of an input register IR (3, 1).

【図１７】入力レジスタＩＲ（３，０）および入力レジ
スタＩＲ（３，２）の端子配置を示す図である。FIG. 17 is a diagram showing terminal arrangements of an input register IR (3,0) and an input register IR (3,2).

【図１８】入力レジスタＩＲ（３，０）および入力レジ
スタＩＲ（３，２）の構成を示すブロック図である。FIG. 18 is a block diagram showing a configuration of an input register IR (3,0) and an input register IR (3,2).

【図１９】第１サイドレジスタＳＲ（ｘ，−１）の端子
配置を示す図である。FIG. 19 is a diagram showing a terminal arrangement of a first side register SR (x, -1).

【図２０】第１サイドレジスタＳＲ（ｘ，−１）の構成
を示すブロック図である。FIG. 20 is a block diagram showing a configuration of a first side register SR (x, -1).

【図２１】第２サイドレジスタＳＲ（ｘ，３）の端子配
置を示す図である。FIG. 21 is a diagram showing a terminal arrangement of a second side register SR (x, 3).

【図２２】第２サイドレジスタＳＲ（ｘ，３）の構成を
示すブロック図である。FIG. 22 is a block diagram showing a configuration of a second side register SR (x, 3).

【図２３】セグメントブロック特定ユニット４０００の
構成を示すブロック図である。FIG. 23 is a block diagram showing a configuration of a segment block specifying unit 4000.

【図２４】セレクタ付きフリップフロップ４４００の構
成を示すブロック図である。FIG. 24 is a block diagram showing a configuration of a flip-flop with selector 4400.

【図２５】フィールドブロックディストーション算出ユ
ニット５０００の構成を示すブロック図である。FIG. 25 is a block diagram showing a configuration of a field block distortion calculation unit 5000.

【図２６】フィールドブロック特定ユニット６０００の
構成を示すブロック図である。FIG. 26 is a block diagram showing a configuration of a field block specifying unit 6000.

【図２７】図７〜図１１に示されたタイムチャートのク
ロックパルス信号ＣＫ１の１クロック目のセグメントブ
ロックディストーション算出ユニット３０００における
サーチウィンドウ４００の画素データの転送状態を示す
図である。FIG. 27 is a diagram showing a transfer state of pixel data of a search window 400 in the segment block distortion calculation unit 3000 of the first clock of the clock pulse signal CK1 in the time charts shown in FIGS.

【図２８】図７〜図１１に示されたタイムチャートのク
ロックパルス信号ＣＫ１の２クロック目のセグメントブ
ロックディストーション算出ユニット３０００における
サーチウィンドウ４００の画素データの転送状態を示す
図である。28 is a diagram showing a transfer state of pixel data of a search window 400 in the segment block distortion calculation unit 3000 at the second clock of the clock pulse signal CK1 in the time charts shown in FIGS. 7 to 11. FIG.

【図２９】図７〜図１１に示されたタイムチャートのク
ロックパルス信号ＣＫ１の３クロック目のセグメントブ
ロックディストーション算出ユニット３０００における
サーチウィンドウ４００の画素データの転送状態を示す
図である。29 is a diagram showing a transfer state of pixel data of a search window 400 in the segment block distortion calculation unit 3000 at the third clock of the clock pulse signal CK1 in the time charts shown in FIGS. 7 to 11. FIG.

【図３０】図７〜図１１に示されたタイムチャートのク
ロックパルス信号ＣＫ１の４クロック目のセグメントブ
ロックディストーション算出ユニット３０００における
サーチウィンドウ４００の画素データの転送状態を示す
図である。30 is a diagram showing a transfer state of pixel data of a search window 400 in the segment block distortion calculation unit 3000 at the fourth clock of the clock pulse signal CK1 in the time charts shown in FIGS. 7 to 11. FIG.

【図３１】図７〜図１１に示されたタイムチャートのク
ロックパルス信号ＣＫ１の５クロック目のセグメントブ
ロックディストーション算出ユニット３０００における
サーチウィンドウ４００の画素データの転送状態を示す
図である。31 is a diagram showing a transfer state of pixel data of a search window 400 in the segment block distortion calculation unit 3000 at the fifth clock of the clock pulse signal CK1 in the time charts shown in FIGS. 7 to 11. FIG.

【図３２】図７〜図１１に示されたタイムチャートのク
ロックパルス信号ＣＫ１の６クロック目のセグメントブ
ロックディストーション算出ユニット３０００における
サーチウィンドウ４００の画素データの転送状態を示す
図である。32 is a diagram showing a transfer state of pixel data of a search window 400 in the segment block distortion calculation unit 3000 at the sixth clock of the clock pulse signal CK1 in the time charts shown in FIGS. 7 to 11. FIG.

【図３３】図７〜図１１に示されたタイムチャートのク
ロックパルス信号ＣＫ１の７クロック目のセグメントブ
ロックディストーション算出ユニット３０００における
サーチウィンドウ４００の画素データの転送状態を示す
図である。33 is a diagram showing a transfer state of pixel data of a search window 400 in the segment block distortion calculation unit 3000 at the seventh clock of the clock pulse signal CK1 in the time charts shown in FIGS. 7 to 11. FIG.

【図３４】図７〜図１１に示されたタイムチャートのク
ロックパルス信号ＣＫ１の８クロック目のセグメントブ
ロックディストーション算出ユニット３０００における
サーチウィンドウ４００の画素データの転送状態を示す
図である。34 is a diagram showing a transfer state of pixel data in a search window 400 in the segment block distortion calculation unit 3000 at the eighth clock of the clock pulse signal CK1 in the time charts shown in FIGS. 7 to 11. FIG.

【図３５】図７〜図１１に示されたタイムチャートのク
ロックパルス信号ＣＫ１の１４クロック目のセグメント
ブロックディストーション算出ユニット３０００におけ
るサーチウィンドウ４００の画素データの転送状態を示
す図である。FIG. 35 is a diagram showing a transfer state of pixel data of a search window 400 in the segment block distortion calculation unit 3000 at the 14th clock of the clock pulse signal CK1 in the time charts shown in FIGS.

【図３６】図７〜図１１に示されたタイムチャートのク
ロックパルス信号ＣＫ１の１５クロック目のセグメント
ブロックディストーション算出ユニット３０００におけ
るサーチウィンドウ４００の画素データの転送状態を示
す図である。36 is a diagram illustrating a transfer state of pixel data of a search window 400 in the segment block distortion calculation unit 3000 at the 15th clock of the clock pulse signal CK1 in the time charts illustrated in FIGS. 7 to 11. FIG.

【図３７】図７〜図１１に示されたタイムチャートのク
ロックパルス信号ＣＫ１の１６クロック目のセグメント
ブロックディストーション算出ユニット３０００におけ
るサーチウィンドウ４００の画素データの転送状態を示
す図である。FIG. 37 is a diagram showing a transfer state of pixel data of a search window 400 in the segment block distortion calculation unit 3000 at the 16th clock of the clock pulse signal CK1 in the time charts shown in FIGS.

【図３８】図７〜図１１に示されたタイムチャートのク
ロックパルス信号ＣＫ１の１７クロック目のセグメント
ブロックディストーション算出ユニット３０００におけ
るサーチウィンドウ４００の画素データの転送状態を示
す図である。38 is a diagram showing a transfer state of pixel data of a search window 400 in the segment block distortion calculation unit 3000 at the 17th clock of the clock pulse signal CK1 in the time charts shown in FIGS. 7 to 11. FIG.

【図３９】図７〜図１１に示されたタイムチャートのク
ロックパルス信号ＣＫ１の１８クロック目のセグメント
ブロックディストーション算出ユニット３０００におけ
るサーチウィンドウ４００の画素データの転送状態を示
す図である。39 is a diagram illustrating a transfer state of pixel data of a search window 400 in the segment block distortion calculation unit 3000 at the 18th clock of the clock pulse signal CK1 in the time charts illustrated in FIGS. 7 to 11. FIG.

【図４０】図７〜図１１に示されたタイムチャートのク
ロックパルス信号ＣＫ１の１９クロック目のセグメント
ブロックディストーション算出ユニット３０００におけ
るサーチウィンドウ４００の画素データの転送状態を示
す図である。40 is a diagram showing a transfer state of pixel data of a search window 400 in the segment block distortion calculation unit 3000 at the 19th clock of the clock pulse signal CK1 in the time charts shown in FIGS. 7 to 11. FIG.

【図４１】図７〜図１１に示されたタイムチャートのク
ロックパルス信号ＣＫ１の２０クロック目のセグメント
ブロックディストーション算出ユニット３０００におけ
るサーチウィンドウ４００の画素データの転送状態を示
す図である。41 is a diagram showing a transfer state of pixel data of a search window 400 in the segment block distortion calculation unit 3000 at the 20th clock of the clock pulse signal CK1 in the time charts shown in FIGS. 7 to 11. FIG.

【図４２】図７〜図１１に示されたタイムチャートのク
ロックパルス信号ＣＫ１の２１クロック目のセグメント
ブロックディストーション算出ユニット３０００におけ
るサーチウィンドウ４００の画素データの転送状態を示
す図である。42 is a diagram illustrating a transfer state of pixel data of a search window 400 in the segment block distortion calculation unit 3000 at the 21st clock of the clock pulse signal CK1 in the time charts illustrated in FIGS. 7 to 11. FIG.

【図４３】図７〜図１１に示されたタイムチャートのク
ロックパルス信号ＣＫ１の２２クロック目のセグメント
ブロックディストーション算出ユニット３０００におけ
るサーチウィンドウ４０１の画素データの転送状態を示
す図である。43 is a diagram showing a transfer state of pixel data of a search window 401 in the segment block distortion calculation unit 3000 at the 22nd clock of the clock pulse signal CK1 in the time charts shown in FIGS. 7 to 11. FIG.

【図４４】現画像フィールドブロック２００に対して水
平方向に隣接する現画像フィールドブロック２０１とサ
ーチウィンドウ４００に対して水平方向に２画素分シフ
トしたサーチウィンドウ４０１を示す図である。44 shows a current image field block 201 horizontally adjacent to the current image field block 200 and a search window 401 shifted horizontally by two pixels with respect to the search window 400. FIG.

【図４５】第１および第２セグメントブロックディスト
ーション算出処理、第１および第２セグメント動きベク
トル特定処理、並びに、フィールドブロックディストー
ション算出処理およびフィールド動きベクトル特定処理
のパイプライン化を示す図である。FIG. 45 is a diagram illustrating first and second segment block distortion calculation processing, first and second segment motion vector identification processing, and pipelining of field block distortion calculation processing and field motion vector identification processing.

【図４６】（Ｎ×２）行Ｍ列の現画像フィールドブロッ
ク２０２に対して水平方向に隣接する現画像フィールド
ブロックを示す図である。FIG. 46 is a diagram showing a current image field block horizontally adjacent to a current image field block 202 of (N × 2) rows and M columns.

【図４７】（Ｎ×２）行Ｍ列の現画像フィールドブロッ
ク２０２に対して水平方向に隣接する現画像フィールド
ブロックおよびこれらの現画像フィールドブロックに対
応して列方向にＭ画素毎にシフトした（Ｈ＋Ｎ）行Ｌ列
のサーチウィンドウを示す図である。FIG. 47 shows a current image field block horizontally adjacent to a current image field block 202 of (N × 2) rows and M columns, and shifted by M pixels in the column direction corresponding to these current image field blocks. It is a figure which shows the search window of (H + N) row L column.

【図４８】（Ｎ×２）行Ｍ列の現画像フィールドブロッ
ク２０２に対応する第１サイドレジスタグループ３３０
１および第２サイドレジスタグループ３４０１の構成を
示す図である。48. First side register group 330 corresponding to current image field block 202 in (N × 2) rows and M columns
FIG. 3 is a diagram showing a configuration of a first and second side register group 3401.

【図４９】本発明に係る実施例２の動きベクトル探索装
置の構成を示す図である。FIG. 49 is a diagram illustrating a configuration of a motion vector search device according to a second embodiment of the present invention.

【図５０】現画像１００上の現画像フィールドブロック
２１０および前符号化画像３００上のサーチウィンドウ
４０３を示す図である。50 shows a current image field block 210 on the current image 100 and a search window 403 on the pre-encoded image 300. FIG.

【図５１】信号出力ユニット７０１０から各ユニットに
出力される信号を示すブロック図である。FIG. 51 is a block diagram showing signals output from the signal output unit 7010 to each unit.

【図５２】セグメントブロックディストーション算出ユ
ニット３０１０において第１および第２セグメントブロ
ックディストーションを算出するタイムチャートを示す
図である。FIG. 52 is a diagram showing a time chart for calculating first and second segment block distortions in a segment block distortion calculation unit 3010.

【図５３】セグメントブロックディストーション算出ユ
ニット３０１０において第１および第２セグメントブロ
ックディストーションを算出するタイムチャートを示す
図である。FIG. 53 is a diagram showing a time chart for calculating first and second segment block distortions in a segment block distortion calculation unit 3010.

【図５４】セグメントブロック特定ユニット４０００に
おいて最小の第１および第２セグメントブロックディス
トーション並びに第１および第２セグメント動きベクト
ルを特定するタイムチャートを示す図である。FIG. 54 is a diagram showing a time chart for specifying the minimum first and second segment block distortions and the first and second segment motion vectors in the segment block specifying unit 4000;

【図５５】フィールドブロックディストーション算出ユ
ニット５０００においてフィールドブロックディストー
ションを求めるとともに、フィールドブロック特定ユニ
ット６０００において最小のフィールドブロックディス
トーションおよびフィールド動きベクトルを特定するタ
イムチャートを示す図である。FIG. 55 is a diagram showing a time chart for obtaining a field block distortion in a field block distortion calculation unit 5000 and specifying a minimum field block distortion and a field motion vector in a field block specifying unit 6000.

【図５６】セグメントブロックディストーション算出ユ
ニット３０１０の構成を示す図である。FIG. 56 is a diagram showing a configuration of a segment block distortion calculation unit 3010.

【図５７】中間レジスタＩＰ（ｘ，ｙ）の端子配置を示
す図である。FIG. 57 is a diagram showing a terminal arrangement of an intermediate register IP (x, y).

【図５８】中間レジスタＩＰ（ｘ，ｙ）の構成を示すブ
ロック図である。FIG. 58 is a block diagram showing a configuration of an intermediate register IP (x, y).

【図５９】図５２〜図５５に示されたタイムチャートの
クロックパルス信号ＣＫ１の１クロック目のセグメント
ブロックディストーション算出ユニット３０１０におけ
るサーチウィンドウ４０３の画素データの転送状態を示
す図である。59 is a diagram illustrating a transfer state of pixel data of a search window 403 in the segment block distortion calculation unit 3010 at the first clock of the clock pulse signal CK1 in the time charts illustrated in FIGS. 52 to 55. FIG.

【図６０】図５２〜図５５に示されたタイムチャートの
クロックパルス信号ＣＫ１の２クロック目のセグメント
ブロックディストーション算出ユニット３０１０におけ
るサーチウィンドウ４０３の画素データの転送状態を示
す図である。60 is a diagram showing a transfer state of pixel data of a search window 403 in the segment block distortion calculation unit 3010 at the second clock of the clock pulse signal CK1 in the time charts shown in FIGS. 52 to 55. FIG.

【図６１】図５２〜図５５に示されたタイムチャートの
クロックパルス信号ＣＫ１の２２クロック目のセグメン
トブロックディストーション算出ユニット３０１０にお
けるサーチウィンドウ４０３の画素データの転送状態を
示す図である。FIG. 61 is a diagram illustrating a transfer state of pixel data of a search window 403 in the segment block distortion calculation unit 3010 at the 22nd clock of the clock pulse signal CK1 in the time charts illustrated in FIGS. 52 to 55.

【図６２】図５２〜図５５に示されたタイムチャートの
クロックパルス信号ＣＫ１の２３クロック目のセグメン
トブロックディストーション算出ユニット３０１０にお
けるサーチウィンドウ４０３の画素データの転送状態を
示す図である。62 is a diagram illustrating a transfer state of pixel data in a search window 403 in the segment block distortion calculation unit 3010 at the 23rd clock of the clock pulse signal CK1 in the time charts illustrated in FIGS. 52 to 55. FIG.

【図６３】図５２〜図５５に示されたタイムチャートの
クロックパルス信号ＣＫ１の２４クロック目のセグメン
トブロックディストーション算出ユニット３０１０にお
けるサーチウィンドウ４０３の画素データの転送状態を
示す図である。63 is a diagram showing a transfer state of pixel data of a search window 403 in the segment block distortion calculation unit 3010 at the 24th clock of the clock pulse signal CK1 in the time charts shown in FIGS. 52 to 55. FIG.

【図６４】図５２〜図５５に示されたタイムチャートの
クロックパルス信号ＣＫ１の２５クロック目のセグメン
トブロックディストーション算出ユニット３０１０にお
けるサーチウィンドウ４０３の画素データの転送状態を
示す図である。FIG. 64 is a diagram showing a transfer state of pixel data in a search window 403 in the segment block distortion calculation unit 3010 at the 25th clock of the clock pulse signal CK1 in the time charts shown in FIGS. 52 to 55.

【図６５】図５２〜図５５に示されたタイムチャートの
クロックパルス信号ＣＫ１の２６クロック目のセグメン
トブロックディストーション算出ユニット３０１０にお
けるサーチウィンドウ４０３の画素データの転送状態を
示す図である。FIG. 65 is a diagram illustrating a transfer state of pixel data of a search window 403 in the segment block distortion calculation unit 3010 at the 26th clock of the clock pulse signal CK1 in the time charts illustrated in FIGS. 52 to 55.

【図６６】図５２〜図５５に示されたタイムチャートの
クロックパルス信号ＣＫ１の２７クロック目のセグメン
トブロックディストーション算出ユニット３０１０にお
けるサーチウィンドウ４０３の画素データの転送状態を
示す図である。FIG. 66 is a diagram illustrating a transfer state of pixel data of a search window 403 in the segment block distortion calculation unit 3010 at the 27th clock of the clock pulse signal CK1 in the time charts illustrated in FIGS. 52 to 55.

【図６７】図５２〜図５５に示されたタイムチャートの
クロックパルス信号ＣＫ１の２８クロック目のセグメン
トブロックディストーション算出ユニット３０１０にお
けるサーチウィンドウ４０３の画素データの転送状態を
示す図である。FIG. 67 is a diagram illustrating a transfer state of pixel data of a search window 403 in the segment block distortion calculation unit 3010 at the 28th clock of the clock pulse signal CK1 in the time charts illustrated in FIGS. 52 to 55.

【図６８】図５２〜図５５に示されたタイムチャートの
クロックパルス信号ＣＫ１の２９クロック目のセグメン
トブロックディストーション算出ユニット３０１０にお
けるサーチウィンドウ４０３の画素データの転送状態を
示す図である。FIG. 68 is a diagram showing a transfer state of pixel data of a search window 403 in the segment block distortion calculation unit 3010 at the 29th clock of the clock pulse signal CK1 in the time charts shown in FIGS. 52 to 55.

【図６９】図５２〜図５５に示されたタイムチャートの
クロックパルス信号ＣＫ１の３０クロック目のセグメン
トブロックディストーション算出ユニット３０１０にお
けるサーチウィンドウ４０４の画素データの転送状態を
示す図である。69 is a diagram illustrating a transfer state of pixel data of a search window 404 in the segment block distortion calculation unit 3010 at the 30th clock of the clock pulse signal CK1 in the time charts illustrated in FIGS. 52 to 55. FIG.

【図７０】現画像フィールドブロック２００に対して水
平方向に隣接する現画像フィールドブロック２０１とサ
ーチウィンドウ４０３に対して水平方向に２画素分シフ
トしたサーチウィンドウ４０４を示す図である。FIG. 70 is a diagram showing a current image field block 201 horizontally adjacent to a current image field block 200 and a search window 404 horizontally shifted by two pixels with respect to a search window 403.

【図７１】本発明に係る実施例３のセグメントブロック
ディストーション算出ユニット３０２０の構成を示す図
である。FIG. 71 is a diagram illustrating a configuration of a segment block distortion calculation unit 3020 according to the third embodiment of the present invention.

【図７２】（Ｎ×２）行Ｍ列の現画像フィールドブロッ
クに対応する第３サイドレジスタグループ３５０１の構
成を示す図である。FIG. 72 is a diagram showing a configuration of a third side register group 3501 corresponding to a current image field block of (N × 2) rows and M columns.

【図７３】列毎にリング状に電気的に接続された各プロ
セッサエレメントＰＥ（ｘ，ｙ）および各第３サイドレ
ジスタＳＲ（ｘ，ｙ）を互いに間隔が等しくなるように
配置した図である。FIG. 73 is a view in which each processor element PE (x, y) and each third side register SR (x, y) electrically connected in a ring shape for each column are arranged so as to be equal in interval to each other. .

【図７４】本発明に係る実施例４のセグメントブロック
ディストーション算出ユニット３０３０の構成を示す図
である。FIG. 74 is a diagram illustrating a configuration of a segment block distortion calculation unit 3030 according to the fourth embodiment of the present invention.

【図７５】本発明に係る実施例４のセグメントブロック
ディストーション算出ユニット３０４０の構成を示す図
である。FIG. 75 is a diagram illustrating a configuration of a segment block distortion calculation unit 3040 according to the fourth embodiment of the present invention.

【図７６】単純フレーム間予測符号化方式を示す図であ
る。FIG. 76 is a diagram illustrating a simple inter-frame prediction encoding method.

【図７７】動き補償フレーム間予測符号化方式を示す図
である。Fig. 77 is a diagram illustrating a motion-compensated inter-frame predictive coding scheme.

【図７８】現画像１０２上の現符号化ブロック２３０お
よび前符号化画像３０２上のサーチウィンドウ４０５お
よび候補ブロック５３０を示す図である。FIG. 78 is a diagram showing a current coded block 230 on the current image 102 and a search window 405 and a candidate block 530 on the previous coded image 302.

【図７９】現符号化ブロック２３０、サーチウィンドウ
４０５、候補ブロック５３０の関係を示す図である。FIG. 79 is a diagram illustrating a relationship among a current coding block 230, a search window 405, and a candidate block 530.

【図８０】現符号化ブロック２３０内の画素データと各
候補ブロック５３０内の画素データとの位置的な対応関
係を示す図である。FIG. 80 is a diagram showing a positional correspondence between pixel data in the current encoding block 230 and pixel data in each candidate block 530.

【図８１】現符号化ブロックの画素データと各候補ブロ
ックの画素データに基づいて各プロセッサエレメントに
おいてそれぞれのディストーションを算出する方法を示
す図である。FIG. 81 is a diagram illustrating a method of calculating each distortion in each processor element based on pixel data of a current coding block and pixel data of each candidate block.

【図８２】現符号化ブロックの画素データと各候補ブロ
ックの画素データに基づいて各プロセッサエレメントに
おいてそれぞれのディストーションを算出する方法を示
す図である。FIG. 82 is a diagram illustrating a method of calculating each distortion in each processor element based on pixel data of a current coding block and pixel data of each candidate block.

【図８３】フィールド構造におけるフィールド予測符号
化方式を示す図である。Fig. 83 is a diagram illustrating a field prediction encoding method in a field structure.

【図８４】フィールド構造における１６×８フィールド
予測方式を示す図である。FIG. 84 is a diagram illustrating a 16 × 8 field prediction scheme in a field structure.

【図８５】フィールド構造における１６×８フィールド
予測方式を示す図である。FIG. 85 is a diagram illustrating a 16 × 8 field prediction scheme in a field structure.

【符号の説明】[Explanation of symbols]

１０，１１ 人物像 ２０，２１ 有意画素領域 １００，１０１，１０２ 現画像 ２００，２０１，２０２，７００ 現画像フィールドブ
ロック ２１０，７１０ 現画像第１セグメントブロック ２２０，７２０ 現画像第２セグメントブロック ２３０ 現符号化ブロック ３００，３０１，３０２ 前符号化画像 ４００，４０１，４０２，４０３，４０４，４０５ サ
ーチウィンドウ ４１０ 上側サーチウィンドウ ４２０ 下側サーチウィンドウ ５００，８００，８０１ フィールド候補ブロック ５１０，８１０，８１１ 第１セグメント候補ブロック ５２０，８２０，８２１ 第２セグメント候補ブロック ５３０ 候補ブロック ６０１ 第１フィールド ６０２ 第２フィールド ６０３ 第３フィールド １０００，１０１０ 現画像ブロックデータ出力ユニッ
ト ２０００，２０１０ サーチウィンドウデータ出力ユニ
ット ３０００，３００１，３０１０，３０２０，３０２１，
３０３０，３０４０セグメントブロックディストーショ
ン算出ユニット ３１００，３１０１，３１１０，３１３０，３１４０
２次元配列プロセッサグループ ３２００，３２０１，３２１０，３２３０，３２４０
入力レジスタグループ ３３００，３３０１，３３１０，３３３０ 第１サイド
レジスタグループ ３４００，３４０１，３４１０，３４３０ 第２サイド
レジスタグループ ３５００，３５０１，３５４０ 第３サイドレジスタグ
ループ ３６００，３６１０，３６２０，３６３０，３６４０
転送方向選択部 ３６０１，３６１１，３６２１，３６３１，３６４１
セレクタ ３６０２，３６１２，３６２２，３６３２，３６４２
第１フリップフロップ ３６０３，３６１３，３６２３，３６３３，３６４３
第２フリップフロップ ３７００ ディストーション算出部 ３７０１ 減算器 ３７０２ 正数変換器 ３７０３ 論理積演算器 ３７０４ 加算器 ３７０５ 第１フリップフロップ ３７０６ 第２フリップフロップ ３８００ ディストーション転送部 ３８０１ セレクタ ３８０２ 第１フリップフロップ ３８０３ 第２フリップフロップ ４０００ セグメントブロック特定ユニット ４１００ 最小セグメントブロックディストーション検
出ユニット ４１０１ 比較器 ４１０２ 論理和演算器 ４１０３ 比較器 ４１０４ セレクタ ４１０５ 第１フリップフロップ ４１０６ 第２フリップフロップ ４１０７ 第１セレクタ付きフリップフロップ ４１０８ 第２セレクタ付きフリップフロップ ４２００ セグメント動きベクトル垂直成分検出ユニッ
ト ４２０１ セレクタ ４２０２ 第１フリップフロップ ４２０３ 第２フリップフロップ ４２０４ 換算テーブル ４２０５ 第１セレクタ付きフリップフロップ ４２０６ 第２セレクタ付きフリップフロップ ４３００ セグメント動きベクトル水平成分検出ユニッ
ト ４３０１ カウンタ ４３０２ セレクタ ４３０３ 第１フリップフロップ ４３０４ 第２フリップフロップ ４３０５ 換算テーブル ４３０６ 第１セレクタ付きフリップフロップ ４３０７ 第２セレクタ付きフリップフロップ ４４００ セレクタ付きフリップフロップ ４４０１ セレクタ ４４０２ フリップフロップ ５０００ フィールドブロックディストーション算出ユ
ニット ５００１ フリップフロップ ５００２ 加算器 ５００３ セレクタ付きフリップフロップ ５１００ 第１フィールドブロックディストーション算
出ユニット ５２００ 第２フィールドブロックディストーション算
出ユニット ５３００ 第３フィールドブロックディストーション算
出ユニット ６０００ フィールドブロック特定ユニット ６１００ 最小フィールドブロックディストーション検
出ユニット ６１０１ 比較器 ６１０２ 論理和演算器 ６１０３ 比較器 ６１０４ セレクタ ６１０５ フリップフロップ ６１０６ セレクタ付きフリップフロップ ６２００ フィールド動きベクトル垂直成分検出ユニッ
ト ６２０１ セレクタ ６２０２ フリップフロップ ６２０３ 換算テーブル ６２０４ セレクタ付きフリップフロップ ６３００ フィールド動きベクトル水平成分検出ユニッ
ト ６３０１ カウンタ ６３０２ セレクタ ６３０３ フリップフロップ ６３０４ 換算テーブル ６３０５ セレクタ付きフリップフロップ ７０００，７０１０ 信号出力ユニット10, 11 person image 20, 21 significant pixel area 100, 101, 102 current image 200, 201, 202, 700 current image field block 210, 710 current image first segment block 220, 720 current image second segment block 230 current code Blocks 300, 301, 302 Pre-encoded images 400, 401, 402, 403, 404, 405 Search window 410 Upper search window 420 Lower search window 500, 800, 801 Field candidate blocks 510, 810, 811 First segment candidate Block 520, 820, 821 Second segment candidate block 530 Candidate block 601 First field 602 Second field 603 Third field 1000, 1010 Current image block data output unit 2000, 2010 Search window data output unit 3000, 3001, 3010, 3020, 3021
3030, 3040 segment block distortion calculation unit 3100, 3101, 3110, 3130, 3140
2D array processor group 3200,3201,3210,3230,3240
Input register group 3300, 3301, 3310, 3330 First side register group 3400, 3401, 3410, 3430 Second side register group 3500, 3501, 3540 Third side register group 3600, 3610, 3620, 3630, 3640
Transfer direction selector 3601, 3611, 3621, 3631, 3641
Selector 3602, 3612, 3622, 3632, 3642
First flip-flop 3603, 3613, 3623, 3633, 3643
Second flip-flop 3700 Distortion calculator 3701 Subtractor 3702 Positive number converter 3703 Logical product operator 3704 Adder 3705 First flip-flop 3706 Second flip-flop 3800 Distortion transfer unit 3801 Selector 3802 First flip-flop 3803 Second flip-flop 4000 Segment block specifying unit 4100 Minimum segment block distortion detection unit 4101 Comparator 4102 OR operation unit 4103 Comparator 4104 Selector 4105 First flip-flop 4106 Second flip-flop 4107 First flip-flop with selector 4108 Second flip-flop with selector 4200 Segment motion vector vertical component detection unit 4201 selector 4202 first flip-flop 4203 second flip-flop 4204 conversion table 4205 first flip-flop with selector 4206 second flip-flop with selector 4300 segment motion vector horizontal component detection unit 4301 counter 4302 selector 4303 first flip-flop 4304 second flip-flop 4305 Conversion table 4306 First flip-flop with selector 4307 Second flip-flop with selector 4400 Flip-flop with selector 4401 Selector 4402 Flip-flop 5000 Field block distortion calculation unit 5001 Flip-flop 5002 Adder 5003 Flip-flop with selector 5100 First field block distortion 5200 2nd field block distortion calculation unit 5300 3rd field block distortion calculation unit 6000 field block identification unit 6100 minimum field block distortion detection unit 6101 comparator 6102 OR operation unit 6103 comparator 6104 selector 6105 flip-flop 6106 selector With flip-flop 6200 field motion vector vertical component detection unit 6201 selector 6202 flip-flop 6203 conversion table 6204 flip-flop with selector 6300 field motion vector horizontal component detection unit 6301 counter 6302 selector 6303 flip-flop 6304 conversion table 6305 select Data with a flip-flop 7000,7010 signal output unit

Claims (14)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】動画像を部分的に構成する現画像フィール
ドを、前記動画像を部分的に構成する参照画像フィール
ドに基づいて予測するのに用いられる複数の動きベクト
ルを探索する動きベクトル探索装置であり、Ｈ，Ｌ，Ｎ
およびＭを整数とするとき、 前記現画像フィールドが、（Ｎ×２）行Ｍ列の画素から
なる現画像フィールドブロックを含み、該現画像フィー
ルドブロックが、現画像フィールドブロックの上半分の
ブロックを構成するＮ行Ｍ列の画素からなる現画像第１
セグメントブロックおよび現画像フィールドブロックの
下半分のブロックを構成するＮ行Ｍ列の画素からなる現
画像第２セグメントブロックからなり、前記参照画像フ
ィールドが、画素データをそれぞれ有する複数の画素に
よって表される（Ｈ＋Ｎ）行Ｌ列の画素からなるサーチ
ウィンドウを含み、該サーチウィンドウが、該サーチウ
ィンドウを部分的に構成するＨ行Ｌ列の画素からなる上
側サーチウィンドウおよび該サーチウィンドウを部分的
に構成するＨ行Ｌ列の画素からなる下側サーチウィンド
ウを含み、前記サーチウィンドウが、複数のフィールド
候補ブロックを含み、前記上側サーチウィンドウが、前
記フィールド候補ブロックを部分的に構成する第１セグ
メント候補ブロックを含み、前記下側サーチウィンドウ
が、前記フィールド候補ブロックを部分的に構成する第
２セグメント候補ブロックを含み、現画像フィールドブ
ロックと各フィールド候補ブロックが同一サイズであ
り、現画像フィールドブロックの現画像第１セグメント
ブロックおよび現画像第２セグメントブロックのそれぞ
れが、各フィールド候補ブロックの第１セグメント候補
ブロックおよび第２セグメント候補ブロックのそれぞれ
と同一サイズであり、前記複数の動きベクトルが、前記
現画像フィールドブロックと該現画像フィールドブロッ
クに最も類似したフィールド候補ブロックとの変位を表
すフィールド動きベクトルと、現画像第１セグメントブ
ロックと該現画像第１セグメントブロックに最も類似し
た第１セグメント候補ブロックとの変位を表す第１セグ
メント動きベクトルと、現画像第２セグメントブロック
と該現画像第２セグメントブロックに最も類似した第２
セグメント候補ブロックとの変位を表す第２セグメント
動きベクトルと、を含む動きベクトル探索装置であっ
て、 前記現画像フィールドブロックの画素データを出力する
現画像ブロックデータ出力手段と、 前記サーチウィンドウの画素データを出力するサーチウ
ィンドウデータ出力手段と、 （Ｈ−Ｎ＋１）×（Ｌ−Ｍ＋１）個のレジスタを有し、
前記サーチウィンドウデータ出力手段から出力されたサ
ーチウィンドウの画素データを入力し、入力された画素
データを前記レジスタ間で繰り返し転送させて各レジス
タに保持させるサーチウィンドウデータ転送保持手段
と、 （Ｈ−Ｎ＋１）×（Ｌ−Ｍ＋１）個以下の演算器を有
し、サーチウィンドウデータ転送手段の各レジスタのそ
れぞれに保持されたサーチウィンドウの画素データを入
力するとともに、現画像ブロックデータ出力手段から現
画像フィールドブロックの画素データを各演算器に入力
し、各演算器に、現画像第１セグメントブロックと各第
１セグメント候補ブロックとの差を表す第１セグメント
ブロックディストーションおよび現画像第２セグメント
ブロックと各第２セグメント候補ブロックとの差を表す
第２セグメントブロックディストーションを時分割演算
させるセグメントブロックディストーション算出手段
と、 前記サーチウィンドウデータ出力手段から出力されたサ
ーチウィンドウの画素データを入力し、入力された画素
データを保持して出力する（Ｈ−Ｎ＋１）個の前記レジ
スタからなる入力レジスタユニットと、 前記サーチウィンドウデータ出力手段から出力されたサ
ーチウィンドウの画素データを入力し、入力された画素
データを保持して出力する（Ｌ−Ｍ＋２）個のサイドレ
ジスタデバイスからなるサイドレジスタユニットと、を
有し、 前記サーチウィンドウ転送保持手段の各レジスタが前記
セグメントブロックディストーション算出手段の各演算
器とともにそれぞれ（Ｈ−Ｎ＋１）行（Ｌ−Ｍ＋１）列
のマトリックス状に想像上配置されるものとするとき、
ｎを（Ｈ−Ｎ＋１）以下の自然数とし、ｍを（Ｌ−Ｍ＋
２）以下の自然数とし、前記入力レジスタユニットの各
レジスタは、それぞれ（Ｌ−Ｍ＋１）列目のレジスタに
電気的に接続され、（Ｌ−Ｍ＋１）列目のｎ行目のレジ
スタに電気的に接続された入力レジスタユニットのレジ
スタを、（Ｌ−Ｍ＋２）列目のｎ行目のレジスタと呼ぶ
とし、前記サイドレジスタユニットの各サイドレジスタ
デバイスは、それぞれ１行目および（Ｈ−Ｎ＋１）行目
のレジスタに電気的に接続され、ｍ列目の１行目および
（Ｈ−Ｎ＋１）行目のレジスタに電気的に接続されたサ
イドレジスタデバイスを、ｍ列目のサイドレジスタデバ
イスと呼ぶとするとき、２行目以降のｎ行目の各レジス
タが、それぞれ同列のｎ−１行目のレジスタに電気的に
接続され、２列目以降のｍ列目の各レジスタが、それぞ
れ同行のｍ−１列目のレジスタに電気的に接続され、２
列目以降のｍ列目のサイドレジスタデバイスが、ｍ−１
列目のサイドレジスタデバイスに電気的に接続され、 さらに、前記サーチウィンドウデータ転送保持手段が、 前記サーチウィンドウデータ出力手段からサーチウィン
ドウの画素データが転送されるタイミングに同期して、
前記第１セグメント候補ブロックの画素データおよび前
記第２セグメント候補ブロックの画素データを、時分割
で各サイドレジスタデバイスからそれぞれ同列の１行目
のレジスタに転送し、同時に、１行目から（Ｈ−Ｎ）行
目までのｎ行目の各レジスタからそれぞれ同列のｎ＋１
行目のレジスタに転送し、同時に、（Ｈ−Ｎ＋１）行目
の各レジスタからそれぞれ同列のサイドレジスタデバイ
スに転送する第１転送制御手段と、 前記サーチウィンドウデータ出力手段からサーチウィン
ドウの画素データが転送されるタイミングに同期して、
前記第１セグメント候補ブロックの画素データおよび第
２セグメント候補ブロックの画素データを、時分割で２
列目以降（Ｌ−Ｍ＋２）列目までのｍ列目の各レジスタ
からそれぞれ同行のｍ−１列目のレジスタに転送し、同
時に、２列目以降（Ｌ−Ｍ＋２）列目までのｍ列目の各
サイドレジスタデバイスからそれぞれｍ−１列目のサイ
ドレジスタデバイスに転送する第２転送制御手段と、 前記サーチウィンドウデータ出力手段からサーチウィン
ドウの画素データが転送されるタイミングに同期して、
第１セグメント候補ブロックの画素データおよび第２セ
グメント候補ブロックの画素データを、時分割で１行目
の各レジスタからそれぞれ同列のサイドレジスタデバイ
スに転送し、同時に、２行目から（Ｈ−Ｎ＋１）行目ま
でのｎ行目の各レジスタからそれぞれ同列のｎ−１行目
の各レジスタに転送し、同時に、各サイドレジスタデバ
イスからそれぞれ同列の（Ｈ−Ｎ＋１）行目のレジスタ
に転送する第３転送制御手段と、 前記第１転送制御手段による転送動作を（Ｎ−１）回行
い、次いで、第２転送制御手段による転送動作を１回行
い、次いで、第３転送制御手段による転送動作を（Ｎ−
１）回行い、次いで、第２転送制御手段による転送動作
を１回行い、以降、これらの転送動作を順次繰り返す第
４転送制御手段と、を有し、 前記セグメントブロックディストーション算出手段が、 １列目の演算器に前記第１セグメント候補ブロックの画
素データが初めて入力されるタイミングに同期して、各
演算器に現画像第１セグメントブロックの１画素分の画
素データを現画像ブロックデータ出力手段から入力する
とともに、１列目の演算器に前記第２セグメント候補ブ
ロックの画素データが初めて入力されるタイミングに同
期して、各演算器に現画像第２セグメントブロックの１
画素分の画素データを現画像ブロックデータ出力手段か
ら入力し、以後、前記第４転送制御手段のそれぞれの転
送動作に同期して、前記演算器に現画像フィールドブロ
ックの全ての画素データが入力されるまで、画素データ
の入力を繰り返す第５転送制御手段と、 該第５転送制御手段によって各演算器に入力されたサー
チウィンドウ内の各第１セグメント候補ブロックの画素
データと現画像第１セグメントブロックの画素データに
基づいて各演算器に第１セグメントブロックディストー
ションを算出させるとともに、前記第５転送制御手段に
より各演算器に入力されたサーチウィンドウ内の各第２
セグメント候補ブロックの画素データと現画像第２セグ
メントブロックの画素データに基づいて、各演算器に第
２セグメントブロックディストーションを算出させるデ
ィストーション算出制御手段と、を有し、 さらに、前記セグメントブロックディストーション算出
手段によって算出された各第１セグメントブロックディ
ストーションおよび各第２セグメントブロックディスト
ーションを加算することによって、現画像フィールドブ
ロックと各フィールド候補ブロックとの差を表すフィー
ルドブロックディストーションを算出するフィールドブ
ロックディストーション算出手段と、 前記セグメントブロックディストーション算出手段によ
って算出された第１セグメントブロックディストーショ
ンのうちの最小の第１セグメントブロックディストーシ
ョンを検出し、該最小の第１セグメントブロックディス
トーションに対応する第１セグメント候補ブロックを特
定するとともに、前記セグメントブロックディストーシ
ョン算出手段によって算出された第２セグメントブロッ
クディストーションのうちの最小の第２セグメントブロ
ックディストーションを検出し、該最小の第２セグメン
トブロックディストーションに対応する第２セグメント
候補ブロックを特定するセグメントブロック特定手段
と、 前記フィールドブロックディストーション算出手段によ
って算出されたフィールドブロックディストーションの
うちの最小のフィールドブロックディストーションを検
出し、該最小のフィールドブロックディストーションに
対応するフィールド候補ブロックを特定するフィールド
ブロック特定手段と、を有することを特徴とする動きベ
クトル探索装置。A motion vector search apparatus for searching for a plurality of motion vectors used to predict a current image field partially forming a moving image based on a reference image field partially forming the moving image. And H, L, N
Where M and M are integers, the current image field includes a current image field block consisting of (N × 2) rows and M columns of pixels, and the current image field block is an upper half block of the current image field block. The first image of the current image composed of pixels in N rows and M columns
A current image second segment block including N rows and M columns of pixels forming a lower half block of a segment block and a current image field block, wherein the reference image field is represented by a plurality of pixels each having pixel data. A search window including (H + N) rows and L columns of pixels is included, and the search window partially configures an upper search window including H rows and L columns of pixels partially configuring the search window and the search window. The search window includes a lower search window including pixels in H rows and L columns, the search window includes a plurality of field candidate blocks, and the upper search window includes a first segment candidate block partially constituting the field candidate block. The lower search window includes the field The current image field block and each field candidate block have the same size, including a second segment candidate block partially constituting the candidate block, and a current image first segment block and a current image second segment block of the current image field block. Each having the same size as each of the first segment candidate block and the second segment candidate block of each field candidate block, and wherein the plurality of motion vectors are the same as the current image field block and the field most similar to the current image field block. A field motion vector representing a displacement from a candidate block, a first segment motion vector representing a displacement between a current image first segment block and a first segment candidate block most similar to the current image first segment block, 2 se The most similar to the instrument block and the developing image second segment block 2
A second segment motion vector representing displacement with respect to a segment candidate block, a current image block data output means for outputting pixel data of the current image field block, and pixel data of the search window And (H−N + 1) × (L−M + 1) registers,
Search window data transfer holding means for inputting the pixel data of the search window output from the search window data output means, repeatedly transferring the input pixel data between the registers, and holding each of the registers, (H-N + 1) ) × (L−M + 1) or less arithmetic units, input the pixel data of the search window held in each register of the search window data transfer means, and output the current image field from the current image block data output means. The pixel data of the block is input to each computing unit, and each computing unit supplies a first segment block distortion representing the difference between the current image first segment block and each first segment candidate block, and a current image second segment block and each second segment block. Second segment block representing the difference from the two-segment candidate block A segment block distortion calculating means for performing time-division calculation of the block distortion, and inputting the pixel data of the search window output from the search window data output means, and holding and outputting the input pixel data (H-N + 1) An input register unit composed of a plurality of registers; and (LM + 2) side registers for inputting pixel data of a search window output from the search window data output means and holding and outputting the input pixel data. A side register unit comprising a device, wherein each register of the search window transfer holding means is arranged in a matrix of (H-N + 1) rows and (LM- + 1) columns together with each operation unit of the segment block distortion calculating means. Imaginatively placed When you and,
Let n be a natural number less than or equal to (H−N + 1), and m be (L−M +
2) Each of the registers of the input register unit is electrically connected to the register of the (LM + 1) column, and electrically connected to the register of the n-th row of the (LM + 1) column. Let the register of the connected input register unit be referred to as the register of the n-th row in the (LM + 2) column, and each side register device of the side register unit has the first row and the (H-N + 1) -th row, respectively. , And the side register device electrically connected to the first row of the m-th column and the register of the (H−N + 1) -th row is referred to as a m-th column side register device. Each of the registers in the n-th row from the second row is electrically connected to the registers in the (n-1) -th row in the same column, and each of the registers in the m-th row in the second and subsequent columns is respectively connected to the m-1 in the same row. Column Been register electrically connected, 2
The side register device in the mth column after the column is m-1
Electrically connected to the side register device of the column, further, the search window data transfer holding means, in synchronization with the timing at which the search window pixel data is transferred from the search window data output means,
The pixel data of the first segment candidate block and the pixel data of the second segment candidate block are time-divisionally transferred from each side register device to the first row of registers in the same column. N) n + 1 in the same column from each register in the nth row up to the row
First transfer control means for transferring to the register in the row and simultaneously transferring from each register in the (H-N + 1) th row to the side register device in the same column; and pixel data of the search window from the search window data output means. Synchronized with the transfer timing,
The pixel data of the first segment candidate block and the pixel data of the second segment candidate block are
Each of the registers in the m-th column up to the (LM + 2) th column is transferred to the register in the (m-1) -th column of the same row, and at the same time, the m-th column up to the (LM + 2) th column Second transfer control means for transferring from each of the side register devices to the (m-1) th side register device, and in synchronization with the timing at which pixel data of the search window is transferred from the search window data output means.
The pixel data of the first segment candidate block and the pixel data of the second segment candidate block are time-divisionally transferred from each register in the first row to the side register device in the same column, and at the same time, from the second row, (H−N + 1) Third transfer from each register in the n-th row up to the row to each register in the (n-1) -th row in the same column, and simultaneously, transfer from each side register device to the register in the (H-N + 1) -th row in the same column. The transfer operation by the transfer control means and the first transfer control means is performed (N-1) times, the transfer operation by the second transfer control means is performed once, and then the transfer operation by the third transfer control means is performed by (N-1). N-
1) times, and then a transfer operation by the second transfer control unit is performed once, and thereafter, the transfer operation is sequentially repeated. The fourth block includes a fourth transfer control unit. In synchronization with the timing at which the pixel data of the first segment candidate block is first input to the first arithmetic unit, the pixel data for one pixel of the current image first segment block is output from the current image block data output unit to each arithmetic unit. At the same time as the pixel data of the second segment candidate block is first input to the arithmetic unit in the first column, the first image of the second segment block of the current image is input to each arithmetic unit.
The pixel data for the pixels is input from the current image block data output unit, and thereafter, in synchronization with the respective transfer operations of the fourth transfer control unit, all the pixel data of the current image field block are input to the arithmetic unit. A fifth transfer control unit that repeats input of pixel data until the first segment candidate block in the search window input to each arithmetic unit by the fifth transfer control unit and the current image first segment block Each of the arithmetic units calculates the first segment block distortion based on the pixel data of the second and the second transfer control means in the search window input to each of the arithmetic units by the fifth transfer control means.
A distortion calculation control unit for causing each arithmetic unit to calculate a second segment block distortion based on the pixel data of the segment candidate block and the pixel data of the second segment block of the current image, further comprising the segment block distortion calculation unit A field block distortion calculating means for calculating a field block distortion representing a difference between a current image field block and each field candidate block by adding each of the first segment block distortion and each second segment block distortion calculated by: The smallest first segment block distortion among the first segment block distortions calculated by the segment block distortion calculating means; Detecting torsion, identifying a first segment candidate block corresponding to the minimum first segment block distortion, and selecting a minimum second segment block among the second segment block distortions calculated by the segment block distortion calculating means. A segment block specifying unit that detects distortion and specifies a second segment candidate block corresponding to the minimum second segment block distortion; a minimum field block of the field block distortion calculated by the field block distortion calculating unit A field block that detects distortion and specifies a field candidate block corresponding to the minimum field block distortion. Motion vector search apparatus characterized by having a specific unit. 【請求項２】請求項１記載の動きベクトル探索装置にお
いて、 前記セグメントブロックディストーション算出手段が
（Ｈ−Ｎ＋１）×（Ｌ−Ｍ＋１）個の演算器を有するこ
とを特徴とする動きベクトル探索装置。2. The motion vector search device according to claim 1, wherein said segment block distortion calculation means has (H−N + 1) × (L−M + 1) arithmetic units. 【請求項３】請求項１記載の動きベクトル探索装置にお
いて、 前記マトリックス状に配置された同行同列の前記セグメ
ントブロックディストーション算出手段の各演算器と前
記サーチウィンドウデータ転送手段の各レジスタとによ
って、それぞれプロセッサエレメントが構成されること
を特徴とする動きベクトル探索装置。3. The motion vector search device according to claim 1, wherein each of the arithmetic units of the segment block distortion calculating means arranged in the same matrix and in the same row and each register of the search window data transfer means are respectively provided. A motion vector search device comprising a processor element. 【請求項４】請求項１記載の動きベクトル探索装置にお
いて、 前記サイドレジスタユニットの各サイドレジスタデバイ
スが、それぞれ同列の１行目のレジスタに電気的に接続
された第１サイドレジスタデバイスと、それぞれ同列の
（Ｈ−Ｎ＋１）行目のレジスタに電気的に接続された第
２サイドレジスタデバイスとから構成され、該第１サイ
ドレジスタデバイスが、直列に電気的に接続された（Ｎ
−１）個の前記レジスタを有し、一端のレジスタが同列
の１行目のレジスタに電気的に接続され、前記第２サイ
ドレジスタデバイスが、直列に電気的に接続された（Ｎ
−１）個の前記レジスタを有し、一端のレジスタが同列
の（Ｈ−Ｎ＋１）行目のレジスタに電気的に接続される
ことを特徴とする動きベクトル探索装置。4. The motion vector search device according to claim 1, wherein each side register device of the side register unit is a first side register device electrically connected to a register in a first row of the same column, respectively. A second side register device electrically connected to a register on the (H-N + 1) th row in the same column, and the first side register device is electrically connected in series to the (N-N + 1) th row.
-1) registers, one end of which is electrically connected to the first row of registers in the same column, and the second side register device is electrically connected in series (N
(1) A motion vector search device comprising: (1) the registers, wherein one end of the register is electrically connected to a register in the (H-N + 1) -th row in the same column. 【請求項５】請求項１記載の動きベクトル探索装置にお
いて、 前記サイドレジスタユニットの各サイドレジスタデバイ
スが、それぞれ直列に電気的に接続された（Ｎ−１）個
の前記レジスタを有し、一端のレジスタが同列の１行目
のレジスタに電気的に接続され、他端のレジスタが同列
の（Ｈ−Ｎ＋１）行目のレジスタに電気的に接続される
ことを特徴とする動きベクトル探索装置。5. The motion vector search device according to claim 1, wherein each of the side register devices of the side register unit has (N−1) number of the registers electrically connected in series. A register of the same row is electrically connected to a register of a first row of the same column, and a register of the other end is electrically connected to a register of a (H−N + 1) th row of the same column. 【請求項６】請求項１記載の動きベクトル探索装置にお
いて、 前記サーチウィンドウデータ転送保持手段の各レジスタ
が、入力端子および出力端子を有し、他のレジスタから
画素データを入力端子を通して入力して出力端子を通し
て出力する第１フリップフロップと、入力端子および出
力端子を有し、第１フリップフロップから画素データを
入力端子を通して入力して出力端子を通して出力する第
２フリップフロップと、からなり、 前記セグメントブロックディストーション算出手段の各
演算器が、 前記レジスタの第２フリップフロップから画素データを
入力して、互いに位置的に対応する現画像第１セグメン
トブロックの画素データと第１セグメント候補ブロック
の画素データとの差を表す第１局所ディストーションを
算出するとともに、互いに位置的に対応する現画像第２
セグメントブロックの画素データと第２セグメント候補
ブロックの画素データとの差を表す第２局所ディストー
ションを算出する局所ディストーション算出ユニット
と、 局所ディストーション算出ユニットによって算出された
第１セグメント候補ブロックに対応する第１局所ディス
トーションの総和を算出して前記第１セグメントブロッ
クディストーションを算出するとともに、局所ディスト
ーション算出ユニットによって算出された第２セグメン
ト候補ブロックに対応する第２局所ディストーションの
総和を算出して前記第２セグメントブロックディストー
ションを算出する局所ディストーション総和ユニット
と、を有し、 該局所ディストーション総和ユニットが、第１，第２入
力端子および出力端子を有し、第１入力端子および第２
入力端子に入力されたデータを加算して出力端子を通し
て出力する加算器と、入力端子および出力端子を有し、
加算器からデータを入力端子を通して入力して出力端子
を通して出力する第１フリップフロップと、入力端子お
よび出力端子を有し、第１フリップフロップからデータ
を入力端子を通して入力して出力端子を通して出力する
第２フリップフロップと、を有し、 局所ディストーション総和ユニットの各加算器が、局所
ディストーション算出ユニットから第１局所ディストー
ションおよび第２局所ディストーションを第１入力端子
を通して入力するとともに、局所ディストーション総和
ユニットの第２フリップフロップからデータを第２入力
端子を通して入力し、 全ての前記レジスタの第１および第２フリップフロッ
プ、並びに、全ての前記局所ディストーション総和ユニ
ットの第１および第２フリップフロップが、同じクロッ
クパルス信号によって動作することを特徴とする動きベ
クトル探索装置。6. The motion vector search device according to claim 1, wherein each register of said search window data transfer holding means has an input terminal and an output terminal, and receives pixel data from another register through an input terminal. A segment comprising: a first flip-flop that outputs through an output terminal; and a second flip-flop that has an input terminal and an output terminal, inputs pixel data from the first flip-flop through an input terminal, and outputs through an output terminal. Each computing unit of the block distortion calculating means inputs pixel data from the second flip-flop of the register, and calculates pixel data of the current image first segment block and pixel data of the first segment candidate block corresponding to each other in position. Calculate the first local distortion representing the difference between Current image second positionally correspond to each other
A local distortion calculation unit for calculating a second local distortion representing a difference between the pixel data of the segment block and the pixel data of the second segment candidate block, and a first distortion corresponding to the first segment candidate block calculated by the local distortion calculation unit Calculating the sum of local distortions to calculate the first segment block distortion, and calculating the sum of second local distortions corresponding to the second segment candidate blocks calculated by the local distortion calculation unit to calculate the second segment block A local distortion summation unit for calculating distortion, wherein the local distortion summation unit has first and second input terminals and an output terminal, and has a first input terminal and a second input terminal.
An adder that adds data input to the input terminal and outputs the data through an output terminal, and an input terminal and an output terminal;
A first flip-flop that inputs data from the adder through an input terminal and outputs the data through an output terminal; and a second flip-flop that has an input terminal and an output terminal, and that inputs data from the first flip-flop through an input terminal and outputs the data through an output terminal. 2 flip-flops, wherein each adder of the local distortion sum unit inputs the first local distortion and the second local distortion from the local distortion calculation unit through a first input terminal, and the second adder of the local distortion sum unit Data is input from the flip-flop through a second input terminal, and the first and second flip-flops of all the registers and the first and second flip-flops of all of the local distortion summation units receive the same clock pulse signal. Motion vector search apparatus characterized by work I. 【請求項７】請求項６記載の動きベクトル探索装置にお
いて、 前記セグメントブロックディストーション算出手段の各
演算器が、 前記局所ディストーション総和ユニットによって算出さ
れた第１および第２セグメントブロックディストーショ
ンを前記セグメントブロック特定手段に転送するととも
に、前記フィールドブロックディストーション算出手段
に転送するディストーション転送ユニットを有し、 該ディストーション転送ユニットが、入力端子および出
力端子を有し、前記局所ディストーション総和ユニット
によって算出された第１および第２セグメントブロック
ディストーションを入力端子を通して入力して出力端子
を通して出力する第１フリップフロップと、入力端子お
よび出力端子を有し、第１フリップフロップから第１お
よび第２セグメントブロックディストーションを入力端
子を通して入力して前記セグメントブロック特定手段お
よびフィールドブロックディストーション算出手段に出
力端子を通して出力する第２フリップフロップと、を有
し、 全ての前記レジスタの第１および第２フリップフロッ
プ、全ての前記ディストーション総和ユニットの第１お
よび第２フリップフロップ、並びに、全ての前記ディス
トーション転送ユニットの第１および第２フリップフロ
ップが、同じクロックパルス信号によって動作すること
を特徴とする動きベクトル探索装置。7. The motion vector search device according to claim 6, wherein each of the arithmetic units of the segment block distortion calculating means determines the first and second segment block distortions calculated by the local distortion summation unit as the segment block identification. And a distortion transfer unit for transferring to the field block distortion calculation means, the distortion transfer unit having an input terminal and an output terminal, the first and the second calculated by the local distortion summation unit. A first flip-flop for inputting a two-segment block distortion through an input terminal and outputting it through an output terminal; an input terminal and an output terminal; A second flip-flop that inputs a second segment block distortion through an input terminal and outputs the second segment block distortion through an output terminal to the segment block specifying means and the field block distortion calculating means, wherein the first and second flip-flops of all the registers are provided. Motion vector search, wherein the first and second flip-flops of all of the distortion summation units and the first and second flip-flops of all of the distortion transfer units are operated by the same clock pulse signal. apparatus. 【請求項８】請求項１記載の動きベクトル探索装置にお
いて、 前記フィールドブロックディストーション算出手段が、 前記サーチウィンドウ内で垂直方向に並んだフィールド
候補ブロックと同数設けられ、セグメントブロックディ
ストーション算出手段から該フィールド候補ブロックの
第１セグメント候補ブロックに対応する第１セグメント
ブロックディストーションをそれぞれ同時に入力して保
持するフリップフロップと、 該フリップフロップと同数設けられ、サーチウィンドウ
内で垂直方向に並んだフィールド候補ブロックの第２セ
グメント候補ブロックに対応する第２セグメントブロッ
クディストーションをそれぞれ同時に入力するととも
に、セグメントブロックディストーション算出手段の各
フリップフロップに保持された第１セグメントブロック
ディストーションを入力し、入力された第１セグメント
ブロックディストーションと第２セグメントブロックデ
ィストーションとを加算してフィールドブロックディス
トーションを算出する加算器と、を有することを特徴と
する動きベクトル探索装置。8. The motion vector search device according to claim 1, wherein the field block distortion calculating means is provided in the same number as the field candidate blocks vertically arranged in the search window, and the segment block distortion calculating means calculates Flip-flops for simultaneously inputting and holding the first segment block distortions respectively corresponding to the first segment candidate blocks of the candidate blocks; and the same number of flip-flops as the number of the flip-flops and of the field candidate blocks vertically arranged in the search window. The second segment block distortions corresponding to the two-segment candidate blocks are simultaneously inputted, respectively, and the first segment blocks held in the flip-flops of the segment block distortion calculating means are simultaneously inputted. Enter the instrument block distortion, a motion vector search apparatus characterized by having an adder for calculating a field block distortion by adding the first segment block distortion and the second segment block distortion input. 【請求項９】請求項１記載の動きベクトル探索装置にお
いて、 前記フィールドブロックディストーション算出手段が、 前記サーチウィンドウ内で水平方向に並んだフィールド
候補ブロックと同数設けられ、セグメントブロックディ
ストーション算出手段から該フィールド候補ブロックの
第１セグメント候補ブロックに対応する第１セグメント
ブロックディストーションをそれぞれ同時に入力して保
持するフリップフロップと、 該フリップフロップと同数設けられ、サーチウィンドウ
内で水平方向に並んだフィールド候補ブロックの第２セ
グメント候補ブロックに対応する第２セグメントブロッ
クディストーションをそれぞれ同時に入力するととも
に、セグメントブロックディストーション算出手段の各
フリップフロップに保持された第１セグメントブロック
ディストーションを入力し、入力された第１セグメント
ブロックディストーションと第２セグメントブロックデ
ィストーションとを加算してフィールドブロックディス
トーションを算出する加算器と、を有することを特徴と
する動きベクトル探索装置。9. The motion vector search device according to claim 1, wherein the field block distortion calculating means is provided in the same number as the field candidate blocks arranged in the horizontal direction in the search window, and the segment block distortion calculating means sets Flip-flops for simultaneously inputting and holding the first segment block distortions respectively corresponding to the first segment candidate blocks of the candidate blocks; and the flip-flops provided in the same number as the flip-flops and arranged horizontally in the search window. The second segment block distortions corresponding to the two-segment candidate blocks are simultaneously inputted, respectively, and the first segment blocks held in the flip-flops of the segment block distortion calculating means are simultaneously inputted. Enter the instrument block distortion, a motion vector search apparatus characterized by having an adder for calculating a field block distortion by adding the first segment block distortion and the second segment block distortion input. 【請求項１０】請求項１記載の動きベクトル探索装置に
おいて、 前記セグメントブロック特定手段が、 セグメントブロックディストーション算出手段から、前
記サーチウィンドウ内で垂直方向に一列に並んだ第１セ
グメント候補ブロックに対応する第１セグメントブロッ
クディストーションに対して、最も外側の列の第１セグ
メントブロックディストーションをそれぞれ同時に入力
するとともに、前記サーチウィンドウ内で垂直方向に一
列に並んだ第２セグメント候補ブロックに対応する第２
セグメントブロックディストーションに対して、最も外
側の列の第２セグメントブロックディストーションをそ
れぞれ同時に入力し、前記サーチウィンドウ内の全ての
第１および第２セグメントブロックディストーションが
入力されるまで、前記サーチウィンドウの外側の列から
順次列毎に第１セグメントブロックディストーションお
よび第２セグメントブロックディストーションを時分割
で入力し、入力された全ての第１セグメントブロックデ
ィストーションの中から最小の第１セグメントブロック
ディストーションを検出するとともに、入力された全て
の第２セグメントブロックディストーションの中から最
小の第２セグメントブロックディストーションを検出す
ることを特徴とする動きベクトル探索装置。10. The motion vector search device according to claim 1, wherein the segment block specifying means corresponds to the first segment candidate block vertically aligned in the search window from the segment block distortion calculating means. With respect to the first segment block distortion, the first segment block distortions in the outermost row are simultaneously inputted, respectively, and the second segment corresponding to the second segment candidate blocks vertically aligned in the search window.
For the segment block distortions, the second segment block distortions in the outermost row are simultaneously input, respectively, until the first and second segment block distortions in the search window are all input. A first segment block distortion and a second segment block distortion are input in a time-division manner for each column sequentially from a column, and a minimum first segment block distortion is detected from all the input first segment block distortions. A motion vector search device for detecting a minimum second segment block distortion from all the second segment block distortions obtained. 【請求項１１】請求項１記載の動きベクトル探索装置に
おいて、 前記セグメントブロック特定手段が、 セグメントブロックディストーション算出手段から、前
記サーチウィンドウ内で水平方向に一列に並んだ第１セ
グメント候補ブロックに対応する第１セグメントブロッ
クディストーションに対して、最も外側の行の第１セグ
メントブロックディストーションをそれぞれ同時に入力
するとともに、前記サーチウィンドウ内で水平方向に一
行に並んだ第２セグメント候補ブロックに対応する第２
セグメントブロックディストーションに対して、最も外
側の行の第２セグメントブロックディストーションをそ
れぞれ同時に入力し、前記サーチウィンドウ内の全ての
第１および第２セグメントブロックディストーションが
入力されるまで、前記サーチウィンドウの外側の行から
順次行毎に第１セグメントブロックディストーションお
よび第２セグメントブロックディストーションを時分割
で入力し、入力された全ての第１セグメントブロックデ
ィストーションの中から最小の第１セグメントブロック
ディストーションを検出するとともに、入力された全て
の第２セグメントブロックディストーションの中から最
小の第２セグメントブロックディストーションを検出す
ることを特徴とする動きベクトル探索装置。11. The motion vector search device according to claim 1, wherein the segment block specifying means corresponds to a first segment candidate block arranged in a horizontal line in the search window from the segment block distortion calculating means. With respect to the first segment block distortion, the first segment block distortions of the outermost row are simultaneously input, and the second segment block distortions corresponding to the second segment candidate blocks arranged in one row in the search window in the horizontal direction are simultaneously input.
For the segment block distortion, the second segment block distortions of the outermost row are simultaneously input, respectively, and the outer and outer segments of the search window are input until all the first and second segment block distortions in the search window are input. A first segment block distortion and a second segment block distortion are input in a time-division manner for each row sequentially from a row, and a minimum first segment block distortion is detected from all the input first segment block distortions. A motion vector search device for detecting a minimum second segment block distortion from all the second segment block distortions obtained. 【請求項１２】請求項７記載の動きベクトル探索装置に
おいて、 少なくともひとつの前記演算器を有する演算器およびレ
ジスタからなる行のそれぞれの行の一端に位置する演算
器の前記ディストーション転送ユニットが、前記フィー
ルドブロックディストーション算出手段およびセグメン
トブロック特定手段に電気的に接続され、 該ディストーション転送ユニットが、前記フィールドブ
ロックディストーション算出手段およびセグメントブロ
ック特定手段に電気的に接続されたそれぞれのディスト
ーション転送ユニットから前記フィールドブロックディ
ストーション算出手段およびセグメントブロック特定手
段にそれぞれの第１および第２セグメントブロックディ
ストーションを転送するとともに、前記フィールドブロ
ックディストーション算出手段およびセグメントブロッ
ク特定手段に向けて他の演算器のディストーション転送
ユニットから同行の隣の演算器のディストーション転送
ユニットに順次第１および第２セグメントブロックディ
ストーションを転送することを特徴とする動きベクトル
探索装置。12. The motion vector search device according to claim 7, wherein the distortion transfer unit of the arithmetic unit located at one end of each of the rows of the arithmetic unit having at least one of the arithmetic units and the register includes: The field block distortion calculating unit and the segment block specifying unit are electrically connected to each other, and the distortion transfer unit is connected to the field block distortion calculating unit and the segment block specifying unit from each of the distortion transfer units electrically connected to the field block. The first and second segment block distortions are transferred to a distortion calculating unit and a segment block specifying unit, and the field block distortion is transmitted. A motion vector search for sequentially transferring first and second segment block distortions from a distortion transfer unit of another arithmetic unit to a distortion transfer unit of an adjacent arithmetic unit on the same row toward a calculation unit and a segment block specifying unit. apparatus. 【請求項１３】請求項７記載の動きベクトル探索装置に
おいて、 少なくともひとつの前記演算器を有する演算器およびレ
ジスタからなる列のそれぞれの列の一端に位置する演算
器の前記ディストーション転送ユニットが、前記フィー
ルドブロックディストーション算出手段およびセグメン
トブロック特定手段に電気的に接続され、 該ディストーション転送ユニットが、前記フィールドブ
ロックディストーション算出手段およびセグメントブロ
ック特定手段に電気的に接続されたそれぞれのディスト
ーション転送ユニットから前記フィールドブロックディ
ストーション算出手段およびセグメントブロック特定手
段にそれぞれの第１および第２セグメントブロックディ
ストーションを転送するとともに、前記フィールドブロ
ックディストーション算出手段およびセグメントブロッ
ク特定手段に向けて他の演算器のディストーション転送
ユニットから同列の隣の演算器のディストーション転送
ユニットに順次第１および第２セグメントブロックディ
ストーションを転送することを特徴とする動きベクトル
探索装置。13. The motion vector search device according to claim 7, wherein the distortion transfer unit of the operation unit located at one end of each of the columns of the operation unit having at least one of the operation units and the register includes: The field block distortion calculating unit and the segment block specifying unit are electrically connected to each other, and the distortion transfer unit is connected to the field block distortion calculating unit and the segment block specifying unit from each of the distortion transfer units electrically connected to the field block. The first and second segment block distortions are transferred to a distortion calculating unit and a segment block specifying unit, and the field block distortion is transmitted. A motion vector search for sequentially transferring first and second segment block distortions from a distortion transfer unit of another arithmetic unit to a distortion transfer unit of an adjacent arithmetic unit in the same column toward a calculation unit and a segment block specifying unit. apparatus. 【請求項１４】請求項７記載の動きベクトル探索装置に
おいて、 前記現画像フィールドブロックを第１現画像フィールド
ブロックと呼ぶとともに、前記サーチウィンドウを第１
サーチウィンドウと呼び、該第１現画像フィールドブロ
ックの水平方向に隣接する現画像フィールドブロックを
第２現画像フィールドブロックと呼ぶとともに、前記第
２現画像フィールドブロックに対応するように該第１サ
ーチウィンドウをＭ画素分水平方向にシフトしたサーチ
ウィンドウを第２サーチウィンドウと呼ぶとするとき、 前記サーチウィンドウデータ出力手段が、第２サーチウ
ィンドウの画素データのうち、第１サーチウィンドウと
第２サーチウィンドウとで共通する画素データを除いた
残りの画素データを、第１サーチウィンドウの画素デー
タに続けて順次出力するとともに、前記現画像ブロック
データ出力手段が、前記第５転送制御手段の転送動作に
基づいて第２現画像フィールドブロックの画素データを
第１現画像フィールドブロックの画素データに続けて順
次出力し、 前記第２サーチウィンドウの画素データと第２現画像フ
ィールドブロックの画素データに基づいて前記セグメン
トブロックディストーション算出制御手段による第１お
よび第２セグメントブロックディストーションの算出が
終了する前に、前記第１サーチウィンドウの画素データ
と前記第１現画像フィールドブロックの画素データに基
づいて算出された全ての第１および第２セグメントブロ
ックディストーションが前記セグメントブロックディス
トーション算出手段によって前記フィールドブロックデ
ィストーション算出手段およびセグメントブロック特定
手段に転送されることを特徴とする動きベクトル探索装
置。14. The motion vector search device according to claim 7, wherein said current image field block is referred to as a first current image field block, and said search window is defined as a first current image field block.
A current image field block horizontally adjacent to the first current image field block is called a second current image field block, and the first search window is defined so as to correspond to the second current image field block. Is referred to as a second search window, the search window data output means outputs the first search window, the second search window and the second search window among the pixel data of the second search window. The remaining pixel data excluding the pixel data common to the first and second search windows is sequentially output following the pixel data of the first search window, and the current image block data output unit is configured to output the current image block data based on the transfer operation of the fifth transfer control unit. The pixel data of the second current image field block is transferred to the first current image field. And sequentially outputs the pixel data of the second block and the first and second segment block distortions by the segment block distortion calculation control means based on the pixel data of the second search window and the pixel data of the second current image field block. Before the calculation is completed, all the first and second segment block distortions calculated based on the pixel data of the first search window and the pixel data of the first current image field block are calculated by the segment block distortion calculating means. A motion vector search device, which is transferred to the field block distortion calculating means and the segment block specifying means.