JP2858503B2 - Mos型半導体集積回路 - Google Patents
Mos型半導体集積回路Info
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- JP2858503B2 JP2858503B2 JP4064399A JP6439992A JP2858503B2 JP 2858503 B2 JP2858503 B2 JP 2858503B2 JP 4064399 A JP4064399 A JP 4064399A JP 6439992 A JP6439992 A JP 6439992A JP 2858503 B2 JP2858503 B2 JP 2858503B2
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Description
【0001】
【産業上の利用分野】本発明はMOS型半導体集積回路
に関し、特に出力バッファHブリッジ回路を用いてモー
タ等の正,逆,停止モードをコントロールするMOS型
半導体集積回路に関する。
に関し、特に出力バッファHブリッジ回路を用いてモー
タ等の正,逆,停止モードをコントロールするMOS型
半導体集積回路に関する。
【0002】
【従来の技術】従来この種のMOS型半導体集積回路は
図3に示すように、4個のMOSトランジスタ5〜8で
構成される出力バッファHブリッジ回路14aを有して
いた。すなわちモードコントロール回路11は、入力端
子1a,1bの入力信号に応じて内部の入力節点Na,
Nbにゲート制御信号VNa,VNbを供給する。
図3に示すように、4個のMOSトランジスタ5〜8で
構成される出力バッファHブリッジ回路14aを有して
いた。すなわちモードコントロール回路11は、入力端
子1a,1bの入力信号に応じて内部の入力節点Na,
Nbにゲート制御信号VNa,VNbを供給する。
【0003】出力バッファHブリッジ回路14aは、電
源端子3に接続されソースが第1の出力端子9に接続さ
れゲートが入力節点Naに接続される第1のMOSトラ
ンジスタ5と、ドレインが出力端子9に接続されソース
が接地端子4に接続されゲートが入力節点Nbに接続さ
れる第2のMOSトランジスタ6と、ドレインが電源端
子3に接続されソースが第2の出力端子10に接続され
ゲートが入力節点Nbに接続される第3のMOSトラン
ジスタ7と、ドレインが出力端子10に接続されソース
が接地端子4に接続され、ゲートが内部入力端子Naに
接続される第4のMOSトランジスタ8とを有してい
る。出力端子9及び10間には、外部のモータMが負荷
として負荷が接続される。モードコントロール回路11
は図4に示されるコントロールロジック回路15とレベ
ルシフト回路16a,16bから構成される。レベルシ
フト回路は出力バッファHブリッジ回路14aがNチャ
ンネルタイプの電界効果トランジスタ5〜8のみで構成
されるため、ゲート制御信号VNa,VNbは電源端子
3に印加されるモータ電源電圧VMよりも高い電圧レベ
ルまでロジック電圧を変換する必要があるので、コント
ロール回路11の電源端子2bはコントロールロジック
回路15用の電源端子2aと別にしている。
源端子3に接続されソースが第1の出力端子9に接続さ
れゲートが入力節点Naに接続される第1のMOSトラ
ンジスタ5と、ドレインが出力端子9に接続されソース
が接地端子4に接続されゲートが入力節点Nbに接続さ
れる第2のMOSトランジスタ6と、ドレインが電源端
子3に接続されソースが第2の出力端子10に接続され
ゲートが入力節点Nbに接続される第3のMOSトラン
ジスタ7と、ドレインが出力端子10に接続されソース
が接地端子4に接続され、ゲートが内部入力端子Naに
接続される第4のMOSトランジスタ8とを有してい
る。出力端子9及び10間には、外部のモータMが負荷
として負荷が接続される。モードコントロール回路11
は図4に示されるコントロールロジック回路15とレベ
ルシフト回路16a,16bから構成される。レベルシ
フト回路は出力バッファHブリッジ回路14aがNチャ
ンネルタイプの電界効果トランジスタ5〜8のみで構成
されるため、ゲート制御信号VNa,VNbは電源端子
3に印加されるモータ電源電圧VMよりも高い電圧レベ
ルまでロジック電圧を変換する必要があるので、コント
ロール回路11の電源端子2bはコントロールロジック
回路15用の電源端子2aと別にしている。
【0004】モードコントロール回路11は入力端子1
a,1bに信号S1a,S1bを入力して、バッファH
ブリッジ回路14aの入力節点Na,Nbにゲート制御
信号VNa,VNbを供給して、図5(a)〜(c)に
示すようにそれぞれ2重拡散型NチャンネルMOSトラ
ンジスタ5a〜8aに電流IL,IRおよび切換時の貫
通電流Iが流れる正転,逆転,停止の3モードの制御を
行う。
a,1bに信号S1a,S1bを入力して、バッファH
ブリッジ回路14aの入力節点Na,Nbにゲート制御
信号VNa,VNbを供給して、図5(a)〜(c)に
示すようにそれぞれ2重拡散型NチャンネルMOSトラ
ンジスタ5a〜8aに電流IL,IRおよび切換時の貫
通電流Iが流れる正転,逆転,停止の3モードの制御を
行う。
【0005】図6は図3の回路の動作を説明するための
モード切換時の電圧・電流特性図である。内部の入力節
点Naのゲート制御信号VNaのレベルが“H”レベル
の時はトランジスタ5及び8が導通状態となるため出力
端子9の電位V9はほぼVMとなり、出力端子10の電
位V10はほぼ0Vになる。
モード切換時の電圧・電流特性図である。内部の入力節
点Naのゲート制御信号VNaのレベルが“H”レベル
の時はトランジスタ5及び8が導通状態となるため出力
端子9の電位V9はほぼVMとなり、出力端子10の電
位V10はほぼ0Vになる。
【0006】逆に内部入力節点Nbのゲート制御信号V
Nbのレベルが“H”の時は反対にトランジスタ6及び
7が導通状態となるため、出力端子9の電位V9はほぼ
0Vとなり、出力端子10の電位V10はほぼVMにな
る。ここでコントロール回路11によって二つのゲート
制御信号VNa,VNbは同時に“H”レベルにならな
いように制御される。
Nbのレベルが“H”の時は反対にトランジスタ6及び
7が導通状態となるため、出力端子9の電位V9はほぼ
0Vとなり、出力端子10の電位V10はほぼVMにな
る。ここでコントロール回路11によって二つのゲート
制御信号VNa,VNbは同時に“H”レベルにならな
いように制御される。
【0007】しかし、このようにNチャンネル型のMO
Sトランジスタ5〜8のみで出力バッファHブリッジ回
路14aを構成した場合に、電源側のトランジスタ5の
スイッチングスピードが接地側のトランジスタ6に比較
して遅いため、トランジスタ5及びトランジスタ6が切
換時の中間時間TLでは同時に導通状態になり、電源端
子3から上下のトランジスタ5,6を通り接地端子4に
向って図5(c)の点線に示すような貫通電流Iが流
れ、モータ電源電圧VMを分割している二つのトランジ
スタ5,6でそれぞれ大電力が消費され、出力バッファ
Hブリッジ回路14を破壊に至しめてしまう。
Sトランジスタ5〜8のみで出力バッファHブリッジ回
路14aを構成した場合に、電源側のトランジスタ5の
スイッチングスピードが接地側のトランジスタ6に比較
して遅いため、トランジスタ5及びトランジスタ6が切
換時の中間時間TLでは同時に導通状態になり、電源端
子3から上下のトランジスタ5,6を通り接地端子4に
向って図5(c)の点線に示すような貫通電流Iが流
れ、モータ電源電圧VMを分割している二つのトランジ
スタ5,6でそれぞれ大電力が消費され、出力バッファ
Hブリッジ回路14を破壊に至しめてしまう。
【0008】次にトランジスタ5及びトランジスタ6の
電流スイッチングスピードの差を、内部のゲート制御信
号VNa,VNbの波形を用いて説明する。ここで
“H”レベルとなるVGはモードコントロール回路11
の電源端子2bから供給される電圧で、Hブリッジ回路
14aのモータ電源電圧VMよりも通常は8V程度高い
電圧である。図6においてはゲート制御信号VNaが
“H”から“L”レベルへ逆にゲート制御信号VNbは
“L”から“H”レベルに切換る波形を示している。
電流スイッチングスピードの差を、内部のゲート制御信
号VNa,VNbの波形を用いて説明する。ここで
“H”レベルとなるVGはモードコントロール回路11
の電源端子2bから供給される電圧で、Hブリッジ回路
14aのモータ電源電圧VMよりも通常は8V程度高い
電圧である。図6においてはゲート制御信号VNaが
“H”から“L”レベルへ逆にゲート制御信号VNbは
“L”から“H”レベルに切換る波形を示している。
【0009】オフしているトランジスタ6のそのゲート
電極に印加される電圧VG6である制御信号VNbがト
ランジスタ6のしきい値電圧Vthよりも高くなれる時
点t1から導通状態になるが、導通しているトランジス
タ5は、制御信号VNaがしきい値電圧Vthに下がる
時点t2になるまでは非導通状態にならない。
電極に印加される電圧VG6である制御信号VNbがト
ランジスタ6のしきい値電圧Vthよりも高くなれる時
点t1から導通状態になるが、導通しているトランジス
タ5は、制御信号VNaがしきい値電圧Vthに下がる
時点t2になるまでは非導通状態にならない。
【0010】図6に示すようにゲート制御信号VNa,
VNbの波形が中間電圧(VG/2)に対して上・下に
対称の場合は、電流スイッチングスピードに差が生じ、
期間Tのトランジスタ5及び6の同時導通状態が生じ電
源・接地の貫通電流Iが発生する。そのピーク電流IP
の時点ではトランジスタ5,6のドレイン・ソース間電
圧もそれぞれモータ電源電圧VMの半分が印加されてそ
れぞれ(IP・VM)・(1/2)のピーク電力を消費
することになる。
VNbの波形が中間電圧(VG/2)に対して上・下に
対称の場合は、電流スイッチングスピードに差が生じ、
期間Tのトランジスタ5及び6の同時導通状態が生じ電
源・接地の貫通電流Iが発生する。そのピーク電流IP
の時点ではトランジスタ5,6のドレイン・ソース間電
圧もそれぞれモータ電源電圧VMの半分が印加されてそ
れぞれ(IP・VM)・(1/2)のピーク電力を消費
することになる。
【0011】
【発明が解決しようとする課題】上述した従来のMOS
型半導体集積回路は、NチャネルMOSトランジスタで
出力バッファHブリッジ回路を構成する場合に、電源側
トランジスタと接地側トランジスタが同時に導通する時
間が生じ電源・接地貫通電流が流れ、消費電力が大きく
なりトランジスタを破壊するという欠点があった。
型半導体集積回路は、NチャネルMOSトランジスタで
出力バッファHブリッジ回路を構成する場合に、電源側
トランジスタと接地側トランジスタが同時に導通する時
間が生じ電源・接地貫通電流が流れ、消費電力が大きく
なりトランジスタを破壊するという欠点があった。
【0012】又、貫通電流によりモータ電源端子3や接
地端子4に大きなスパイクノイズを発生させ、集積回路
の誤動作やそのための破壊を起すという欠点もあった。
地端子4に大きなスパイクノイズを発生させ、集積回路
の誤動作やそのための破壊を起すという欠点もあった。
【0013】本発明の目的は、貫通電流とスパークノイ
ズを低減し、スイッチング時に誤動作や破壊しないMO
S型半導体集積回路を提供することにある。
ズを低減し、スイッチング時に誤動作や破壊しないMO
S型半導体集積回路を提供することにある。
【0014】
【課題を解決するための手段】本発明のMOS型半導体
集積回路は、第1および第2の入力信号をコントロール
ロジック回路に入力し高電源端子に接続されたレベルシ
フト回路を介して第1および第2の内部入力節点にゲー
ト制御信号を供給するモードコントロール回路と、ドレ
インが電源端子に接続されソースが第1の出力端子に接
続されゲートが前記第1のゲート制御信号を入力する第
1のMOSトランジスタと、ドレインが前記第1の出力
端子に接続されソースが接地端子に接続されゲートが前
記第2のゲート制御信号を入力する第2のMOSトラン
ジスタと、ドレインが前記電源端子に接続されソースが
第2の出力端子に接続されゲートが前記第2のゲート制
御信号を入力する第3のMOSトランジスタと、ドレイ
ンが前記第2の出力端子に接続されソースが前記接地端
子に接続されゲートが前記第1のゲート制御信号を入力
する第4のMOSトランジスタを有する出力バッファH
ブリッジ回路とを含み、前記第1および第2の入力信号
によって、前記第1及び第2の出力端子間に流れる負荷
電流の正,逆および停止を制御するMOS型半導体集積
回路において、前記出力バッファHブリッジ回路が、ド
レインが前記第1の内部入力節点に接続されソースが前
記接地端子に接続されゲートが前記第2の出力端子に接
続される正帰還用の第1のMOSトランジスタと、ドレ
インが前記第2の内部入力節点に接続されソースが前記
接地端子に接続されゲートが前記第1の出力端子に接続
される正帰還用の第2のMOSトランジスタとを付加し
て構成されている。
集積回路は、第1および第2の入力信号をコントロール
ロジック回路に入力し高電源端子に接続されたレベルシ
フト回路を介して第1および第2の内部入力節点にゲー
ト制御信号を供給するモードコントロール回路と、ドレ
インが電源端子に接続されソースが第1の出力端子に接
続されゲートが前記第1のゲート制御信号を入力する第
1のMOSトランジスタと、ドレインが前記第1の出力
端子に接続されソースが接地端子に接続されゲートが前
記第2のゲート制御信号を入力する第2のMOSトラン
ジスタと、ドレインが前記電源端子に接続されソースが
第2の出力端子に接続されゲートが前記第2のゲート制
御信号を入力する第3のMOSトランジスタと、ドレイ
ンが前記第2の出力端子に接続されソースが前記接地端
子に接続されゲートが前記第1のゲート制御信号を入力
する第4のMOSトランジスタを有する出力バッファH
ブリッジ回路とを含み、前記第1および第2の入力信号
によって、前記第1及び第2の出力端子間に流れる負荷
電流の正,逆および停止を制御するMOS型半導体集積
回路において、前記出力バッファHブリッジ回路が、ド
レインが前記第1の内部入力節点に接続されソースが前
記接地端子に接続されゲートが前記第2の出力端子に接
続される正帰還用の第1のMOSトランジスタと、ドレ
インが前記第2の内部入力節点に接続されソースが前記
接地端子に接続されゲートが前記第1の出力端子に接続
される正帰還用の第2のMOSトランジスタとを付加し
て構成されている。
【0015】また、本発明の正帰還用の第1及び第2の
MOSトランジスタのしきい値電圧は出力バッファHブ
リッジ回路の第1〜第4のMOSトランジスタのしきい
値電圧よりも低く構成されている。
MOSトランジスタのしきい値電圧は出力バッファHブ
リッジ回路の第1〜第4のMOSトランジスタのしきい
値電圧よりも低く構成されている。
【0016】
【実施例】次に本発明について図面を参照して説明す
る。図1は本発明の一実施例の回路図である。本実施例
と図3に示した従来のMOS型半導体集積回路との相違
点は、出力バッファHブリッジ回路14aのそれぞれの
入力節点NaおよびNbと接地端子間に、相対する側の
出力端子10,9にゲートを接続する正帰還用のMOS
トランジスタ12,13を付加したことにあり、その他
は同様である。
る。図1は本発明の一実施例の回路図である。本実施例
と図3に示した従来のMOS型半導体集積回路との相違
点は、出力バッファHブリッジ回路14aのそれぞれの
入力節点NaおよびNbと接地端子間に、相対する側の
出力端子10,9にゲートを接続する正帰還用のMOS
トランジスタ12,13を付加したことにあり、その他
は同様である。
【0017】電源・接地間の貫通電流を低減させる効果
を高めるためには、この2つのNチャンネル型のMOS
トランジスタ12,13のしきい値電圧は出力バッファ
Hブリッジ回路を構成するトランジスタ5〜8のしきい
値電圧よりも低くする事が望ましい。
を高めるためには、この2つのNチャンネル型のMOS
トランジスタ12,13のしきい値電圧は出力バッファ
Hブリッジ回路を構成するトランジスタ5〜8のしきい
値電圧よりも低くする事が望ましい。
【0018】正帰還用MOSトランジスタ12は、ドレ
インが内部の入力節点Naに接続されソースが接地端子
4に接続されゲートが出力端子10に接続されている。
インが内部の入力節点Naに接続されソースが接地端子
4に接続されゲートが出力端子10に接続されている。
【0019】又、相対するMOSトランジスタ13は、
ドレインが内部入力節点Nbに接続されソースが接地端
子4に接続されゲートが出力端子9に接続されている。
ドレインが内部入力節点Nbに接続されソースが接地端
子4に接続されゲートが出力端子9に接続されている。
【0020】図2は図1の回路の動作を説明するために
示すモード切換時の電圧・電流特性図である。いま、ゲ
ート制御信号VNaが“H”レベルで逆に信号VNbが
電位が“L”レベルのときは、MOSトランジスタ5お
よび相対するトランジスタ8が導通状態となっていて、
出力端子9の電位V9はほぼモータ電源電圧VMであ
り、出力端子10の電位V10はほぼ0Vである。
示すモード切換時の電圧・電流特性図である。いま、ゲ
ート制御信号VNaが“H”レベルで逆に信号VNbが
電位が“L”レベルのときは、MOSトランジスタ5お
よび相対するトランジスタ8が導通状態となっていて、
出力端子9の電位V9はほぼモータ電源電圧VMであ
り、出力端子10の電位V10はほぼ0Vである。
【0021】信号VNa“H”から“L”に、また信号
VNbを“L”から“H”に変化させると、MOSトラ
ンジスタ5及び8が非導通状態となり逆にMOSトラン
ジスタ6及び7が導通状態になる。
VNbを“L”から“H”に変化させると、MOSトラ
ンジスタ5及び8が非導通状態となり逆にMOSトラン
ジスタ6及び7が導通状態になる。
【0022】その電流切換変化の過渡状態において図2
に示す様に電源側のトランジスタ5が非導通状態になる
時点t2以前の時点t1から接地側のトランジスタ6が
導通状態になる時間τが生じ、その間電源端子3から接
地端子4へ向って貫通電流が生じる。これを低減・防止
するためには電源側のトランジスタ5,7の充放電スイ
ッチング時間を早くしている。
に示す様に電源側のトランジスタ5が非導通状態になる
時点t2以前の時点t1から接地側のトランジスタ6が
導通状態になる時間τが生じ、その間電源端子3から接
地端子4へ向って貫通電流が生じる。これを低減・防止
するためには電源側のトランジスタ5,7の充放電スイ
ッチング時間を早くしている。
【0023】一般に貫通電流防止には、特に遮断時のス
ピードが重要であり、ゲートの放電時間を早くする必要
がある。そのために正帰還用のNチャネル型のMOSト
ランジスタ12と13を追加している。
ピードが重要であり、ゲートの放電時間を早くする必要
がある。そのために正帰還用のNチャネル型のMOSト
ランジスタ12と13を追加している。
【0024】これによりMOSトランジスタ7が導通状
態になって出力端子電位V10すなわちMOSトランジ
スタ12のゲート電位がそのしきい値電圧よりも高くな
ると、MOSトランジスタ12が導通状態になり制御信
号VNaを接地電位に強制的にクランプし、ゲートの放
電を早くする事ができる。MOSトランジスタ13も同
様に働く。
態になって出力端子電位V10すなわちMOSトランジ
スタ12のゲート電位がそのしきい値電圧よりも高くな
ると、MOSトランジスタ12が導通状態になり制御信
号VNaを接地電位に強制的にクランプし、ゲートの放
電を早くする事ができる。MOSトランジスタ13も同
様に働く。
【0025】その結果信号VNa,VNbは図2に示す
ように“L”から“H”の立上り時間に比べ“H”から
“L”への立下がりのスイッチング時間が短くなり、そ
れによって同時オン時間τが従来の時間Tに比べて大幅
に減少するので、貫通電流Iのピーク電流値IPも大幅
に減少させる事ができる。
ように“L”から“H”の立上り時間に比べ“H”から
“L”への立下がりのスイッチング時間が短くなり、そ
れによって同時オン時間τが従来の時間Tに比べて大幅
に減少するので、貫通電流Iのピーク電流値IPも大幅
に減少させる事ができる。
【0026】具体的には図3に示した従来の回路が3A
のピークの貫通電流を生じたのを、本実施例回路は0.
1A以下にする事ができた。なお出力バッファHブリッ
ジ回路を構成するMOSトランジスタ5〜8に比較して
正帰還用のMOSトランジスタ12,13のしきい値電
圧は低い方が同時オン時間τを小さく出来る。
のピークの貫通電流を生じたのを、本実施例回路は0.
1A以下にする事ができた。なお出力バッファHブリッ
ジ回路を構成するMOSトランジスタ5〜8に比較して
正帰還用のMOSトランジスタ12,13のしきい値電
圧は低い方が同時オン時間τを小さく出来る。
【0027】その他の実施例として出力バッファHブリ
ッジ回路14のMOSトランジスタ5〜8を2重拡散型
のMOSトランジスタで構成すると、正帰還用のMOS
トランジスタ12,13のしきい値電圧との差が大きく
なり、貫通電流はさらに減少できる。
ッジ回路14のMOSトランジスタ5〜8を2重拡散型
のMOSトランジスタで構成すると、正帰還用のMOS
トランジスタ12,13のしきい値電圧との差が大きく
なり、貫通電流はさらに減少できる。
【0028】
【発明の効果】以上説明した様に本発明は、出力バッフ
ァHブリッジ回路に、その出力端子から制御信号の入力
節点に正帰還がかかるMOSトランジスタを付加したこ
とにより、出力バッファHブリッジ回路の電流側・接地
側のトランジスタを流れる貫通電流の時間を短縮できる
ので、立上がり,立下り時間の大きな入力信号に対して
もブリッヂを構成するトランジスタの消費電力の増加に
よる破壊を防止できると共に、電源端子や接地端子に発
生するスパイクノイズを低減できる効果がある。
ァHブリッジ回路に、その出力端子から制御信号の入力
節点に正帰還がかかるMOSトランジスタを付加したこ
とにより、出力バッファHブリッジ回路の電流側・接地
側のトランジスタを流れる貫通電流の時間を短縮できる
ので、立上がり,立下り時間の大きな入力信号に対して
もブリッヂを構成するトランジスタの消費電力の増加に
よる破壊を防止できると共に、電源端子や接地端子に発
生するスパイクノイズを低減できる効果がある。
【図1】本発明の一実施例の回路図である。
【図2】図1の回路の動作を説明するためのモード切換
時の電圧・電流特性図である。
時の電圧・電流特性図である。
【図3】従来のMOS型半導体集積回路の一例の回路図
である。
である。
【図4】図3のモードコントロール回路の回路図であ
る。
る。
【図5】(a)〜(c)はそれぞれ出力バッファHブリ
ッジ回路の正転,逆転および停止モードを説明する回路
図である。
ッジ回路の正転,逆転および停止モードを説明する回路
図である。
【図6】図3の回路の動作を説明するためのモード切換
時の電圧・電流特性図である。
時の電圧・電流特性図である。
1a,1b 入力端子 2a,2b,3 電源端子 4 接地端子 5〜8 MOSトランジスタ 9,10 出力端子 11 モードコントロール回路 12,13 正帰還用MOSトランジスタ 14,14a 出力バッファHブリッジ回路 15 コントロールロジック回路 16a,16b レベルシフト回路 M モーター Na,Nb 入力節点 VM モータ電源電圧 VNa,VNb ゲート制御信号 V1a,V1b I 貫通電流 Ip 貫通電流ピーク値 T 貫通電流時間
Claims (2)
- 【請求項1】 第1および第2の入力信号をコントロー
ルロジック回路に入力し高電源端子に接続されたレベル
シフト回路を介して第1および第2の内部入力節点にゲ
ート制御信号を供給するモードコントロール回路と、ド
レインが電源端子に接続されソースが第1の出力端子に
接続されゲートが前記第1のゲート制御信号を入力する
第1のMOSトランジスタと、ドレインが前記第1の出
力端子に接続されソースが接地端子に接続されゲートが
前記第2のゲート制御信号を入力する第2のMOSトラ
ンジスタと、ドレインが前記電源端子に接続されソース
が第2の出力端子に接続されゲートが前記第2のゲート
制御信号を入力する第3のMOSトランジスタと、ドレ
インが前記第2の出力端子に接続されソースが前記接地
端子に接続されゲートが前記第1のゲート制御信号を入
力する第4のMOSトランジスタを有する出力バッファ
Hブリッジ回路とを含み、前記第1および第2の入力信
号によって、前記第1及び第2の出力端子間に流れる負
荷電流の正,逆および停止を制御するMOS型半導体集
積回路において、前記出力バッファHブリッジ回路が、
ドレインが前記第1の内部入力節点に接続されソースが
前記接地端子に接続されゲートが前記第2の出力端子に
接続される正帰還用の第1のMOSトランジスタと、ド
レインが前記第2の内部入力節点に接続されソースが前
記接地端子に接続されゲートが前記第1の出力端子に接
続される正帰還用の第2のMOSトランジスタとを付加
したことを特徴とするMOS型半導体集積回路。 - 【請求項2】 正帰還用の第1及び第2のMOSトラン
ジスタのしきい値電圧は出力バッファHブリッジ回路の
第1〜第4のMOSトランジスタのしきい値電圧よりも
低いことを特徴とした請求項1記載のMOS型半導体集
積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4064399A JP2858503B2 (ja) | 1992-03-23 | 1992-03-23 | Mos型半導体集積回路 |
Applications Claiming Priority (1)
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JP4064399A JP2858503B2 (ja) | 1992-03-23 | 1992-03-23 | Mos型半導体集積回路 |
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-
1992
- 1992-03-23 JP JP4064399A patent/JP2858503B2/ja not_active Expired - Lifetime
Also Published As
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JPH05268038A (ja) | 1993-10-15 |
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